JP7249832B2

JP7249832B2 - サンプルホールド回路、及びａｄ変換器

Info

Publication number: JP7249832B2
Application number: JP2019050984A
Authority: JP
Inventors: 直也脇
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2019-03-19
Filing date: 2019-03-19
Publication date: 2023-03-31
Anticipated expiration: 2039-03-19
Also published as: US20200304140A1; JP2020155858A; US10886939B2

Description

本発明の実施形態は、サンプルホールド回路、及びＡＤ変換器に関する。

ＡＤ変換器では、サンプルホールド回路により入力信号をサンプリングし、一定期間ホールドして、入力信号を離散信号に変換する。このサンプルホールド回路は、耐圧を満たすために、入力信号の入力レンジと同等の電気的な耐圧を有するデバイスで一般に構成される。

特開平７－２６２７８５号公報

本発明が解決しようとする課題は、信号の入出力間で電気的な耐圧が異なる場合にも、信頼性の低下を抑制可能なサンプルホールド回路、及びＡＤ変換器を提供することである。

本実施形態に係るサンプルホールド回路は、第１耐圧のデバイスと第１耐圧よりも低い第２耐圧のデバイスで構成される。サンプルホールド回路は、第１スイッチ素子と、第１コンデンサと、第２スイッチ素子と、第３スイッチ素子と、第４スイッチ素子を有する。第１スイッチ素子は、第１耐圧であり、入力端子に一端が接続され、第１耐圧のデバイスから出力された第１信号により動作する。第１コンデンサは、第１スイッチ素子の他端に一端が接続されたサンプル及びホールド用である。第２スイッチ素子は、第１耐圧であり、一端が第１コンデンサの一端に接続され、他端が第１耐圧側のコモンモード電圧に接続され、第１耐圧のデバイスから出力された第２信号により動作する。第３スイッチ素子は、第２耐圧であり、一端が第１コンデンサの他端に接続され、他端が第２耐圧側のコモンモード電圧に接続され、第２耐圧のデバイスから出力された第３信号により動作する。第４スイッチ素子は、第２耐圧であり、一端が第１コンデンサの他端に接続され、他端が出力端子に接続され、第２耐圧のデバイスから出力された第４信号により動作する。

第１実施形態に係るサンプルホールド回路の全体構成を示すブロック図。第１実施形態に係るサンプルホールド回路の第１回路の詳細な構成例を示す回路図。第１実施形態に係るサンプルホールド回路の信号生成回路の回路構成例を示す図。第１実施形態に係る信号生成回路が生成した信号のタイムチャートの一例を示す図。第１実施形態に係る第１回路のスイッチング動作を説明する図。第１実施形態の第１変形例に係るサンプルホールド回路の構成例を示すブロック図。第２実施形態に係る信号生成回路の回路構成例を示す図。第２実施形態に係る信号生成回路が生成した信号のタイムチャートの一例を示す図。第３実施形態に係る信号生成回路の回路構成例を示す図。第３実施形態に係る信号生成回路が生成した信号のタイムチャートの一例を示す図。第４実施形態に係るデルタシグマ型ＡＤ変換器の回路構成例を示す図。信号生成回路が生成した信号のタイムチャートに信号ＰＨＳｄを追加した図。第５実施形態に係るインクリメンタルデルタシグマ型ＡＤ変換器の回路構成例を示す図。第６実施形態に係るデルタシグマ型ＡＤ変換器の回路構成例を示す図。タイムチャートに信号ＰＨＳ_１／２、信号ＰＨＩ_１／２を追加した図。第７実施形態に係るインクリメンタルデルタシグマ型ＡＤ変換器の回路構成例の図。

以下、本発明の実施形態に係るサンプルホールド回路、及びＡＤ変換器について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は、本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。また、本実施形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号又は類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なる場合や、構成の一部が図面から省略される場合がある。

（第１実施形態）
図１は、本実施形態に係るサンプルホールド回路１の全体構成を示すブロック図である。サンプルホールド回路１は、第１耐圧（ＨＶ）のデバイス（高耐圧デバイス）と、第１耐圧よりも低い第２耐圧（ＬＶ）のデバイス（低耐圧デバイス）を含み、複数の第１回路１０_１～１０_ｎ（ｎは自然数）と、信号生成回路２０とから構成される。例えば、図面上のラインＬの左側が第１耐圧の高耐圧デバイスであり、右側が第２耐圧の低耐圧デバイスである。ここで、耐圧とは、機器や電子部品に加えることができる電圧の限界値を意味する。例えば、定格等で決められた電圧値等であり、ここでは、第１耐圧は５．５ボルト、第２耐圧は１．５ボルトとする。尚、以下の説明において、複数の第１回路１０_１～１０_ｎは、そのうちの任意の第１回路を代表して第１回路１０と呼ぶ場合がある。

サンプルホールド回路１の後段にはＡＤ変換器４０が接続されている。なお、このサンプルホールド回路１は、デルタシグマ（ΔΣ）型ＡＤ変換器に適用することが可能であるが、デルタシグマ型ＡＤ変換器の詳細は、後述する。すなわち、以下では、サンプルホールド回路１を有するスイッチトキャパシタ（ＳｗｉｔｃｈｅｄＣａｐａｃｉｔｏｒ）回路について説明する。図１には更に入力信号Ｖｉｎの入力端子２と、出力信号Ｖｏｕｔの出力端子４と、クロック信号ｆｃｌｋの入力端子６が図示されている。

複数の第１回路１０_１～１０_ｎのそれぞれは同等の構成であり、第１耐圧のデバイス（以下、高耐圧デバイス１０Ｈと呼ぶ）と第２耐圧のデバイス（以下、低耐圧デバイス１０Ｌと呼ぶ）で構成される。これら複数の第１回路１０_１～１０_ｎのそれぞれは、ノードｎ２と、ノードｎ４との間に並列に接続されている。また、複数の第１回路１０_１～１０_ｎのそれぞれは入力信号Ｖｉｎを異なるサンプリングタイミングでサンプリングし、ホールドする。すなわち、複数の第１回路１０_１～１０_ｎは、所謂タイムインターリーブ方式であり、より高いサンプルレートを実現できる。複数の第１回路１０_１～１０_ｎの詳細な構成については、図２の説明において後述する。なお、本実施形態に係る複数の第１回路１０_１～１０_ｎが入力端子Ｖｉｎ及び出力端子Ｖｏｕｔに並列接続される回路に対応する。

信号生成回路２０も、同様に、第１耐圧のデバイス（以下、高耐圧デバイス２０Ｈと呼ぶ）と第２耐圧のデバイス（以下、低耐圧デバイス２０Ｌと呼ぶ）で構成される。信号生成回路２０は、共通のクロック信号ｆｃｌｋに基づく信号をレベルアップシフトした第１制御信号２０２を第１耐圧のデバイスから第１回路１０_１～１０_ｎの第１耐圧側のデバイスに出力する。また、信号生成回路２０は、クロック信号ｆｃｌｋに基づく第２制御信号２０４を第２耐圧のデバイスから第１回路１０_１～１０_ｎの第２耐圧側のデバイスに出力する。ここで、レベルアップシフトは、信号振幅をより大きくすることを意味する。例えばレベルアップシフトにより、１ボルト振幅の信号を５ボルト振幅の信号に変換する。逆に、レベルダウンシフトは、信号振幅をより小さくすることを意味する。

一般的に、動作可能周波数は、高耐圧デバイスになるに従いより低くなる。すなわち、第１耐圧側の高耐圧デバイスは、第２耐圧側の低耐圧デバイスよりも低速である。また、第１耐圧側の高耐圧デバイスのクロック信号ｆｃｌｋ１と第２耐圧側の低耐圧デバイスのクロック信号ｆｃｌｋ２とが各々、別のクロックソースから供給された場合、サンプルホールド回路のクロック生成回路において、両クロックｆｃｌｋ１とｆｃｌｋ２の相対関係を制御するのは困難な可能性が高い。このため、この実施形態では、信号生成回路２０は、第２耐圧側の低耐圧デバイスは、まず、クロック信号ｆｃｌｋに基づき、第２制御信号を生成する。一方、第１耐圧側の高耐圧デバイスは、第２耐圧側の低耐圧デバイスのクロック信号ｆｃｌｋ２に基づくクロック信号ｆｃｌｋ’を用いて、第１制御信号２０２を生成する。このクロック信号ｆｃｌｋ’は、ｆｃｌｋそのまま用いても良いし、第２耐圧側の低耐圧デバイスのクロック信号ｆｃｌｋをレベルアップシフトし、変調したクロック信号として用いてもよい。これにより、第１耐圧側の高耐圧デバイスと第２耐圧側の低耐圧デバイスのクロック周波数および位相の相対関係が明確となり、制御が容易となる。また、信号生成回路２０は、第１制御信号２０２及び第２制御信号２０４を、それぞれ第１耐圧側、及び、第２耐圧側のデバイスで生成する。これにより、第１耐圧側、及び、第２耐圧側それぞれのデバイスの耐圧を満たすようにすることが可能となる。

図２は、図１で示した第１回路１０_１～１０_ｎの中の１つについて詳細な構成例を示す回路図である。第１回路１０は、第１乃至第４スイッチ素子１０２、１０４、１０６、１０８と、第１コンデンサ１１０と、電圧抑制回路１１２とを有する。図２には更に、図１の第１耐圧側デバイスの第１制御信号２０２として、第１信号ＨＶＳ１、および第２信号ＨＶＨ１が図示され、第２耐圧側デバイスの第２制御信号２０４として、第３信号ＬＶＳ１、および第４信号ＬＶＨ１が図示されている。

第１乃至第４スイッチ素子１０２、１０４、１０６、１０８は、例えばＭＯＳトランジスタにより構成されている。より具体的には、第１スイッチ素子１０２は、第１耐圧のスイッチ素子であり、入力端子２に一端が接続され、他端が第１コンデンサ１１０における第１耐圧側の一端（ノードｎ６）に接続されている。第１スイッチ素子１０２は、信号生成回路２０における第１耐圧のデバイスから出力された第１信号ＨＶＳ１により導通状態又は遮断状態となる。より詳細には、この第１スイッチ素子１０２は、第１信号ＨＶＳ１がＨレベルの時は導通状態となり、Ｌレベルの時は遮断状態となる。

第２スイッチ素子１０４は、第１耐圧のスイッチ素子であり、一端が第１コンデンサ１１０における第１耐圧側の一端（ノードｎ６）に接続され、他端が第１耐圧側のコモンモード電圧１１４に接続されている。第２スイッチ素子１０４は、信号生成回路２０における第１耐圧のデバイスから出力された第２信号ＨＶＨ１により動作する。より具体的には、この第２スイッチ素子１０４は、第２信号ＨＶＨ１がＨレベルの時は導通状態となり、Ｌレベルの時は遮断状態となる。第１耐圧側のデバイスのコモンモード電圧１１４は、例えば２．５ボルトである。

第３スイッチ素子１０６は、第２耐圧のスイッチ素子であり、一端が第１コンデンサ１１０における第２耐圧側の他端（ノードｎ８）に接続され、他端が第２耐圧側のデバイスのコモンモード電圧１１６に接続されている。第３スイッチ素子１０６は、信号生成回路２０における第２耐圧のデバイスから出力された第３信号ＬＶＳ１により動作する。より具体的には、この第３スイッチ素子１０６は、第３信号ＬＶＳ１がＨレベルの時は導通状態となり、Ｌレベルの時は遮断状態となる。第２耐圧側のデバイスのコモンモード電圧１１６は、例えば０．５ボルトである。尚、図２のコモンモード電圧１１４、１１６は、交流（ＡＣ）的には接地である。

第４スイッチ素子１０８は、第２耐圧のスイッチ素子であり、一端が第１コンデンサ１１０における第２耐圧側の他端（ノードｎ８）に接続され、他端が出力端子４に接続されている。第４スイッチ素子１０８は、信号生成回路２０における第２耐圧のデバイスから出力された第４信号ＬＶＨ１により動作する。より具体的には、この第４スイッチ素子１０８は第４信号ＬＶＨ１がＨレベルの時は導通状態となり、Ｌレベルの時は遮断状態となる。

第１コンデンサ１１０は、サンプル及びホールド用のコンデンサであり、一端が第１スイッチ素子１０２の他端（ノードｎ６）に接続され、他端が第４スイッチ素子１０８の一端（ノードｎ８）に接続されている。

電圧抑制回路１１２は、ノードｎ８の電圧を抑制する。電圧抑制回路１１２は、第２コンデンサ１１８を有する。第２コンデンサ１１８は、一端が第１コンデンサ１１０における第２耐圧側の他端（ノードｎ８）に接続され、他端が第１耐圧側のコモンモード電圧１１４に接続されている。例えば、第１コンデンサ１１０の容量はＣ１であり、第２コンデンサ１１８の容量はＣ２である。これから分かるように、入力容量Ｃ１と入力容量Ｃ２の比で、電荷が再配分され、ノードｎ８の電圧は第２耐圧側の耐圧範囲に変換される。

図３及び図４に基づき、信号生成回路２０の構成例を説明する。
図３は、信号生成回路２０の回路構成例を示す図である。信号生成回路２０は、第２耐圧側のデバイスに入力されるクロック信号ｆｃｌｋに基づく信号、又はクロック信号ｆｃｌｋをレベルアップシフトすることにより第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎを生成する。また、信号生成回路２０は、クロック信号ｆｃｌｋに基づく第３信号ＬＶＳ１～ＬＶＳｎ、および第４信号ＬＶＨ１～ＬＶＨｎを生成する。それぞれの信号の識別子である１～ｎは複数の第１回路１０_１～１０_ｎ（図１）に対応する。

上述のようにＨレベルの期間が導通状態であり、Ｌレベルの期間が遮断状態である。ここで、Ｈレベルの期間に対応する信号を導通期間信号と呼ぶこととし、Ｌレベルの期間に対応する信号を遮断期間信号と呼ぶこととする。また、オーバーラップとは、信号間で導通期間信号の期間が互いに重なることを意味する。一方で、ノンオーバーラップとは、信号間で導通期間信号の期間が互いに重ならないことを意味する。

図４は、信号生成回路２０が生成した信号のタイムチャートの一例を示す図である。横軸は経過時間を示し、縦軸のそれぞれは、上段から入力信号Ｖｉｎ、第２耐圧側の第１基準クロック信号ＰＨＳ、第３信号ＬＶＳ１～ＬＶＳｎ、第４信号ＬＶＨ１～ＬＶＨｎ、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎを示す。入力信号Ｖｉｎ、第２耐圧側の第１基準クロック信号ＰＨＳ、第３信号ＬＶＳ１～ＬＶＳｎ、第４信号ＬＶＨ１～ＬＶＨｎ、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎのそれぞれにおいて上方の線がＨレベルを示し、下側の線がＬレベルを示す。ここでは説明を簡単にするために、ｎ＝８とするが、これに限定されない。また、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎの振幅は、第３信号ＬＶＳ１～ＬＶＳｎ、および第４信号ＬＶＨ１～ＬＶＨｎの振幅より大きいが、図面では同一の振幅で図示している。

また、入力信号Ｖｉｎのサンプリングタイミングを○印３０２でそれぞれ示す。第１基準クロック信号ＰＨＳの周期３０４は、１／Ｆｃｌｋ＝１／（ｎ・データレート）とする。ここでデータレートとは、１秒あたりのサンプル数に対応する。すなわち、第１基準クロック信号ＰＨＳの周期３０４は、データレ－トの１／ｎ周期であり、データレート周期と呼ぶこととする。例えば、デルタシグマ型ＡＤ変換器の場合、データレートの１／ｎ周期で１回のＡＤ変換が実施される。第１信号ＨＶＳ１～ＨＶＳｎ、第２信号ＨＶＨ１～ＨＶＨｎ、第３信号ＬＶＳ１～ＬＶＳｎ、および第４信号ＬＶＨ１～ＬＶＨｎの各周期３０８は、第１基準クロック信号ＰＨＳのｎ倍である。すなわち、データレートに対し、ｎ倍オーバーサンプルしていると言える。なお、期間（ｉ）～（vi）は、後述する図５のスイッチ動作に対応する。

図３に示すように、信号生成回路２０は、第１の第２耐圧側信号生成回路２０６と、第２の第２耐圧側信号生成回路２０８と、アップシフト回路２１０と、第１耐圧側信号生成回路２１２とを、有する。
第１の第２耐圧側信号生成回路２０６は、クロック信号ｆｃｌｋに基づき、第２耐圧側の第３信号ＬＶＳ１～ＬＶＳｎを生成する。この第１の第２耐圧側信号生成回路２０６は、第１周波数変調回路２０６ａと、第２周波数変調回路２０６ｂと、複数の１周期遅延回路２０６ｃとを有する。

第１周波数変調回路２０６ａは、クロック信号ｆｃｌｋに基づき、第２耐圧側の第１基準クロック信号ＰＨＳを生成する。第２周波数変調回路２０６ｂは、第１基準クロック信号ＰＨＳを１／ｎ倍の周波数である第３信号ＬＶＳ１に変調する。ここでｎは、上述のように複数の第１回路１０_１～１０_ｎの数に対応する。

複数の１周期遅延回路２０６ｃのそれぞれは、第３信号ＬＶＳ１を第１基準クロック信号ＰＨＳの１周期分ずつ遅延させ、第３信号ＬＶＳ２～第３信号ＬＶＳｎを生成する。すなわち、複数の１周期遅延回路２０６ｃの数は、ｎ－１個である。

図４に示すように、第３信号ＬＶＳ１～ＬＶＳｎそれぞれの導通期間信号から遮断期間信号への切り替えタイミング３１６は、第１基準クロック信号ＰＨＳのＨ信号からＬ信号への切り替えタイミングに一致する。このように、第３信号ＬＶＳ１～ＬＶＳｎそれぞれの導通期間信号から遮断期間信号への切り替えタイミング３１６は、入力信号Ｖｉｎのサンプリングタイミング３０２に対応する。また、第３信号ＬＶＳ１～ＬＶＳｎのそれぞれは、データレートの１周期３０４ずつサンプリング時刻がずれている。これにより、タイムインターリーブ化を実現することが可能となる。なお、本実施形態では、第３信号ＬＶＳ１～ＬＶＳｎの導通期間信号から遮断期間信号への切り替えタイミング３１６を入力信号Ｖｉｎのサンプリングタイミング３０２として定義する。

図３に示すように、第２の第２耐圧側信号生成回路２０８は、第１信号ＨＶＳ１～ＨＶＳｎ、および第３信号ＬＶＳ１～ＬＶＳｎの内の対応する信号に対してノンオーバーラップである第４信号ＬＶＨ１～ＬＶＨｎを生成する。また、第２の第２耐圧側信号生成回路２０８は、第４信号ＬＶＨ１～ＬＶＨｎそれぞれの導通期間信号の期間（Ｈレベルが継続する期間）３１４をデータレートの１周期３０４未満になるように第４信号ＬＶＨ１～ＬＶＨｎを生成する。言い換えれば、第４信号ＬＶＨ１～ＬＶＨｎはそれぞれノンオーバーラップ信号である。

図４に示すように、第４信号ＬＶＨ１～ＬＶＨｎのそれぞれは、第１基準クロック信号ＰＨＳと同期しており、導通期間信号の期間３１４は、データレートの１周期３０４未満に設定される。また、第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４は、第３信号ＬＶＳ１～ＬＶＳｎの遮断期間信号から導通期間信号への切り替えタイミングに基づき設定される。例えば、第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４を第３信号ＬＶＳ１～ＬＶＳｎの遮断期間信号から導通期間信号への切り替えタイミングに近づけるにしたがい、後述する第１信号ＨＶＳ１～ＨＶＳｎの遅れ３１０を許容できる範囲を広げることが可能となる。すなわち、第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４を第３信号ＬＶＳ１～ＬＶＳｎの遮断期間信号から導通期間信号への切り替えタイミングに近づけるにしたがい、第１信号ＨＶＳ１～ＨＶＳｎと対応する第４信号ＬＶＨ１～ＬＶＨｎがオーバーラップする可能性を低減できる。

また、第４信号ＬＶＨ１～ＬＶＨｎのそれぞれは、互いにノンオーバーラップ信号として構成される。本実施形態に係る第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４及び時刻は、例えば設計値に基づき予め設定することが可能である。

図３に示すように、アップシフト回路２１０は、第３信号ＬＶＳ１～第３信号ＬＶＳｎをレベルアップシフトし、第１耐圧側信号生成回路２１２に出力する。なお、アップシフト回路２１０は、クロック信号ｆｃｌｋをレベルアップした後に、複数の第１の第２耐圧側信号生成回路２０６と同等の回路により第３信号ＬＶＳ１～第３信号ＬＶＳｎを生成してもよい。

第１耐圧側信号生成回路２１２は、第３信号ＬＶＳ１～第３信号ＬＶＳｎをレベルアップシフトした信号に基づき、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎを生成する。すなわち、この第１耐圧側信号生成回路２１２は、第１の第１耐圧側信号生成回路２１４と、第２の第１耐圧側信号生成回路２１６とを有する。

第１の第１耐圧側信号生成回路２１４は、アップシフト回路２１０が第３信号ＬＶＳ１～第３信号ＬＶＳｎをレベルアップシフトした信号に基づき、第１信号ＨＶＳ１～ＨＶＳｎを生成する。図４に示すように、アップシフト回路２１０がレベルアップシフトする際に遅れ３１０が生じる。すなわち、第１信号ＨＶＳ１～ＨＶＳｎは、第３信号ＬＶＳ１～ＬＶＳｎから遅れ３１０が生じた信号である。また、上述のように、第１信号ＨＶＳ１～ＨＶＳｎは、対応する第３信号ＬＶＳ１～ＬＶＳｎとオーバーラップする。

第２の第１耐圧側信号生成回路２１６は、アップシフト回路２１０が第３信号ＬＶＳ１～第３信号ＬＶＳｎをレベルアップシフトした信号に基づき、第２信号ＨＶＨ１～ＨＶＨｎを生成する。図４に示すように、第２信号ＨＶＨ１～ＨＶＨｎにも遅れ３１０が生じる。また、第２の第１耐圧側信号生成回路２１６は、第２信号ＨＶＨ１～ＨＶＨｎを、第１信号ＨＶＳ１～ＨＶＳｎとのノンオーバーラップ信号として生成する。すなわち、第２信号ＨＶＨ１～ＨＶＨｎのそれぞれの導通期間信号の期間は、対応する第１信号ＨＶＳ１～ＨＶＳｎの遮断期間信号の期間よりも前後の期間が短く構成される。なお、逆でも可能である。さらにまた、第２の第１耐圧側信号生成回路２１６は、第２信号ＨＶＨ１～ＨＶＨｎを、第４信号ＬＶＨ１～ＬＶＨｎのオーバーラップ信号として生成する。すなわち、第２信号ＨＶＨ１～ＨＶＨｎの導通期間信号３１４と第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号とは、オーバーラップするホールド期間３１５を有する。

図５は、第１回路１０のスイッチング動作を説明する図である。上述のように、図５の状態（ｉ）～（vi）は、図４の期間（ｉ）～（vi）のそれぞれに対応する。なお、第１回路１０_１～１０_ｎは、サンプリングタイミング３０２（図４）が異なるだけ、同等の動作を行うので他の第１回路の動作説明は省略する。

先ず、期間（ｉ）では、第１スイッチ素子１０２、及び第３スイッチ素子１０６のそれぞれには、第１信号ＨＶＳ１と第３信号ＬＶＳ１との導通期間信号が印加されている。この期間（ｉ）は、入力信号Ｖｉｎのサンプリング期間である。

次に、期間（ii）では、第１基準クロック信号ＰＨＳがＨ信号からＬ信号に立ち下がるタイミング３０８で第３信号ＬＶＳ１が導通期間信号から遮断期間信号に切り替わる。このタイミングで第３スイッチ素子１０６が遮断状態となり、サンプリング期間が終了する。

次に、期間（iii）では、第３信号ＬＶＳ１が導通期間信号から遮断期間信号に切り替わったタイミングから時間遅れ３１０（図４）が経過した後に、第１信号ＨＶＳ１が導通期間信号から遮断期間信号に切り替わる。このタイミングで第１スイッチ素子１０２が遮断状態となる。一般に、先ず第３スイッチ素子１０６が遮断状態とり、続けて第１スイッチ素子１０２が遮断状態となる場合に、サンプリング性能が良くなることが知られている。このように、アップシフト回路２１０による時間遅れ３１０（図４）を利用することにより、サンプリング性能をより向上させることも可能である。

続けて、第２信号ＨＶＨ１が遮断期間信号から導通期間信号に切り替わる。このタイミングで第２スイッチ素子１０４が導通状態となる。これにより、第１コンデンサ１１０の容量Ｃ１と第２コンデンサ１１８の容量Ｃ２の比で、電荷が再配分され、ノードｎ４の電圧は第２耐圧側の耐圧範囲に変換される。

次に、期間（iv）では、第４信号ＬＶＨ１が遮断期間信号から導通期間信号に切り替わる。このタイミングで第４スイッチ素子１０８が導通状態となる。これにより、ホールド期間３１５（図４）が開始し、出力信号Ｖｏｕｔが出力される。

次に、期間（ｖ）では、第４信号ＬＶＨ１が導通期間信号から遮断期間信号に切り替わる。このタイミングで第４スイッチ素子１０８が遮断状態となる。これにより、ホールド期間３１５が終了する。このように、第２信号ＨＶＨ１の導通期間信号と第４信号ＬＶＨ１の導通期間信号とのオーバーラップ期間によりホールド期間３１５（図４）が設定される。

次に、期間（vi）では、第３信号ＬＶＳ１が遮断期間信号から導通期間信号に切り替わる。このタイミングで第３スイッチ素子１０６が導通状態となる。これにより、第１コンデンサ１１０は、第１耐圧側のコモンモード電圧と、第２耐圧側のコモンモード電圧差に対応する電荷を保持する。次に、第２信号ＨＶＨ１が導通期間信号から遮断期間信号に切り替わった後に、第１信号ＨＶＳ１が遮断期間信号から導通期間信号に切り替わり、期間（ｉ）のサンプリング期間が開始される。

このように、第１回路１０のサンプリングタイミング及び期間は、時間遅れ３１０（図４）のない第２耐圧側の第３信号ＬＶＳ１に基づき設定することが可能である。同様に、ホールドタイミング及びホールド期間は、時間遅れ３１０（図４）のない第２耐圧側の第４信号ＬＶＨ１に基づき設定することが可能である。これにより、サンプル期間、及びホールド期間をデータレート周期３０４と同等の期間に生成可能となる。また、第１回路１０の周波数はデータレートの１／ｎ倍となるが、第１回路１０をｎ個並列に接続して動作させることにより、データレートの周期に同期させたサンプルタイミング、及びホールドタイミングを維持可能となる。これにより、信号の入出力間で電気的な耐圧が異なる場合にも、各々のデバイスに過電圧がかからずに、かつ高速サンプリングが可能となる。

以上のように、本実施形態に係るサンプルホールド回路１によれば、第１回路１０は、第１コンデンサ１１０の第１耐圧側の一端（ノードｎ６）に接続され、第１耐圧のデバイスから出力された第１制御信号２０２により動作する第１耐圧側のスイッチ素子１０２、１０４と、第１コンデンサ１１０の第２耐圧側の他端（ノードｎ８）に接続され、第２耐圧のデバイスから出力された第２制御信号２０４により動作する第２耐圧側のスイッチ素子１０６、１０８を有することとした。これにより、第１耐圧側及び第２耐圧側のデバイスそれぞれにおける耐圧及びクロック周波数の動作条件を満たすことが可能となる。

また、第２耐圧側のデバイスに入力されるクロック信号ｆｃｌｋに基づく信号をレベルアップシフトすることにより、第１制御信号２０２を生成するので、第１制御信号２０２と第２制御信号２０４とのクロック周波数および位相の相対関係が明確になり、耐圧差で生じる遅延に対しても対処が可能となる。

（第１実施形態の第１変形例）
第１実施形態の第１変形例に係るサンプルホールド回路１は、第２電圧抑制回路３０を備える点で第１実施形態に係るサンプルホールド回路１と相違する。以下では第１実施形態に係るサンプルホールド回路１と異なる点について説明する。

図６は、第１実施形態の第１変形例に係るサンプルホールド回路１の構成例を示すブロック図である。第２電圧抑制回路３０は、オペアンプ３０３と第３コンデンサ３０５とを有する。オペアンプ３０３の反転入力端子はノードｎ４と出力端子４との間に接続され、非反転入力端子は第２耐圧側のコモンモード電圧１１６に接続されている。オペアンプ３０３の出力端子は、出力端子４に接続されている。

第３コンデンサ３０５は、オペアンプ３０３の反転入力端子と出力端子４とに接続されている。第３コンデンサ３０５の容量はＣ３である。

図２で示す第２スイッチ素子１０４及び第４スイッチ素子１０８が導通状態であり、第１スイッチ素子１０２及び第３スイッチ素子１０６が遮断状態である場合に、第１コンデンサ１１０の容量Ｃ１と、第３コンデンサ３０５の容量Ｃ３との間で電荷分配が行われ、出力端子４からの出力電圧Ｖｏｕｔ＝（Ｃ１／Ｃ３）×Ｖｉｎは、第２耐圧の範囲に抑制される。このように、第４スイッチ素子１０８（図２）の出力側の端子に反転入力端子が接続され、出力端子４にオペアンプ３０３の第２出力端子が接続され、負帰還を有するオペアンプにより、ノードｎ４及び出力端子４からの出力電圧Ｖｏｕｔを第２耐圧の範囲に抑制可能である。

（第２実施形態）
第１実施形態に係るサンプルホールド回路１は、第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４（図４）を、第１信号ＨＶＳ１～ＨＶＳｎの遅れ３１０が許容できる範囲に固定的に設定していた。これに対して第２実施形態係るサンプルホールド回路１は、第１信号ＨＶＳ１～ＨＶＳｎの遅れ３１０に応じて、自動的に第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４を設定することで、第１実施形態に係るサンプルホールド回路１と相違する。以下では第１実施形態に係るサンプルホールド回路１と異なる点について説明する。

図７及び図８に基づき、第２実施形態係る信号生成回路２０の回路構成を説明する。
図７は、第２実施形態係る信号生成回路２０の回路構成例を示す図である。信号生成回路２０は、第２の第２耐圧側信号生成回路２０８ａと、ダウンシフト回路２１８と、同期回路２２０を備える点で、第１実施形態に係るサンプルホールド回路１と相違する。

図８は、第２実施形態係る信号生成回路２０が生成した信号のタイムチャートの一例を示す図である。横軸は経過時間を示し、縦軸のそれぞれは、上段から入力信号Ｖｉｎ、第２耐圧側の第１基準クロック信号ＰＨＳ、第３信号ＬＶＳ１～ＬＶＳｎ、第４信号ＬＶＨ１～ＬＶＨｎ、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎを示す。

図７に示すように、ダウンシフト回路２１８は、第２信号ＨＶＨ１～ＨＶＨｎをレベルダウンシフトする回路である。すなわち、このダウンシフト回路２１８は、第２信号ＨＶＨ１～ＨＶＨｎの振幅をより小さくする。これにより、第２信号ＨＶＨ１～ＨＶＨｎの振幅は、第２耐圧の範囲に変換される。なお、ダウンシフト回路２１８は、第１信号ＨＶＳ１～ＨＶＳｎをレベルダウンシフトしてもよい。

同期回路２２０は、第２信号ＨＶＨ１～ＨＶＨｎの導通期間信号の開始タイミングに基づき、レベルダウンシフトした信号の導通期間信号の開始時期が、第２信号ＨＶＨ１～ＨＶＨｎの導通期間信号の開始タイミングより後で、且つ第１基準クロック信号ＰＨＳにおけるＬレベルの開始時期に同期するように調整する。より具体的には、同期回路２２０は、第１信号ＨＶＳ１～ＨＶＳｎの遅れ３１０に基づき、第２信号ＨＶＨ１～ＨＶＨｎをレベルダウンシフトした信号の導通期間信号の開始時期を、時間的に一番近い第１基準クロック信号ＰＨＳにおけるＬレベルの開始時期に同期させるように調整する。そして、第２の第２耐圧側信号生成回路２０８は、同期回路２２０が出力する信号の導通期間信号の期間３１４をデータレート周期３０４未満になるように変調し、第４信号ＬＶＨ１～ＬＶＨｎを生成する。

以上のように本実施形態によれば、サンプルホールド回路１は、第１信号ＨＶＳ１～ＨＶＳｎの遅れ３１０に応じて、第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４を設定することとした。これにより、第１信号ＨＶＳ１～ＨＶＳｎの遅れ３１０が環境要因などで変動しても、第１信号ＨＶＳ１～ＨＶＳｎとオーバーラップしない第４信号ＬＶＨ１～ＬＶＨｎを生成できる。さらに、第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４の開始時期を、第１信号ＨＶＳ１～ＨＶＳｎの遮断期間信号の開始タイミングより後で、且つ第１基準クロック信号ＰＨＳにおけるＬレベルの開始時期に一致するように調整することした。これにより、第４信号ＬＶＨ１～ＬＶＨｎと第２信号ＨＶＨ１～ＨＶＨｎとのオーバーラップ期間であるホ－ルド期間３１５を第２信号ＨＶＨ１～ＨＶＨｎの導通期間信号の開始時期により近づけることが可能となり、ホ－ルド期間の開始時期をより早くできる。

（第３実施形態）
第１実施形態に係るサンプルホールド回路１は、第４信号ＬＶＨ１～ＬＶＨｎにおける導通期間信号の期間３１４（図４）の長さを固定値としていた。これに対して第３実施形態係るサンプルホールド回路１は、第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４（図４）の長さをマスク信号ＰＨＩに応じて設定することとした。以下では第１実施形態に係るサンプルホールド回路１と異なる点について説明する。

図９は、第３実施形態係る信号生成回路２０の回路構成例を示す図である。
図１０は、第３実施形態係る信号生成回路２０が生成した信号のタイムチャートの例を示す図である。横軸は経過時間を示し、縦軸のそれぞれは、上段から入力信号Ｖｉｎ、第２耐圧側の第１基準クロック信号ＰＨＳ、マスク信号ＰＨＩ、第３信号ＬＶＳ１～ＬＶＳｎ、第４信号ＬＶＨ１～ＬＶＨｎ、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎを示す。

図９に示すように、第２の第２耐圧側信号生成回路２０８ｂと、マスク信号生成回路２２２を備える点で第１実施形態に係るサンプルホールド回路１と異なる。
マスク信号生成回路２２２は、第１基準クロック信号ＰＨＳの反転信号かつノンオーバーラップ信号を生成する。そして、第２の第２耐圧側信号生成回路２０８ｂは、第１の第２耐圧側信号生成回路２０６が出力する信号の導通期間信号の期間３１４をマスク信号ＰＨＩのＨレベルの期間と一致するように変調し、第４信号ＬＶＨ１～ＬＶＨｎを生成する。

以上のように本実施形態によれば、信号生成回路２０は、マスク信号ＰＨＩのＨレベルの期間と一致するように第４信号ＬＶＨ１～ＬＶＨｎの導通期間信号の期間３１４を設定することとした。これにより、マスク信号ＰＨＩのＨレベルと同期し、且つ第１信号ＨＶＳ１～ＨＶＳｎとオーバーラップしない第４信号ＬＶＨ１～ＬＶＨｎを生成できる。

（第４実施形態）
第３実施形態に係るサンプルホールド回路１をデルタシグマ型ＡＤ変換器４０ａの初段積分回路５０ａに適用した例を説明する。

図１１及び図１２に基づき、第４実施形態に係るデルタシグマ型ＡＤ変換器４０ａの初段積分回路５０ａと次段積分回路５０ｂの回路構成例を説明する。
図１１は、第４実施形態係るデルタシグマ型ＡＤ変換器４０ａの回路構成例を示す図である。
図１２は、第４実施形態係る信号生成回路２０が生成した信号のタイムチャートに信号ＰＨＳｄを追加した図である。横軸は経過時間を示し、縦軸のそれぞれは、上段から入力信号Ｖｉｎ、第２耐圧側の第１基準クロック信号ＰＨＳ、信号ＰＨＳｄ、マスク信号ＰＨＩ、第３信号ＬＶＳ１～ＬＶＳｎ、第４信号ＬＶＨ１～ＬＶＨｎ、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎを示す。

図１１に示すように、デルタシグマ型ＡＤ変換器４０ａは、初段積分回路５０ａと、次段積分回路５０ｂとを有する。デルタシグマ型ＡＤ変換器４０ａは、この他に不図示の比較器、ＤＡコンバータ、及び差動アンプなどを有する。

初段積分回路５０ａは、サンプルホールド回路１と、オペアンプ５２と、第４コンデンサ５４を有する。オペアンプ５２の反転入力端子はサンプルホールド回路１の出力端子４と接続され、非反転入力端子は第２耐圧側のコモンモード電圧１１６に接続されている。第４コンデンサ５４は、オペアンプ５２の反転入力端子と、オペアンプ５２の出力端子８とに接続されている。

次段積分回路５０ｂは、第５コンデンサ５５と、第３１乃至第３４スイッチ素子５８、６０、６２、６４と、オペアンプ５６と、第６コンデンサ５９を有する。第５コンデンサ５５はサンプル及びホールド用のコンデンサであり、初段積分回路５０ａから出力された信号をサンプリングし、ホールディングをする。次段積分回路５０ｂは、データレート周期３０４（図１２）で１回のサンプリング、及びホールディングを実施する。

第３１乃至第３４スイッチ素子５８、６０、６２、６４は、例えばＭＯＳトランジスタにより構成されている。より具体的には、第３１スイッチ素子５８は、オペアンプ５４の出力端子８に一端が接続され、他端が第５コンデンサ５５における一端（ノードｎ１０）に接続されている。第３１スイッチ素子５８は、第２耐圧のデバイスから出力された信号ＰＨＳｄ（図１２）により導通状態又は遮断状態となる。信号ＰＨＳｄは、第１基準信号ＰＨＳと周期が同一であり、第１基準信号ＰＨＳがＬレベルに切り替わった後に、Ｌレベルに切り替わる。また、信号ＰＨＳｄは、マスク信号ＰＨＩとノンオーバーラップな信号である。

第３２スイッチ６０は、一端が第５コンデンサ５５における一端（ノードｎ１０）に接続され、他端が第２耐圧側のデバイスのコモンモード電圧１１６に接続されている。第３２スイッチ６０は第２耐圧のデバイスから出力された信号ＰＨＩにより導通状態又は遮断状態となる。

第３３スイッチ素子６２は、一端が第５コンデンサ５５の他端（ノードｎ１２）に接続され、他端が第２耐圧側のデバイスのコモンモード電圧１１６に接続されている。第３３スイッチ素子６２は、第２耐圧のデバイスから出力された第１基準信号ＰＨＳにより動作する。

第３４スイッチ６４は、一端が第５コンデンサ５５の他端（ノードｎ１２）に接続され、他端がオペアンプ５６の反転入力端子に接続されている。第３４スイッチ６４は、第２耐圧のデバイスから出力された信号ＰＨＩにより動作する。

オペアンプ５６の反転入力端子は第３４スイッチ６４の他端に接続され、非反転入力端子は第２耐圧側のデバイスのコモンモード電圧１１６に接続されている。第６コンデンサ５９は、オペアンプ５６の反転入力端子と、オペアンプ５６の出力端子とに接続されている。

図１２に示すように、第４信号ＬＶＨ１～ＬＶＨｎのＨレベルの期間３１４は、信号ＰＨＩと同期する。すなわち、サンプルホールド回路１のホールド期間３１５では、第３１スイッチ素子５８及び第３３スイッチ素子６２は、遮断状態であり、第３２スイッチ６０と第３４スイッチ６４とは導通状態である。

これにより、先ず、第４信号ＬＶＨ１の導通期間信号の期間３１４において、サンプルホールド回路１における第１回路１０（図２）の第１コンデンサ１１０に蓄積された電荷は、第４コンデンサ５４に分配され、蓄電される。このとき第５コンデンサ５５に蓄積された電荷は、次段の第６コンデンサ５９に分配される。

続けて、第１基準クロック信号ＰＨＳと信号ＰＨＳｄがオーバーラップする期間では、第３１スイッチ素子５８及び第３３スイッチ素子６２は、導通状態であり、第３２スイッチ６０と第３４スイッチ６４とは遮断状態である。これにより、第４コンデンサ５４に蓄積された電荷は、第５コンデンサ５５に分配される。

次に、第４信号ＬＶＨ２のＨレベル期間３１４において、サンプルホールド回路１における次段の第１回路１０の第１コンデンサ１１０に蓄積された電荷は、第４コンデンサ５４に分配され、蓄電される。このとき第５コンデンサ５５に蓄積された電荷は、第６コンデンサ５９に分配される。

このように、サンプルホールド回路１の第１回路１０_１～１０_ｎ（図１）で順にサンプリングされた入力信号Ｖｉｎに基づく電荷は第４コンデンサ５４に累積的に蓄電される。そして、第４コンデンサ５４に累積的に蓄電された電荷は、サンプルホールド回路１と同期して、第５コンデンサ５５に分配される。これにより、第５コンデンサ５５によるサンプリングとホールディングが繰り返し行われる。そして、第５コンデンサ５５に順に蓄積された電荷は、第６コンデンサ５９に分配され、累積的に蓄電される。

以上のように本実施形態によれば、サンプルホールド回路１をデルタシグマ型ＡＤ変換器４０ａの初段積分回路５０ａに適用することとした。これにより、第１耐圧の入力信号のホールド期間３１５をデータレートでのサンプリングが必要となる第５コンデンサ５５のホ－ルド期間に同期させることが可能となり、データレート周期３０４でサンプリングを１回行うデルタシグマ型ＡＤ変換器４０ａを実現できる。
（第５実施形態）
第３実施形態に係るサンプルホールド回路１をインクリメンタルデルタシグマ型ＡＤ変換器４０ｂの初段積分回路５０ｃに適用した例を説明する。第５実施形態係るインクリメンタル型デルタシグマ型ＡＤ変換器４０ａは、オペアンプ５２及びオペアンプ５６の負帰還回路にリセットスイッチ５４ｒ、５９ｒを更に備えた点で第４実施形態係るデルタシグマ型ＡＤ変換器４０ａと相違する。このリセットは、一般的にデータレート毎に積分回路をリセット（初期化）することで、履歴の無い（過去に依存しない）ＡＤ変換を要求するアプリケーションでよく使用される。以下では、第４実施形態係るデルタシグマ型ＡＤ変換器４０ａと相違する点を説明する。

図１３は、第５実施形態に係るインクリメンタルデルタシグマ型ＡＤ変換器４０ｂの回路構成例を示す図である。初段積分回路５０ｃは、オペアンプ５２の反転入力端子と、オペアンプ５２の出力端子８とにリセットスイッチ５４ｒを更に有する。リセットスイッチ５４ｒはリセット信号Ｒｅｓｅｔにより導通状態又は遮断状態になる。すなわち、リセットスイッチ５４ｒは、リセット信号ＲｅｓｅｔがＨレベルの時に導通状態となり、Ｌレベルの時に遮断状態となる。リセット信号Ｒｅｓｅｔの１周期は、データレート周期３０４の１周期のｎ倍である。リセットが行われると積分回路が初期化（ＡＤ変換器が強制停止）され、リセットが解除されると、また新たな変換が開始する。

次段積分回路５０ｄは、オペアンプ５６の反転入力端子と、オペアンプ５２の出力端子８とにリセットスイッチ５９ｒを更に有する。リセットスイッチ５９ｒはリセットスイッチ５４ｒと同期しており、リセット信号Ｒｅｓｅｔにより導通状態又は遮断状態になる。

このように、初段積分回路５０ｃは、データレート周期３０４のｎ倍の周期で第４コンデンサ５４をリセットすることで第３実施形態の、初段積分回路５０ｂと相違する。同様に、次段積分回路５０ｄは、データレート周期３０４のｎ倍の周期で第６コンデンサ５９をリセットすることで第３実施形態の、次段積分回路５０ｄと相違する。

以上のように本実施形態によれば、サンプルホールド回路１をインクリメンタルデルタシグマ型ＡＤ変換器４０ｂの初段積分回路５０ｃに適用することとした。これにより、第１耐圧における入力信号のホールド期間３１５をデータレートでのサンプリングが必要となる次段積分回路５０ｄにおける第５コンデンサ５５のホ－ルド期間に同期させると共に、データレートの１周期３０４のｎ倍周期で第６コンデンサ５９をリセットすることが可能となり、データレート周期３０４でサンプリングを行うインクリメンタルデルタシグマ型ＡＤ変換器４０ａを実現できる。

（第６実施形態）
第１実施形態に係るサンプルホールド回路１をデルタシグマ型ＡＤ変換器４０ａの初段積分回路５０ａに適用し、次段積分回路５０ｅをダブルサンプリングにした点が第４実施形態に係るデルタシグマ型ＡＤ変換器４０ａと相違する。以下では第４実施形態に係るデルタシグマ型ＡＤ変換器４０ａと相違する点について説明する。

図１４及び図１５に基づき、第６実施形態に係る次段積分回路５０ｅの回路構成例を説明する。
図１４は、第６実施形態係るデルタシグマ型ＡＤ変換器４０ａの回路構成例を示す図である。
図１５は、第１実施形態係る信号生成回路２０が生成した信号のタイムチャートに信号ＰＨＳ_１／２、信号ＰＨＩ_１／２を追加した図である。横軸は経過時間を示し、縦軸のそれぞれは、上段からＰＨＳ_１／２信号、ＰＨＩ_１／２信号、入力信号Ｖｉｎ、第２耐圧側の第１基準クロック信号ＰＨＳ、第３信号ＬＶＳ１～ＬＶＳｎ、第４信号ＬＶＨ１～ＬＶＨｎ、第１信号ＨＶＳ１～ＨＶＳｎ、および第２信号ＨＶＨ１～ＨＶＨｎを示す。

図１４に示すように、次段積分回路５０ｅは、第７コンデンサ５７と、第４１乃至第４４スイッチ素子７０、７２、７４、７６を更に有する。

第７コンデンサ５７はサンプル及びホールド用のコンデンサである。第４１乃至第４４スイッチ素子７０、７２、７４、７６は、例えばＭＯＳトランジスタにより構成されている。より具体的には、第４１スイッチ素子７０は、オペアンプ５２の出力端子８に一端が接続され、他端が第７コンデンサ５７の一端に接続されている。第４１スイッチ素子７０は、第２耐圧のデバイスから出力された信号ＰＨＩ_１／２（図１５）により導通状態又は遮断状態となる。信号ＰＨＳ_１／２は、第１基準信号ＰＨＳの２倍周期であり、信号ＰＨＩ_１／２は信号ＰＨＳ_１／２の反転かつノンオーバーラップした信号である。

第４２スイッチ素子７２は、一端が第７コンデンサ５７の一端に接続され、他端が第１耐圧側のデバイスのコモンモード電圧１１４に接続されている。第４２スイッチ素子７２は第２耐圧のデバイスから出力された信号ＰＨＳ_１／２により通状態又は遮断状態となる。

第４３スイッチ素子７４は、一端が第７コンデンサ５７の他端に接続され、他端が第２耐圧側のデバイスのコモンモード電圧１１６に接続されている。第４３スイッチ素子７４は、第２耐圧のデバイスから出力された信号ＰＨＩ_１／２により動作する。

第４４スイッチ素子７６は、一端が第７コンデンサ５７の他端に接続され、他端がオペアンプ５６の反転入力端子に接続されている。第４４スイッチ素子７６は、第２耐圧のデバイスから出力された信号ＰＨＳ_１／２信号により動作する。

これらから分かるように第５コンデンサ５５は、データレート周期３０４（図１５）の２周期分の時間で１回のサンプリング、及びホールディングを実施する。同様に第７コンデンサ５７は、データレート周期３０４（図１５）の２周期分の時間で１回のサンプリング、及びホールディングを実施する。また、第５コンデンサ５５のサンプリング期間が第７コンデンサ５７のホールド期間に対応し、第５コンデンサ５５のホールド期間が第７コンデンサ５７のサンプリング期間に対応する。すなわち、常に、データレート周期３０４（図１５）の１周期分の長さのサンプリングを第５コンデンサ５５又は第７コンデンサ５７のいずれかが行っている。

以上のように本実施形態によれば、サンプルホールド回路１をダブルサンプリングするデルタシグマ型ＡＤ変換器４０ａの初段積分回路５０ａに適用することとした。これにより、第１耐圧における入力信号のホールド期間３１５を、常にデータレートの１周期３０４の長さのサンプリングを第５コンデンサ５５又は第７コンデンサ５７のいずれかが行う次段積分回路５０ｆに同期させることが可能となり、ダブルサンプリングするデルタシグマ型ＡＤ変換器４０ａを実現できる。

（第７実施形態）
第７実施形態に係るインクリメンタルデルタシグマ型ＡＤ変換器４０ｂは、オペアンプ５２及びオペアンプ５６の負帰還回路にリセットスイッチ５４ｒ、５９ｒを更に備えた点で第６実施形態係るデルタシグマ型ＡＤ変換器４０ａと相違する。以下では、第６実施形態係るデルタシグマ型ＡＤ変換器４０ａと相違する点を説明する。

図１６は、第７実施形態係るインクリメンタルデルタシグマ型ＡＤ変換器４０ｂの回路構成例を示す図である。リセットスイッチ５４ｒ、５９ｒの構成は、第５実施形態係るインクリメンタルデルタシグマ型ＡＤ変換器４０ａと同等であるので説明を省略する。

上述のように、初段積分回路５０ｃは、データレート周期３０４のｎ倍の周期で第４コンデンサ５４をリセットする点で第６実施形態に係る初段積分回路５０ａと相違する。同様に、次段積分回路５０ｇは、データレート周期３０４のｎ倍の周期で第６コンデンサ５９をリセットすることで第６実施形態の、次段積分回路５０ｅと相違する。

以上のように本実施形態によれば、サンプルホールド回路１をダブルサンプリングするインクリメンタルデルタシグマ型ＡＤ変換器４０ｂの初段積分回路５０ｃに適用することとした。これにより、第１耐圧における入力信号のホールド期間３１５を、常にデータレート周期３０４（図１５）の１周期分の長さのサンプリングを第５コンデンサ５５又は第７コンデンサ５７のいずれかが行う次段積分回路５０ｆと同期させると共に、データレート周期３０４のｎ倍の周期で第６コンデンサ５９をリセットすることが可能となり、ダブルサンプリングするデルタシグマ型ＡＤ変換器４０ａを実現できる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形例は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１：サンプルホールド回路、１０_１～１０_ｎ：第１回路、２０：信号生成回路、３０：第２電圧抑制回路、４０：ＡＤ変換器、４０ａ：デルタシグマ型ＡＤ変換器、４０ｂ：インクリメンタルデルタシグマ型ＡＤ変換器、１０２：第１スイッチ素子、１０４：第２スイッチ素子、１０６：第３スイッチ素子、１０８：第４スイッチ素子、１１０：第１コンデンサ、１１２：第１電圧抑制回路、１１４：コモンモード電圧、１１６：コモンモード電圧、１１８：第２コンデンサ、２１０：アップシフト回路、２１８：ダウンシフト回路、３０３：オペアンプ。

Claims

第１耐圧のデバイスと前記第１耐圧よりも低い第２耐圧のデバイスとを含んで構成されるサンプルホールド回路であって、
前記サンプルホールド回路は、
入力端子及び出力端子に並列接続される少なくとも２以上の回路と、
前記２以上の回路に信号を出力する信号生成回路とを、備え、
前記回路は、
前記入力端子に一端が接続され、前記第１耐圧のデバイスから出力された第１信号により動作する前記第１耐圧の第１スイッチ素子と、
前記第１スイッチ素子の他端に一端が接続されたサンプル及びホールド用の第１コンデンサと、
一端が前記第１コンデンサの一端に接続され、他端が前記第１耐圧側のコモンモード電圧に接続され、前記第１耐圧のデバイスから出力された第２信号により動作する前記第１耐圧の第２スイッチ素子と、
一端が前記第１コンデンサの他端に接続され、他端が前記第２耐圧側のコモンモード電圧に接続され、前記第２耐圧のデバイスから出力された第３信号により動作する前記第２耐圧の第３スイッチ素子と、
一端が前記第１コンデンサの他端に接続され、他端が前記出力端子に接続され、前記第２耐圧のデバイスから出力された第４信号により動作する前記第２耐圧の第４スイッチ素子と、を有し、
前記第３信号は、前記第３スイッチ素子を導通状態に維持する第３導通期間信号を含んでおり、
前記信号生成回路は、前記第２耐圧側のデバイスに入力されるクロック信号又は前記クロック信号に基づく信号をレベルアップシフトすることにより前記第１及び第２信号を生成し、前記クロック信号に基づく前記第３及び第４信号を生成し、
前記第３信号に含まれる第３導通期間信号の終了時刻を前記入力端子に入力される入力信号のサンプリングタイミングに合わせて時間をずらして生成し、前記２以上の回路ごとに順次出力する、
サンプルホールド回路。
前記信号生成回路は、
前記クロック信号又は前記クロック信号に基づく信号をレベルアップシフトするアップシフト回路であって、入力側が前記第２耐圧のデバイスで構成され、出力側が前記第１耐圧のデバイスで構成されるアップシフト回路を有する、請求項１に記載のサンプルホールド回路。
前記第２信号は、前記第２スイッチ素子を導通状態に維持する第２導通期間信号を含んでおり、前記第４信号は、前記第４スイッチ素子を導通状態に維持する第４導通期間信号を含んでおり、
前記信号生成回路は、前記第２スイッチ素子の導通期間と前記第４スイッチ素子の導通期間とをオーバーラップさせる前記第４信号を生成する、請求項２に記載のサンプルホールド回路。
前記信号生成回路は、前記第２信号をレベルダウンシフトするダウンシフト回路を更に有し、前記第２信号をレベルダウンシフトした信号に基づき、前記第４信号を生成する、請求項３に記載のサンプルホールド回路。
前記第１信号は、前記第１スイッチ素子を導通状態に維持する第１導通期間信号を含んでおり、前記第３信号は、前記第３スイッチ素子を導通状態に維持する第３導通期間信号を含んでおり、
前記信号生成回路は、前記第１スイッチ素子の導通期間と前記第３スイッチ素子の導通期間とをオーバーラップさせる前記第３信号を生成する、請求項４に記載のサンプルホールド回路。
第１耐圧のデバイスと前記第１耐圧よりも低い第２耐圧のデバイスとを含んで構成されるサンプルホールド回路であって、
前記サンプルホールド回路は、
入力端子に一端が接続され、前記第１耐圧のデバイスから出力された第１信号により動作する前記第１耐圧の第１スイッチ素子と、
前記第１スイッチ素子の他端に一端が接続されたサンプル及びホールド用の第１コンデンサと、
一端が前記第１コンデンサの一端に接続され、他端が前記第１耐圧側のコモンモード電圧に接続され、前記第１耐圧のデバイスから出力された第２信号により動作する前記第１耐圧の第２スイッチ素子と、
一端が前記第１コンデンサの他端に接続され、他端が前記第２耐圧側のコモンモード電圧に接続され、前記第２耐圧のデバイスから出力された第３信号により動作する前記第２耐圧の第３スイッチ素子と、
一端が前記第１コンデンサの他端に接続され、他端が出力端子に接続され、前記第２耐圧のデバイスから出力された第４信号により動作する前記第２耐圧の第４スイッチ素子と、
前記第１コンデンサの他端の電圧を抑制する電圧抑制回路と、
を有し、
前記電圧抑制回路は、前記第１コンデンサの前記第２耐圧側の他端に接続され、他端が前記第１耐圧側のコモンモード電圧に接続される第２コンデンサを有し、
前記第２スイッチ素子が導通状態であり、且つ前記第１スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子が遮断状態である期間に、第１コンデンサに蓄電された電荷を前記第２コンデンサに分配することで、前記第３及び第４スイッチにかかる電圧を前記第２耐圧のレベルに抑制する、サンプルホールド回路。
前記第１コンデンサの他端の電圧を抑制する第２電圧抑制回路を更に備え、
前記第２電圧抑制回路は、
前記第４スイッチ素子の出力側の端子に反転入力端子が接続され、前記出力端子に第２出力端子が接続され、負帰還を有するオペアンプと、
前記第４スイッチ素子の出力側の端子に一端が接続され、前記出力端子に他端が接続される第３コンデンサとを、有し、
前記第２スイッチ素子、及び前記第４スイッチ素子が導通状態であり、且つ前記第１スイッチ素子、及び前記第３スイッチ素子が遮断状態である期間に、少なくとも前記第１コンデンサに蓄電された電荷を前記第３コンデンサに分配することで、前記第３及び第４スイッチにかかる電圧を前記第２耐圧のレベルに抑制する、請求項１に記載のサンプルホールド回路。
第１耐圧のデバイスと前記第１耐圧よりも低い第２耐圧のデバイスとを含んで構成されるサンプルホールド回路であって、
前記サンプルホールド回路は、
入力端子及び出力端子に並列接続される少なくとも２以上の回路と、
前記２以上の回路に信号を出力する信号生成回路とを、備え、
前記回路は、
前記入力端子に一端が接続され、前記第１耐圧のデバイスから出力された第１信号により動作する前記第１耐圧の第１スイッチ素子と、
前記第１スイッチ素子の他端に一端が接続されたサンプル及びホールド用の第１コンデンサと、
一端が前記第１コンデンサの一端に接続され、他端が前記第１耐圧側のコモンモード電圧に接続され、前記第１耐圧のデバイスから出力された第２信号により動作する前記第１耐圧の第２スイッチ素子と、
一端が前記第１コンデンサの他端に接続され、他端が前記第２耐圧側のコモンモード電圧に接続され、前記第２耐圧のデバイスから出力された第３信号により動作する前記第２耐圧の第３スイッチ素子と、
一端が前記第１コンデンサの他端に接続され、他端が前記出力端子に接続され、前記第２耐圧のデバイスから出力された第４信号により動作する前記第２耐圧の第４スイッチ素子と、を有し、
前記第３信号は、前記第３スイッチ素子を導通状態に維持する第３導通期間信号を含んでおり、
前記信号生成回路は、前記第３信号に含まれる第３導通期間信号の終了時刻を前記入力端子に入力される入力信号のサンプリングタイミングに合わせて時間をずらして生成し、前記２以上の回路ごとに順次出力する、
サンプルホールド回路。