JP7241901B2 - メモリデバイス及び方法 - Google Patents

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Description

本開示は、メモリデバイス及びその製造方法に関し、より詳細には、不揮発性メモリデバイス及びその製造方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び製造プロセスを改善することによって、より小さいサイズに縮小される。しかしながら、メモリセルの特徴サイズが下限に近づくにつれて、平面プロセス及び製造技術は困難になり、費用がかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
三次元（３Ｄ）メモリアーキテクチャは、平面メモリセルにおける密度制限に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとを含む。メモリデバイスの寸法が小さくなるにつれて、メモリアレイと周辺デバイスとの間の電気的干渉がメモリデバイスの動作に深刻な影響を及ぼすようになる。
本開示では、不揮発性メモリデバイス及びその製造方法が提供される。第１の基板に配置されたメモリアレイは、接合構造体を介して第２の基板に配置された回路構造体と電気的に接続される。遮蔽構造体は、メモリアレイと回路構造体との間に配置され、接合構造体を取り囲む。遮蔽構造体は、接合構造体と回路構造体との間の結合効果及び／又は回路構造体とメモリアレイとの間の結合効果を低減するために電圧源に電気的に接続される。不揮発性メモリデバイスの動作及び／又は電気的性能は、それに応じて改善され得る。
本開示の一実施形態によれば、不揮発性メモリデバイスが提供される。不揮発性メモリデバイスは、第１の基板と、第２の基板と、メモリアレイと、回路構造体と、接合構造体と、遮蔽構造体とを含む。第２の基板の第２の前面は、第１の基板の第１の前面に面する。メモリアレイは、第１の基板上に配置され、第１の基板の第１の前面に配置される。回路構造体は、第２の基板上に配置され、第２の基板の第２の前面に配置される。接合構造体は、メモリアレイと回路構造体との間に配置される。回路構造体は、接合構造体を介してメモリアレイと電気的に接続される。遮蔽構造体は、メモリアレイと回路構造体との間に配置され、接合構造体を取り囲む。遮蔽構造体は、電圧源に電気的に接続されている。
いくつかの実施形態では、遮蔽構造体は、接合構造体から電気的に絶縁される。
いくつかの実施形態では、電圧源は、接地電圧源又は電源電圧源を備える。
いくつかの実施形態では、不揮発性メモリデバイスは、第１の相互接続構造体及び第２の相互接続構造体をさらに含む。第１の相互接続構造体は、メモリアレイと接合構造体との間に配置される。接合構造体は、第１の相互接続構造体を介してメモリアレイと電気的に接続される。第２の相互接続構造体は、回路構造体と接合構造体との間に配置されている。接合構造体は、第２の相互接続構造体を介して回路構造体と電気的に接続されている。
いくつかの実施形態では、不揮発性メモリデバイスは、第１の層間誘電体及び第２の層間誘電体をさらに含む。第１の層間誘電体はメモリアレイを覆い、第１の相互接続構造体は第１の層間誘電体内に配置される。第２の層間誘電体は回路構造体を覆い、第２の相互接続構造体は第２の層間誘電体内に配置される。接合構造体は、第１の接合パターン及び第２の接合パターンを含む。第１の接合パターンは、第１の相互接続構造体と電気的に接続されている。第２の接合パターンは、第２の相互接続構造体と電気的に接続されている。第１の接合パターンは、第２の接合パターンに接触して電気的に接続される。
いくつかの実施形態では、遮蔽構造体は、第３の接合パターン及び第４の接合パターンを含む。第３の接合パターンは、第４の接合パターンに接触して電気的に接続される。
いくつかの実施形態では、第１の接合パターン及び第３の接合パターンは、第１の層間誘電体内に少なくとも部分的に配置され、第２の接合パターン及び第４の接合パターンは、第２の層間誘電体内に少なくとも部分的に配置される。
いくつかの実施形態では、第１の接合パターンと第２の接合パターンとの間の界面は、第３の接合パターンと第４の接合パターンとの間の界面と同一平面上にある。
いくつかの実施形態では、第１の相互接続構造体はソース線メッシュを含み、接合構造体はソース線メッシュと電気的に接続される。
いくつかの実施形態では、不揮発性メモリデバイスは、メモリアレイと回路構造体との間に配置された接続構造体をさらに含む。接続構造体は回路構造体と電気的に接続され、遮蔽構造体は接続構造体をさらに取り囲む。
いくつかの実施形態では、不揮発性メモリデバイスは、コンタクトパッド及びコンタクト構造体をさらに含む。コンタクトパッドは、第１の基板の第１の裏面に配置されている。コンタクト構造体は、メモリアレイを貫通し、コンタクトパッドと電気的に接続される。回路構造体は、接続構造体及びコンタクト構造体を介してコンタクトパッドと電気的に接続されている。
いくつかの実施形態では、メモリアレイは、メモリスタック及びメモリストリングを含む。各メモリストリングは、メモリスタックを貫通する。
本開示の一実施形態によれば、不揮発性メモリデバイスの製造方法が提供される。製造方法は、以下のステップを含む。メモリアレイは、第１の基板上に形成され、メモリアレイは、第１の基板の第１の前面に形成される。回路構造体は、第２の基板上に形成され、回路構造体は、第２の基板の第２の前面に形成される。メモリアレイが形成された第１の基板と、回路構造体が形成された第２の基板とを接合する接合プロセスが実施される。第２の基板の第２の前面は、接合プロセスの後に第１の基板の第１の前面に面する。接合構造体は、メモリアレイと回路構造体との間に位置し、回路構造体は、接合構造体を介してメモリアレイと電気的に接続され、遮蔽構造体は、メモリアレイと回路構造体との間に位置し、接合構造体を取り囲む。遮蔽構造体は、電圧源に電気的に接続されている。
いくつかの実施形態では、接合構造体の形成方法は、以下のステップを含む。接合プロセスの前に接合構造体の第１の部分が第１の基板上に形成され、接合構造体の第１の部分はメモリアレイに電気的に接続される。接合プロセスの前に接合構造体の第２の部分が第２の基板上に形成され、接合構造体の第２の部分は回路構造体に電気的に接続される。接合構造体の第１の部分は、接合プロセスの後に接合構造体の第２の部分と接触し、電気的に接続される。
いくつかの実施形態では、遮蔽構造体の形成方法は、以下のステップを含む。遮蔽構造体の第１の部分は、接合プロセスの前に第１の基板上に形成される。遮蔽構造体の第２の部分は、接合プロセスの前に第２の基板上に形成される。遮蔽構造体の第１の部分は、接合プロセスの後に遮蔽構造体の第２の部分と接触し、電気的に接続される。
いくつかの実施形態では、遮蔽構造体は、接合構造体から電気的に絶縁される。
いくつかの実施形態では、電圧源は、接地電圧源又は電源電圧源を備える。
いくつかの実施形態では、不揮発性メモリデバイスの製造方法は、以下のステップをさらに含む。接合プロセスの前に、第１の相互接続構造体がメモリアレイ上に形成され、接合構造体は、第１の相互接続構造体を介してメモリアレイと電気的に接続される。接合プロセスの前に、回路構造体上に、第２の相互接続構造体が形成されており、接合構造体は、第２の相互接続構造体を介して回路構造体と電気的に接続されている。
いくつかの実施形態では、第１の相互接続構造体はソース線メッシュを含み、接合構造体はソース線メッシュと電気的に接続される。
いくつかの実施形態では、不揮発性メモリデバイスの製造方法は、以下のステップをさらに含む。メモリアレイと回路構造体との間に接続構造体が形成される。接続構造体は回路構造体と電気的に接続され、遮蔽構造体は接続構造体をさらに取り囲む。メモリアレイを貫通するコンタクト構造体が形成される。第１の基板の裏面には、コンタクトパッドが形成されている。回路構造体は、接続構造体及びコンタクト構造体を介してコンタクトパッドと電気的に接続されている。
本開示の他の態様は、本開示の説明、特許請求の範囲、及び図面に照らして当業者によって理解され得る。
本発明のこれら及び他の目的は、様々な図及び図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後で、当業者には疑いなく明らかになるであろう。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成及び使用することを可能にするのにさらに役立つ。
本開示の第１の実施形態に係る不揮発性メモリデバイスを示す模式図である。 本開示の第１の実施形態に係る不揮発性メモリデバイスにおける接合構造体及び遮蔽構造体を示す模式図である。 本開示の第２の実施形態に係る不揮発性メモリデバイスを示す模式図である。 本開示の第３の実施形態に係る不揮発性メモリデバイスを示す模式図である。 本開示の第４の実施形態に係る不揮発性メモリデバイスを示す模式図である。 本開示の第５の実施形態に係る不揮発性メモリデバイスを示す模式図である。 本開示の一実施形態に係る不揮発性メモリデバイスの製造方法のフローチャートである。 本開示の一実施形態に係る不揮発性メモリデバイスの製造方法における接合プロセスを示す模式図である。
特定の構成及び配置について説明するが、これは例示のみを目的として行われることを理解すべきである。当業者は、本開示の精神及び範囲から逸脱することなく、他の構成及び配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、又は特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、又は特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、又は特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つ又は複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、又は特性を単数の意味で説明するために使用されてもよく、又は特徴、構造、又は特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語も、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、又は複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
第１、第２などの用語は、様々な要素、構成要素、領域、層及び／又は部分を説明するために本明細書で使用され得るが、これらの要素、構成要素、領域、層及び／又は部分は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、１つの要素、構成要素、領域、層及び／又は部分を別のものと区別するためにのみ使用される。したがって、以下に説明する第１の要素、構成要素、領域、層又は部分は、本開示の教示から逸脱することなく、第２の要素、構成要素、領域、層又は部分と呼ぶことができる。
本開示における「上に（ｏｎ）」、「より上に（ａｂｏｖｅ）」、及び「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、中間の特徴を有する何か又はその間の層の「上に（ｏｎ）」の意味も含み、「より上に（ａｂｏｖｅ）」又は「上方に（ｏｖｅｒ）」は何か「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」の意味を意味するだけでなく、その間に中間の特徴を有さない何か又はその間の層「より上に（ａｂｏｖｅ）」又は「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接）であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「より下に（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「より上に（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
「形成する」という用語又は「配置する」という用語は、以下では、材料の層を物体に適用する挙動を説明するために使用される。そのような用語は、限定はしないが、熱成長、スパッタリング、蒸着、化学気相成長、エピタキシャル成長、電気めっきなどを含む任意の可能な層形成技術を説明することを意図している。
図１及び図２を参照されたい。図１は、本開示の第１の実施形態に係る不揮発性メモリデバイスを示す模式図であり、図２は、本実施形態の不揮発性メモリにおける接合構造体及び遮蔽構造体を示す模式図である。図１及び図２に示すように、本実施形態では、不揮発性メモリデバイス３０１が提供される。不揮発性メモリデバイス３０１は、第１の基板１００と、第２の基板２００と、メモリアレイ１１０と、回路構造体２１０と、接合構造体Ｐ１と、遮蔽構造体Ｐ２とを含む。第１の基板１００は、第１の前面ＦＳ１及び第１の裏面ＢＳ１を有してもよく、第２の基板２００は、第２の前面ＦＳ２及び第２の裏面ＢＳ２を有してもよい。第１の前面ＦＳ１及び第１の裏面ＢＳ１は、第１の基板１００の垂直方向（例えば、図１に示す第１の方向Ｄ１）における対向する２辺であってよく、第２の前面ＦＳ２及び第２の裏面ＢＳ２は、第２の基板２００の垂直方向における対向する２辺であってもよい。いくつかの実施形態では、第１の方向Ｄ１は、第１の基板１００の厚さ方向及び第２の基板２００の厚さ方向とみなされてもよいが、これらに限定されない。不揮発性メモリデバイス３０１において、第２の基板２００の第２の前面ＦＳ２は、第１の基板１００の第１の前面ＦＳ１に面する。メモリアレイ１１０は、第１の基板１００上に配置され、第１の基板１００の第１の前面ＦＳ１に配置される。回路構造体２１０は、第２の基板２００上に配置され、第２の基板２００の第２の前面ＦＳ２に配置されている。したがって、メモリアレイ１１０及び回路構造体２１０は、第１の基板１００と第２の基板２００との間に配置されてもよい。接合構造体Ｐ１は、メモリアレイ１１０と回路構造体２１０との間に配置される。回路構造体２１０は、接合構造体Ｐ１を介してメモリアレイ１１０と電気的に接続されている。遮蔽構造体Ｐ２は、メモリアレイ１１０と回路構造体２１０との間に配置され、遮蔽構造体Ｐ２は、接合構造体Ｐ１を取り囲む。遮蔽構造体Ｐ２は、電圧源ＶＳに電気的に接続されている。言い換えれば、遮蔽構造体Ｐ２は電気的に浮遊しておらず、遮蔽構造体Ｐ２は、接合構造体Ｐ１と回路構造体２１０との間の結合効果及び／又は回路構造体２１０とメモリアレイ１１０との間の結合効果を低減するために電圧源ＶＳによってバイアスされてもよい。不揮発性メモリデバイス３０１の動作及び／又は電気的性能は、それに応じて改善され得る。
不揮発性メモリデバイス３０１では、遮蔽構造体Ｐ２は、接合構造体Ｐ１から物理的に分離されており、遮蔽構造体Ｐ２は、遮蔽効果を提供するために接合構造体Ｐ１から電気的に絶縁されていてもよい。いくつかの実施形態では、電圧源ＶＳは、接地電圧源（Ｖｓｓなど）、電源電圧源（Ｖｃｃなど）、又は他の適切なタイプの電圧源を含むことができる。したがって、遮蔽構造体Ｐ２は、接地にバイアスされてもよく、又は外部電源もしくは内部電源によってバイアスされてもよい。いくつかの実施形態では、遮蔽構造体Ｐ２は、水平方向（例えば、図３に示す第２の方向Ｄ２又は第３の方向Ｄ３）において接合構造体Ｐ１を取り囲む複数のセグメントを含むことができる。水平方向は、第１の基板１００の表面及び／又は第２の基板２００の表面と平行であってもよいが、これに限定されない。いくつかの実施形態では、遮蔽構造体Ｐ２のセグメントは、それぞれ異なる電圧源ＶＳと電気的に接続されてもよい。例えば、セグメントの一部は、第１の電圧源ＶＳ１に電気的に接続されてもよく、セグメントの一部は、第１の電圧源ＶＳ１とは異なる第２の電圧源ＶＳ２に電気的に接続されてもよい。第１の電圧源ＶＳ１は接地電圧源であってもよく、第２の電圧源ＶＳ２は電源電圧源であってもよいが、これに限定されない。いくつかの実施形態では、遮蔽構造体Ｐ２のセグメントのすべてはまた、同じ電圧源ＶＳに電気的に接続されてもよい。さらに、遮蔽構造体Ｐ２が接地及び／又は電源でバイアスされると、遮蔽構造体Ｐ２はまた、不揮発性メモリデバイス内の電源安定性を高めるためプールキャップのように作用することができる。
いくつかの実施形態では、第１の基板１００及び第２の基板２００はそれぞれ、シリコン（例えば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、リン化インジウム（ＩｎＰ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、又はそれらの任意の適切な組み合わせを含んでもよい。いくつかの実施形態では、メモリアレイ１１０は、メモリスタックＭＳ、複数のメモリストリング１２０、及び複数のスリット構造１３０を含むことができる。メモリスタックＭＳは、第１の方向Ｄ１に交互に積層された誘電体層１１２及び導電層１１４からなる交互の導電性／誘電体スタックを含むことができるが、これに限定されない。誘電体層１１２は、酸化ケイ素又は他の適切な誘電体材料を含むことができ、導電層１１４は、タングステン、コバルト、銅、アルミニウム、ドープシリコン、ポリシリコン、ケイ化物、又はそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。各メモリストリング１２０及び各スリット構造１３０は、メモリスタックＭＳを第１の方向Ｄ１に貫通してもよく、メモリアレイ１１０は、三次元メモリ構造体とみなされてもよいが、これに限定されない。いくつかの実施形態では、他の適切なメモリアーキテクチャを適用して、本開示のメモリアレイ１１０を形成することができる。
いくつかの実施形態では、メモリストリング１２０の各々は、ＮＡＮＤストリング又は他の適切な垂直メモリ構造を含むことができる。例えば、メモリストリング１２０の各々は、エピタキシャル構造１２２、メモリ層１２４、チャネル層１２６、及び導電性構造１２８を含むことができる。エピタキシャル構造１２２は、シリコンなどの半導体材料を含むことができるが、これに限定されない。メモリ層１２４は、トンネル層、記憶層（「電荷トラップ／記憶層」としても知られる）、及びブロッキング層を含む複合層であってもよいが、これらに限定されない。導電性構造１２８は、ポリシリコン又は他の適切な導電性材料を含むことができる。各メモリストリング１２０は、メモリスタックＭＳを第１方向Ｄ１に貫通する円筒形状（例えば、ピラー形状）を有し、メモリストリング１２０内のチャネル層１２６、トンネル層、記憶層、及びブロッキング層は、ピラーの中心から外側面に向かってこの順に放射状に配置されてもよい。メモリ層１２４内のトンネル層は、酸化ケイ素、酸窒化ケイ素、又はそれらの任意の組み合わせを含むことができる。メモリ層１２４内の記憶層は、窒化ケイ素、酸窒化ケイ素、シリコン、又はそれらの任意の組み合わせを含むことができる。メモリ層１２４内のブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、又はそれらの任意の組み合わせを含むことができる。例えば、メモリストリング１２０内のメモリ層１２４は、酸化物－窒化物－酸化物（ＯＮＯ）構造であってもよいが、これに限定されない。スリット構造１３０の各々は、導電性材料と、導電性材料とメモリスタックＭＳとの間に配置された誘電体層とを含んでもよく、スリット構造１３０内の導電性材料は、第１の基板１００内に配置されたドープ領域１３２に電気的に接続されてもよい。いくつかの実施形態では、第１の基板１００がＰ型半導体基板である場合、ドープ領域１３２はＮ型ドープ領域であってもよく、ドープ領域１３２は共通ソース領域とみなされてもよく、スリット構造１３０はソースコンタクト構造体とみなされてもよいが、これに限定されない。いくつかの実施形態では、スリット構造１３０は、メモリスタックＭＳをいくつかのメモリブロックに分割するために横方向に（例えば、水平方向に）延在してもよいが、これに限定されない。いくつかの実施形態では、メモリアレイ１１０は、メモリスタックＭＳ上に配置されたキャップ層１１６をさらに含むことができ、メモリストリング１２０の各々及びスリット構造１３０の各々は、キャップ層１１６をさらに貫通することができるが、これに限定されない。キャップ層１１６は、酸化ケイ素層などの酸化物層、又は他の適切な絶縁材料を含むことができる。本開示におけるメモリアレイ１１０は、図１に示す構造及び／又は上述の構造に限定されず、他の適切なメモリアレイアーキテクチャも本開示に適用され得ることは注目に値する。
いくつかの実施形態では、回路構造体２１０は、ページバッファ、デコーダ（例えば、行デコーダ及び列デコーダ）、ドライバ、チャージポンプ、電流もしくは電圧基準、又は回路に必要な任意のアクティブもしくはパッシブ構成要素（例えば、トランジスタ、ダイオード、抵抗器、又はコンデンサ）のうちの１つ又は複数を含むことができる。いくつかの実施形態では、回路構造体２１０は、ＣＭＯＳ技術によって形成されてもよいが、これに限定されない。例えば、回路構造体２１０は、複数のトランジスタ（例えば、図１に示す第１のトランジスタ２１２及び第２のトランジスタ２１４）を含んでもよく、トランジスタのいくつかは、第２の基板２００上に配置されてもよく、トランジスタのいくつか（第２トランジスタ２１４など）は、第２の基板２００内のドープ領域２０２上に配置されてもよい。いくつかの実施形態では、ドープ領域２０２は、ドープされたウェルを含むことができるが、これに限定されない。トランジスタに対応する活性領域を画定するために、分離構造２０４（シャロートレンチアイソレーションなど）が第２の基板２００内に配置されてもよい。絶縁層２２０は、第２の基板２００上に配置されてもよく、トランジスタを覆い、コンタクト構造体２３０は、絶縁層２２０内に配置され、トランジスタにそれぞれ電気的に接続されてもよい。本開示における回路構造体２１０は、図１に示す構造及び／又は上述した構造に限定されず、回路構造体に必要な他の適切な構成要素も本開示に適用され得ることは注目に値する。
いくつかの実施形態では、不揮発性メモリデバイス３０１は、第１の層間誘電体１４０、第１の相互接続構造体１５０、第２の層間誘電体２４０、及び第２の相互接続構造体２５０をさらに含んでもよい。第１の層間誘電体１４０は、第１の基板１００の第１の前面ＦＳ１に配置され、メモリアレイ１１０を覆うことができ、第２の層間誘電体２４０は、第２の基板２００の第２の前面ＦＳ２に配置され、回路構造体２１０を覆うことができる。第１の相互接続構造体１５０は、第１の層間誘電体１４０内に少なくとも部分的に配置されてもよく、第２の相互接続構造体２５０は、第２の層間誘電体２４０内に少なくとも部分的に配置されてもよい。いくつかの実施形態では、第１の層間誘電体１４０及び第２の層間誘電体２４０は、それぞれ第１の方向Ｄ１に積層された複数の誘電体層を含むことができ、誘電体層の材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（ｌｏｗ－ｋ）誘電体材料、それらの任意の適切な組み合わせ、又は他の適切な誘電体材料を含むことができる。いくつかの実施形態では、第１の相互接続構造体１５０は、第１の方向Ｄ１に交互に配置された導電層（例えば、図１に示す導電層Ｍ１１及び導電層Ｍ１２）及び接続プラグ（例えば、図１に示す接続プラグＶ１１、接続プラグＶ１３、接続プラグＶ１４）を含むことができ、第２の相互接続構造体２５０はまた、第１の方向Ｄ１に交互に配置された導電層（例えば、図１に示す導電層Ｍ２１、導電層Ｍ２２、導電層Ｍ２３）及び接続プラグ（例えば、図１に示す接続プラグＶ２１、接続プラグＶ２２、接続プラグＶ２３）を含むことができるが、これらに限定されない。第１の相互接続構造体１５０及び第２の相互接続構造体２５０における導電層及び接続プラグは、低抵抗率材料と、低抵抗率材料を取り囲むバリア層とを含んでもよいが、これらに限定されない。上述の低抵抗率材料は、銅、アルミニウム、及びタングステンなどの比較的低い抵抗率を有する材料を含むことができ、上述のバリア層は、窒化チタン、窒化タンタル、又は他の適切なバリア材料を含むことができるが、これらに限定されない。第１の相互接続構造体１５０は、メモリアレイ１１０と接合構造体Ｐ１との間に配置されてもよく、接合構造体Ｐ１は、第１の相互接続構造体１５０を介してメモリアレイ１１０と電気的に接続されてもよい。第２の相互接続構造体２５０は、回路構造体２１０と接合構造体Ｐ１との間に配置されてもよく、接合構造体Ｐ１は、第２の相互接続構造体２５０を介して回路構造体２１０と電気的に接続されてもよい。
いくつかの実施形態では、メモリアレイ１１０が形成された第１の基板１００及び回路構造体２１０が形成された第２の基板２００は、第１の基板１００上に配置された第１の接合層１６０及び第２の基板２００上に配置された第２の接合層２６０によって互いに組み合わされてもよい。第１の接合層１６０は、複数の接合パターン（例えば、図１に示す第１の接合パターン１６２及び第３の接合パターン１６４）と、接合パターン間に配置され、接合パターンを互いに電気的に分離するための誘電体材料とを有し、第２の接合層２６０は、複数の接合パターン（例えば、図１に示す第２の接合パターン２６２及び第４の接合パターン２６４）と、接合パターン間に配置され、接合パターンを互いに電気的に絶縁するための誘電体材料とを有してもよい。いくつかの実施形態では、第１の接合層１６０の誘電体材料は、第１の層間誘電体１４０の最上部とみなされてもよく、第２の接合層２６０の誘電体材料は、第２の層間誘電体２４０の最上部とみなされてもよいが、これに限定されない。第１の接合層１６０及び第２の接合層２６０の誘電体材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ｌｏｗ－ｋ誘電体材料、それらの任意の適切な組み合わせ、又は他の適切な誘電体材料を含んでもよい。第１の接合層１６０及び第２の接合層２６０における接合パターンは、タングステン、コバルト、銅、アルミニウム、ケイ化物、それらの任意の適切な組み合わせ、又は他の適切な導電性材料などの導電性材料を含み得る。
いくつかの実施形態では、メモリアレイ１１０が形成された第１の基板１００及び回路構造体２１０が形成された第２の基板２００は、金属／誘電体ハイブリッド接合法などの直接接合法によって互いに組み合わせることができるが、これに限定されない。金属／誘電体ハイブリッド接合法では、第１の接合層１６０の接合パターンは、第２の接合層２６０の接合パターンと直接接触してもよく、第１の接合層１６０の誘電体材料は、追加の接着層を使用せずに、第２の接合層２６０の誘電体材料と直接接触してもよい。しかしながら、いくつかの実施形態では、第１の接合層１６０は接着層（図示せず）によって第２の接合層２６０に接合されてもよく、又は第１の接合層１６０の誘電体材料及び／又は第２の接合層２６０の誘電体材料は接着剤であってもよい。いくつかの実施形態では、接合構造体Ｐ１は、第１の接合層１６０の一部及び／又は第２の接合層２６０の一部を含むことができ、遮蔽構造体Ｐ２は、第１の接合層１６０の別の部分及び／又は第２の接合層２６０の別の部分を含むことができる。
例えば、いくつかの実施形態では、接合構造体Ｐ１は、第１の接合層１６０内の第１の接合パターン１６２及び第２の接合層２６０内の第２の接合パターン２６２を含むことができ、遮蔽構造体Ｐ２は、第１の接合層１６０内の第３の接合パターン１６４及び第２の接合層２６０内の第４の接合パターン２６４を含むことができるが、これらに限定されない。第１の接合パターン１６２は第１の相互接続構造体１５０と電気的に接続され、第２の接合パターン２６２は第２の相互接続構造体２５０と電気的に接続されてもよい。第１の接合パターン１６２は、第２の接合パターン２６２と直接接触して電気的に接続されてもよく、それに応じて、回路構造体２１０は、第２の相互接続構造体２５０、接合構造体Ｐ１及び第１の相互接続構造体１５０を介してメモリアレイ１１０と電気的に接続されてもよい。第３の接合パターン１６４は、第４の接合パターン２６４と直接接触して電気的に接続されてもよい。いくつかの実施形態では、第３の接合パターン１６４は、第２の相互接続構造体２５０を介して回路構造体２１０内の内部電源に電気的に接続されてもよく、及び／又は第１の相互接続構造体１５０及び他の接続構造を介して外部電源に電気的に接続されてもよいが、これらに限定されない。いくつかの実施形態では、第１の接合パターン１６２及び第３の接合パターン１６４は、第１の層間誘電体１４０内に少なくとも部分的に配置されてもよく、第２の接合パターン２６２及び第４の接合パターン２６４は、第２の層間誘電体２４０内に少なくとも部分的に配置されてもよいが、これに限定されない。上述した直接接合法により第１の基板１００と第２の基板２００とを互いに組み合わせる場合、第１の接合パターン１６２と第２の接合パターン２６２との間の界面は、第３の接合パターン１６４と第４の接合パターン２６４との間の界面と略同一平面上にあってよいが、これに限定されるものではない。いくつかの実施形態では、遮蔽構造体Ｐ２は、第１の相互接続構造体１５０の一部（接続プラグＶ１３など）及び／又は第２の相互接続構造体２５０の一部（接続プラグＶ２３など）をさらに含むことができる。
いくつかの実施形態では、第１の相互接続構造体１５０は、上述のメモリストリング１２０の少なくとも一部に電気的に接続されたビット線ＢＬと、上述のスリット構造１３０の少なくとも一部に電気的に接続されたソース線メッシュＳＬとを含むことができるが、これに限定されない。いくつかの実施形態では、接合構造体Ｐ１はソース線メッシュＳＬと電気的に接続されてもよく、回路構造体２１０は、それに応じて、第２の相互接続構造体２５０、接合構造体Ｐ１、ソース線メッシュＳＬ、及びスリット構造１３０を介して共通のソース電圧をドープ領域１３２に伝送してもよい。遮蔽構造体Ｐ２は、ソース線メッシュＳＬに高い電圧が印加されたとき、及び／又はソース線メッシュＳＬに印加される電圧が変化したときに、ソース線メッシュＳＬと回路構造体２１０との間の結合効果を低減するために使用されてもよい。しかしながら、本開示は、上記の条件に限定されない。いくつかの実施形態では、回路構造体２１０は、接合構造体Ｐ１を介してメモリアレイ１１０の他の部分に電気的に接続されてもよく、遮蔽構造体Ｐ２は、結合効果を低減するために接合構造体Ｐ１を取り囲んでもよい。
以下の説明は、本開示の異なる実施形態を詳述する。説明を簡単にするために、以下の各実施形態における同一の構成要素には同一の符号を付している。以下の説明では、実施形態間の相違点を理解しやすくするために、異なる実施形態間の相違点を詳細に説明し、同一の特徴について重複する説明は省略する。
図３を参照されたい。図３は、本開示の第２の実施形態に係る不揮発性メモリデバイス３０２を示す模式図である。図３に示すように、メモリ装置３０２において、接合構造体Ｐ１がビット線ＢＬに電気的に接続されてもよく、これに応じて、回路構造体２１０が、第２の相互接続構造体２５０、接合構造体Ｐ１及び第１の相互接続構造体１５０（図３に示す接続プラグＶ１３、導電層Ｍ１２、接続プラグＶ１２、ビット線ＢＬ、接続プラグＶ１１等）を介してメモリストリング１２０に電気的に接続されてもよい。いくつかの実施形態では、不揮発性メモリデバイスは、メモリアレイ１１０の異なる部分にそれぞれ電気的に接続され、互いに分離された複数の接合構造体Ｐ１を含むことができ、遮蔽構造体Ｐ２は、接合構造体Ｐ１の各々を水平方向に取り囲むことができる。例えば、接合構造体Ｐ１の一部は、ワード線（図示せず）と電気的に接続されてもよく、回路構造体２１０は、接合構造体Ｐ１及びワード線を介してメモリスタックＭＳ内の導電層に電気的に接続されてもよい。
図４を参照されたい。図４は、本開示の第３の実施形態に係る不揮発性メモリデバイス３０３を示す模式図である。図４に示すように、不揮発性メモリデバイス３０３は、メモリアレイ１１０と回路構造体２１０との間に配置された接続構造体Ｐ３を含むことができる。接続構造体Ｐ３は、回路構造体２１０と電気的に接続され、遮蔽構造体Ｐ２は、水平方向において接続構造体Ｐ３及び接合構造体Ｐ１を取り囲んでもよい。いくつかの実施形態では、接続構造体Ｐ３は、第１の接合層１６０内の第５の接合パターン１６６と、第２の接合層２６０内の第６の接合パターン２６６とを含んでもよいが、これらに限定されない。第５の接合パターン２６６は第１の相互接続構造体１５０と電気的に接続され、第６の接合パターン２６６は第２の相互接続構造体２５０と電気的に接続されてもよい。第５の接合パターン１６６は、第６の接合パターン２６６と直接接触して電気的に接続されてもよい。いくつかの実施形態では、不揮発性メモリデバイス３０３は、コンタクトパッド（例えば、図４に示す第１のコンタクトパッド１７４）、コンタクト構造体（例えば、図４に示す第１のコンタクト構造体Ｔ１）、絶縁領域１０５、絶縁層（例えば、図４に示す絶縁層１８２及び絶縁層１８４）、貫通基板コンタクト構造体１７２、及び開口部１８６をさらに含むことができる。絶縁層１８２、絶縁層１８４及び第１のコンタクトパッド１７４は、第１の基板１００の第１の裏面ＢＳ１に配置され、第１のコンタクトパッド１７４は、絶縁層１８２内に配置されてもよいが、これに限定されない。絶縁領域１０５は、第１の基板１００内に配置されてもよく、貫通基板コンタクト構造体１７２は、第１のコンタクトパッド１７４と第１の基板１００との間の絶縁領域１０５及び絶縁層１８２を貫通して第１のコンタクトパッド１７４と接続されてもよい。第１のコンタクト構造体Ｔ１は、メモリアレイ１１０を貫通し、貫通基板コンタクト構造体１７２によって第１のコンタクトパッドと電気的に接続されてもよい。開口部１８６は、第１のコンタクトパッド１７４の上方の絶縁層１８４及び絶縁層１８２を貫通し、第１のコンタクトパッド１７４の一部を露出させてもよい。したがって、回路構造体２１０は、第２の相互接続構造体２５０、接続構造体Ｐ３、第１の相互接続構造体１５０、第１のコンタクト構造体Ｔ１、及び貫通基板コンタクト構造体１７２を介して第１のコンタクトパッド１７４と電気的に接続されてもよいが、これに限定されない。いくつかの実施形態では、第１のコンタクト構造体Ｔ１は導電性材料１３６を含むことができ、第１のコンタクト構造体Ｔ１をメモリスタックＭＳから絶縁するために、絶縁層１３４が導電性材料１３６とメモリスタックＭＳとの間に配置されてもよいが、これに限定されない。絶縁層１３４、絶縁層１８２、絶縁層１８４、及び絶縁領域１０５は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は他の適切な絶縁材料を含むことができる。いくつかの実施形態では、絶縁層１８４の材料組成は、絶縁層１８２の材料組成と異なっていてもよく、絶縁層１８４は、開口部１８６を形成するプロセスにおけるハードマスク層とみなされるが、これに限定されない。導電性材料１３６、貫通基板コンタクト構造体１７２、及び第１のコンタクトパッド１７４は、タングステン、コバルト、銅、アルミニウム、それらの任意の組み合わせ、又は他の適切な導電性材料などの導電性材料を含んでもよい。なお、第１の基板１００の第１の裏面ＢＳ１に配置される第１のコンタクト構造体Ｔ１及び第１のコンタクトパッド１７４は、本開示の他の実施形態にも適用されてもよい。
図５を参照されたい。図５は、本開示の第４の実施形態に係る不揮発性メモリデバイス３０４を示す模式図である。図５に示すように、不揮発性メモリデバイス３０４は、第１のコンタクト構造体Ｔ１と、絶縁領域２０５と、第２のコンタクトパッド２７４と、絶縁層２８２と、絶縁層２８４と、開口部２８６と、をさらに含んでもよい。絶縁層２８２、絶縁層２８４及び第２のコンタクトパッド２７４は、第２の基板２００の第２の裏面ＢＳ２に配置され、第２のコンタクトパッド２７４は、絶縁層２８２内に配置されてもよいが、これに限定されない。絶縁領域２０５は、第２の基板２００内に配置され、開口部２８６は、第２のコンタクトパッド２７４の上方の絶縁層２８４及び絶縁層２８２を貫通して第２のコンタクトパッド２７４の一部を露出させてもよい。本実施形態の第１のコンタクト構造体Ｔ１は、第２の層間誘電体２４０の一部、絶縁層２２０、絶縁領域２０５、及び、第２のコンタクトパッド２７４と第２の基板２００との間に配置され、第２のコンタクトパッド２７４と第２の相互接続構造体２５０の一部（導電層Ｍ２２など）とを電気的に接続するため絶縁層２８２の一部を貫通していてもよい。したがって、回路構造体２１０は、第２の相互接続構造体２５０及び第１のコンタクト構造体Ｔ１を介して第２のコンタクトパッド２７４と電気的に接続されてもよいが、これに限定されない。いくつかの実施形態では、絶縁層２８２、絶縁層２８４、及び絶縁領域２０５は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又は他の適切な絶縁材料を含むことができる。いくつかの実施形態では、絶縁層２８４の材料組成は、絶縁層２８２の材料組成と異なっていてもよく、絶縁層２８４は、開口部２８６を形成するプロセスにおけるハードマスク層とみなされるが、これに限定されない。第２のコンタクトパッド２７４は、タングステン、コバルト、銅、アルミニウム、それらの任意の組み合わせ、又は他の適切な導電性材料などの導電性材料を含み得る。第２の基板２００の第２の裏面ＢＳ２に配置された第１のコンタクト構造体Ｔ１及び第２のコンタクトパッド２７４は、本開示の他の実施形態にも適用され得ることは注目に値する。
図６及び図４を参照されたい。図６は、本開示の第５の実施形態に係る不揮発性メモリデバイス３０５を示す模式図である。いくつかの実施形態では、図６及び図４は、同じ不揮発性メモリデバイスの異なる部分を示す模式図とみなされてもよいが、これに限定されない。図６に示すように、不揮発性メモリデバイス３０５は、メモリスタックＭＳを貫通する第２の第１のコンタクト構造体Ｔ２をさらに含んでもよく、遮蔽構造体Ｐ２は、第１の相互接続構造体１５０、第２の第１のコンタクト構造体Ｔ２、及び貫通基板コンタクト構造体１７２を介して第１のコンタクトパッド１７４と電気的に接続されてもよいが、これらに限定されない。言い換えると、遮蔽構造体Ｐ２は、第１の基板１００の第１の裏面ＢＳ１に配置された第１コンタクトパッド１７４を介して外部電源と電気的に接続されてもよい。
図７、図８、図１、及び図２を参照されたい。図７は、本開示の一実施形態に係る不揮発性メモリデバイスの製造方法のフローチャートである。図８は、本実施形態の不揮発性メモリデバイスの製造方法における接合プロセスを示す模式図であり、図１は、図８に続くステップにおける模式図とみなされてもよい。図７、図８、図１、及び図２に示すように、本実施形態における不揮発性メモリデバイスの製造方法は、以下のステップを含むことができるが、これらに限定されない。ステップ４１０において、メモリアレイ１１０は、第１の基板１００上に形成されてもよく、メモリアレイ１１０は、第１の基板１００の第１の前面ＦＳ１に形成されてもよい。ステップ４２０において、回路構造体２１０を第２の基板２００上に形成することができ、回路構造体２１０を第２の基板２００の第２の前面ＦＳ２に形成することができる。ステップ４３０において、メモリアレイ１１０が形成された第１の基板１００と、回路構造体２１０が形成された第２の基板２００とを接合する接合プロセスが実施される。第２の基板２００の第２の前面ＦＳ２は、接合プロセスの間及び後に、第１の基板１００の第１の前面ＦＳ１に面することができる。接合構造体Ｐ１は、第１の方向Ｄ１においてメモリアレイ１１０と回路構造体２１０との間に位置してもよく、回路構造体２１０は、接合構造体Ｐ１を介してメモリアレイ１１０と電気的に接続されてもよく、遮蔽構造体Ｐ２は、メモリアレイ１１０と回路構造体２１０との間に位置し、接合構造体Ｐ１を取り囲んでもよい。遮蔽構造体は、電圧源ＶＳに電気的に接続されてもよい。いくつかの実施形態では、他の必要な構成要素は、接合プロセスの前に第１の基板１００及び第２の基板２００上に形成されてもよい。例えば、ステップ４１２及びステップ４２２は、ステップ４３０の前に実行されてもよいが、これに限定されない。ステップ４１２において、接合プロセスの前に第１の相互接続構造体１５０をメモリアレイ１１０上に形成してもよく、第１の相互接続構造体１５０を介して接合構造体Ｐ１とメモリアレイ１１０とを電気的に接続してもよい。ステップ４２２において、接合プロセスの前に、回路構造体２１０上に第２の相互接続構造体２５０を形成してもよく、第２の相互接続構造体２５０を介して接合構造体Ｐ１と回路構造体２１０とを電気的に接続してもよい。
図７、図８及び図１に示すように、接合構造体Ｐ１の形成方法は、以下のステップを含んでもよいが、これらに限定されない。接合プロセスの前に、接合構造体Ｐ１の第１の部分（第１の接合パターン１６２など）が第１の基板１００上に形成されてもよく、接合構造体Ｐ１の第１の部分は、第１の相互接続構造体１５０を介してメモリアレイ１１０に電気的に接続されてもよい。接合プロセスの前に、接合構造体Ｐ１の第２の部分（第２の接合パターン２６２など）が第２の基板２００上に形成されてもよく、接合構造体Ｐ１の第２の部分は、第２の相互接続構造体２５０を介して回路構造体２１０に電気的に接続されてもよい。接合プロセスが金属／誘電体ハイブリッド接合プロセスなどの直接接合プロセスである場合、接合プロセスの後に、接合構造体Ｐ１の第１の部分（第１の接合パターン１６２など）は、接合構造体Ｐ１の第２の部分（第２の接合パターン１６２など）と接触し、電気的に接続され得る。
図７、図８、及び図１に示すように、遮蔽構造体Ｐ２の形成方法は、以下のステップを含むことができるが、これに限定されない。遮蔽構造体Ｐ２の第１部分（第３の接合パターン１６４など）は、接合プロセスの前に第１の基板１００上に形成されてもよい。遮蔽構造体Ｐ２の第２の部分（第４の接合パターン２６４など）は、接合プロセスの前に第２の基板２００上に形成されてもよい。接合プロセスが金属／誘電体ハイブリッド接合プロセスなどの直接接合プロセスである場合、遮蔽構造体Ｐ２の第１の部分（第３の接合パターン１６４など）は、接合プロセスの後に遮蔽構造体Ｐ２の第２の部分（第４の接合パターン２６４など）と接触し、電気的に接続され得る。言い換えれば、第１の層間誘電体１４０、第１の相互接続構造体１５０、第１の接合層１６０、第２の層間誘電体２４０、第２の相互接続構造体２５０、及び第２の接合層２６０は、上述の接合プロセスの前に形成されてもよい。
図７及び図４を参照されたい。図７及び図４に示すように、いくつかの実施形態では、ステップ４４０は、接合プロセスの後に実行されてもよい。ステップ４４０において、（第１のコンタクトパッド１７４などの）コンタクトパッドは、接合プロセスの後に第１の基板１００の第１の裏面ＢＳ１に形成されてもよい。いくつかの実施形態では、第１の基板１００の厚さを薄くするため絶縁層１８２を形成するステップの前に、第１の基板１００の第１の裏面ＢＳ１から第１の基板１００に薄肉化処理を行ってもよいが、これに限定されない。いくつかの実施形態では、絶縁領域１０５及び第１のコンタクト構造体Ｔ１は、接合プロセスの前に形成されてもよく、貫通基板コンタクト構造体１７２、第１のコンタクトパッド１７４、絶縁層１８２、絶縁層１８４、及び開口部１８６は、接合プロセスの後に形成されてもよいが、これに限定されない。追加で、接続構造体Ｐ３は、メモリアレイ１１０と回路構造体２１０との間に形成されてもよい。接続構造体Ｐ３は、回路構造体２１０と電気的に接続され、遮蔽構造体Ｐ２は、水平方向において接続構造体Ｐ３及び接合構造体Ｐ１を取り囲んでもよい。第１のコンタクト構造体Ｔ１は、メモリアレイ１１０を貫通して形成されてもよい。第１のコンタクトパッド１７４は、第１の基板１００の第１の裏面ＢＳ１に形成されてもよい。回路構造体２１０は、第２の相互接続構造体２５０、接続構造体Ｐ３、第１のコンタクト構造体Ｔ１及び貫通基板コンタクト構造体１７２を介して第１のコンタクトパッド１７４と電気的に接続されてもよいが、これに限定されない。
図７及び図５を参照されたい。図７及び図５に示すように、いくつかの実施形態では、ステップ４４０は、接合プロセスの後に実行されてもよい。ステップ４４０において、（第２のコンタクトパッド２７４などの）コンタクトパッドは、接合プロセスの後に第２の基板２００の第２の裏面ＢＳ２に形成されてもよい。いくつかの実施形態では、第２の基板１００の厚さを低減するため絶縁層２８２を形成するステップの前に、第２の基板２００の第２の裏面ＢＳ２から第２の基板２００に対して薄肉化処理が実行されてもよいが、これに限定されない。いくつかの実施形態では、絶縁領域２０５は、接合プロセスの前に形成されてもよく、第１のコンタクト構造体Ｔ１、第２のコンタクトパッド２７４、絶縁層２８２、絶縁層２８４、及び開口部２８６は、接合プロセスの後に形成されてもよいが、これに限定されない。
以上の説明をまとめると、本開示によれば不揮発性メモリデバイス及びその製造方法において、第１の基板に配置されたメモリアレイは、接合構造体を介して、第２の基板に配置された回路構造体と電気的に接続されてもよい。遮蔽構造体は、メモリアレイと回路構造体との間に配置され、接合構造体を取り囲んでもよい。遮蔽構造体は、接合構造体と回路構造体との間の結合効果、回路構造体とメモリアレイとの間の結合効果、及び／又は不揮発性メモリデバイス内の他の結合効果を低減するために、電圧源に電気的に接続されてもよい。不揮発性メモリデバイスの動作及び／又は電気的性能は、それに応じて改善され得る。さらに、本開示において遮蔽構造体を配置することによって、層間誘電体の厚さを比較的薄くすることができ、これは不揮発性メモリデバイスの製造プロセスに有益である。
当業者は、本発明の教示を保持しながら、装置及び方法の多数の修正及び変更を行うことができることを容易に理解するであろう。したがって、上記の開示は、添付の特許請求の範囲の境界及び範囲によってのみ限定されると解釈されるべきである。

Claims (19)

  1. メモリデバイスであって、
    メモリアレイと、
    回路構造体と、
    前記メモリアレイと前記回路構造体との間の接合構造体であって、前記接合構造体は、第１の接合パターン及び第２の接合パターンを備え、前記回路構造体は、前記接合構造体を介して前記メモリアレイと電気的に接続される、接合構造体と、
    前記メモリアレイと前記回路構造体との間で、前記接合構造体を取り囲む遮蔽構造体であって、前記遮蔽構造体は、第３の接合パターン及び第４の接合パターンを備える、遮蔽構造体と、を備え、
    前記第１の接合パターンは、前記第１の接合パターンと前記第２の接合パターンとの間の第１の界面において前記第２の接合パターンと接触し、前記第３の接合パターンは、前記第３の接合パターンと前記第４の接合パターンとの間の第２の界面において前記第４の接合パターンと接触し、
    前記第３の接合パターン及び前記第４の接合パターンのそれぞれは、導電性材料を含むメモリデバイス。
  2. 前記第１の界面と前記第２の界面とは同一平面上にある、請求項１記載のメモリデバイス。
  3. 前記遮蔽構造体は、前記接合構造体から電気的に絶縁されている、請求項１に記載のメモリデバイス。
  4. 前記メモリアレイと前記接合構造体との間の第１の相互接続構造体であって、前記接合構造体は、前記第１の相互接続構造体を介して前記メモリアレイと電気的に接続される、第１の相互接続構造体と、
    前記回路構造体と前記接合構造体との間の第２の相互接続構造体であって、前記接合構造体は、前記第２の相互接続構造体を介して前記回路構造体と電気的に接続される、第２の相互接続構造体と、をさらに備える、請求項１に記載のメモリデバイス。
  5. 前記第１の接合パターンは、前記第１の相互接続構造体と電気的に接続されており、
    前記第２の接合パターンは、前記第２の相互接続構造体と電気的に接続されている、請求項４に記載のメモリデバイス。
  6. 前記第１の相互接続構造体はソース線メッシュを備え、前記接合構造体は前記ソース線メッシュと電気的に接続される、請求項４に記載のメモリデバイス。
  7. 前記メモリアレイと前記回路構造体との間に接続構造体をさらに備え、
    前記接続構造体は、前記回路構造体と電気的に接続され、前記遮蔽構造体は、前記接続構造体をさらに取り囲む、請求項１に記載のメモリデバイス。
  8. コンタクトパッドと、
    前記コンタクトパッドと電気的に接続されたコンタクト構造体と、をさらに備え、
    前記回路構造体は、前記コンタクト構造体を介して前記コンタクトパッドと電気的に接続される、請求項１に記載のメモリデバイス。
  9. 前記遮蔽構造体は、前記コンタクト構造体を介して前記コンタクトパッドと電気的に接続される、請求項８に記載のメモリデバイス。
  10. 前記遮蔽構造体は、複数の前記第３の接合パターン及び複数の前記第４の接合パターンを備え、前記第３の接合パターン及び前記第４の接合パターンは、前記遮蔽構造体の複数のセグメントにおいて、前記接合構造体を取り囲む水平方向に配置される、請求項１に記載のメモリデバイス。
  11. 前記接合構造体は、複数の接合構造体を備え、
    前記遮蔽構造体は、前記複数の接合構造体のそれぞれを取り囲む、請求項１に記載のメモリデバイス。
  12. 前記遮蔽構造体は、非フローティングになるようにバイアスされるように構成される、請求項１に記載のメモリデバイス。
  13. 前記遮蔽構造体は、接地にバイアスされるように構成される、請求項１２に記載のメモリデバイス。
  14. 前記遮蔽構造体は、非ゼロ電圧にバイアスされるように構成される、請求項１２に記載のメモリデバイス。
  15. 前記メモリアレイは、
    メモリスタックと、
    メモリストリングと、を備え、前記メモリストリングの各々が前記メモリスタックを貫通する、請求項１に記載のメモリデバイス。
  16. メモリデバイスを動作させるための方法であって、前記メモリデバイスは、メモリアレイと、回路構造体と、前記メモリアレイと前記回路構造体との間の接合構造体であって、前記回路構造体は、前記接合構造体を介して前記メモリアレイと電気的に接続される、接合構造体と、前記メモリアレイと前記回路構造体との間で、前記接合構造体を取り囲む遮蔽構造体と、を備え、前記方法は、
    前記遮蔽構造体を電圧源に電気的に接続するステップと、
    前記遮蔽構造体を前記電圧源によって非フローティングになるようにバイアスするステップと、を含み、
    前記遮蔽構造体は、第３の接合パターン及び第４の接合パターンを備え、
    前記第３の接合パターンは、前記第３の接合パターンと前記第４の接合パターンとの間の第２の界面において前記第４の接合パターンと接触し、
    前記第３の接合パターン及び前記第４の接合パターンのそれぞれは、導電性材料を含む方法。
  17. 前記接合構造体をフローティングさせるステップをさらに含む、請求項１６に記載の方法。
  18. 前記電圧源が、接地電圧源または電源電圧源を備える、請求項１６に記載の方法。
  19. 前記遮蔽構造体は、水平方向に複数のセグメントを備え、前記電圧源は、複数の電圧源を備え、
    電気的に接続するステップは、前記遮蔽構造体の前記複数のセグメントを前記複数の電圧源にそれぞれ電気的に接続するステップを含み、
    バイアスするステップは、前記遮蔽構造体の前記複数のセグメントを、前記複数の電圧源によってそれぞれ異なる電圧にバイアスするステップを含む、請求項１６に記載の方法。
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