JP7237759B2 - signal generator - Google Patents

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Description

本発明は、通信路を介して伝送される２線差動電圧方式のロジック信号に基づいてロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置に関するものである。 The present invention relates to a signal generation device that generates a code identification signal capable of identifying a code corresponding to a logic signal based on a two-wire differential voltage type logic signal transmitted through a communication channel.

例えば、下記の特許文献１には、ＣＡＮ通信用のシリアルバス（車内ＬＡＮ）を介して伝送されている各種ＣＡＮフレーム（制御データ）を収集して記録可能に構成された車両データ収集装置（以下、単に「収集装置」ともいう）の発明が開示されている。この収集装置は、故障診断やメンテナンスなどを目的として外部機器を接続可能にシリアルバスに設けられているダイアグコネクタ（診断機器接続用コネクタ：以下、単に「コネクタ」ともいう）に接続可能に構成されている。また、この収集装置では、上記のコネクタに接続することでコネクタを介して供給される電源によって動作し、イグニッションスイッチの操作に連動してシリアルバスからのＣＡＮフレームの収集の開始／停止を自動的に実行する構成が採用されている。 For example, Patent Document 1 below discloses a vehicle data collection device (hereinafter referred to as , also simply referred to as a “collecting device”). This collection device is configured to be connectable to a diagnostic connector (diagnostic device connection connector: hereinafter also simply referred to as "connector") provided on the serial bus so that an external device can be connected for the purpose of failure diagnosis and maintenance. ing. When connected to the above connector, this collection device operates with power supplied through the connector, and automatically starts/stops collection of CAN frames from the serial bus in conjunction with the operation of the ignition switch. It is configured to run on

特開２００８－７０１３３号公報（第４－１１頁、第１－１７図）Japanese Patent Application Laid-Open No. 2008-70133 (pages 4-11, 1-17)

ところが、上記特許文献に開示の収集装置には、以下のような解決すべき課題が存在している。具体的には、上記の収集装置では、コネクタを介して接続したシリアルバスから各種のＣＡＮフレーム（２線差動電圧方式のロジック信号によって示されている符号の列）を収集する構成であることから、ＣＡＮの通信プロトコル（ＣＡＮプロトコル）に準拠した信号を入力する入力仕様が標準仕様となっている。しかしながら、ＣＡＮの入力規格以外の入力規格（特に、ＬＶＤＳ（Low Voltage Differential Signaling）規格に準拠した入力規格）に適合した信号を入力する収集装置が既に多く存在しており、これらの収集装置をＣＡＮフレーム（または、ロジック信号によって示されている符号を特定可能な符号特定用信号）の収集に利用できれば便利である。 However, the collection device disclosed in the above patent document has the following problems to be solved. Specifically, the above collecting device is configured to collect various CAN frames (strings of codes indicated by logic signals of a two-wire differential voltage method) from a serial bus connected via a connector. Therefore, input specifications for inputting signals conforming to the CAN communication protocol (CAN protocol) are standard specifications. However, there are already many collectors for inputting signals conforming to input standards other than the CAN input standards (in particular, input standards conforming to the LVDS (Low Voltage Differential Signaling) standard). It would be useful to be able to collect frames (or code identification signals that can identify the code indicated by the logic signal).

なお、自動車に搭載されているＣＡＮ通信用のシリアルバス（通信路）における課題について例示したが、自動車以外の分野（例えば、工場内に設置される機械設備の分野）においても、複数の機械設備がノードとして接続されたＣＡＮ通信用のシリアルバス（通信路）が使用されており、このシリアルバスを介して伝送されているＣＡＮフレーム（または、ロジック信号によって示されている符号を特定可能な符号特定用信号）の収集に際しても、ＣＡＮの入力規格以外の入力規格（特に、ＬＶＤＳ規格に準拠した入力規格）に適合した信号（特にＬＶＤＳ）を入力する収集装置を利用できれば便利である。 In addition, although the problem in the serial bus (communication path) for CAN communication installed in the automobile was exemplified, in fields other than automobiles (for example, in the field of mechanical equipment installed in factories), multiple mechanical equipment A serial bus (communication path) for CAN communication to which is connected as a node is used, and the CAN frame transmitted via this serial bus (or the code indicated by the logic signal can be specified) When collecting identification signals), it would be convenient if a collecting device for inputting signals (especially LVDS) conforming to input standards other than CAN input standards (in particular, input standards conforming to LVDS standards) could be used.

本発明は、かかる解決すべき課題に鑑みてなされたものであり、ＣＡＮ通信用のシリアルバスを介して伝送されているＣＡＮフレーム（ＣＡＮフレームを構成する符号）を特定可能な符号特定用信号を生成すると共にＬＶＤＳで出力可能とする信号生成装置を提供することを主目的とする。 The present invention has been made in view of such problems to be solved. A main object of the present invention is to provide a signal generation device capable of generating and outputting by LVDS.

上記目的を達成すべく請求項１記載の信号生成装置は、ＣＡＮ通信路を構成する一対の信号線に一対のプローブを介して接続されて、当該ＣＡＮ通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記符号特定用信号をＬＶＤＳに変換して外部に出力するＬＶＤＳドライバを備えている。 In order to achieve the above object, a signal generator according to claim 1 is connected to a pair of signal lines forming a CAN communication line via a pair of probes, and a two-line difference signal transmitted through the CAN communication line is provided. A signal generation device for generating a code identification signal capable of identifying a code corresponding to a logic signal based on a voltage-dynamic logic signal, wherein the code identification signal is converted into LVDS and output to the outside. It has a driver.

また、請求項２記載の信号生成装置は、請求項１記載の信号生成装置において、前記一対のプローブのうちの一方のプローブを含んで構成されて、前記一対の信号線のうちの当該一方のプローブを介して接続された一方の信号線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第１ハイインピーダンス回路と、前記一対のプローブのうちの他方のプローブを含んで構成されて、前記一対の信号線のうちの当該他方のプローブを介して接続された他方の信号線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第２ハイインピーダンス回路と、前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路と、前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧がターゲット定電圧に規定されたシングルエンド信号に整形して出力する波形整形回路とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。 Further, the signal generating device according to claim 2 is the signal generating device according to claim 1, wherein one of the pair of probes is included, and the one of the pair of signal lines is connected to the signal line. a first high-impedance circuit for generating a first voltage signal whose voltage changes according to the voltage transmitted to one of the signal lines connected via the probe; and the other of the pair of probes. and generates a second voltage signal whose voltage changes according to the voltage transmitted to the other signal line of the pair of signal lines connected via the other probe. an impedance circuit; a differential amplifier circuit that inputs the first voltage signal and the second voltage signal and outputs a differential signal whose voltage changes according to the differential voltage of each of the voltage signals; a waveform shaping circuit for shaping and outputting a single-ended signal having a peak-to-peak voltage equal to the peak-to-peak voltage of the AC component of the differential signal and having a voltage during the low voltage period specified by the target constant voltage, The code identification signal is generated based on the end signal.

また、請求項３記載の信号生成装置は、請求項１記載の信号生成装置において、前記一対のプローブのうちの一方のプローブを含んで構成されて、前記一対の信号線のうちの当該一方のプローブを介して接続された一方の信号線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第１ハイインピーダンス回路と、前記一対のプローブのうちの他方のプローブを含んで構成されて、前記一対の信号線のうちの当該他方のプローブを介して接続された他方の信号線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第２ハイインピーダンス回路と、前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路と、前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧がターゲット定電圧に規定されたシングルエンド信号に整形して出力する波形整形回路とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。 Further, the signal generation device according to claim 3 is the signal generation device according to claim 1, wherein one of the pair of probes is included, and the one of the pair of signal lines is connected to the signal line. a first high-impedance circuit for generating a first voltage signal whose voltage changes according to the voltage transmitted to one of the signal lines connected via the probe; and the other of the pair of probes. and generates a second voltage signal whose voltage changes according to the voltage transmitted to the other signal line of the pair of signal lines connected via the other probe. an impedance circuit; a differential amplifier circuit that inputs the first voltage signal and the second voltage signal and outputs a differential signal whose voltage changes according to the differential voltage of each of the voltage signals; a waveform shaping circuit for shaping and outputting a single-ended signal having a peak-to-peak voltage equal to the peak-to-peak voltage of the AC component of the differential signal and having a voltage during the high voltage period specified by the target constant voltage, and outputting the single-ended signal; The code identification signal is generated based on the end signal.

また、請求項４記載の信号生成装置は、請求項２または３記載の信号生成装置において、前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている。 Further, the signal generating apparatus according to claim 4 is the signal generating apparatus according to claim 2 or 3, wherein the single-ended signal is compared with a threshold voltage and binarized to generate the code specifying signal. It has a generator.

また、請求項５記載の信号生成装置は、請求項１から４のいずれかに記載の信号生成装置において、前記一対の信号線は、被覆導線でそれぞれ構成され、前記一対のプローブは、対応する被覆導線における被覆部に接触させられて、当該被覆導線と容量結合する電極をそれぞれ備えている。 In addition, the signal generation device according to claim 5 is the signal generation device according to any one of claims 1 to 4, wherein the pair of signal lines are respectively composed of covered conductors, and the pair of probes correspond to each other. Each has an electrode that is brought into contact with the coated portion of the coated conductor and is capacitively coupled with the coated conductor.

また、請求項６記載の信号生成装置は、請求項１から４のいずれかに記載の信号生成装置において、前記一対のプローブは、前記一対の信号線のうちの対応する信号線に装着されて、当該信号線に流れる電流であって、当該信号線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する電圧信号をそれぞれ出力する一対の電流検出プローブで構成されている。 The signal generation device according to claim 6 is the signal generation device according to any one of claims 1 to 4, wherein the pair of probes are attached to corresponding signal lines of the pair of signal lines. , which is a current flowing through the signal line and whose current value changes according to the voltage transmitted to the signal line, is detected, and a voltage signal whose voltage value changes according to the current value is output. It consists of a pair of current detection probes that

請求項１記載の信号生成装置によれば、ＣＡＮ通信用の一対の信号線を介して伝送されているロジック信号に対応する符号を特定可能な符号特定用信号を生成すると共にＬＶＤＳに変換して出力するため、既に多く存在しているＬＶＤＳ対応機器（収集装置など）を使用してロジック信号についての各種の処理を実行することができるため、極めて有用で便利となる。 According to the signal generation device of claim 1, a code identification signal capable of identifying a code corresponding to a logic signal transmitted via a pair of signal lines for CAN communication is generated and converted into LVDS. Because of the output, it is possible to perform various processing on the logic signal using already-many LVDS-compatible equipment (collection devices, etc.), which is extremely useful and convenient.

請求項２，３記載の信号生成装置によれば、第１ハイインピーダンス回路を介して一方の信号線に接続されると共に、第２ハイインピーダンス回路を介して他方の信号線に接続されるため、一対の信号線に伝送されている電圧に対して殆ど影響を与えることなく、この電圧を検出して符号特定用信号を生成し、ＬＶＤＳに変換して外部のＬＶＤＳ対応機器に出力することができる。 According to the signal generation device of claims 2 and 3, since it is connected to one signal line through the first high impedance circuit and is connected to the other signal line through the second high impedance circuit, It is possible to detect this voltage, generate a code identification signal, convert it to LVDS, and output it to an external LVDS-compatible device, with little effect on the voltage transmitted to the pair of signal lines. .

請求項４記載の信号生成装置によれば、波形整形回路の後段に配置された信号生成部が、ターゲット定電圧を基準として規定された閾値電圧と比較することで、シングルエンド信号を確実に二値化して（一定振幅の信号にして）符号特定用信号を生成することができる。 According to the signal generation device of claim 4, the signal generation unit arranged after the waveform shaping circuit compares the target constant voltage with the threshold voltage specified as a reference, thereby ensuring that the single-ended signal is doubled. A code identification signal can be generated by digitizing (constant amplitude signal).

請求項５記載の信号生成装置によれば、一対のプローブに、対応する被覆導線における被覆部に接触させられて、被覆導線と容量結合する電極がそれぞれ備えられているため、一対の被覆導線における長手方向の任意の部位にプローブを接続する（つまり、被覆導線の任意の部位の被覆部に電極を接触させる）簡易な作業を行うことで、一対の信号線を介して伝送されているロジック信号によって示されている符号を特定可能な符号特定用信号を生成すると共にＬＶＤＳに変換して外部に出力することができる。 According to the signal generating device of claim 5, each of the pair of probes is provided with an electrode that is brought into contact with the covered portion of the corresponding covered conductor and is capacitively coupled with the covered conductor. A logic signal transmitted via a pair of signal lines can be detected by simply connecting a probe to any position in the longitudinal direction (that is, bringing an electrode into contact with the coated part of an arbitrary part of the coated conductor). It is possible to generate a code identification signal that can identify the code indicated by , convert it to LVDS, and output it to the outside.

請求項６記載の信号生成装置によれば、一対のプローブがそれぞれ電流検出プローブで構成されているため、一対の信号線における長手方向の任意の部位にプローブを接続する（つまり、信号線の任意の部位にプローブを装着する）簡易な作業を行うことで、一対の信号線を介して伝送されているロジック信号によって示されている符号を特定可能な符号特定用信号を生成すると共にＬＶＤＳに変換して外部に出力することができる。 According to the signal generation device of claim 6, since each of the pair of probes is composed of a current detection probe, the probe can be connected to an arbitrary portion of the pair of signal lines in the longitudinal direction (i.e., an arbitrary portion of the signal line). By performing a simple task of attaching a probe to the part), a code identification signal that can identify the code indicated by the logic signal transmitted through the pair of signal lines is generated and converted to LVDS. can be output externally.

信号生成装置１の構成を示すブロック図である。1 is a block diagram showing the configuration of a signal generator 1; FIG. 信号生成装置１の構成の一例を示す構成図である。1 is a configuration diagram showing an example of the configuration of a signal generation device 1; FIG. 差動増幅回路４１の他の構成を示す回路図である。3 is a circuit diagram showing another configuration of the differential amplifier circuit 41; FIG. 差動増幅回路４１の他の構成を示す回路図である。3 is a circuit diagram showing another configuration of the differential amplifier circuit 41; FIG. 図２の波形整形回路４２の構成、および信号生成部５の構成を示す回路図である。3 is a circuit diagram showing the configuration of a waveform shaping circuit 42 and the configuration of a signal generator 5 in FIG. 2; FIG. 図５の波形整形回路４２および信号生成部５を備えた信号生成装置１の動作を説明するための波形図である。6 is a waveform chart for explaining the operation of the signal generator 1 including the waveform shaping circuit 42 and the signal generator 5 of FIG. 5. FIG. 波形整形回路４２の他の構成、および信号生成部５の他の構成を示す回路図である。4 is a circuit diagram showing another configuration of the waveform shaping circuit 42 and another configuration of the signal generator 5; FIG. 図７の波形整形回路４２および信号生成部５を備えた信号生成装置１の動作を説明するための波形図である。8 is a waveform chart for explaining the operation of the signal generator 1 including the waveform shaping circuit 42 and the signal generator 5 of FIG. 7. FIG. プローブＰＬの他の構成を示す構成図である。FIG. 4 is a configuration diagram showing another configuration of the probe PL; 図５のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。6 is a circuit diagram of a waveform shaping circuit 42 when a switch 42f in FIG. 5 is configured to operate in negative logic; FIG. 図７のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路４２の回路図である。8 is a circuit diagram of a waveform shaping circuit 42 when a switch 42f of FIG. 7 is configured to operate in negative logic; FIG. 図５の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。6 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the fourth impedance element 42e of FIG. 5 is removed; FIG. 図７の第４インピーダンス素子４２ｅを削除した構成の波形整形回路４２の回路図である。FIG. 8 is a circuit diagram of a waveform shaping circuit 42 having a configuration in which the fourth impedance element 42e of FIG. 7 is removed; 信号生成装置１を被覆導線Ｌａ，Ｌｂに接続する構成を説明するための構成図である。FIG. 2 is a configuration diagram for explaining a configuration for connecting the signal generation device 1 to coated conductors La and Lb; 信号生成装置１を被覆導線Ｌａ，Ｌｂに接続する他の構成を説明するための構成図である。FIG. 3 is a configuration diagram for explaining another configuration for connecting the signal generation device 1 to coated conductors La and Lb; 信号生成装置１を電流検出プローブＰＬｃ，ＰＬｄで被覆導線Ｌａ，Ｌｂに接続する構造を説明するための構成図である。FIG. 2 is a configuration diagram for explaining a structure for connecting the signal generation device 1 to coated conductors La and Lb with current detection probes PLc and PLd.

以下、信号生成装置の実施の形態について、添付図面を参照して説明する。 Hereinafter, embodiments of a signal generation device will be described with reference to the accompanying drawings.

図１，２に示す信号生成装置１は、「信号生成装置」の一例であって、第１インピーダンス素子２、第２インピーダンス素子３、差動増幅部４、信号生成部５、ＬＶＤＳドライバ６および出力コネクタ７（または出力ケーブル）を備えて構成されている。この信号生成装置１は、自動車に配設されているＣＡＮ通信用のシリアルバスＳＢ（「ＣＡＮ通信路」の一例）からＣＡＮフレーム（「ＣＡＮ通信路を介して伝送される２線差動電圧方式のロジック信号」の一例）を読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームＣｓを示すＬＶＤＳ（後述するＬＶＤＳ信号Ｖｆ）を各種のＬＶＤＳ対応機器（収集装置など）に出力することができるように（ＣＡＮ－ＬＶＤＳ変換器として）構成されている。なお、シリアルバスＳＢは、それぞれ被覆導線で構成された一対の信号線（高電位側信号線（CANH）と低電位側信号線（CANL））で構成されている。 A signal generation device 1 shown in FIGS. 1 and 2 is an example of a “signal generation device”, and includes a first impedance element 2, a second impedance element 3, a differential amplifier section 4, a signal generation section 5, an LVDS driver 6 and It is configured with an output connector 7 (or an output cable). This signal generation device 1 transmits a CAN frame (a two-wire differential voltage system transmitted via a CAN LVDS (LVDS signal Vf described later) indicating the same CAN frame Cs as the read CAN frame can be output to various LVDS compatible devices (collection device, etc.) (CAN - as an LVDS converter). The serial bus SB is composed of a pair of signal lines (a high-potential signal line (CANH) and a low-potential signal line (CANL)) each made of a coated conductor.

この場合、シリアルバスＳＢを介してのＣＡＮプロトコルに準拠した通信時には、図２に示すように、ＣＡＮフレーム（符号列）を構成する各符号を表すロジック信号Ｓａが、シリアルバスＳＢにおける２本の信号線のうちのＣＡＮＨｉｇｈ（CANH）の信号線としての被覆導線Ｌａに伝送される電圧信号の電圧Ｖａ（以下、理解の容易のため、この電圧信号自体を電圧信号Ｖａともいう）と、２本の信号線のうちのＣＡＮＬｏｗ（CANL）の信号線としての被覆導線Ｌｂに伝送される電圧信号の電圧Ｖｂ（以下、理解の容易のため、この電圧信号自体を電圧信号Ｖｂともいう）との間の電位差（Ｖａ－Ｖｂ）である差動信号として伝送される。信号生成装置１は、このロジック信号Ｓａ（具体的には、電圧信号Ｖａ，Ｖｂに基づき、図６に示すように、電圧信号Ｖａ，Ｖｂに対応する符号Ｃｓ（電位差（Ｖａ－Ｖｂ）である差動信号に対応する符号Ｃｓ（「１」または「０」）））を特定可能な符号特定用信号Ｓｆを生成すると共に、ＬＶＤＳ信号Ｖｆに変換して装置外部に出力する。 In this case, during communication conforming to the CAN protocol via the serial bus SB, as shown in FIG. The voltage Va of the voltage signal transmitted to the coated conductor La as the CANHigh (CANH) signal line among the signal lines (hereinafter, for ease of understanding, this voltage signal itself is also referred to as the voltage signal Va), and two voltage Vb (hereinafter, for ease of understanding, this voltage signal itself is also referred to as the voltage signal Vb) of the voltage signal transmitted to the coated conductor Lb as the CANLow (CANL) signal line among the signal lines of is transmitted as a differential signal, which is a potential difference (Va-Vb). Based on the logic signal Sa (specifically, the voltage signals Va and Vb), the signal generation device 1 generates a code Cs (potential difference (Va-Vb)) corresponding to the voltage signals Va and Vb as shown in FIG. A code specifying signal Sf capable of specifying the code Cs (“1” or “0”)) corresponding to the differential signal is generated, converted into an LVDS signal Vf, and output to the outside of the apparatus.

なお、シリアルバスＳＢを介してのロジック信号Ｓａの伝送原理については公知のため、詳細な説明を省略するが、ＣＡＮＨｉｇｈ（CANH）の電圧信号ＶａおよびＣＡＮＬｏｗ（CANL）の電圧信号Ｖｂの仕様について簡単に説明する。図６に示すように、電圧信号Ｖａ，Ｖｂは、ベースになる電圧（＋２．５Ｖ）から逆方向に変化する電圧信号であって、電圧信号Ｖａがこのベースの電圧のときには、電圧信号Ｖｂも同じ期間に亘り同じベースの電圧になって、電位差（Ｖａ－Ｖｂ）がゼロ（最小）となるこの期間に伝送されるＣＡＮフレームを構成する符号Ｃｓ（論理値）は「１」を示すものとなる。一方、電圧信号Ｖａがこのベースの電圧よりも高電圧の規定電圧（＋３．５Ｖ）のときには、電圧信号Ｖｂは同じ期間に亘り、逆にベースの電圧よりも低電圧の他の規定電圧（＋１．５Ｖ）になって、電位差（Ｖａ－Ｖｂ）が最大となるこの期間に伝送されるＣＡＮフレームを構成する符号Ｃｓ（論理値）は「０」を示すものとなる。また、シリアルバスＳＢにおいて差動信号を伝送するための基準電位となる信号線である「SG」や、差動信号の伝送の用途以外に配設されている信号線および電力線等の図示および説明を省略する。 Since the principle of transmission of the logic signal Sa via the serial bus SB is well known, a detailed description will be omitted. to explain. As shown in FIG. 6, the voltage signals Va and Vb are voltage signals that change in the opposite direction from the base voltage (+2.5 V). When the voltage signal Va is the base voltage, the voltage signal Vb is also The code Cs (logical value) constituting the CAN frame transmitted during this period in which the same base voltage is maintained and the potential difference (Va-Vb) is zero (minimum) indicates "1". Become. On the other hand, when the voltage signal Va is at a specified voltage (+3.5 V) higher than the base voltage, the voltage signal Vb is applied over the same period to another specified voltage (+1 V) lower than the base voltage. .5V), and the code Cs (logical value) constituting the CAN frame transmitted during this period when the potential difference (Va-Vb) is maximized indicates "0". Illustrations and explanations of the signal line "SG", which is a reference potential for transmitting differential signals in the serial bus SB, and signal lines and power lines arranged for purposes other than transmission of differential signals. omitted.

信号生成装置１は、図１，２に示すように、一対のプローブＰＬａ，ＰＬｂ（特に区別しないときには、プローブＰＬともいう）を介して被覆導線Ｌａ，Ｌｂ（特に区別しないときには、被覆導線Ｌともいう）に接続される。一例として、プローブＰＬａは、電極部１１ａおよびシールドケーブル（同軸ケーブル）ＣＢａを備えて構成されて、第１インピーダンス素子２に接続される。プローブＰＬｂは、電極部１１ｂおよびシールドケーブル（同軸ケーブル）ＣＢｂを備えてプローブＰＬａとは別体に構成されて、第２インピーダンス素子３に接続される。 As shown in FIGS. 1 and 2, the signal generation device 1 connects coated conductors La and Lb (also referred to as covered conductor L when not distinguished) via a pair of probes PLa and PLb (referred to as probe PL when not distinguished) connected). As an example, the probe PLa includes an electrode portion 11 a and a shielded cable (coaxial cable) CBa, and is connected to the first impedance element 2 . The probe PLb includes an electrode portion 11b and a shielded cable (coaxial cable) CBb, is configured separately from the probe PLa, and is connected to the second impedance element 3 .

電極部１１ａ，１１ｂは、電極２１およびシールド２２を備えて同一に構成されている。また、各電極部１１ａ，１１ｂは、被覆導線Ｌａ，Ｌｂのうちの任意の一方に対して着脱可能に構成されている。なお、理解の容易のため、図１，２に示すように、電極部１１ａは被覆導線Ｌａに装着され、電極部１１ｂは被覆導線Ｌｂに装着されるものとする。また、電極部１１ａ，１１ｂは、対応する被覆導線Ｌへの装着状態において、その被覆導線Ｌの絶縁被覆部（以下、単に「被覆部」ともいう）に電極２１が接触（当接）するように構成されている。この構成により、電極部１１ａ，１１ｂの各電極２１は、対応する被覆導線Ｌａ，Ｌｂの金属部（芯線）と接触することなく非接触の状態（つまり、金属非接触の状態）で容量結合する。なお、この結合容量の容量値は、一般的に数ｐＦ程度の小容量値である。また、シールド２２は、各電極部１１ａ，１１ｂが対応する被覆導線Ｌａ，Ｌｂに装着されている状態において、被覆導線Ｌａ，Ｌｂの被覆部における電極２１の接触部位を、この電極２１を含めて覆うことで、電極２１が対応する被覆導線Ｌａの金属部以外の金属部と容量結合することを防止する。 The electrode portions 11a and 11b are provided with an electrode 21 and a shield 22 and are configured identically. Moreover, each electrode part 11a, 11b is comprised so that attachment or detachment is possible with respect to arbitrary one of covered conductors La and Lb. For ease of understanding, as shown in FIGS. 1 and 2, it is assumed that the electrode portion 11a is attached to the covered conductor La and the electrode portion 11b is attached to the covered conductor Lb. In addition, the electrode portions 11a and 11b are arranged so that the electrode 21 comes into contact (abuts) with the insulating coating portion (hereinafter also simply referred to as “coating portion”) of the corresponding coated conductor L when the electrode portions 11a and 11b are attached to the corresponding coated conductor L. is configured to With this configuration, the electrodes 21 of the electrode portions 11a and 11b are capacitively coupled in a non-contact state (that is, a non-metal contact state) without contacting the metal portions (core wires) of the corresponding covered conductors La and Lb. . Incidentally, the capacitance value of this coupling capacitance is generally a small capacitance value of about several pF. In addition, the shield 22 covers the contact portions of the electrodes 21 in the covered portions of the covered conductors La and Lb, including the electrodes 21, in a state where the electrode sections 11a and 11b are attached to the corresponding covered conductors La and Lb. By covering, the electrode 21 is prevented from being capacitively coupled with a metal portion other than the corresponding metal portion of the coated conductor La.

したがって、信号生成装置１では、被覆導線Ｌａ，Ｌｂの金属部（芯線）と電極部１１ａ，１１ｂの各電極２１との間に形成される各結合容量は、被覆導線Ｌａ，Ｌｂと信号生成装置１側の電子回路とを直流的に絶縁するガルバニック絶縁回路として機能して、被覆導線Ｌａ，Ｌｂに重畳する虞のある直流電圧の信号生成装置１への印加を回避して、安全性を高めることが可能となっている。 Therefore, in the signal generator 1, the coupling capacitances formed between the metal parts (core wires) of the coated conductors La and Lb and the electrodes 21 of the electrode parts 11a and 11b are equal to the coated conductors La and Lb and the signal generator It functions as a galvanic isolation circuit that galvanically insulates the electronic circuit on the 1 side, avoiding the application of a DC voltage to the signal generation device 1 that may be superimposed on the coated conductors La and Lb, and improves safety. It is possible.

第１インピーダンス素子２は、本例では一例として、図２に示すように、抵抗３１ａ、および抵抗３１ａに並列接続されたコンデンサ３２ａを備えて構成され、また第２インピーダンス素子３は、抵抗３１ｂ（抵抗３１ａと同じ抵抗値）、および抵抗３１ｂに並列接続されたコンデンサ３２ｂ（コンデンサ３２ａと同じ容量値）を備えて構成されている。第１インピーダンス素子２では、抵抗３１ａは、高抵抗値の抵抗（少なくとも数ＭΩ程度の高（ハイ）インピーダンス抵抗）で構成されて、その一端（第１インピーダンス素子２の一端）がプローブＰＬａを構成するシールドケーブルＣＢａの芯線を介して電極部１１ａの電極２１に接続されると共に後述する差動増幅回路４１の入力段に配設された演算増幅器４１ａの入力端子（非反転入力端子）に接続され、その他端（第１インピーダンス素子２の他端）が信号生成装置１における基準電位の部位（グランドＧ）に接続されている。 As an example in this example, as shown in FIG. 2, the first impedance element 2 includes a resistor 31a and a capacitor 32a connected in parallel to the resistor 31a, and the second impedance element 3 includes a resistor 31b ( and a capacitor 32b (same capacitance value as the capacitor 32a) connected in parallel to the resistor 31b. In the first impedance element 2, the resistor 31a is composed of a resistor with a high resistance value (at least a high (high) impedance resistor of about several MΩ), and one end thereof (one end of the first impedance element 2) constitutes the probe PLa. It is connected to the electrode 21 of the electrode portion 11a through the core wire of the shielded cable CBa and connected to the input terminal (non-inverting input terminal) of the operational amplifier 41a disposed at the input stage of the differential amplifier circuit 41, which will be described later. , and the other end (the other end of the first impedance element 2 ) are connected to a reference potential portion (ground G) in the signal generator 1 .

また、第２インピーダンス素子３では、抵抗３１ｂは、高抵抗値の抵抗（高インピーダンス抵抗）で構成されて、その一端（第２インピーダンス素子３の一端）がプローブＰＬｂを構成するシールドケーブルＣＢｂの芯線を介して電極部１１ｂの電極２１に接続されると共に後述する差動増幅回路４１の入力段に配設された演算増幅器４１ｂの入力端子（非反転入力端子）に接続され、その他端（第２インピーダンス素子３の他端）がグランドＧに接続されている。また、コンデンサ３２ａ，３２ｂの容量値は、上記した結合容量の容量値（数ｐＦ程度）に対して十分に大きな値（例えば、数十ｐＦ程度）に規定されている。 In the second impedance element 3, the resistor 31b is composed of a resistor with a high resistance value (high impedance resistor), and one end thereof (one end of the second impedance element 3) constitutes the probe PLb. and the input terminal (non-inverting input terminal) of an operational amplifier 41b disposed at the input stage of a differential amplifier circuit 41, which will be described later. The other end of the impedance element 3) is connected to the ground G. In addition, the capacitance values of the capacitors 32a and 32b are defined to values sufficiently large (for example, about several tens of pF) relative to the capacitance values of the above-described coupling capacitances (about several pF).

また、シールドケーブルＣＢａのシールドは、電極部１１ａ側の端部（シールドケーブルＣＢａの自由端側の端部）が電極部１１ａのシールド２２に接続されると共に、第１インピーダンス素子２側の端部（シールドケーブルＣＢａの基端部側の端部）がグランドＧに接続されている。また、シールドケーブルＣＢｂのシールドは、電極部１１ｂ側の端部（シールドケーブルＣＢｂの自由端側の端部）が電極部１１ｂのシールド２２に接続されると共に、第２インピーダンス素子３側の端部（シールドケーブルＣＢｂの基端部側の端部）がグランドＧに接続されている。 The shield of the shielded cable CBa is connected to the shield 22 of the electrode portion 11a at the end on the side of the electrode portion 11a (the end on the free end side of the shielded cable CBa), and the end on the side of the first impedance element 2 is connected to the electrode portion 11a. (the end on the base end side of the shielded cable CBa) is connected to the ground G. The shield of the shielded cable CBb is connected to the shield 22 of the electrode portion 11b at the end on the side of the electrode portion 11b (the end on the free end side of the shielded cable CBb), and the end on the side of the second impedance element 3 is connected to the shield 22 of the electrode portion 11b. (the end on the base end side of the shielded cable CBb) is connected to the ground G.

この構成により、第１インピーダンス素子２は、電極部１１ａの電極２１と容量結合する一方の被覆導線Ｌａに伝送されている電圧信号Ｖａの電圧Ｖａに応じて電圧が変化する（電圧Ｖａが上記のベースの電圧のときに低電圧となり、電圧Ｖａが上記の高電圧の規定電圧のときに高電圧となるように変化する）第１電圧信号Ｖｃ１を、両端間に発生させる。また、第２インピーダンス素子３は、電極部１１ｂの電極２１と容量結合する他方の被覆導線Ｌｂに伝送されている電圧信号Ｖｂの電圧Ｖｂに応じて電圧が変化する（電圧Ｖｂが上記のベースの電圧のときに高電圧となり、電圧Ｖｂが上記の低電圧の規定電圧のときに低電圧となるように変化する）第２電圧信号Ｖｃ２を、両端間に発生させる。また、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２は、共に、容量結合によって検出される信号であることから、電圧信号Ｖａ，Ｖｂの変化（電圧信号Ｖａ，Ｖｂのパルスの長さの変化や、このパルスの密度の変化）に応じて、直流レベル（直流成分）が変化する信号となっている。 With this configuration, the voltage of the first impedance element 2 changes according to the voltage Va of the voltage signal Va transmitted to one of the coated conductors La capacitively coupled with the electrode 21 of the electrode portion 11a (the voltage Va is A first voltage signal Vc1 is generated across the first voltage signal Vc1, which changes to a low voltage when the voltage of the base and a high voltage when the voltage Va is the above-mentioned high voltage specified voltage. The voltage of the second impedance element 3 changes according to the voltage Vb of the voltage signal Vb transmitted to the other coated conductor Lb that capacitively couples with the electrode 21 of the electrode portion 11b (the voltage Vb is the voltage of the above base). A second voltage signal Vc2 is generated across the two terminals, which changes to a high voltage when the voltage Vb is at a high voltage and to a low voltage when the voltage Vb is the above-mentioned low voltage specified voltage. Since both the first voltage signal Vc1 and the second voltage signal Vc2 are signals detected by capacitive coupling, changes in the voltage signals Va and Vb (changes in the pulse lengths of the voltage signals Va and Vb, and , a change in the density of this pulse), the DC level (DC component) of the signal changes.

なお、各インピーダンス素子２，３は、上記の構成（抵抗３１ａおよびコンデンサ３２ａの並列回路、抵抗３１ｂおよびコンデンサ３２ｂの並列回路）に限定されるものではない。例えば、抵抗３１ａや抵抗３１ｂだけの回路や、コンデンサ３２ａやコンデンサ３２ｂだけの回路で構成してもよい。また、コンデンサ３２ａ，３２ｂについては、ディスクリート部品で構成することもできるし、インピーダンス素子２，３と対応する電極２１とを接続するシールドケーブル（同軸ケーブル）ＣＢａ，ＣＢｂの配線容量（芯線とシールドとの間に形成される容量）で構成することもできる。 The impedance elements 2 and 3 are not limited to the above configuration (parallel circuit of resistor 31a and capacitor 32a, parallel circuit of resistor 31b and capacitor 32b). For example, a circuit consisting of only the resistors 31a and 31b, or a circuit consisting of only the capacitors 32a and 32b may be used. Also, the capacitors 32a and 32b can be composed of discrete parts, and the wiring capacitance (core wire and shield and capacitance formed between ).

また、被覆導線Ｌａの金属部（芯線）と、上記のような小容量値（数ｐＦ程度）の結合容量を介してハイインピーダンス状態で接続されるプローブＰＬａおよび第１インピーダンス素子２は、全体として第１ハイインピーダンス回路ＨＩＣ１（電圧信号Ｖａの周波数域において、数十ｋΩ以上のハイインピーダンスとなる回路）を構成して、上記したように第１電圧信号Ｖｃ１を出力する。また、被覆導線Ｌｂの金属部（芯線）と、上記のような小容量値（数ｐＦ程度）の結合容量を介してハイインピーダンス状態で接続されるプローブＰＬｂおよび第２インピーダンス素子３は、全体として第２ハイインピーダンス回路ＨＩＣ２（電圧信号Ｖｂの周波数域において、数十ｋΩ以上のハイインピーダンスとなる回路）を構成して、上記したように第２電圧信号Ｖｃ２を出力する。また、この信号生成装置１では、被覆導線Ｌａ，Ｌｂに対して、このように各プローブＰＬａ，ＰＬｂを介して高（ハイ）インピーダンスで接続される。したがって、信号生成装置１は、被覆導線Ｌａ，Ｌｂに伝送されている電圧信号Ｖａ，Ｖｂに対して殆ど影響を与えることなく、電圧信号Ｖａ，Ｖｂを検出することが可能となっている。 In addition, the probe PLa and the first impedance element 2, which are connected in a high-impedance state via the above-described coupling capacitance having a small capacitance value (about several pF), to the metal portion (core wire) of the coated conductor La, are generally A first high impedance circuit HIC1 (a circuit having a high impedance of several tens of kΩ or more in the frequency range of the voltage signal Va) is configured to output the first voltage signal Vc1 as described above. In addition, the metal portion (core wire) of the covered conductor Lb, the probe PLb and the second impedance element 3, which are connected in a high impedance state via the coupling capacitance having a small capacitance value (about several pF) as described above, as a whole A second high impedance circuit HIC2 (a circuit having a high impedance of several tens of kΩ or more in the frequency range of the voltage signal Vb) is configured to output the second voltage signal Vc2 as described above. Further, in this signal generation device 1, the covered conductors La and Lb are connected at high impedance via the respective probes PLa and PLb. Therefore, the signal generation device 1 can detect the voltage signals Va and Vb with little influence on the voltage signals Va and Vb transmitted to the covered conductors La and Lb.

差動増幅部４は、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２を入力すると共に各電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化するシングルエンド信号Ｖｄを出力する。 The differential amplifier 4 receives the first voltage signal Vc1 and the second voltage signal Vc2, and outputs a single-ended signal Vd whose voltage varies according to the differential voltage (Vc1-Vc2) between the voltage signals Vc1 and Vc2. .

具体的には、差動増幅部４は、図２に示すように、差動増幅回路４１および波形整形回路４２を備えて構成されている。本例では、差動増幅回路４１および波形整形回路４２は、演算増幅器やコンパレータで構成されている。具体的には、差動増幅回路４１は、一例として、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅ（例えば、±１０Ｖ）で動作する３つの演算増幅器４１ａ，４１ｂ，４１ｃ、および７つの抵抗４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｈ，４１ｉ，４１ｊを備えて、全体として計装アンプに構成されている。この差動増幅回路４１では、演算増幅器（第１演算増幅器）４１ａは、非反転入力端子が第１インピーダンス素子２の一端に接続され、反転入力端子と出力端子との間に抵抗４１ｄ（帰還抵抗）が接続されている。演算増幅器（第２演算増幅器）４１ｂは、非反転入力端子が第２インピーダンス素子３の一端に接続され、反転入力端子と出力端子との間に抵抗４１ｅ（抵抗４１ｄと同一抵抗値の帰還抵抗）が接続されている。また、演算増幅器４１ａおよび演算増幅器４１ｂの各反転入力端子は抵抗４１ｆ（演算増幅器４１ａおよび演算増幅器４１ｂの共通の入力抵抗）を介して接続されている。演算増幅器（第３演算増幅器）４１ｃは、反転入力端子が抵抗４１ｇ（一方の入力抵抗）を介して演算増幅器４１ａの出力端子に接続され、非反転入力端子が抵抗４１ｈ（抵抗４１ｇと同一抵抗値の他方の入力抵抗）を介して演算増幅器４１ｂの出力端子に接続され、反転入力端子と出力端子との間に抵抗４１ｉ（帰還抵抗）が接続され、かつ反転入力端子は抵抗４１ｊ（抵抗４１ｉと同一抵抗値）を介してグランドＧに接続されて、各演算増幅器４１ａ，４１ｂから出力される出力信号の差分を増幅して出力する差動増幅器として機能する。 Specifically, as shown in FIG. 2, the differential amplifier section 4 includes a differential amplifier circuit 41 and a waveform shaping circuit 42 . In this example, the differential amplifier circuit 41 and the waveform shaping circuit 42 are composed of operational amplifiers and comparators. Specifically, the differential amplifier circuit 41 includes, for example, three operational amplifiers 41a, 41b, 41c operating with a positive power supply voltage Vcc and a negative power supply voltage Vee (for example, ±10 V), and seven resistors 41d, 41e. , 41f, 41g, 41h, 41i, and 41j, and constitutes an instrumentation amplifier as a whole. In this differential amplifier circuit 41, an operational amplifier (first operational amplifier) 41a has a non-inverting input terminal connected to one end of the first impedance element 2, and a resistor 41d (feedback resistor) between the inverting input terminal and the output terminal. ) is connected. An operational amplifier (second operational amplifier) 41b has a non-inverting input terminal connected to one end of the second impedance element 3, and a resistor 41e (a feedback resistor having the same resistance value as the resistor 41d) between the inverting input terminal and the output terminal. is connected. Inverting input terminals of the operational amplifiers 41a and 41b are connected via a resistor 41f (common input resistor of the operational amplifiers 41a and 41b). An operational amplifier (third operational amplifier) 41c has an inverting input terminal connected to the output terminal of the operational amplifier 41a via a resistor 41g (one input resistor), and a non-inverting input terminal connected to a resistor 41h (the same resistance value as the resistor 41g). The other input resistor of the operational amplifier 41b is connected to the output terminal of the operational amplifier 41b, and the resistor 41i (feedback resistor) is connected between the inverting input terminal and the output terminal. (same resistance value) to the ground G, and functions as a differential amplifier that amplifies and outputs the difference between the output signals output from the respective operational amplifiers 41a and 41b.

この構成により、差動増幅回路４１は、電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）を各抵抗４１ｄ，４１ｅ，４１ｆ，４１ｇ，４１ｉの抵抗値で規定される公知の増幅率で反転増幅して、電圧信号としての差分信号Ｖｄ０を出力する。この差分信号Ｖｄ０は、シリアルバスＳＢにＣＡＮフレーム（符号列）を構成する符号Ｃｓ（「１」）が伝送されている期間において（電圧Ｖａ，Ｖｂが共にベースの電圧のときに）高電位側電圧となり、ＣＡＮフレームを構成する符号Ｃｓ（「０」）が伝送されている期間において（電圧Ｖａが高電圧の規定電圧で、電圧Ｖｂが低電圧の規定電圧のときに）低電位側電圧となる電圧信号である。また、上記したように、各電圧信号Ｖｃ１，Ｖｃ２は共に電圧信号Ｖａ，Ｖｂの変化に応じて直流レベルが変化する信号であることから、電圧信号Ｖｃ１，Ｖｃ２に基づいて生成される差分信号Ｖｄ０もまた、差動増幅回路４１においてこの直流レベルの変化について軽減されてはいるものの、直流レベル（直流成分）が変化する信号である。 With this configuration, the differential amplifier circuit 41 inverts and amplifies the differential voltage (Vc1-Vc2) of the voltage signals Vc1 and Vc2 with a known gain defined by the resistance values of the resistors 41d, 41e, 41f, 41g, and 41i. and outputs a differential signal Vd0 as a voltage signal. This differential signal Vd0 is on the high potential side (when both the voltages Va and Vb are base voltages) during the period when the code Cs (“1”) constituting the CAN frame (code string) is transmitted on the serial bus SB. During the period when the code Cs (“0”) constituting the CAN frame is transmitted (when the voltage Va is the high voltage stipulated voltage and the voltage Vb is the low voltage stipulated voltage), the low potential side voltage and the is a voltage signal. Further, as described above, since both the voltage signals Vc1 and Vc2 are signals whose DC levels change according to changes in the voltage signals Va and Vb, the difference signal Vd0 generated based on the voltage signals Vc1 and Vc2 is also a signal whose DC level (DC component) changes, although the DC level change is reduced in the differential amplifier circuit 41 .

なお、この差動増幅回路４１では、演算増幅器４１ａおよび演算増幅器４１ｂの各反転入力端子に接続される入力抵抗を共通の１つの抵抗４１ｆとする構成（計装アンプとする構成）を採用しているが、この構成に限定されるものではなく、例えば、図３に示すように、演算増幅器４１ａの反転入力端子に抵抗４１ｆａを個別の入力抵抗として接続して、この抵抗４１ｆａを介してこの反転入力端子をグランドＧに接続し、かつ演算増幅器４１ｂの反転入力端子に抵抗４１ｆｂ（抵抗４１ｆａと同一抵抗値）を個別の入力抵抗として接続して、この抵抗４１ｆｂを介してこの反転入力端子をグランドＧに接続する構成を採用することもできる。この構成においても差動増幅回路４１は、上記の差分電圧（Ｖｃ１－Ｖｃ２）を、各抵抗４１ｄ，４１ｅ，４１ｆａ，４１ｆｂ，４１ｇ，４１ｉの抵抗値で規定される公知の増幅率で増幅して、差分信号Ｖｄ０を出力する。 The differential amplifier circuit 41 employs a configuration (instrumentation amplifier configuration) in which one common input resistor 41f is connected to each inverting input terminal of the operational amplifier 41a and the operational amplifier 41b. For example, as shown in FIG. 3, a resistor 41fa is connected as a separate input resistor to the inverting input terminal of the operational amplifier 41a, and the inverting The input terminal is connected to the ground G, and a resistor 41fb (the same resistance value as the resistor 41fa) is connected to the inverting input terminal of the operational amplifier 41b as an individual input resistor, and the inverting input terminal is grounded via the resistor 41fb. A configuration of connecting to G can also be adopted. Also in this configuration, the differential amplifier circuit 41 amplifies the differential voltage (Vc1-Vc2) with a known amplification factor defined by the resistance values of the resistors 41d, 41e, 41fa, 41fb, 41g, and 41i. , and output a difference signal Vd0.

また、図３に示す上記の差動増幅回路４１では、演算増幅器４１ａおよび演算増幅器４１ｂが、各電圧信号Ｖｃ１，Ｖｃ２の交流成分のみならず、直流成分をも増幅する構成であることから、この直流成分の大きいときには演算増幅器４１ａおよび演算増幅器４１ｂの各出力端子から出力される出力信号が飽和することがある。この出力信号の飽和を軽減するため、図４に示す差動増幅回路４１のように、演算増幅器４１ａの反転入力端子とグランドＧ（基準電位）との間に接続される抵抗４１ｆａに直列にコンデンサ４１ｋを接続し、かつ演算増幅器４１ｂの反転入力端子とグランドＧとの間に接続される抵抗４１ｆｂに直列にコンデンサ４１ｍを接続する構成を採用することもできる。この構成の演算増幅器４１ａおよび演算増幅器４１ｂは、各電圧信号Ｖｃ１，Ｖｃ２の直流成分は増幅せずに交流成分のみを増幅して出力する交流増幅器として機能することから、出力端子から出力される出力信号が各電圧信号Ｖｃ１，Ｖｃ２の直流成分に起因して飽和する事態の発生を大幅に軽減することが可能となっている。 In the differential amplifier circuit 41 shown in FIG. 3, the operational amplifiers 41a and 41b amplify not only the AC components of the voltage signals Vc1 and Vc2 but also the DC components. When the DC component is large, the output signals output from the respective output terminals of operational amplifiers 41a and 41b may be saturated. In order to reduce the saturation of the output signal, like the differential amplifier circuit 41 shown in FIG. 41k is connected, and the capacitor 41m is connected in series with the resistor 41fb connected between the inverting input terminal of the operational amplifier 41b and the ground G. The operational amplifiers 41a and 41b having this configuration function as AC amplifiers that amplify and output only the AC components of the voltage signals Vc1 and Vc2 without amplifying the DC components of the voltage signals Vc1 and Vc2. It is possible to greatly reduce the occurrence of signal saturation caused by the DC components of the voltage signals Vc1 and Vc2.

波形整形回路４２は、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧（ピークピーク電圧）と同等のピークｔｏピーク電圧（ピークピーク電圧）で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方の電圧が予め規定されたターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。この構成により、波形整形回路４２は、シングルエンド信号Ｖｄの上記のいずれか一方の電圧を、信号についての基準電位（ピークピーク電圧がゼロボルトのときの電圧。本例では、ターゲット定電圧Ｖｔｇ）に固定する基準電位固定回路とも言える。 The waveform shaping circuit 42 inputs the differential signal Vd0, and converts the differential signal Vd0 to a peak-to-peak voltage (peak-peak voltage) equivalent to the peak-to-peak voltage (peak-peak voltage) of the AC component of the differential signal Vd0. A single-ended signal Vd in which either one of the high potential side voltage (voltage during the high voltage period) and the low potential side voltage (voltage during the low voltage period) is defined as a predetermined target constant voltage Vtg. output after shaping (waveform shaping). With this configuration, the waveform shaping circuit 42 converts one of the voltages of the single-ended signal Vd to the reference potential for the signal (the voltage when the peak-to-peak voltage is zero volts; in this example, the target constant voltage Vtg). It can also be said that it is a fixed reference potential fixing circuit.

一例として、波形整形回路４２は、図５に示すように、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第３インピーダンス素子４２ｄ、ダイオードを含まずに直列接続された第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣ、並びにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを、差分信号Ｖｄ０に基づいて生成して出力するスイッチ制御回路ＳＷＣを備えている。 As an example, as shown in FIG. 5, the waveform shaping circuit 42 includes an input section 42a to which the differential signal Vd0 is input, an output section 42b to which the single-ended signal Vd is output, a capacitor 42c, a third impedance element 42d, and a diode. A series circuit SC composed of a fourth impedance element 42e and a switch 42f connected in series without including the A switch control circuit SWC is provided for generating and outputting a control pulse signal Vct based on the difference signal Vd0.

具体的には、コンデンサ４２ｃは、一端部が入力部４２ａに接続されると共に他端部が出力部４２ｂに接続されている。第３インピーダンス素子４２ｄは、一例として抵抗（１つの抵抗、または複数の抵抗を直列や並列に接続して構成された抵抗回路）で構成されて、一端部がコンデンサ４２ｃの他端部に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されて、ターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に供給する。なお、ターゲット定電圧Ｖｔｇは、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に予め規定されている。第３インピーダンス素子４２ｄについては、最も簡易な構成として、上記したように抵抗だけの構成とすることもできるが、この構成に限定されるものではない。図示はしないが、第３インピーダンス素子４２ｄは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。なお、第３インピーダンス素子４２ｄは、全体としてのインピーダンス値（抵抗だけで構成されているときには抵抗値）が第４インピーダンス素子４２ｅのインピーダンス値（抵抗だけで構成されているときには抵抗値）よりも大きい値（例えば、抵抗だけの場合には、数ｋΩから数百ｋΩ程度）に規定されている。 Specifically, the capacitor 42c has one end connected to the input section 42a and the other end connected to the output section 42b. The third impedance element 42d is composed of, for example, a resistor (one resistor or a resistor circuit configured by connecting a plurality of resistors in series or in parallel), one end of which is connected to the other end of the capacitor 42c. At the same time, the target constant voltage Vtg is applied to the other end, and the target constant voltage Vtg is supplied to the other end of the capacitor 42c (and the output section 42b). Note that the target constant voltage Vtg is preliminarily set to any one constant voltage that is lower than the positive power supply voltage Vcc and higher than the negative power supply voltage Vee. As the simplest configuration, the third impedance element 42d may be configured with only resistors as described above, but is not limited to this configuration. Although not shown, the third impedance element 42d may be configured using an inductor together with or instead of a resistor. The impedance value of the third impedance element 42d as a whole (resistance value when composed only of resistors) is greater than the impedance value of the fourth impedance element 42e (resistance value when composed only of resistors). It is specified to a value (for example, several kΩ to several hundred kΩ in the case of only resistance).

直列回路ＳＣは、図５に示すように、直列接続された第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成されると共に、一端部がコンデンサ４２ｃの他端部（および出力部４２ｂ）に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されている。この構成により、直列回路ＳＣは、スイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔによってスイッチ４２ｆがオン状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を実行し、オフ状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を停止する。また、直列回路ＳＣは、その順方向電圧が温度によって変動し易いダイオードを含まない構成であるため、温度変動の影響を受けることなく、ターゲット定電圧Ｖｔｇをそのままコンデンサ４２ｃの他端部に印加することが可能となっている。 As shown in FIG. 5, the series circuit SC is composed of a fourth impedance element 42e and a switch 42f connected in series, one end of which is connected to the other end of the capacitor 42c (and the output section 42b). A target constant voltage Vtg is applied to the other end. With this configuration, when the switch 42f is turned on by the control pulse signal Vct output from the switch control circuit SWC, the series circuit SC is connected to the other end of the capacitor 42c (and the output section 42b) of the target constant voltage Vtg. ), and the application of the target constant voltage Vtg to the other end of the capacitor 42c (and the output section 42b) is stopped when it is shifted to the OFF state. In addition, since the series circuit SC does not include a diode whose forward voltage is likely to fluctuate with temperature, the target constant voltage Vtg is applied to the other end of the capacitor 42c as it is without being affected by temperature fluctuations. It is possible.

スイッチ４２ｆは、オン状態において低インピーダンスとなって、直列回路ＳＣの他端部に印加されているターゲット定電圧Ｖｔｇを第４インピーダンス素子４２ｅ（例えば、第３インピーダンス素子４２ｄ全体の抵抗値に対して十分に小さい抵抗値の抵抗）を介して出力部４２ｂに印加し得る半導体スイッチであれば、アナログスイッチ、バイポーラトランジスタおよび電界効果型トランジスタなどの種々の半導体スイッチで構成することができる。また、スイッチ４２ｆは、本例では一例として、制御パルス信号Ｖｃｔが高電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが低電位のときにオフ状態に移行するように（いわゆる、正論理（ハイアクティブ）で動作するように）構成されている。 The switch 42f has a low impedance in the ON state, and the target constant voltage Vtg applied to the other end of the series circuit SC is reduced to the resistance value of the entire fourth impedance element 42e (for example, the third impedance element 42d). Various semiconductor switches such as analog switches, bipolar transistors, and field effect transistors can be used as long as they can apply voltage to the output section 42b via a resistor with a sufficiently small resistance value. Further, in this example, the switch 42f is switched to the ON state when the control pulse signal Vct is at a high potential, and is switched to the OFF state when the control pulse signal Vct is at a low potential (so-called positive logic switch 42f). (to operate at high active).

第４インピーダンス素子４２ｅは、本例では一例として、スイッチ４２ｆがオン状態のときに、他端部に印加されているターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に低インピーダンスで供給し得る十分に低い抵抗値に規定された抵抗で構成されている。ただし、第４インピーダンス素子４２ｅの抵抗値は、スイッチ４２ｆがオン状態（ターゲット定電圧Ｖｔｇの供給状態）のときであっても、差分信号Ｖｄ０の立ち下がりや立ち上がり時にはこの電圧変化の影響を受けて、コンデンサ４２ｃの他端部の電圧がターゲット定電圧Ｖｔｇから若干変動し得る（差分信号Ｖｄ０の立ち下がり時には瞬間的に若干低下したり、立ち上がり時には瞬間的に若干上昇したりし得る）程度の抵抗値（例えば、十数Ωから数十Ω程度の抵抗値）に規定されている。また、第４インピーダンス素子４２ｅについては、最も簡易な構成として、図５に示すように１本の抵抗で構成することもできるが、複数の抵抗を直列や並列に接続して構成してもよい。また、図示はしないが、第４インピーダンス素子４２ｅは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。また、直列回路ＳＣにおける第４インピーダンス素子４２ｅとスイッチ４２ｆの並び順は、図５に示す並び順の逆の順とすることもできる。 As an example in this example, the fourth impedance element 42e transmits the target constant voltage Vtg applied to the other end to the other end of the capacitor 42c (and the output section 42b) at a low impedance when the switch 42f is in the ON state. It consists of resistors regulated to sufficiently low resistance values that can be supplied by However, the resistance value of the fourth impedance element 42e is affected by this voltage change at the fall and rise of the differential signal Vd0 even when the switch 42f is in the ON state (supply state of the target constant voltage Vtg). , the voltage at the other end of the capacitor 42c can slightly fluctuate from the target constant voltage Vtg. It is specified to a value (for example, a resistance value of ten and several Ω to several tens of Ω). As the simplest configuration, the fourth impedance element 42e may be composed of a single resistor as shown in FIG. 5, but may be configured by connecting a plurality of resistors in series or parallel. . Also, although not shown, the fourth impedance element 42e may be configured using an inductor together with a resistor or in place of the resistor. Also, the order of arrangement of the fourth impedance element 42e and the switch 42f in the series circuit SC can be reversed from the order of arrangement shown in FIG.

スイッチ制御回路ＳＷＣは、図５に示す構成では、図６に示すように、入力部４２ａに入力される差分信号Ｖｄ０の交流成分Ｖｄ０ａｃ（図６参照）における低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させるために高電位（高レベル。例えば、後述するコンパレータ４２ｇについての正電源電圧Ｖｃｃの近傍の電圧レベル）となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるために低電位（低レベル。例えば、後述するコンパレータ４２ｇについての負電源電圧Ｖｅｅの近傍の電圧レベル）となる制御パルス信号Ｖｃｔを出力する。 In the configuration shown in FIG. 5, the switch control circuit SWC switches the switch 42f during the low voltage period T L in the AC component Vd0 ac (see FIG. 6) of the differential signal Vd0 input to the input section 42a, as shown in FIG. A high potential (high level, for example, a voltage level in the vicinity of a positive power supply voltage Vcc for a comparator 42g to be described later) is applied to turn on the switch 42f, and the switch 42f is turned off during a high voltage period T H in the AC component Vd0ac. A control pulse signal Vct that becomes a low potential (low level, for example, a voltage level in the vicinity of a negative power supply voltage Vee for a comparator 42g to be described later) is output for the transition.

具体的には、スイッチ制御回路ＳＷＣは、図５に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１（≠０ボルト）を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ１が加算された電圧（Ｖｔｇ＋Ｖｂｉ１）を基準電圧（第１基準電圧）Ｖｒ１として正極側から出力する。直流定電圧Ｖｂｉ１は、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐ（図６参照）の例えば数％から十数％の電圧値に規定されている。したがって、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。また、コンパレータ４２ｇは、反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ非反転入力端子に基準電圧Ｖｒ１が入力されることで、出力端子から上記の制御パルス信号Ｖｃｔを出力するように構成されている。 Specifically, as shown in FIG. 5, the switch control circuit SWC controls one comparator 42g operating with a positive power supply voltage Vcc and a negative power supply voltage Vee, and a DC constant voltage (bias voltage) Vbi1 (≠0 volt). It is configured to have one reference power supply 42h for output. In addition, the reference power source 42h is connected to the target constant voltage Vtg at the negative electrode side, so that the voltage (Vtg+Vbi1) obtained by adding the DC constant voltage Vbi1 to the target constant voltage Vtg is used as the reference voltage (first reference voltage) Vr1 at the positive electrode side. Output from The DC constant voltage Vbi1 is defined to be, for example, several percent to ten and several percent of the peak-to-peak voltage Vp (see FIG. 6) for the AC component Vd0ac of the differential signal Vd0. Therefore, the reference voltage Vr1 is defined as a voltage slightly higher than the target constant voltage Vtg. The comparator 42g has its inverting input terminal connected to the other end of the capacitor 42c and receives the reference voltage Vr1 at its non-inverting input terminal so that the control pulse signal Vct is output from its output terminal. It is configured.

この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオン状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオフ状態に移行したときの波形整形回路４２の動作について説明する。なお、図６では理解の容易のため、差分信号Ｖｄ０の直流成分Ａが差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、差分信号Ｖｄ０を図示しているが、実際には、商用周波数のような１００Ｈｚ未満の低周波ノイズが重畳することで、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。 This control pulse signal Vct causes the switch 42f to turn on during the low voltage period TL of the AC component Vd0ac and turn off during the high voltage period TH of the AC component Vd0ac . operation will be described. In FIG. 6, for ease of understanding, the differential signal Vd0 is shown in a state where the DC component A of the differential signal Vd0 fluctuates greatly within one cycle of the AC component Vd0 ac of the differential signal Vd0. is superimposed with low-frequency noise of less than 100 Hz such as a commercial frequency, the DC component A fluctuates in a period sufficiently longer than one period (usually several μs or less) of the AC component Vd0ac. Therefore, the DC component A is assumed to be substantially constant within one cycle of the AC component Vd0ac of the difference signal Vd0. The peak-to-peak voltage of the AC component Vd0ac is denoted by Vp, the voltage value of the differential signal Vd0 in the high voltage period TH is higher than the DC component A by voltage Vp1, and the differential signal in the low voltage period TL Assume that the voltage value of Vd0 is lower than the DC component A by voltage Vp2. Also, the sag occurring in the single-ended signal Vd shall be ignored.

まず、スイッチ４２ｆがオン状態になる低電圧期間ＴＬでは、直列回路ＳＣからターゲット定電圧Ｖｔｇが第４インピーダンス素子４２ｅを介して低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図６に示すように、ターゲット定電圧Ｖｔｇに規定される。また、差分信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、低電圧期間ＴＬであることから、電圧（Ａ－Ｖｐ２）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ－Ｖｐ２－Ｖｔｇ）に充電される。 First, in the low voltage period TL in which the switch 42f is turned on, the target constant voltage Vtg is supplied from the series circuit SC through the fourth impedance element 42e with low impedance, thereby causing the other end of the capacitor 42c (and The voltage at the output 42b), ie, the single-ended signal Vd, is defined at the target constant voltage Vtg, as shown in FIG. Also, the voltage at one end of the capacitor 42c to which the differential signal Vd0 is applied (the end on the input section 42a side) is the voltage (A-Vp2) since it is the low voltage period TL . As a result, the capacitor 42c is charged to the voltage (A-Vp2-Vtg) when the voltage at one end is positive with respect to the voltage at the other end defined by the target constant voltage Vtg.

この状態から、スイッチ４２ｆがオフ状態になる高電圧期間ＴＨになったときには、直列回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ＋Ｖｐ１）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ＋Ｖｐ１）から電圧（Ａ－Ｖｐ２－Ｖｔｇ）を減算した電圧（Ａ＋Ｖｐ１－（Ａ－Ｖｐ２－Ｖｔｇ））、すなわち電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図６に示すように、電圧（Ｖｐ＋Ｖｔｇ）に規定される。 From this state, when the switch 42f is turned off during the high voltage period T H , the supply of the target constant voltage Vtg from the series circuit SC is stopped, and one end of the capacitor 42c (the end on the input section 42a side) part) becomes the voltage (A+Vp1). As a result, the voltage at the other end of the capacitor 42c (and the output portion 42b) is the voltage (A+Vp1-(A-Vp2-Vtg)) obtained by subtracting the voltage (A-Vp2-Vtg) from the voltage (A+Vp1), that is, the voltage (Vp1+Vp2+Vtg). Also, the voltage (Vp1+Vp2) is the peak-to-peak voltage Vp of the AC component Vd0ac. Therefore, the voltage (Vp1+Vp2+Vtg), which is the voltage at one end of the capacitor 42c (the end on the input section 42a side), that is, the single-ended signal Vd is defined as the voltage (Vp+Vtg) as shown in FIG. .

以上のことから、図５に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図６に示すように、差分信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。すなわち、波形整形回路４２は、差分信号Ｖｄ０に重畳している直流成分Ａを除去（つまり、低周波ノイズを除去）する機能を備えている。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。 As described above, the waveform shaping circuit 42 shown in FIG. 5 generates the difference signal Vd0 (peak-to-peak) as shown in FIG. A signal in which the DC component A is superimposed on the AC component Vd0 ac of the voltage Vp) is a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the differential signal Vd0, and its low potential side voltage (low The voltage during the voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output from the output section 42b. That is, the waveform shaping circuit 42 has a function of removing the DC component A superimposed on the difference signal Vd0 (that is, removing low-frequency noise). As a result, the waveform shaping circuit 42 outputs a signal whose voltage changes in response to changes in the code Cs that constitutes the CAN frame, that is, the signal voltage is at a low potential (target voltage) during the period when this code Cs is "0". Vtg), and outputs a single-ended signal Vd in which the voltage of the signal is at a high potential during the period when the code Cs is "1".

次いで、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。 Next, the operation of the comparator 42g of the switch control circuit SWC for outputting the control pulse signal Vct will be described.

交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、直列回路ＳＣから第４インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図６に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を上回る状態に維持される。なお、交流成分Ｖｄ０ａｃの低電圧期間ＴＬのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの非反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ＋Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも高い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、直列回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。 When the AC component Vd0 ac switches from the low voltage period TL to the high voltage period TH (when the AC component Vd0 ac rises), the target constant voltage Vtg is supplied from the series circuit SC through the fourth impedance element 42e at low impedance. is applied to the output section 42b (the voltage at the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) is affected by the change in the voltage of the AC component Vd0ac, and the voltage of the output section 42b changes from the target constant voltage Vtg to It rises instantaneously and exceeds the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from high potential to low potential as shown in FIG. In this case, since the switch 42f in the series circuit SC is turned off, application of the target constant voltage Vtg to the output section 42b by the series circuit SC is stopped, and the voltage of the single-ended signal Vd becomes the voltage (Vp+Vtg). Transition. As a result, thereafter, the voltage of the single-ended signal Vd is maintained above the reference voltage Vr1. During the low voltage period TL of the AC component Vd0ac , the voltage of the single-ended signal Vd becomes the target constant voltage Vtg as described above, and the inverting input terminal of the comparator 42g also becomes this target constant voltage Vtg. However, since the reference voltage Vr1 (=Vtg+Vbi1) input to the non-inverting input terminal of the comparator 42g is higher than (not the same voltage as) this target constant voltage Vtg, the comparator 42g controls the high potential. The output of the pulse signal Vct is continued (that is, the application of the target constant voltage Vtg from the series circuit SC to the output section 42b is continued).

また、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の低下に伴って電圧（Ｖｐ＋Ｖｔｇ）から低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図６に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より低いターゲット定電圧Ｖｔｇに維持される。 Further, when the AC component Vd0 ac switches from the high voltage period T H to the low voltage period T L (at the fall of the AC component Vd0 ac ), the voltage of the single-ended signal Vd is reduced by the voltage drop of the AC component Vd0 ac . , the voltage drops from the voltage (Vp+Vtg) and falls below the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the low potential to the high potential as shown in FIG. In this case, the switch 42f is turned on in the series circuit SC. Therefore, application of the target constant voltage Vtg to the output section 42b by the series circuit SC is started, and thereafter the voltage of the single-ended signal Vd is maintained at the target constant voltage Vtg lower than the reference voltage Vr1.

信号生成部５は、一例として、図５に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ１４ａ、および直流定電圧（バイアス電圧）Ｖｂｉ２（≠０ボルト）を出力する１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ２が加算された電圧（Ｖｔｇ＋Ｖｂｉ２）を閾値電圧Ｖｔｈとして正極側から出力する。直流定電圧Ｖｂｉ２は、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されている。したがって、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。なお、閾値電圧Ｖｔｈと上記した基準電圧Ｖｒ１との大小関係には、同じであってもよいし、いずれが高い状態であってもよい（なお、図６では、一例として、基準電圧Ｖｒ１が閾値電圧Ｖｔｈよりも高い状態となっている）。 For example, as shown in FIG. 5, the signal generator 5 has one comparator 14a that operates with a positive power supply voltage Vcc and a negative power supply voltage Vee, and outputs a DC constant voltage (bias voltage) Vbi2 (≠0 volt). It is configured with one reference power source 14b. Further, the reference power supply 14b is connected to the target constant voltage Vtg at its negative electrode side, so that the voltage (Vtg+Vbi2) obtained by adding the DC constant voltage Vbi2 to the target constant voltage Vtg is output from the positive electrode side as the threshold voltage Vth. The DC constant voltage Vbi2 is defined to be, for example, several percent to ten and several percent of the peak-to-peak voltage Vp for the AC component Vd0ac of the difference signal Vd0. Therefore, the threshold voltage Vth is defined as a voltage slightly higher than the target constant voltage Vtg. Note that the magnitude relationship between the threshold voltage Vth and the above-described reference voltage Vr1 may be the same, or one of them may be higher (in FIG. 6, as an example, the reference voltage Vr1 is the threshold higher than the voltage Vth).

コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｆを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部５は、図６に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「０」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｆを生成して出力する。 The comparator 14a has a non-inverting input terminal connected to the output section 42b and an inverting input terminal to which the threshold voltage Vth is input. By converting, the code identification signal Sf is output from the output terminal. As described above, since the threshold voltage Vth is defined to be a voltage slightly higher than the target constant voltage Vtg, the signal generator 5 including the comparator 14a generates a single-ended signal Vd ( A signal whose peak-to-peak voltage is the voltage Vp and whose low-potential side voltage is specified as the target constant voltage Vtg) is surely binarized with the threshold voltage Vth, and the CAN frame transmitted via the serial bus SB is converted to The code specifying signal Sf becomes high potential (maximum output voltage of the comparator 14a) during the period when the code Cs is "1", and becomes low potential (minimum output voltage of the comparator 14a) during the period when the code Cs is "0". is generated and output.

ターゲット定電圧Ｖｔｇは、上記したように、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に規定されるが、図５に示す構成の波形整形回路４２および信号生成部５では、通常は、信号生成装置１におけるグランドＧの電位（ゼロボルト）に規定される。したがって、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇ（ゼロボルト）に規定されたシングルエンド信号Ｖｄを出力する。 The target constant voltage Vtg is defined as any one constant voltage that is lower than the positive power supply voltage Vcc and higher than the negative power supply voltage Vee, as described above. In the section 5, the potential of the ground G (zero volt) in the signal generating device 1 is normally specified. Therefore, the waveform shaping circuit 42 outputs a single-ended signal Vd having a peak-to-peak voltage Vp and a low potential side voltage regulated to the target constant voltage Vtg (zero volts).

なお、波形整形回路４２は、上記した図５の構成、すなわち、差分信号Ｖｄ０を入力すると共に、この差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧。ボトム電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成に限定されない。例えば、波形整形回路４２を図７に示すように構成することで、差分信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧。トップ電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成とすることもできる。 The waveform shaping circuit 42 has the configuration shown in FIG. Vp and its low potential side voltage (the voltage during the low voltage period TL ; bottom voltage) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output. For example, by configuring the waveform shaping circuit 42 as shown in FIG. 7, the peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component of the differential signal Vd0 and its high potential side voltage (high voltage period It is also possible to adopt a configuration in which the voltage of TH (top voltage) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output.

以下、図７に示す波形整形回路４２および信号生成部５について説明する。なお、図５に示す波形整形回路４２および信号生成部５と同一の構成については、同一の符号を付して重複する説明を省略する。 The waveform shaping circuit 42 and the signal generator 5 shown in FIG. 7 will be described below. Note that the same components as those of the waveform shaping circuit 42 and the signal generator 5 shown in FIG.

一例として、波形整形回路４２は、差分信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第３インピーダンス素子４２ｄ、第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣ、並びにダイオードを含まずにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。 As an example, the waveform shaping circuit 42 includes an input section 42a to which the differential signal Vd0 is input, an output section 42b to which the single-ended signal Vd is output, a capacitor 42c, a third impedance element 42d, a fourth impedance element 42e, and a switch 42f. and a switch control circuit SWC configured by a comparator or the like without including a diode and outputting a control pulse signal Vct for switching the switch 42f from the ON state to the OFF state and from the OFF state to the ON state. It has

具体的には、第３インピーダンス素子４２ｄは、一例として図７に示すように１本の抵抗（一端部がコンデンサ４２ｃの他端部に接続され、他端部にターゲット定電圧Ｖｔｇが印加された抵抗）で構成されている。 Specifically, as shown in FIG. 7 as an example, the third impedance element 42d is a single resistor (one end of which is connected to the other end of the capacitor 42c and the other end of which the target constant voltage Vtg is applied). resistance).

スイッチ制御回路ＳＷＣは、図７に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ１が減算された電圧（Ｖｔｇ－Ｖｂｉ１）を基準電圧Ｖｒ１として負極側から出力する。直流定電圧Ｖｂｉ１はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されていることから、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。また、コンパレータ４２ｇは、非反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ反転入力端子に基準電圧Ｖｒ１が入力されることで、図８に示すように、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるために低電位となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させるために高電圧となる制御パルス信号Ｖｃｔを出力する。 As shown in FIG. 7, the switch control circuit SWC has one comparator 42g that operates with the positive power supply voltage Vcc and the negative power supply voltage Vee, and one reference power supply 42h that outputs a DC constant voltage (bias voltage) Vbi1. configured as follows. The reference power source 42h is connected to the target constant voltage Vtg at its positive electrode side, so that the voltage (Vtg−Vbi1) obtained by subtracting the DC constant voltage Vbi1 from the target constant voltage Vtg is output from the negative electrode side as the reference voltage Vr1. Since the DC constant voltage Vbi1 is set at a voltage value of, for example, several percent to ten and several percent of the peak-to-peak voltage Vp, the reference voltage Vr1 is set at a voltage slightly lower than the target constant voltage Vtg. The comparator 42g has a non-inverting input terminal connected to the other end of the capacitor 42c and an inverting input terminal to which the reference voltage Vr1 is input. A control pulse signal that goes low to turn off the switch 42f during the low voltage period T L in AC component Vd0ac and goes to high voltage to turn on the switch 42f during the high voltage period T H in the AC component Vd0ac. Output Vct.

この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオフ状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオン状態に移行したときの波形整形回路４２の動作について説明する。なお、図８では理解の容易のため、差分信号Ｖｄ０の直流成分Ａが差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、差分信号Ｖｄ０を図示しているが、実際には、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは差分信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるするものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける差分信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。 This control pulse signal Vct causes the switch 42f to be turned off during the low voltage period T L of the AC component Vd0 ac and turned on during the high voltage period TH of the ac component Vd0 ac . operation will be described. For ease of understanding, FIG. 8 shows the differential signal Vd0 in a state in which the DC component A of the differential signal Vd0 fluctuates greatly within one cycle of the AC component Vd0 ac of the differential signal Vd0. , the DC component A fluctuates in a period sufficiently long as compared with one period (usually several μs or less) of the AC component Vd0 ac . Therefore, the DC component A is assumed to be substantially constant within one cycle of the AC component Vd0ac of the difference signal Vd0. The peak-to-peak voltage of the AC component Vd0ac is denoted by Vp, the voltage value of the differential signal Vd0 in the high voltage period TH is higher than the DC component A by voltage Vp1, and the differential signal in the low voltage period TL Assume that the voltage value of Vd0 is lower than the DC component A by voltage Vp2. Also, the sag occurring in the single-ended signal Vd shall be ignored.

まず、スイッチ４２ｆがオン状態になる高電圧期間ＴＨでは、直列回路ＳＣからターゲット定電圧Ｖｔｇが第４インピーダンス素子４２ｅを介して低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図８に示すように、ターゲット定電圧Ｖｔｇに規定される。また、差分信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、高電圧期間ＴＨであることから、電圧（Ａ＋Ｖｐ１）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ＋Ｖｐ１－Ｖｔｇ）に充電される。 First, in the high voltage period T H in which the switch 42f is turned on, the target constant voltage Vtg is supplied from the series circuit SC through the fourth impedance element 42e with low impedance, thereby causing the other end of the capacitor 42c (and The voltage of the output section 42b), that is, the single-ended signal Vd is defined at the target constant voltage Vtg, as shown in FIG. Also, the voltage at one end of the capacitor 42c to which the differential signal Vd0 is applied (the end on the input section 42a side) is the voltage (A+Vp1) since it is the high voltage period TH . As a result, the capacitor 42c is charged to the voltage (A+Vp1-Vtg) when the voltage at one end is positive with respect to the voltage at the other end defined by the target constant voltage Vtg.

この状態から、スイッチ４２ｆがオフ状態になる低電圧期間ＴＬになったときには、直列回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ－Ｖｐ２）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ－Ｖｐ２）から電圧（Ａ＋Ｖｐ１－Ｖｔｇ）を減算した電圧（Ａ－Ｖｐ２－（Ａ＋Ｖｐ１－Ｖｔｇ））、すなわち電圧（－（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（－（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図８に示すように、電圧（－Ｖｐ＋Ｖｔｇ）に規定される。 From this state, when the switch 42f is turned off during the low voltage period TL , the supply of the target constant voltage Vtg from the series circuit SC is stopped, and one end of the capacitor 42c (the end on the input section 42a side) part) becomes the voltage (A-Vp2). As a result, the voltage at the other end of the capacitor 42c (and the output portion 42b) is the voltage (A-Vp2-(A+Vp1-Vtg)) obtained by subtracting the voltage (A+Vp1-Vtg) from the voltage (A-Vp2). (-(Vp1+Vp2)+Vtg). Also, the voltage (Vp1+Vp2) is the peak-to-peak voltage Vp of the AC component Vd0ac. Therefore, the voltage (-(Vp1+Vp2)+Vtg), which is the voltage at one end of the capacitor 42c (the end on the input section 42a side), that is, the single-ended signal Vd is the voltage (-Vp+Vtg ).

以上のことから、図７に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図８に示すように、差分信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して、つまり、直流成分Ａの変動による影響を除去して出力部４２ｂから出力する。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。 As described above, the waveform shaping circuit 42 shown in FIG. 7 generates the difference signal Vd0 (peak-to-peak A signal in which the DC component A is superimposed on the AC component Vd0 ac of the voltage Vp) is a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the difference signal Vd0, and its high potential side voltage (high The voltage during the voltage period TH ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg, that is, the influence of fluctuations in the DC component A is removed, and the signal is output from the output section 42b. As a result, the waveform shaping circuit 42 outputs a signal whose voltage changes in accordance with the change of the code Cs that constitutes the CAN frame, that is, the voltage of the signal becomes low during the period when the code Cs is "0". , and outputs a single-ended signal Vd in which the voltage of the signal is at a high potential (target constant voltage Vtg) during the period when the code Cs is "1".

また、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。 Further, the operation of the comparator 42g of the switch control circuit SWC for outputting the control pulse signal Vct will be described.

交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、直列回路ＳＣから第４インピーダンス素子４２ｅを介して低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図８に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（－Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を下回る状態に維持される。なお、交流成分Ｖｄ０ａｃの高電圧期間ＴＨのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの非反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ－Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも低い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、直列回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。 When the AC component Vd0 ac switches from the high voltage period T H to the low voltage period T L (when the AC component Vd0 ac falls), the target constant voltage is supplied from the series circuit SC through the fourth impedance element 42 e at low impedance. The voltage of the output section 42b to which Vtg is applied (the voltage of the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) is affected by the change in the voltage of the AC component Vd0ac, and reaches the target constant voltage Vtg. , and drops below the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from high potential to low potential as shown in FIG. In this case, since the switch 42f in the series circuit SC is turned off, the application of the target constant voltage Vtg to the output section 42b by the series circuit SC is stopped, and the voltage of the single-ended signal Vd becomes the voltage (-Vp+Vtg). transition to As a result, thereafter, the voltage of the single-ended signal Vd is maintained below the reference voltage Vr1. During the high voltage period TH of the AC component Vd0ac , the voltage of the single-ended signal Vd becomes the target constant voltage Vtg as described above, and the non-inverting input terminal of the comparator 42g also becomes this target constant voltage Vtg. However, the reference voltage Vr1 (=Vtg-Vbi1) input to the inverting input terminal of the comparator 42g is lower than (not the same voltage as) the target constant voltage Vtg. The output of the control pulse signal Vct is continued (that is, the application of the target constant voltage Vtg from the series circuit SC to the output section 42b is continued).

また、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の上昇に伴って電圧（－Ｖｐ＋Ｖｔｇ）から上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図８に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より高いターゲット定電圧Ｖｔｇに維持される。 Further, when the AC component Vd0 ac switches from the low voltage period T L to the high voltage period T H (at the rising edge of the AC component Vd0 ac ), the voltage of the single-ended signal Vd changes as the voltage of the AC component Vd0 ac rises. Along with this, the voltage rises from the voltage (-Vp+Vtg) and exceeds the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the low potential to the high potential as shown in FIG. In this case, the switch 42f is turned on in the series circuit SC. Therefore, application of the target constant voltage Vtg to the output section 42b by the series circuit SC is started, and thereafter the voltage of the single-ended signal Vd is maintained at the target constant voltage Vtg higher than the reference voltage Vr1.

信号生成部５は、一例として、図７に示すように、１つのコンパレータ１４ａおよび１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ２が減算された電圧（Ｖｔｇ－Ｖｂｉ２）を閾値電圧Ｖｔｈとして負極側から出力する。直流定電圧Ｖｂｉ２はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されているため、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。 For example, as shown in FIG. 7, the signal generator 5 is configured with one comparator 14a and one reference power supply 14b. Further, the reference power supply 14b is connected to the target constant voltage Vtg at its positive electrode side, so that the voltage (Vtg−Vbi2) obtained by subtracting the DC constant voltage Vbi2 from the target constant voltage Vtg is output from the negative electrode side as the threshold voltage Vth. Since the DC constant voltage Vbi2 is set to a voltage value that is, for example, several percent to ten and several percent of the peak-to-peak voltage Vp, the threshold voltage Vth is set to a voltage slightly lower than the target constant voltage Vtg.

コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｆを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部５は、図８に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその高電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「０」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｆを生成して出力する。 The comparator 14a has a non-inverting input terminal connected to the output section 42b and an inverting input terminal to which the threshold voltage Vth is input. By converting, the code identification signal Sf is output from the output terminal. As described above, since the threshold voltage Vth is defined to be a voltage slightly lower than the target constant voltage Vtg, the signal generating section 5 including the comparator 14a produces a single-ended signal Vd ( A signal whose peak-to-peak voltage is the voltage Vp and whose high potential side voltage is specified as the target constant voltage Vtg) is surely binarized with the threshold voltage Vth, and the CAN frame transmitted via the serial bus SB is converted to The code specifying signal Sf becomes high potential (maximum output voltage of the comparator 14a) during the period when the code Cs is "1", and becomes low potential (minimum output voltage of the comparator 14a) during the period when the code Cs is "0". is generated and output.

図７に示す構成の波形整形回路４２および信号生成部５では、上記の構成により、例えば、ターゲット定電圧Ｖｔｇを、グランドＧの電位（ゼロボルト）を超え、かつ正電源電圧Ｖｃｃ未満の正の所定の電圧としたときには、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧がこの正のターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄを出力する。 In the waveform shaping circuit 42 and the signal generation unit 5 configured as shown in FIG. 7, the target constant voltage Vtg is set to a predetermined positive voltage exceeding the potential of the ground G (zero volts) and less than the positive power supply voltage Vcc. , the waveform shaping circuit 42 outputs a single-ended signal Vd which is a peak-to-peak voltage Vp and whose high potential side voltage is regulated to this positive target constant voltage Vtg.

なお、波形整形回路４２については、図５に示す構成や図７に示す構成に限定されるものではなく、図示はしないが、同等の機能を有する種々の構成で実現することができる。 Note that the waveform shaping circuit 42 is not limited to the configuration shown in FIG. 5 or the configuration shown in FIG. 7, and can be implemented in various configurations having equivalent functions, although not shown.

ＬＶＤＳドライバ６は、信号生成部５から出力される符号特定用信号Ｓｆを入力すると共にＬＶＤＳ（以下、説明のため、ＬＶＤＳ信号Ｖｆともいう）に変換して出力コネクタ７に出力する。出力コネクタ７には外部のＬＶＤＳ対応機器が接続可能なため、ＬＶＤＳドライバ６から出力されたＬＶＤＳ信号Ｖｆは、この出力コネクタ７に接続されたＬＶＤＳ対応機器に出力される。 The LVDS driver 6 receives the code specifying signal Sf output from the signal generator 5 , converts it into LVDS (hereinafter also referred to as LVDS signal Vf for explanation), and outputs it to the output connector 7 . Since an external LVDS compatible device can be connected to the output connector 7 , the LVDS signal Vf output from the LVDS driver 6 is output to the LVDS compatible device connected to the output connector 7 .

次に、信号生成装置１の使用例、およびその際の信号生成装置１の動作について、図面を参照して説明する。なお、図１，２に示すように、プローブＰＬａは第１インピーダンス素子２に接続され（つまり、電極部１１ａの電極２１はシールドケーブルＣＢａの芯線を介して第１インピーダンス素子２の一端に接続され、電極部１１ａのシールド２２はシールドケーブルＣＢａのシールドを介して信号生成装置１のグランドＧに接続され）、プローブＰＬｂは第２インピーダンス素子３に接続されている（つまり、電極部１１ｂの電極２１はシールドケーブルＣＢｂの芯線を介して第２インピーダンス素子３の一端に接続され、かつ電極部１１ｂのシールド２２はシールドケーブルＣＢｂのシールドを介して信号生成装置１のグランドＧに接続されている）ものとする。 Next, a usage example of the signal generation device 1 and an operation of the signal generation device 1 at that time will be described with reference to the drawings. 1 and 2, the probe PLa is connected to the first impedance element 2 (that is, the electrode 21 of the electrode portion 11a is connected to one end of the first impedance element 2 via the core wire of the shield cable CBa. , the shield 22 of the electrode portion 11a is connected to the ground G of the signal generator 1 via the shield of the shield cable CBa), and the probe PLb is connected to the second impedance element 3 (that is, the electrode 21 of the electrode portion 11b is connected to one end of the second impedance element 3 via the core wire of the shielded cable CBb, and the shield 22 of the electrode portion 11b is connected to the ground G of the signal generator 1 via the shield of the shielded cable CBb). and

まず、図２に示すように、自動車に敷設されているシリアルバスＳＢにおける被覆導線Ｌａ，Ｌｂの被覆部に電極２１が接触（当接）するように各プローブＰＬａ，ＰＬｂの電極部１１ａ，１１ｂを被覆導線Ｌａ，Ｌｂにそれぞれ装着すると共に、シリアルバスＳＢから読み取ったＣＡＮフレーム（符号Ｃｓの列）を示すＬＶＤＳ信号Ｖｆを出力すべきＬＶＤＳ対応機器を出力コネクタ７に接続する。 First, as shown in FIG. 2, the electrode portions 11a and 11b of the probes PLa and PLb are connected so that the electrodes 21 come into contact with the covered portions of the covered conductors La and Lb of the serial bus SB installed in the automobile. are attached to the coated conductors La and Lb, respectively, and an LVDS compatible device to output an LVDS signal Vf indicating the CAN frame (column of code Cs) read from the serial bus SB is connected to the output connector 7 .

この場合、本例の信号生成装置１では、被覆導線Ｌａ，Ｌｂ自体を加工する（絶縁被覆を剥がす）ことなく、電極部１１ａ，１１ｂを装着するだけでシリアルバスＳＢからロジック信号Ｓａを読み取ることができるため、シリアルバスＳＢにコネクタが配設されていない場合においても使用することができる。また、コネクタが配設されていたとしても、シリアルバスＳＢに対する接続場所（電極部１１ａ，１１ｂの装着場所）がコネクタの配設場所に限定されずに、被覆導線Ｌａ，Ｌｂの長手方向における任意の場所に接続する（電極部１１ａ，１１ｂを装着する）ことが可能となっている。 In this case, in the signal generating device 1 of this embodiment, the logic signal Sa can be read from the serial bus SB only by mounting the electrode portions 11a and 11b without processing the coated conductors La and Lb themselves (removing the insulating coating). Therefore, it can be used even when no connector is provided on the serial bus SB. Further, even if a connector is provided, the location of connection to the serial bus SB (where the electrode portions 11a and 11b are attached) is not limited to the location of the connector, and can be arbitrarily selected in the longitudinal direction of the coated conductors La and Lb. It is possible to connect (attach the electrode parts 11a and 11b) to the place of .

この状態において、自動車に搭載された図外のＣＡＮ通信対応機器（制御情報を示すＣＡＮフレームを出力するコントローラや、任意の計測結果を示すＣＡＮフレームを出力する検出器等）からシリアルバスＳＢにロジック信号Ｓａが出力されたときに、信号生成装置１では、被覆導線Ｌａに装着された電極部１１ａとシールドケーブルＣＢａを介して接続された第１インピーダンス素子２には、被覆導線Ｌａに伝送されている電圧信号Ｖａの電圧Ｖａに応じて電圧が変化する第１電圧信号Ｖｃ１が発生し、また被覆導線Ｌｂに装着された電極部１１ｂとシールドケーブルＣＢｂを介して接続された第２インピーダンス素子３には、被覆導線Ｌｂに伝送されている電圧信号Ｖｂの電圧Ｖｂに応じて電圧が変化する第２電圧信号Ｖｃ２が発生する。 In this state, the CAN communication compatible device (not shown) installed in the car (such as a controller that outputs a CAN frame indicating control information, a detector that outputs a CAN frame indicating arbitrary measurement results, etc.) sends a logic signal to the serial bus SB. When the signal Sa is output, in the signal generator 1, the signal is transmitted to the covered conductor La to the first impedance element 2 connected to the electrode portion 11a attached to the covered conductor La through the shield cable CBa. A first voltage signal Vc1 whose voltage changes according to the voltage Va of the voltage signal Va applied is generated, and the second impedance element 3 connected to the electrode portion 11b attached to the coated conductor Lb and the shielded cable CBb is connected to generates a second voltage signal Vc2 whose voltage changes according to the voltage Vb of the voltage signal Vb transmitted to the covered conductor Lb.

信号生成装置１では、差動増幅部４が、この第１電圧信号Ｖｃ１およびこの第２電圧信号Ｖｃ２を入力すると共に、これらの電圧信号Ｖｃ１，Ｖｃ２の差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化するシングルエンド信号Ｖｄを出力する。この場合、差動増幅部４では、波形整形回路４２が図５に示す回路構成のときには、図６に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「０」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄ（つまり、低電位期間の信号の電圧（信号のボトム電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。また、波形整形回路４２が図７に示す回路構成のときには、図８に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「１」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「０」の期間には信号の電圧が低電位になるシングルエンド信号Ｖｄ（つまり、高電位期間の信号の電圧（信号のトップ電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。 In the signal generator 1, the differential amplifier 4 receives the first voltage signal Vc1 and the second voltage signal Vc2, and converts the differential voltage (Vc1-Vc2) between the voltage signals Vc1 and Vc2 into a voltage. outputs a single-ended signal Vd in which Vd changes. In this case, in the differential amplifier section 4, when the waveform shaping circuit 42 has the circuit configuration shown in FIG. 5, as shown in FIG. During the period of , the signal voltage becomes low potential (target constant voltage Vtg), and during the period when this sign Cs is "1", the signal voltage becomes high potential single-ended signal Vd (that is, the signal in the low potential period (bottom voltage of the signal) is waveform-shaped to be defined by the target constant voltage Vtg). When the waveform shaping circuit 42 has the circuit configuration shown in FIG. 7, as shown in FIG. 8, the voltage of the signal is increased during the period when the code Cs constituting the CAN frame transmitted to the serial bus SB is "1". The single-ended signal Vd becomes a high potential (target constant voltage Vtg), and the signal voltage becomes a low potential during the period when this sign Cs is "0" (that is, the signal voltage during the high potential period (signal top voltage) is waveform-shaped so as to be defined by the target constant voltage Vtg).

また、信号生成装置１では、波形整形回路４２が図５に示す回路構成のときには、この波形整形回路４２の回路構成に対応して図５に示す回路に構成された信号生成部５が、図６に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において「高電位期間」となり、この符号Ｃｓが「０」の期間において「低電位期間」となる符号特定用信号Ｓｆを生成して出力する。また、波形整形回路４２が図７に示す回路構成のときには、この波形整形回路４２の回路構成に対応して図７に示す回路に構成された信号生成部５が、図８に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「１」の期間において「高電位期間」となり、この符号Ｃｓが「０」の期間において「低電位期間」となる符号特定用信号Ｓｆを生成して出力する。 Further, in the signal generator 1, when the waveform shaping circuit 42 has the circuit configuration shown in FIG. 6, the period during which the code Cs constituting the CAN frame transmitted via the serial bus SB is "1" is the "high potential period", and the period during which the code Cs is "0" is the "low potential period". ” is generated and output. Further, when the waveform shaping circuit 42 has the circuit configuration shown in FIG. 7, the signal generator 5 configured in the circuit shown in FIG. Code specification for specifying a "high potential period" when the code Cs constituting the CAN frame transmitted via the serial bus SB is "1" and a "low potential period" when the code Cs is "0" A signal Sf is generated and output.

また、ＬＶＤＳドライバ６は、信号生成部５から出力される符号特定用信号Ｓｆを入力すると共にＬＶＤＳ信号Ｖｆに変換して、出力コネクタ７に接続されたＬＶＤＳ対応機器に出力する。これにより、このＬＶＤＳ対応機器では、このＬＶＤＳ信号Ｖｆに基づき、ＬＶＤＳ信号Ｖｆで示されるＣＡＮフレームＣｓ（シリアルバスＳＢを介して伝送されるＣＡＮフレーム）についての各種の処理（記憶処理や表示処理など）が実行される。 Also, the LVDS driver 6 receives the code specifying signal Sf output from the signal generator 5, converts it into an LVDS signal Vf, and outputs it to the LVDS compatible device connected to the output connector 7. FIG. As a result, the LVDS-compatible device performs various processes (storage processing, display processing, etc.) on the CAN frame Cs (CAN frame transmitted via the serial bus SB) indicated by the LVDS signal Vf, based on the LVDS signal Vf. ) is executed.

このように、この信号生成装置１では、一対のプローブＰＬａ，ＰＬｂを介して接続された一対の被覆導線Ｌａ，Ｌｂ（シリアルバスＳＢ）を介して伝送されるロジック信号Ｓａに対応する符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成（検出）すると共に、ＬＶＤＳ信号Ｖｆに変換して外部に出力する。つまり、この信号生成装置１では、ＣＡＮ通信用の一対の被覆導線Ｌａ，Ｌｂを介して伝送されているＣＡＮフレーム（符号の列）を特定可能な符号特定用信号Ｓｆを生成すると共にＬＶＤＳ信号Ｖｆで出力する。したがって、この信号生成装置１によれば、既に多く存在しているＬＶＤＳ対応機器（収集装置など）を使用してＣＡＮフレームについての各種の処理を実行することができるため、極めて有用で便利となる。 Thus, in this signal generation device 1, the code Cs corresponding to the logic signal Sa transmitted via a pair of covered conductors La and Lb (serial bus SB) connected via a pair of probes PLa and PLb is generated. It generates (detects) an identifiable code identification signal Sf, converts it into an LVDS signal Vf, and outputs it to the outside. That is, the signal generation device 1 generates a code identification signal Sf capable of identifying a CAN frame (code string) transmitted via a pair of covered conductors La and Lb for CAN communication, and generates an LVDS signal Vf. to output. Therefore, according to this signal generation device 1, it is possible to execute various kinds of processing on CAN frames using LVDS compatible devices (collection devices, etc.) that already exist in large numbers, which is extremely useful and convenient. .

また、この信号生成装置１では、第１ハイインピーダンス回路ＨＩＣ１を介して被覆導線Ｌａに接続されると共に、第２ハイインピーダンス回路ＨＩＣ２を介して被覆導線Ｌｂに接続される。したがって、この信号生成装置１によれば、被覆導線Ｌａ，Ｌｂに伝送されている電圧信号Ｖａ，Ｖｂに対して殆ど影響を与えることなく、電圧信号Ｖａ，Ｖｂを検出して符号特定用信号Ｓｆを生成し、ＬＶＤＳ信号Ｖｆを外部のＬＶＤＳ対応機器に出力することができる。 The signal generation device 1 is also connected to the covered conductor La through the first high impedance circuit HIC1 and connected to the covered conductor Lb through the second high impedance circuit HIC2. Therefore, according to the signal generation device 1, the voltage signals Va and Vb are detected and the code identification signal Sf is generated without substantially affecting the voltage signals Va and Vb transmitted to the covered conductors La and Lb. and output the LVDS signal Vf to an external LVDS compatible device.

また、この信号生成装置１では、第１電圧信号Ｖｃ１および第２電圧信号Ｖｃ２を入力すると共に差分電圧（Ｖｃ１－Ｖｃ２）に応じて電圧が変化する差分信号Ｖｄ０を出力する差動増幅回路４１、およびこの差分信号Ｖｄ０を、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）および低電位側電圧（低電圧期間ＴＬの電圧）のうちのいずれか一方がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する（つまり、差分信号Ｖｄ０に重畳している直流成分Ａ（低周波ノイズ）を除去して出力する）波形整形回路４２を備えて構成されている。 Further, in the signal generation device 1, a differential amplifier circuit 41 that inputs the first voltage signal Vc1 and the second voltage signal Vc2 and outputs a differential signal Vd0 whose voltage changes according to the differential voltage (Vc1-Vc2), and this differential signal Vd0 at a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0ac of the differential signal Vd0, and with its high potential side voltage (voltage during the high voltage period TH ) and low potential side One of the voltages (the voltage during the low voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output (that is, superimposed on the differential signal Vd0). It includes a waveform shaping circuit 42 that eliminates the DC component A (low-frequency noise) and outputs it.

したがって、この信号生成装置１によれば、波形整形回路４２の後段に配置される信号生成部５が、上記のターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを確実に二値化して（一定振幅の信号にして）符号特定用信号Ｓｆを生成することができる。 Therefore, according to the signal generation device 1, the signal generation section 5 arranged after the waveform shaping circuit 42 compares the above-mentioned target constant voltage Vtg with the threshold voltage Vth defined based on the reference voltage Vtg, thereby obtaining a single-ended voltage. The signal Vd can be reliably binarized (made into a signal of constant amplitude) to generate the code identification signal Sf.

なお、本例では、上記したように、波形整形回路４２の後段に信号生成部５を配置して、二値化された（一定振幅の信号に変換された）符号特定用信号Ｓｆを生成する構成を採用しているが、差分信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐがほぼ一定のときには、シングルエンド信号Ｖｄを二値化せずに、そのまま符号特定用信号Ｓｆとして出力する構成を採用することもできる。この構成の信号生成装置１によれば、信号生成部５を不要にできる分だけ、装置構成を簡略化することができる。 In this example, as described above, the signal generation unit 5 is arranged after the waveform shaping circuit 42 to generate the binarized (converted into a signal of constant amplitude) code identification signal Sf. However, when the peak-to-peak voltage Vp of the AC component Vd0ac of the differential signal Vd0 is substantially constant, the single-ended signal Vd is not binarized and is output as it is as the code specifying signal Sf. can also be adopted. According to the signal generator 1 having this configuration, the configuration of the device can be simplified by the amount that the signal generator 5 can be eliminated.

また、この信号生成装置１では、シリアルバスＳＢを構成する一対の信号線が被覆導線Ｌａ，Ｌｂで構成され、一対のプローブＰＬａ，ＰＬｂは、対応する被覆導線Ｌａ，Ｌｂにおける被覆部に接触させられて、被覆導線Ｌａ，Ｌｂと容量結合する電極２１をそれぞれ備えている。したがって、この信号生成装置１によれば、一対の被覆導線Ｌａ，Ｌｂにおける長手方向の任意の部位にプローブＰＬａ，ＰＬｂを接続する（つまり、被覆導線Ｌの任意の部位の被覆部に電極部１１ａ，１１ｂの各電極２１を接触させる）簡易な作業を行うことで、シリアルバスＳＢを介して伝送されているロジック信号Ｓａによって示されている符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成すると共に、ＬＶＤＳ信号Ｖｆに変換して外部に出力することができる。 In the signal generation device 1, the pair of signal lines forming the serial bus SB is composed of covered conductors La and Lb, and the pair of probes PLa and PLb are brought into contact with the covered portions of the corresponding covered conductors La and Lb. and electrodes 21 capacitively coupled with the coated conductors La and Lb. Therefore, according to the signal generation device 1, the probes PLa and PLb are connected to arbitrary portions in the longitudinal direction of the pair of coated conductors La and Lb (that is, the electrode portions 11a are connected to the coated portions of arbitrary portions of the coated conductors L). , 11b) to generate a code identification signal Sf capable of identifying the code Cs indicated by the logic signal Sa transmitted via the serial bus SB. At the same time, it can be converted into an LVDS signal Vf and output to the outside.

また、上記の信号生成装置１では、プローブＰＬａ，ＰＬｂを備える構成を採用しているが、プローブＰＬａ，ＰＬｂを別体とする構成を採用して、信号生成装置１を使用する際に、信号生成装置１にプローブＰＬａ，ＰＬｂを接続するようにしてもよい。 In addition, although the signal generation device 1 described above employs a configuration including the probes PLa and PLb, a configuration in which the probes PLa and PLb are separate is employed so that when the signal generation device 1 is used, the signal Probes PLa and PLb may be connected to generator 1 .

また、図５，７に示す上記の波形整形回路４２では、直列回路ＳＣのスイッチ４２ｆが正論理で動作するように構成されているが、この構成に限定されず、負論理（ローアクティブ）で動作する（つまり、制御パルス信号Ｖｃｔが低電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが高電位のときにオフ状態に移行するように動作する）構成であってもよい。この場合、制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成も図５，７の構成から変更する。以下では、図５，７に示す上記の波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について、図５の波形整形回路４２に対応する波形整形回路４２については図１０を参照して、また図７の波形整形回路４２に対応する波形整形回路４２については図１１を参照して、スイッチ制御回路ＳＷＣの構成を含めて説明する。 Further, in the waveform shaping circuit 42 shown in FIGS. 5 and 7, the switch 42f of the series circuit SC is configured to operate in positive logic, but is not limited to this configuration, and can operate in negative logic (low active). It may be configured to operate (that is, to operate so as to shift to the ON state when the control pulse signal Vct is at a low potential and to shift to the OFF state when the control pulse signal Vct is at a high potential). In this case, the configuration of the switch control circuit SWC that outputs the control pulse signal Vct is also changed from that shown in FIGS. 5 and 7, the configuration of the waveform shaping circuit 42 corresponding to the waveform shaping circuit 42 of FIG. will be described with reference to FIG. 10, and the waveform shaping circuit 42 corresponding to the waveform shaping circuit 42 of FIG. 7 will be described with reference to FIG. 11, including the configuration of the switch control circuit SWC.

まず、図１０を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図５に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図５に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。 First, referring to FIG. 10, the configuration of the waveform shaping circuit 42 having a switch 42f operating in negative logic will be described. The waveform shaping circuit 42 differs from the waveform shaping circuit 42 shown in FIG. 5 in that the switch 42f operates in negative logic. 5 is the same as the waveform shaping circuit 42 shown in FIG. Therefore, the switch control circuit SWC of the waveform shaping circuit 42 will be mainly described.

この波形整形回路４２のスイッチ制御回路ＳＷＣは、図５の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図６に示すように、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける低電位側電圧（低電圧期間ＴＬの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図１０の波形整形回路４２のスイッチ４２ｆは、図５の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図１０のスイッチ制御回路ＳＷＣからは、図５のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図８に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。 The switch control circuit SWC of this waveform shaping circuit 42 is similar to the switch control circuit SWC of the waveform shaping circuit 42 of FIG. 5, and as shown in FIG . By shifting to the ON state, the low potential side voltage (the voltage in the low voltage period TL ) in the single-ended signal Vd is specified (fixed) at the target constant voltage Vtg, and the switch 42f is set to the high voltage period TH in the AC component Vd0ac. to the OFF state. However, unlike the switch 42f of the waveform shaping circuit 42 of FIG. 5, the switch 42f of the waveform shaping circuit 42 of FIG. 10 operates in negative logic. Therefore, the switch control circuit SWC in FIG. 10 outputs a control pulse signal Vct having a polarity opposite to the polarity of the control pulse signal Vct output from the switch control circuit SWC in FIG. output with the same polarity as the control pulse signal Vct).

したがって、図１０の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図８に示す極性で制御パルス信号Ｖｃｔを出力する図７に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図１０のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇの非反転入力端子がコンデンサ４２ｃの他端部に接続され、反転入力端子に基準電圧Ｖｒ１が入力される構成となっている。ただし、図１０の波形整形回路４２では、基準電圧Ｖｒ１については図５の波形整形回路４２と同等にする必要があることから、図１０に示すように、基準電源４２ｈは、図５の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも高い電圧を基準電圧Ｖｒ１として出力する。 Therefore, the switch control circuit SWC in the waveform shaping circuit 42 of FIG. 10 has the same basic configuration as the switch control circuit SWC of the waveform shaping circuit 42 shown in FIG. 7 that outputs the control pulse signal Vct with the polarity shown in FIG. there is That is, in the switch control circuit SWC of FIG. 10, the non-inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 is input to the inverting input terminal. However, in the waveform shaping circuit 42 of FIG. 10, the reference voltage Vr1 must be the same as that of the waveform shaping circuit 42 of FIG. It has the same configuration as the circuit 42 and outputs a voltage higher than the target constant voltage Vtg as the reference voltage Vr1.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、高電位から低電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、低電位から高電位に移行する制御パルス信号Ｖｃｔ（図６に示す制御パルス信号Ｖｃｔとは逆極性の信号（低電圧期間ＴＬにおいて低電位となり、高電圧期間ＴＨにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図５に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図１０に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図５に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。 With this configuration, in the switch control circuit SWC that drives the negative logic switch 42f, the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) drops from the state exceeding the reference voltage Vr1 to the reference voltage Vr1. , the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises from below the reference voltage Vr1 to exceed the reference voltage Vr1. 6, the control pulse signal Vct (a signal having a polarity opposite to that of the control pulse signal Vct shown in FIG. 6) (low potential during the low voltage period TL , high potential during the high voltage period TH ). is generated and output to the negative logic switch 42f. As a result, the negative logic switch 42f shifts from the ON state to the OFF state and from the OFF state to the ON state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, as shown in FIG. 10, the waveform shaping circuit 42 provided with the negative logic switch 42f and the switch control circuit SWC configured for this switch 42f replaces the waveform shaping circuit 42 (positive logic switch) shown in FIG. 42f).

次に、図１１を参照しつつ、負論理で動作するスイッチ４２ｆを有する波形整形回路４２の構成について説明する。なお、この波形整形回路４２は、図７に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図７に示す波形整形回路４２と同一である。このため、この波形整形回路４２のスイッチ制御回路ＳＷＣについて主として説明する。 Next, referring to FIG. 11, the configuration of the waveform shaping circuit 42 having a switch 42f operating in negative logic will be described. The waveform shaping circuit 42 differs from the waveform shaping circuit 42 shown in FIG. 7 in that the switch 42f operates in negative logic. 7 is the same as the waveform shaping circuit 42 shown in FIG. Therefore, the switch control circuit SWC of the waveform shaping circuit 42 will be mainly described.

この波形整形回路４２のスイッチ制御回路ＳＷＣは、図７の波形整形回路４２のスイッチ制御回路ＳＷＣと同様にして、図８に示すように、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させることでシングルエンド信号Ｖｄにおける高電位側電圧（高電圧期間ＴＨの電圧）をターゲット定電圧Ｖｔｇに規定（固定）し、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるための制御パルス信号Ｖｃｔを出力する。ただし、図１１の波形整形回路４２のスイッチ４２ｆは、図７の波形整形回路４２のスイッチ４２ｆとは異なり、負論理で動作する。このため、図１１のスイッチ制御回路ＳＷＣからは、図７のスイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔの極性とは逆の極性の制御パルス信号Ｖｃｔを出力させる（つまり、図６に示す制御パルス信号Ｖｃｔと同じ極性で出力させる）必要がある。 The switch control circuit SWC of this waveform shaping circuit 42 is similar to the switch control circuit SWC of the waveform shaping circuit 42 of FIG. 7, and as shown in FIG . By shifting to the ON state, the high potential side voltage (the voltage in the high voltage period TH ) in the single-ended signal Vd is specified (fixed) at the target constant voltage Vtg, and the switch 42f is set to the low voltage period TL in the AC component Vd0ac. to the OFF state. However, unlike the switch 42f of the waveform shaping circuit 42 of FIG. 7, the switch 42f of the waveform shaping circuit 42 of FIG. 11 operates in negative logic. Therefore, the switch control circuit SWC in FIG. 11 outputs a control pulse signal Vct having a polarity opposite to the polarity of the control pulse signal Vct output from the switch control circuit SWC in FIG. output with the same polarity as the control pulse signal Vct).

したがって、図１１の波形整形回路４２におけるスイッチ制御回路ＳＷＣは、図６に示す極性で制御パルス信号Ｖｃｔを出力する図５に示す波形整形回路４２のスイッチ制御回路ＳＷＣと同等の基本構成を備えている。すなわち、図１１のスイッチ制御回路ＳＷＣでは、コンパレータ４２ｇの反転入力端子がコンデンサ４２ｃの他端部に接続され、非反転入力端子に基準電圧Ｖｒ１が入力される構成となっている。ただし、図１１の波形整形回路４２では、基準電圧Ｖｒ１については図７の波形整形回路４２と同等にする必要があることから、図１１に示すように、基準電源４２ｈは、図７の波形整形回路４２と同等に構成されて、ターゲット定電圧Ｖｔｇよりも低い電圧を基準電圧Ｖｒ１として出力する。 Therefore, the switch control circuit SWC in the waveform shaping circuit 42 of FIG. 11 has the same basic configuration as the switch control circuit SWC of the waveform shaping circuit 42 shown in FIG. 5 that outputs the control pulse signal Vct with the polarity shown in FIG. there is That is, in the switch control circuit SWC of FIG. 11, the inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 is input to the non-inverting input terminal. However, in the waveform shaping circuit 42 of FIG. 11, the reference voltage Vr1 must be the same as that of the waveform shaping circuit 42 of FIG. It has the same configuration as the circuit 42 and outputs a voltage lower than the target constant voltage Vtg as the reference voltage Vr1.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、低電位から高電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、高電位から低電位に移行する制御パルス信号Ｖｃｔ（図８に示す制御パルス信号Ｖｃｔとは逆極性の信号（高電圧期間ＴＨにおいて低電位となり、低電圧期間ＴＬにおいて高電位となる信号））を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図７に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、図１１に示すように負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路ＳＷＣを備えた波形整形回路４２は、図７に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。 With this configuration, in the switch control circuit SWC that drives the negative logic switch 42f, the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) drops from the state exceeding the reference voltage Vr1 to the reference voltage Vr1. , the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises from below the reference voltage Vr1 to exceed the reference voltage Vr1. 8, the control pulse signal Vct (signal opposite in polarity to the control pulse signal Vct shown in FIG. 8) that transitions from a high potential to a low potential (low potential during the high voltage period TH , and high potential during the low voltage period TL) . is generated and output to the negative logic switch 42f. As a result, the negative logic switch 42f transitions from the ON state to the OFF state and from the OFF state to the ON state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, as shown in FIG. 11, the waveform shaping circuit 42 having the switch 42f of negative logic and the switch control circuit SWC configured for this switch 42f replaces the waveform shaping circuit 42 (switch of positive logic) shown in FIG. 42f).

このように、図５，７に示す波形整形回路４２のスイッチ４２ｆを負論理で動作するスイッチに代える構成（図１０，１１に示す波形整形回路４２の構成）を採用することもできる。 In this manner, a configuration (configuration of the waveform shaping circuit 42 shown in FIGS. 10 and 11) in which the switch 42f of the waveform shaping circuit 42 shown in FIGS. 5 and 7 is replaced with a switch operating in negative logic can be employed.

また、上記の信号生成装置１では、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｓａのロジックパターン（つまり、電位差（Ｖａ－Ｖｂ）の大小のパターン）と反転する符号特定用信号Ｓｆを生成して出力する構成を採用したが、図示はしないが、信号生成装置１が、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｓａのロジックパターン（電位差（Ｖａ－Ｖｂ）の大小のパターン）と一致する符号特定用信号（上記した符号特定用信号Ｓｆと位相が反転した信号）を生成して出力する構成を採用することもできる。 Further, in the signal generation device 1 described above, the logic pattern of the logic signal Sa in which the arrangement pattern of the "high potential period" and the "low potential period" is transmitted via the serial bus SB (that is, the potential difference (Va-Vb) Although not shown in the figure, the signal generation device 1 generates and outputs a code specifying signal Sf that is inverted from the pattern of the magnitude of the pattern), but the signal generation device 1 has an arrangement pattern of "high potential period" and "low potential period". is transmitted via the serial bus SB, the logic pattern of the logic signal Sa transmitted via the serial bus SB. ) may be generated and output.

また、上記の各プローブＰＬａ，ＰＬｂは、被覆導線Ｌの絶縁被覆部に接触すると共に被覆導線Ｌの金属部（芯線）と容量結合する電極２１を有する構成であるが、この構成に限定されるものではない。例えば、図９に示すプローブＰＬａ，ＰＬｂのように、ボディ部２３、コンデンサ２４および接触子２５を備えた構成とすることもできる。この場合、ボディ部２３は、絶縁材料を用いて、手で把持し得る外径の筒状体（両端が閉塞された筒体）に形成されている。また、コンデンサ２４は、ボディ部２３の内部に形成された中空部に配置されている。この場合、コンデンサ２４の容量は、上記した結合容量と同等の容量値（数ｐＦ程度）に規定されている。また、接触子２５は、導電性材料（金属材料）を用いて、先端部が鋭利な柱状体に形成されている。また、接触子２５は、先端部がボディ部２３の一方の端部における端面から突出した状態で、基端部がボディ部２３の一方の端部側に埋設されることで、ボディ部２３の一方の端部に固定されている。また、ボディ部２３の他方の端部における端面には、シールドケーブルＣＢａ（ＣＢｂ）の端部が内部に挿入された状態で固定されている。また、ボディ部２３の内部において、コンデンサ２４の一対の端子のうちの一方の端子が接触子２５の基端部に接続され、コンデンサ２４の他方の端子がシールドケーブルＣＢａ（ＣＢｂ）の芯線ＣＷ１に接続されている。 Further, each of the probes PLa and PLb described above has an electrode 21 that is in contact with the insulating coating portion of the coated conductor L and capacitively coupled with the metal portion (core wire) of the coated conductor L, but is limited to this configuration. not a thing For example, the probes PLa and PLb shown in FIG. In this case, the body portion 23 is made of an insulating material and formed into a tubular body (a tubular body with both ends closed) having an outer diameter that can be held by hand. Also, the capacitor 24 is arranged in a hollow portion formed inside the body portion 23 . In this case, the capacitance of the capacitor 24 is set to a capacitance value (about several pF) equivalent to the coupling capacitance described above. The contactor 25 is made of a conductive material (metallic material) and formed into a columnar body with a sharp tip. In addition, the contactor 25 is embedded in one end of the body portion 23 with its base end protruding from the end surface of one end of the body portion 23 . Fixed at one end. In addition, the end of the shielded cable CBa (CBb) is inserted and fixed to the end surface of the other end of the body portion 23 . Further, inside the body portion 23, one terminal of the pair of terminals of the capacitor 24 is connected to the base end portion of the contactor 25, and the other terminal of the capacitor 24 is connected to the core wire CW1 of the shield cable CBa (CBb). It is connected.

この構成のプローブＰＬａ，ＰＬｂは、その接触子２５の先端部を、対応する被覆導線Ｌａ，Ｌｂの絶縁被覆部ＣＶから露出する金属部（芯線）ＣＷ２に金属接触させて使用される。この構成のプローブＰＬａ，ＰＬｂにおいても、接触子２５とシールドケーブルＣＢａ（ＣＢｂ）の芯線ＣＷ１との間に、電圧信号Ｖａ（Ｖｂ）の周波数域において数十ｋΩ以上のハイインピーダンスとなる小容量のコンデンサ２４が介在することから、プローブＰＬは被覆導線Ｌにハイインピーダンス状態で接続される。したがって、このプローブＰＬａおよび第１インピーダンス素子２は、全体として上記の第１ハイインピーダンス回路ＨＩＣ１を構成し、このプローブＰＬｂおよび第２インピーダンス素子３は、全体として上記の第２ハイインピーダンス回路ＨＩＣ２を構成することから、この構成のプローブＰＬａ，ＰＬｂを使用する場合においても、信号生成装置１は、被覆導線Ｌａ，Ｌｂに伝送されている電圧信号Ｖａ，Ｖｂに対して殆ど影響を与えることなく、電圧信号Ｖａ，Ｖｂを検出することが可能となっている。 The probes PLa and PLb of this configuration are used by bringing the tips of the contactors 25 into metal contact with the metal portions (core wires) CW2 exposed from the insulating coating portions CV of the corresponding coated conductors La and Lb. In the probes PLa and PLb of this configuration as well, a small-capacitance capacitor having a high impedance of several tens of kΩ or more in the frequency range of the voltage signal Va (Vb) is placed between the contactor 25 and the core wire CW1 of the shielded cable CBa (CBb). Since the capacitor 24 is interposed, the probe PL is connected to the coated conductor L in a high impedance state. Therefore, the probe PLa and the first impedance element 2 as a whole form the first high impedance circuit HIC1, and the probe PLb and the second impedance element 3 as a whole form the second high impedance circuit HIC2. Therefore, even when the probes PLa and PLb of this configuration are used, the signal generation device 1 can generate the voltage without affecting the voltage signals Va and Vb transmitted to the coated conductors La and Lb. Signals Va and Vb can be detected.

また、この構成のプローブＰＬａ，ＰＬｂでは、内蔵されたコンデンサ２４が、被覆導線Ｌａ，Ｌｂと信号生成装置１側の電子回路とを直流的に絶縁するガルバニック絶縁回路として機能して、被覆導線Ｌａ，Ｌｂに重畳する虞のある直流電圧の信号生成装置１への印加を回避して、安全性を高めることが可能となっている。 In addition, in the probes PLa and PLb of this configuration, the built-in capacitor 24 functions as a galvanic isolation circuit that galvanically insulates the coated conductors La and Lb from the electronic circuit on the signal generation device 1 side. , Lb, which is likely to be superimposed on the signal generation device 1, is avoided, thereby improving the safety.

また、上記した各波形整形回路４２は、直列接続された第４インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣを備えて、シングルエンド信号Ｖｄの高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方の電圧をターゲット定電圧Ｖｔｇに規定（固定）する際に、直列回路ＳＣ（つまり、第４インピーダンス素子４２ｅ（十分に低い抵抗値の抵抗））を介してターゲット定電圧Ｖｔｇを、シングルエンド信号Ｖｄが出力される出力部４２ｂに、低インピーダンスで供給（印加）するように構成されているが、この構成に限定されるものではない。 Further, each waveform shaping circuit 42 described above includes a series circuit SC composed of a fourth impedance element 42e and a switch 42f connected in series. and the low potential side voltage (voltage during the low voltage period) is defined (fixed) at the target constant voltage Vtg, the series circuit SC (that is, the fourth impedance element 42e (sufficiently low resistance The target constant voltage Vtg is supplied (applied) at low impedance to the output section 42b from which the single-ended signal Vd is output via a resistor)), but the configuration is limited to this. isn't it.

例えば、図５，７に示す各波形整形回路４２を例に挙げて説明すると、対応する図１２，１３の波形整形回路４２のように、第４インピーダンス素子４２ｅを削除して（短絡して）、ターゲット定電圧Ｖｔｇをオン状態のスイッチ４２ｆだけを介して直接供給し得る構成（一層低インピーダンスな状態で供給し得る構成）を採用することもできる。なお、この構成では、図１２，１３に示すように、コンデンサ４２ｃの他端部と出力部４２ｂとの間に第５インピーダンス素子４２ｒを配設する構成を採用するものとする。 For example, taking each waveform shaping circuit 42 shown in FIGS. 5 and 7 as an example, as in the corresponding waveform shaping circuit 42 of FIGS. , the target constant voltage Vtg can be directly supplied only through the on-state switch 42f (a configuration capable of supplying in a state of even lower impedance). In this configuration, as shown in FIGS. 12 and 13, a configuration is adopted in which a fifth impedance element 42r is arranged between the other end of the capacitor 42c and the output section 42b.

まず、図１２の波形整形回路４２の具体的な構成について、基本構成が関連する図５の波形整形回路４２と比較しつつ説明する。なお、図５の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図１２の波形整形回路４２では、図５に示す波形整形回路４２の第４インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図１２の波形整形回路４２では、新たな第５インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。 First, the specific configuration of the waveform shaping circuit 42 of FIG. 12 will be described in comparison with the waveform shaping circuit 42 of FIG. 5, which is related to the basic configuration. The same reference numerals are assigned to the same configurations as those of the waveform shaping circuit 42 of FIG. 5, and overlapping descriptions are omitted. In the waveform shaping circuit 42 of FIG. 12, the fourth impedance element 42e of the waveform shaping circuit 42 shown in FIG. 5 is removed (short-circuited). That is, only the switch 42f is arranged between the potential of the target constant voltage Vtg and the output section 42b. Further, in the waveform shaping circuit 42 of FIG. 12, one end of a new fifth impedance element 42r is connected to the other end of the capacitor 42c (the end to which the inverting input terminal of the comparator 42g is connected), The other end of the capacitor 42c is connected to the output section 42b, so that the capacitor 42c is arranged between the other end of the capacitor 42c and the output section 42b.

この構成により、図１２の波形整形回路４２では、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第４インピーダンス素子４２ｅを介して印加する図５の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図１２の波形整形回路４２は、図５の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち下がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、後段に配置された信号生成部５において、ターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを一層確実に、かつより正確なパルス幅で二値化して符号特定用信号Ｓｆを生成することができる。 With this configuration, in the waveform shaping circuit 42 of FIG. 12, the target is set at an extremely low impedance (lower impedance than the configuration of FIG. 5 in which the impedance is applied via the fourth impedance element 42e) via the on-state switch 42f. It is possible to apply the voltage Vtg to the output section 42b. 12 functions in the same manner as the waveform shaping circuit 42 in FIG. 5 to generate and output the single-ended signal Vd from the differential signal Vd0, and the single-ended signal Vd falls further. It can be made steeper (the time required for transition to the target constant voltage Vtg can be shortened). In addition, by comparing the target constant voltage Vtg with the threshold voltage Vth defined with reference to the target constant voltage Vtg in the signal generation unit 5 arranged in the subsequent stage, the single-ended signal Vd can be generated more reliably and with a more accurate pulse width. can be binarized to generate the code specifying signal Sf.

次いで、図１３の波形整形回路４２の具体的な構成について、基本構成が関連する図７の波形整形回路４２と比較しつつ説明する。なお、図７の波形整形回路４２の構成と同一の構成については同一の符号を付して重複する説明を省略する。図１３の波形整形回路４２でも、図７に示す波形整形回路４２の第４インピーダンス素子４２ｅが削除されている（短絡されている）。つまり、ターゲット定電圧Ｖｔｇの電位と出力部４２ｂとの間に、スイッチ４２ｆだけが配置されている。また、図１３の波形整形回路４２では、新たな第５インピーダンス素子４２ｒが、一端部がコンデンサ４２ｃの他端部（コンパレータ４２ｇの非反転入力端子が接続されている端部）に接続されると共に、他端部が出力部４２ｂに接続されることで、コンデンサ４２ｃの他端部と出力部４２ｂとの間に配設されている。 Next, the specific configuration of the waveform shaping circuit 42 of FIG. 13 will be described while comparing it with the waveform shaping circuit 42 of FIG. 7, which is related to the basic configuration. The same reference numerals are assigned to the same configurations as those of the waveform shaping circuit 42 of FIG. 7, and overlapping descriptions are omitted. In the waveform shaping circuit 42 of FIG. 13 as well, the fourth impedance element 42e of the waveform shaping circuit 42 shown in FIG. 7 is deleted (short-circuited). That is, only the switch 42f is arranged between the potential of the target constant voltage Vtg and the output section 42b. In addition, in the waveform shaping circuit 42 of FIG. 13, a new fifth impedance element 42r has one end connected to the other end of the capacitor 42c (the end to which the non-inverting input terminal of the comparator 42g is connected). , the other end of which is connected to the output portion 42b, so that the capacitor 42c is arranged between the other end of the capacitor 42c and the output portion 42b.

この構成により、図１３の波形整形回路４２でも、オン状態のスイッチ４２ｆを介して極めて低インピーダンス（第４インピーダンス素子４２ｅを介して印加する図７の構成と比較して一層低インピーダンス）でターゲット定電圧Ｖｔｇを出力部４２ｂに印加することが可能となっている。これにより、図１３の波形整形回路４２は、図７の波形整形回路４２と同等に機能して差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力すると共に、シングルエンド信号Ｖｄの立ち上がりをより急峻にすること（ターゲット定電圧Ｖｔｇへの移行に要する時間をより短くすること）ができる。また、これにより、図１３の波形整形回路４２と同様にして、後段に配置された信号生成部５において、より正確なパルス幅で二値化された符号特定用信号Ｓｆを生成させることができる。 With this configuration, even in the waveform shaping circuit 42 of FIG. 13, the target is set at an extremely low impedance (lower impedance than the configuration of FIG. 7 in which the impedance is applied via the fourth impedance element 42e) via the on-state switch 42f. It is possible to apply the voltage Vtg to the output section 42b. As a result, the waveform shaping circuit 42 of FIG. 13 functions in the same manner as the waveform shaping circuit 42 of FIG. (shorter time required for transition to target constant voltage Vtg). 13, the signal generation unit 5 arranged in the subsequent stage can generate the code identification signal Sf binarized with a more accurate pulse width. .

また、上記のように、互いに別体に構成されたプローブＰＬａ，ＰＬｂを備えた信号生成装置１では、各電極部１１ａ，１１ｂが一体的に形成されている構成のプローブを備えた構成とは異なり、図１４に示すように、別体に構成されたプローブＰＬａ，ＰＬｂのそれぞれの自由端側に配設されることで互いに別体に形成された電極部１１ａ，１１ｂをシリアルバスＳＢにおける長手方向（長さ方向）Ｗに沿って離間する任意の２つの位置（同図に示すように、電極部１１ａは、一般的に互いにツイストされている（撚り合わされている）被覆導線Ｌａ，Ｌｂのうちの被覆導線Ｌａの第１の位置Ｐ１に、電極部１１ｂはシリアルバスＳＢを構成する被覆導線Ｌｂの第２の位置Ｐ２）に装着して使用することができる。このため、図示はしないが、各電極部１１ａ，１１ｂが一体的に形成されていて、シリアルバスＳＢにおける長手方向Ｗに沿った同じ位置に取り付ける構成（ツイストされている被覆導線Ｌａ，Ｌｂをこの位置において解いて、電極部１１ａ，１１ｂを取付可能な距離だけ離す作業と、電極部１１ａ，１１ｂをこの位置における対応する被覆導線Ｌａ，Ｌｂに同時に取り付ける作業とを行う必要がある構成）のプローブを備えた構成とは異なり、各電極部１１ａ，１１ｂを、それぞれが取り付け易い各位置Ｐ１，Ｐ２においてツイストされている被覆導線Ｌａ，Ｌｂを解いて取り付けることができる。また、各電極部１１ａ，１１ｂをシリアルバスＳＢにおける長手方向Ｗに沿った別の位置Ｐ１，Ｐ２に取り付ける構成のため、ツイストされている被覆導線Ｌａ，Ｌｂを各位置Ｐ１，Ｐ２において解く量を少なくすることができる。したがって、信号生成装置１によれば、各電極部１１ａ，１１ｂのシリアルバスＳＢへの装着を確実に行えると共に、装着に要する時間の短縮も図ること（装着性を高めること）ができる。 Further, as described above, in the signal generation device 1 including the probes PLa and PLb configured separately from each other, the configuration including the probe having the configuration in which the electrode portions 11a and 11b are integrally formed is different. In contrast, as shown in FIG. 14, the separately formed electrode portions 11a and 11b are arranged on the free end sides of the separately configured probes PLa and PLb so that the electrodes 11a and 11b are arranged along the longitudinal direction of the serial bus SB. Any two positions separated along the direction (longitudinal direction) W (as shown in the figure, the electrode part 11a is generally positioned between the covered conductors La and Lb that are twisted (stranded) to each other. The electrode portion 11b can be attached to the first position P1 of the covered conductor La and the second position P2 of the covered conductor Lb forming the serial bus SB. For this reason, although not shown, the electrode portions 11a and 11b are integrally formed and attached at the same position along the longitudinal direction W of the serial bus SB (twisted covered conductors La and Lb are attached to this structure). A configuration that requires the work of separating the electrode parts 11a and 11b by a distance that allows them to be attached, and the work of simultaneously attaching the electrode parts 11a and 11b to the corresponding coated conductors La and Lb at this position. , the electrode portions 11a and 11b can be attached by untwisting the twisted covered conductors La and Lb at the respective positions P1 and P2 where they are easy to attach. In addition, since the electrode portions 11a and 11b are attached to different positions P1 and P2 along the longitudinal direction W of the serial bus SB, the amount of untwisting the twisted covered conductors La and Lb at each position P1 and P2 is can be reduced. Therefore, according to the signal generation device 1, it is possible to reliably attach the electrode portions 11a and 11b to the serial bus SB, and to shorten the time required for attachment (enhance the attachability).

また、各プローブＰＬａ，ＰＬｂを共通の１つのコネクタを介して信号生成装置１に接続するようにし、かつ各プローブＰＬａ，ＰＬｂにおける各基端部側の部位（例えば図１４に示す部位Ｘ）を、電極部１１ａ，１１ｂ側の部位をある程度露出させた状態のままで熱収縮チューブなどで一本化する（まとめる）ようにしてもよい。また、図１４の信号生成装置１では、各プローブＰＬａ，ＰＬｂの基端部側をそれぞれ信号生成装置１に接続する構成を採用しているが、この構成に限定されるものではない。 Further, the probes PLa and PLb are connected to the signal generation device 1 via a common connector, and the base end side portions of the probes PLa and PLb (for example, the portion X shown in FIG. 14) are Alternatively, the electrodes 11a and 11b may be integrated (combined) with a heat-shrinkable tube or the like while the portions on the side of the electrode portions 11a and 11b are exposed to some extent. In addition, although the signal generation device 1 of FIG. 14 employs a configuration in which the base ends of the probes PLa and PLb are connected to the signal generation device 1, the configuration is not limited to this.

例えば、図１５に示す信号生成装置１のように、２芯シールドケーブルＣＢｃを介して信号生成装置１に接続された接続ボックスなどの接続部５１に、各プローブＰＬａ，ＰＬｂの基端部側をそれぞれ接続する構成を採用することもできる。この構成では、２芯シールドケーブルＣＢｃは、基端部側が不図示のコネクタを介して信号生成装置１に接続されると共に、２つの芯線がこのコネクタを介して信号生成装置１内の各インピーダンス素子２，３に接続されると共に、不図示のシールドが信号生成装置１内のグランドＧに接続されている。また、接続部５１は、２芯シールドケーブルＣＢｃの自由端側に接続されている。この場合、接続部５１内には、２芯シールドケーブルＣＢｃに含まれてインピーダンス素子２に接続される一方の芯線を、対応するプローブＰＬａを構成するシールドケーブルＣＢａの芯線に接続し、２芯シールドケーブルＣＢｃに含まれてインピーダンス素子３に接続される他方の芯線を、対応するプローブＰＬｂを構成するシールドケーブルＣＢｂの芯線に接続し、かつ２芯シールドケーブルＣＢｃのシールドを、各プローブＰＬａ，ＰＬｂを構成する各シールドケーブルＣＢａ，ＣＢｂのシールドに接続する不図示の接続回路が内蔵されている。 For example, as in the signal generation device 1 shown in FIG. 15, the base ends of the probes PLa and PLb are connected to a connection portion 51 such as a connection box connected to the signal generation device 1 via a two-core shielded cable CBc. A configuration in which they are connected to each other can also be adopted. In this configuration, the two-core shielded cable CBc is connected to the signal generation device 1 via a connector (not shown) at its base end side, and the two core wires are connected to each impedance element in the signal generation device 1 via this connector. 2 and 3 and a shield (not shown) is connected to the ground G in the signal generator 1 . Also, the connecting portion 51 is connected to the free end side of the two-core shielded cable CBc. In this case, in the connecting portion 51, one core wire included in the two-core shielded cable CBc and connected to the impedance element 2 is connected to the core wire of the shielded cable CBa constituting the corresponding probe PLa, and the two-core shielded The other core wire included in the cable CBc and connected to the impedance element 3 is connected to the core wire of the shielded cable CBb constituting the corresponding probe PLb, and the shield of the two-core shielded cable CBc is connected to each of the probes PLa and PLb. A connection circuit (not shown) for connecting to the shields of the constituent shielded cables CBa and CBb is incorporated.

この図１５に示す信号生成装置１においても、別体に形成された一対のプローブＰＬａ，ＰＬｂの自由端側に各電極部１１ａ，１１ｂが配置されている構成のため、上記した図１４に示す信号生成装置１と同等の効果を奏することができる。 In the signal generation device 1 shown in FIG. 15 as well, the electrodes 11a and 11b are arranged on the free end sides of the pair of separately formed probes PLa and PLb. An effect equivalent to that of the signal generation device 1 can be obtained.

また、上記の信号生成装置１では、被覆導線Ｌａ，Ｌｂの金属部（芯線）と容量結合する電極部１１ａ，１１ｂが自由端部側に配設されたプローブＰＬａ，ＰＬｂを介して被覆導線Ｌａ，Ｌｂに接続されると共に、被覆導線Ｌａ，Ｌｂに伝送されている電圧信号Ｖａ，Ｖｂの電圧Ｖａ，Ｖｂに応じて電圧が変化する各電圧信号Ｖｃ１，Ｖｃ２を生成し、この電圧信号Ｖｃ１，Ｖｃ２に基づいて、電圧信号Ｖａ，Ｖｂに対応する符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成する構成（すなわち、電圧検出プローブとして機能する上記のプローブＰＬａ，ＰＬｂを使用する構成）を採用しているが、この構成に限定されるものではない。 In the above-described signal generation device 1, the electrode portions 11a and 11b capacitively coupled with the metal portions (core wires) of the coated conductive wires La and Lb are arranged on the free end sides of the probes PLa and PLb. , Lb, and the voltage signals Vc1, Vc2 that change in accordance with the voltages Va, Vb of the voltage signals Va, Vb transmitted to the coated conductors La, Lb are generated. Adopting a configuration for generating a code specifying signal Sf capable of specifying the code Cs corresponding to the voltage signals Va and Vb based on Vc2 (that is, a configuration using the probes PLa and PLb functioning as voltage detection probes). However, it is not limited to this configuration.

例えば、プローブＰＬａ，ＰＬｂに代えて、図１６に示すように、一対の電流検出プローブＰＬｃ，ＰＬｄ（被覆導線Ｌａ，Ｌｂを切断することなく、被覆導線Ｌａ，Ｌｂに装着し得るクランプ式の電流検出プローブが好ましい）を信号生成装置１に接続して、符号特定用信号Ｓｆを生成する構成を採用することもできる。公知となっている様々な電流検出プローブをこの電流検出プローブＰＬｃ，ＰＬｄとして使用することができるが、以下では、一例として、本願出願人が既に提案している特開２００６－３４３１０９号公報に開示されている電流検出プローブを使用する例を挙げて説明する。 For example, instead of the probes PLa and PLb, as shown in FIG. 16, a pair of current detection probes PLc and PLd (clamp-type current detection probes that can be attached to the covered conductors La and Lb without cutting the covered conductors La and Lb) can be used. A detection probe is preferable) is connected to the signal generation device 1 to generate the code identification signal Sf. Various publicly known current detection probes can be used as the current detection probes PLc and PLd. Below, as an example, disclosed in Japanese Patent Application Laid-Open No. 2006-343109 already proposed by the applicant of the present application. An example of using a current detection probe that has been developed will be described.

この電流検出プローブＰＬｃ，ＰＬｄは、図１６に示すように、略円形に形成されると共に先端が開閉自在に構成されたクランプ部６１と、クランプ部６１の内部に配設されて鉄心などの磁気コアに巻線を巻き付けたコイルで構成された電流センサ（図示せず）とを備えて、同一に構成されている。この電流センサは、各クランプ部６１で対応する被覆導線（電流検出プローブＰＬｃでは被覆導線Ｌａ、電流検出プローブＰＬｄでは被覆導線Ｌｂ）を挟み込んだ状態（クランプした状態）において、対応する被覆導線を流れている電流（被覆導線Ｌａを流れている電流Ｉａと、被覆導線Ｌｂを流れている電流Ｉｂ）を検出してその電流値に振幅が比例する電流対応信号Ｖｉ（電流Ｉａについての電流対応信号Ｖｉａと、電流Ｉｂについての電流対応信号Ｖｉｂ）を検出信号として信号生成装置１に出力する。なお、この電流検出プローブＰＬｃ，ＰＬｄは、上記した構成により、ＡＣ電流検出プローブ（交流電流検出プローブ）として構成されているが、電流検出プローブＰＬｃ，ＰＬｄとして交流電流だけでなく直流電流についても測定し得るＤＣ電流検出プローブ（直流電流検出プローブ）を採用してもよいのは勿論である。 As shown in FIG. 16, the current detection probes PLc and PLd are composed of a clamp portion 61 which is formed in a substantially circular shape and whose tip can be freely opened and closed, and a magnetic field such as an iron core disposed inside the clamp portion 61. It has the same configuration with a current sensor (not shown) consisting of a coil with windings wound around a core. This current sensor clamps the corresponding covered conductor (covered conductor La in the current detection probe PLc, covered conductor Lb in the current detection probe PLd) with each clamp section 61 (clamped state). current (current Ia flowing through covered conductor La and current Ib flowing through covered conductor Lb) is detected, and a current corresponding signal Vi whose amplitude is proportional to the current value (current corresponding signal Via for current Ia) is detected. , the current corresponding signal Vib) for the current Ib is output to the signal generator 1 as a detection signal. The current detection probes PLc and PLd are configured as AC current detection probes (alternating current detection probes) with the above configuration, but the current detection probes PLc and PLd measure not only alternating current but also direct current. It goes without saying that a DC current detection probe (direct current detection probe) that can be used may be employed.

被覆導線Ｌａを流れている電流Ｉａは、被覆導線Ｌａに伝送される電圧信号Ｖａの電圧Ｖａに応じてその電流値が変化することから、電流対応信号Ｖｉａは電圧信号Ｖａの電圧Ｖａに応じてその電圧値が変化する。また、被覆導線Ｌｂを流れている電流Ｉｂは、被覆導線Ｌｂに伝送される電圧信号Ｖｂの電圧Ｖｂに応じてその電流値が変化することから、電流対応信号Ｖｉｂは電圧信号Ｖｂの電圧Ｖｂに応じてその電圧値が変化する。したがって、信号生成装置１では、電流検出プローブＰＬｃ，ＰＬｄが接続されている構成においても、プローブＰＬａ，ＰＬｂが接続されている上記の構成と同様にして、差動増幅回路４１（上記した種々の差動増幅回路４１のうちのいずれか１つ）が、電流対応信号Ｖｉａ，Ｖｉｂに基づき差分信号Ｖｄ０を生成して出力し、波形整形回路４２（上記した種々の波形整形回路４２のうちのいずれか１つ）がこの差分信号Ｖｄ０からシングルエンド信号Ｖｄを生成して出力し、信号生成部５（上記した種々の信号生成部５のうちの波形整形回路４２に対応する１つ）がこのシングルエンド信号Ｖｄを二値化して符号特定用信号Ｓｆを生成し、ＬＶＤＳドライバ６がこの符号特定用信号ＳｆをＬＶＤＳ信号Ｖｆに変換して、出力コネクタ７に接続されたＬＶＤＳ対応機器に出力することができる（図２参照）。 Since the current value of the current Ia flowing through the covered conductor La changes according to the voltage Va of the voltage signal Va transmitted to the covered conductor La, the current corresponding signal Via changes according to the voltage Va of the voltage signal Va. Its voltage value changes. In addition, since the current value of the current Ib flowing through the covered conductor Lb changes according to the voltage Vb of the voltage signal Vb transmitted to the covered conductor Lb, the current corresponding signal Vib changes to the voltage Vb of the voltage signal Vb. The voltage value changes accordingly. Therefore, in the signal generator 1, even in the configuration in which the current detection probes PLc and PLd are connected, the differential amplifier circuit 41 (the various Any one of the differential amplifier circuits 41) generates and outputs a differential signal Vd0 based on the current-corresponding signals Via and Vib, and a waveform shaping circuit 42 (any one of the various waveform shaping circuits 42 described above). or one) generates a single-ended signal Vd from this differential signal Vd0 and outputs it, and the signal generator 5 (one of the above-described various signal generators 5 corresponding to the waveform shaping circuit 42) generates this single A code specifying signal Sf is generated by binarizing the end signal Vd, and the LVDS driver 6 converts the code specifying signal Sf into an LVDS signal Vf and outputs the LVDS compatible device connected to the output connector 7. (See Figure 2).

したがって、図１６に示す構成の信号生成装置１によれば、一対の被覆導線Ｌａ，Ｌｂにおける長手方向Ｗの任意の部位に電流検出プローブＰＬｃ，ＰＬｄを装着する（この例では、クランプ部６１をクランプ）するという簡易な作業を行うことで、シリアルバスＳＢを介して伝送されているロジック信号Ｓａによって示されている符号Ｃｓを特定可能な符号特定用信号Ｓｆを生成し、かつＬＶＤＳ信号Ｖｆに変換して外部のＬＶＤＳ対応機器に出力することができる。また、対応する被覆導線Ｌａ，Ｌｂと磁気的に結合する電流検出プローブＰＬｃ，ＰＬｄもまた、上記したプローブＰＬａ，ＰＬｂと同様にして、対応する被覆導線Ｌａ，Ｌｂに対して、第１ハイインピーダンス回路ＨＩＣ１および第２ハイインピーダンス回路ＨＩＣ２を構成する。したがって、この電流検出プローブＰＬｃ，ＰＬｄを有する信号生成装置１においても、被覆導線Ｌａ，Ｌｂに伝送されている電圧信号Ｖａ，Ｖｂに対して殆ど影響を与えることなく、実質的に電圧信号Ｖａ，Ｖｂを検出して符号特定用信号Ｓｆを生成し、ＬＶＤＳ信号Ｖｆを外部のＬＶＤＳ対応機器に出力することができる。 Therefore, according to the signal generation device 1 having the configuration shown in FIG. 16, the current detection probes PLc and PLd are attached to arbitrary portions in the longitudinal direction W of the pair of coated conductors La and Lb (in this example, the clamp portion 61 is By performing a simple work of clamping, a code identification signal Sf capable of identifying the code Cs indicated by the logic signal Sa transmitted via the serial bus SB is generated, and the LVDS signal Vf It can be converted and output to an external LVDS compatible device. In addition, the current detection probes PLc and PLd magnetically coupled to the corresponding coated conductors La and Lb are also similar to the probes PLa and PLb described above, and the first high impedance A circuit HIC1 and a second high impedance circuit HIC2 are formed. Therefore, even in the signal generation device 1 having the current detection probes PLc and PLd, the voltage signals Va and Vb transmitted to the coated conductors La and Lb are substantially not affected, and the voltage signals Va and Vb are substantially generated. Vb can be detected to generate a code specifying signal Sf, and the LVDS signal Vf can be output to an external LVDS compatible device.

１ 信号生成装置
４１ 差動増幅回路
４２ 波形整形回路
ＨＩＣ１ 第１ハイインピーダンス回路
ＨＩＣ２ 第２ハイインピーダンス回路
Ｌａ，Ｌｂ 被覆導線
ＰＬａ，ＰＬｂ プローブ
Ｓａ ロジック信号
Ｓｆ 符号特定用信号
Ｖａ，Ｖｂ 電圧（被覆導線に伝送される電圧）
Ｖｃ１ 第１電圧信号
Ｖｃ２ 第２電圧信号
Ｖｄ シングルエンド信号
Ｖｄ０ 差分信号
Ｖｆ ＬＶＤＳ信号 1 Signal generator 41 Differential amplifier circuit 42 Waveform shaping circuit HIC1 First high impedance circuit HIC2 Second high impedance circuit La, Lb Coated conductor PLa, PLb Probe Sa Logic signal Sf Code identification signal Va, Vb Voltage (for coated conductor transmitted voltage)
Vc1 first voltage signal Vc2 second voltage signal Vd single-ended signal Vd0 differential signal Vf LVDS signal

Claims (6)

ＣＡＮ通信路を構成する一対の信号線に一対のプローブを介して接続されて、当該ＣＡＮ通信路を介して伝送される２線差動電圧方式のロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
前記符号特定用信号をＬＶＤＳに変換して外部に出力するＬＶＤＳドライバを備えている信号生成装置。 A code corresponding to the logic signal based on the logic signal of the two-wire differential voltage system which is connected via a pair of probes to a pair of signal lines constituting the CAN communication path and transmitted via the CAN communication path. A signal generation device that generates a code identification signal capable of identifying the
A signal generation device comprising an LVDS driver for converting the code identification signal into LVDS and outputting it to the outside. 前記一対のプローブのうちの一方のプローブを含んで構成されて、前記一対の信号線のうちの当該一方のプローブを介して接続された一方の信号線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第１ハイインピーダンス回路と、
前記一対のプローブのうちの他方のプローブを含んで構成されて、前記一対の信号線のうちの当該他方のプローブを介して接続された他方の信号線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第２ハイインピーダンス回路と、
前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路と、
前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧がターゲット定電圧に規定されたシングルエンド信号に整形して出力する波形整形回路とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する請求項１記載の信号生成装置。 One probe of the pair of probes is included, and a voltage is transmitted in accordance with the voltage transmitted to one of the signal lines of the pair of signal lines connected via the one probe. a first high impedance circuit for generating a varying first voltage signal;
The other probe of the pair of probes is included, and the voltage is transmitted according to the voltage transmitted to the other signal line of the pair of signal lines connected via the other probe. a second high impedance circuit for generating a varying second voltage signal;
a differential amplifier circuit that inputs the first voltage signal and the second voltage signal and outputs a differential signal whose voltage changes according to the differential voltage of each of the voltage signals;
a waveform shaping circuit for shaping the differential signal into a single-ended signal having a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the differential signal and having a voltage during a low voltage period defined as a target constant voltage, and outputting the signal; and generating the code identification signal based on the single-ended signal. 前記一対のプローブのうちの一方のプローブを含んで構成されて、前記一対の信号線のうちの当該一方のプローブを介して接続された一方の信号線に伝送されている電圧に応じて電圧が変化する第１電圧信号を発生させる第１ハイインピーダンス回路と、
前記一対のプローブのうちの他方のプローブを含んで構成されて、前記一対の信号線のうちの当該他方のプローブを介して接続された他方の信号線に伝送されている電圧に応じて電圧が変化する第２電圧信号を発生させる第２ハイインピーダンス回路と、
前記第１電圧信号および前記第２電圧信号を入力すると共に当該各電圧信号の差分電圧に応じて電圧が変化する差分信号を出力する差動増幅回路と、
前記差分信号を、当該差分信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧がターゲット定電圧に規定されたシングルエンド信号に整形して出力する波形整形回路とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する請求項１記載の信号生成装置。 One probe of the pair of probes is included, and a voltage is transmitted in accordance with the voltage transmitted to one of the signal lines of the pair of signal lines connected via the one probe. a first high impedance circuit for generating a varying first voltage signal;
The other probe of the pair of probes is included, and the voltage is transmitted according to the voltage transmitted to the other signal line of the pair of signal lines connected via the other probe. a second high impedance circuit for generating a varying second voltage signal;
a differential amplifier circuit that inputs the first voltage signal and the second voltage signal and outputs a differential signal whose voltage changes according to the differential voltage of each of the voltage signals;
a waveform shaping circuit for shaping the differential signal into a single-ended signal having a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the differential signal, and having a voltage during a high voltage period specified as a target constant voltage, and outputting the signal; and generating the code identification signal based on the single-ended signal. 前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている請求項２または３記載の信号生成装置。 4. The signal generating apparatus according to claim 2, further comprising a signal generating section that generates the code specifying signal by comparing the single-ended signal with a threshold voltage and binarizing the single-ended signal. 前記一対の信号線は、被覆導線でそれぞれ構成され、
前記一対のプローブは、対応する被覆導線における被覆部に接触させられて、当該被覆導線と容量結合する電極をそれぞれ備えている請求項１から４のいずれかに記載の信号生成装置。 The pair of signal lines are each composed of a coated conductor,
5. The signal generating device according to claim 1, wherein each of said pair of probes includes an electrode that is brought into contact with the covering portion of the corresponding covering conductor and is capacitively coupled with the covering conductor. 前記一対のプローブは、前記一対の信号線のうちの対応する信号線に装着されて、当該信号線に流れる電流であって、当該信号線に伝送されている電圧に応じて電流値が変化する電流を検出すると共に、当該電流値に応じて電圧値が変化する電圧信号をそれぞれ出力する一対の電流検出プローブで構成されている請求項１から４のいずれかに記載の信号生成装置。 The pair of probes is attached to the corresponding signal line of the pair of signal lines, and the current flowing through the signal line changes according to the voltage transmitted to the signal line. 5. The signal generator according to claim 1, comprising a pair of current detection probes for detecting current and for outputting voltage signals whose voltage values change according to the current values.
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