JP2020017886A - Signal generator and signal reading system - Google Patents

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Abstract

To make it possible to specify a code indicated by a logic signal transmitted on a single wire communication path via a connector without being connected to the communication path.SOLUTION: The signal generator includes: a first impedance element 12, connected to an electrode 21 that is brought into contact with a coating portion of a coating conductor Lw, for generating a voltage signal Vc whose voltage changes in accordance with a voltage Vw of a logic signal Vw transmitted to the coating conductor Lw capacitively coupled to the electrode 21; and an amplification unit 13 for receiving the voltage signal Vc and amplifying and outputting a single-ended signal Vd whose voltage changes according to the voltage Vc of the voltage signal Vc, and generates a code specifying signal Se on the basis of the single-ended signal Vd.SELECTED DRAWING: Figure 2

Description

本発明は、１本の通信路を介して伝送されるロジック信号に基づいてロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置、およびこの信号生成装置を備えた信号読取システムに関するものである。   The present invention relates to a signal generation device that generates a code specifying signal capable of specifying a code corresponding to a logic signal based on a logic signal transmitted through one communication path, and a signal including the signal generation device. It relates to a reading system.

例えば、下記の特許文献１には、ＣＡＮ通信用のシリアルバス（車内ＬＡＮ）を介して伝送されている各種ＣＡＮフレーム（制御データ）を収集して記録することで通信プロトコルの診断を行う通信評価機能を有する通信評価部を備えた通信装置の発明が開示されている。この通信評価部は、２線式ＣＡＮ（高速ＣＡＮ、低速ＣＡＮ）用の２つのトランシーバと、単線式（シングルワイヤ）ＣＡＮ用の１つのトランシーバとを備え、これらのトランシーバがスイッチで切り換えられることで、所望の仕様のＣＡＮに接続される。   For example, Patent Literature 1 below discloses a communication evaluation that diagnoses a communication protocol by collecting and recording various CAN frames (control data) transmitted via a serial bus (in-vehicle LAN) for CAN communication. An invention of a communication device including a communication evaluation unit having a function is disclosed. This communication evaluation unit includes two transceivers for two-wire CAN (high-speed CAN, low-speed CAN) and one transceiver for single-wire (single-wire) CAN. These transceivers are switched by switches. , CAN of the desired specification.

ところで、この開示された通信装置は自動車に搭載されるものであるが、このような通信評価機能を備えた通信装置がすべての自動車に搭載されているわけではない。このため、通信評価機能を備えていない通信装置が搭載されている自動車について、通信プロトコルの診断や故障診断やメンテナンスなどを行うためにシリアルバス（車内ＬＡＮ）を介して伝送されている各種ＣＡＮフレーム（制御データ）を収集する際には、通信評価機能を備えた別体の車両データ収集装置（以下、単に「収集装置」ともいう）をシリアルバスに接続することになる。通常、自動車には、上記したような種々の診断などを目的としたＣＡＮフレームの収集のために外部機器をシリアルバスに接続可能なダイアグコネクタ（診断機器接続用コネクタ：以下、単に「コネクタ」ともいう）が設置されていることから、収集装置はこのコネクタを介してシリアルバスに接続される。   By the way, the disclosed communication device is mounted on a vehicle, but not all communication devices having such a communication evaluation function are mounted on all vehicles. For this reason, various CAN frames transmitted via a serial bus (in-vehicle LAN) for performing diagnosis of a communication protocol, failure diagnosis, and maintenance of a vehicle equipped with a communication device having no communication evaluation function. When collecting (control data), a separate vehicle data collection device (hereinafter, also simply referred to as “collection device”) having a communication evaluation function is connected to the serial bus. Usually, an automobile has a diagnostic connector (connector for diagnostic equipment: hereinafter simply referred to as a “connector”) capable of connecting an external device to a serial bus for collecting CAN frames for various kinds of diagnosis as described above. ), The collection device is connected to the serial bus via this connector.

特開２００６−１４１１８号公報（第３−８頁、第２図）JP-A-2006-14118 (page 3-8, FIG. 2)

ところで、シリアルバスに設けられている上記のコネクタは、通常、車両の開発者（製造メーカ）が出荷後の車両に対する故障診断やメンテナンスなどを目的として接続されることを想定している機器（例えば、製造メーカから提供される故障診断用機器やメンテナンス用機器。以下、これらをまとめて診断機器ともいう）を接続するためのコネクタである。したがって、出荷後に車両の故障診断やメンテナンスなどを実施しようとするときには、その車両（またはその車両の製造メーカ）に対応した専用の診断機器を用意する必要がある。しかしながら、複数の製造メーカの車両について故障診断等を実施しなければならない場合もあり、このような場合には、各製造メーカに対応した専用の診断機器を用意しなければならず、手間とコストがかかるという問題点が生じる。   By the way, the above-mentioned connector provided on the serial bus is usually assumed to be connected to a vehicle developer (manufacturer) for the purpose of failure diagnosis and maintenance of the vehicle after shipment (for example, a device (for example, , A device for failure diagnosis and a device for maintenance provided by the manufacturer, which are collectively referred to as a diagnostic device hereinafter). Therefore, when performing a failure diagnosis or maintenance of a vehicle after shipment, it is necessary to prepare a dedicated diagnostic device corresponding to the vehicle (or a manufacturer of the vehicle). However, there are cases where it is necessary to perform fault diagnosis and the like on vehicles of multiple manufacturers, and in such a case, dedicated diagnostic equipment corresponding to each manufacturer must be prepared, which is troublesome and costly. However, there is a problem in that

また、近年では、シリアルバスに接続されている各種ノードの動作を阻害する目的の悪意のＣＡＮフレームを出力する機器がコネクタに接続されたり、シリアルバスを介して伝送されているＣＡＮフレームを悪意の第三者に対して移動体通信網等を介して転送する機器がコネクタに接続されたりする事象が確認されている。このため、車両の開発現場等においては、セキュリティの観点から上記のコネクタをシリアルバスに配設しない構成の採用が検討されている。しかしながら、このような構成が採用された場合には、コネクタを介してシリアルバスに接続することを前提とする上記の専用の診断機器では、出荷後に車両の故障診断やメンテナンスなどを実施することが困難になるという問題点が生じる。   In recent years, a device that outputs a malicious CAN frame for the purpose of hindering the operation of various nodes connected to the serial bus is connected to a connector, or a CAN frame transmitted through the serial bus is maliciously transmitted. It has been confirmed that a device that transfers data to a third party via a mobile communication network or the like is connected to a connector. For this reason, in a vehicle development site or the like, adoption of a configuration in which the connector is not provided on the serial bus is being studied from the viewpoint of security. However, when such a configuration is adopted, the above-described dedicated diagnostic device that is assumed to be connected to the serial bus via a connector can perform vehicle failure diagnosis and maintenance after shipment. The problem that it becomes difficult arises.

なお、自動車の分野における問題点について例示したが、自動車以外の分野、例えば、工場内の機械設備の分野においても、上記したように専用のコネクタを介して専用の診断機器を接続するという構成が採用されていることから、ＣＡＮ通信用のシリアルバス（通信路）を介して伝送されているＣＡＮフレーム（単線電圧駆動方式のロジック信号によって示されている符号の列）の取得に際して上記の問題と同様の問題が生じている。   Although the problem in the field of automobiles has been exemplified, in fields other than automobiles, for example, in the field of mechanical equipment in factories, there is a configuration in which a dedicated diagnostic device is connected via a dedicated connector as described above. Because of the adoption, the above-mentioned problems are encountered when acquiring a CAN frame (a sequence of codes indicated by a logic signal of a single-wire voltage drive system) transmitted via a serial bus (communication path) for CAN communication. A similar problem has arisen.

本発明は、かかる解決すべき問題点に鑑みてなされたものであり、特に単線式（シングルワイヤ）通信路に伝送されているロジック信号によって示されている符号を、コネクタを介してこの通信路に接続されることなく特定可能とする信号生成装置および信号読取システムを提供することを主目的とする。   The present invention has been made in view of such a problem to be solved, and in particular, a code indicated by a logic signal transmitted to a single-wire (single-wire) communication path is designated by a connector via the communication path. It is a primary object of the present invention to provide a signal generation device and a signal reading system that can be specified without being connected to a device.

上記目的を達成すべく請求項１記載の信号生成装置は、１本の被覆導線で構成される通信路を介して伝送されるロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、前記被覆導線における被覆部に接触させられる電極と接続されて、当該電極と容量結合する当該被覆導線に伝送されている前記ロジック信号の電圧に応じて電圧が変化する電圧信号を発生させる第１インピーダンス素子と、前記電圧信号を入力すると共に当該電圧信号の電圧に応じて電圧が変化するシングルエンド信号に増幅して出力する増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する。   In order to achieve the above object, the signal generation device according to claim 1 is a code capable of specifying a code corresponding to the logic signal based on a logic signal transmitted through a communication path composed of one covered conductor. A signal generation device for generating a signal for identification, wherein the signal generation device is connected to an electrode that is brought into contact with a coating portion of the coating conductor, and according to a voltage of the logic signal transmitted to the coating conductor capacitively coupled to the electrode. A first impedance element for generating a voltage signal whose voltage changes in accordance with the voltage signal, and an amplifier for receiving the voltage signal and amplifying and outputting a single-ended signal whose voltage changes according to the voltage of the voltage signal. And generating the code specifying signal based on the single-ended signal.

また、請求項２記載の信号生成装置は、請求項１記載の信号生成装置において、前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている。   The signal generation device according to claim 2 is the signal generation device according to claim 1, wherein the signal generation unit generates the code specifying signal by binarizing the single-ended signal by comparing the single-ended signal with a threshold voltage. It has.

また、請求項３記載の信号生成装置は、請求項１または２記載の信号生成装置において、前記増幅部は、前記電圧信号を増幅して増幅信号として出力する増幅回路、および当該増幅信号を、当該増幅信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている。   The signal generating device according to claim 3 is the signal generating device according to claim 1 or 2, wherein the amplifying unit amplifies the voltage signal and outputs the amplified signal as an amplified signal; A waveform shaping circuit that shapes and outputs a single-ended signal having a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the amplified signal and a low voltage period specified as a target constant voltage.

また、請求項４記載の信号生成装置は、請求項１または２記載の信号生成装置において、前記増幅部は、前記電圧信号を増幅して増幅信号として出力する増幅回路、および当該増幅信号を、当該増幅信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている。   The signal generating device according to claim 4 is the signal generating device according to claim 1 or 2, wherein the amplifying unit amplifies the voltage signal and outputs the amplified signal as an amplified signal; A waveform shaping circuit that shapes and outputs a single-ended signal having a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the amplified signal and a high voltage period defined as a target constant voltage.

また、請求項５記載の信号生成装置は、請求項３記載の信号生成装置において、前記波形整形回路は、前記増幅信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第２インピーダンス素子と、直列接続された第３インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、前記増幅信号の交流成分における低電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する。   According to a fifth aspect of the present invention, in the signal generating apparatus according to the third aspect, the waveform shaping circuit has one end connected to an input unit to which the amplified signal is input and the other end connected to an output unit. A capacitor connected to the unit, and one end connected to the other end of the capacitor and a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor. A second impedance element, a series circuit including a third impedance element and a switch connected in series, one end of which is connected to the output unit, and the other end of which is applied with the target constant voltage; The switch is turned on during a low voltage period of the AC component of the amplified signal, and the switch is turned off during a high voltage period of the AC component. And a switch control circuit for outputting a that control pulse signal, and outputs the single-ended signal from the output unit.

また、請求項６記載の信号生成装置は、請求項４記載の信号生成装置において、前記波形整形回路は、前記増幅信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第２インピーダンス素子と、直列接続された第３インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、前記増幅信号の交流成分における高電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する。   According to a sixth aspect of the present invention, in the signal generating apparatus according to the fourth aspect, the waveform shaping circuit has one end connected to an input unit to which the amplified signal is input and the other end connected to an output unit. A capacitor connected to the unit, and one end connected to the other end of the capacitor and a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor. A second impedance element, a series circuit including a third impedance element and a switch connected in series, one end of which is connected to the output unit, and the other end of which is applied with the target constant voltage; The switch is turned on during a high voltage period of the AC component of the amplified signal, and the switch is turned off during a low voltage period of the AC component. And a switch control circuit for outputting a that control pulse signal, and outputs the single-ended signal from the output unit.

また、請求項７記載の信号生成装置は、請求項５記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。   Further, in the signal generation device according to claim 7, in the signal generation device according to claim 5, the switch is turned on when the control pulse signal is at a high potential, and the switch is turned on when the control pulse signal is at a low potential. The switch control circuit is connected to an inverting input terminal at the other end of the capacitor, and a reference voltage higher than the target constant voltage is input to a non-inverting input terminal. Then, it has a comparator for outputting the control pulse signal from an output terminal.

また、請求項８記載の信号生成装置は、請求項５記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。   The signal generating device according to claim 8 is the signal generating device according to claim 5, wherein the switch is turned on when the control pulse signal is at a low potential, and the switch is turned on when the control pulse signal is at a high potential. The switch control circuit is connected to a non-inverting input terminal at the other end of the capacitor, and a reference voltage higher than the target constant voltage is input to the inverting input terminal. Then, it has a comparator for outputting the control pulse signal from an output terminal.

また、請求項９記載の信号生成装置は、請求項６記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。   According to a ninth aspect of the present invention, in the signal generating apparatus according to the sixth aspect, the switch is turned on when the control pulse signal is at a high potential, and the switch is turned on when the control pulse signal is at a low potential. The switch control circuit is connected to a non-inverting input terminal at the other end of the capacitor, and a reference voltage lower than the target constant voltage is input to the inverting input terminal. Then, it has a comparator for outputting the control pulse signal from an output terminal.

また、請求項１０記載の信号生成装置は、請求項６記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている。   According to a tenth aspect of the present invention, in the signal generating device according to the sixth aspect, the switch is turned on when the control pulse signal is at a low potential, and the switch is turned on when the control pulse signal is at a high potential. The switch control circuit is connected to an inverting input terminal at the other end of the capacitor, and a reference voltage lower than the target constant voltage is input to a non-inverting input terminal. Then, it has a comparator for outputting the control pulse signal from an output terminal.

また、請求項１１記載の信号生成装置は、請求項５記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている。   The signal generating device according to claim 11 is the signal generating device according to claim 5, wherein the switch is turned on when the control pulse signal is at a high potential, and the control pulse signal is at a low potential. The switch control circuit is connected to the other end of the capacitor and outputs the control pulse signal from an output terminal; and Any one of the target constant voltage and the voltage near the target constant voltage is applied to the other end while being connected to the output terminal, and the voltage of the control pulse signal and the voltage of the control pulse signal are applied. A resistive voltage dividing circuit for outputting the defined divided voltage to the non-inverting input terminal of the comparator as a reference voltage.

また、請求項１２記載の信号生成装置は、請求項５記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている。   According to a twelfth aspect of the present invention, in the signal generation apparatus of the fifth aspect, the switch is turned on when the control pulse signal is at a low potential, and the switch is turned on when the control pulse signal is at a high potential. The switch control circuit is configured to apply any one of the target constant voltage and a voltage near the target constant voltage to the inverting input terminal and to output the signal from the output terminal. A comparator for outputting the control pulse signal, and one end connected to the output terminal and the other end connected to the other end of the capacitor, the voltage of the single-ended signal and the voltage of the control pulse signal. And a resistance voltage dividing circuit for outputting a voltage dividing pulse signal defined by the formula (1) to a non-inverting input terminal of the comparator.

また、請求項１３記載の信号生成装置は、請求項６記載の信号生成装置において、前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている。   According to a thirteenth aspect of the present invention, in the signal generation device according to the sixth aspect, the switch is turned on when the control pulse signal has a high potential, and the control pulse signal has a low potential. The switch control circuit is configured to apply any one of the target constant voltage and a voltage near the target constant voltage to the inverting input terminal and to output the signal from the output terminal. A comparator for outputting the control pulse signal, and one end connected to the output terminal and the other end connected to the other end of the capacitor, the voltage of the single-ended signal and the voltage of the control pulse signal. And a resistance voltage dividing circuit for outputting a voltage dividing pulse signal defined by the formula (1) to a non-inverting input terminal of the comparator.

また、請求項１４記載の信号生成装置は、請求項６記載の信号生成装置において、前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、前記スイッチ制御回路は、反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている。   Further, in the signal generation device according to claim 14, in the signal generation device according to claim 6, the switch is turned on when the control pulse signal is at a low potential, and the control pulse signal is at a high potential. The switch control circuit is connected to the other end of the capacitor and outputs the control pulse signal from an output terminal; and Any one of the target constant voltage and the voltage near the target constant voltage is applied to the other end while being connected to the output terminal, and the voltage of the control pulse signal and the voltage of the control pulse signal are applied. A resistive voltage dividing circuit for outputting the defined divided voltage to the non-inverting input terminal of the comparator as a reference voltage.

また、請求項１５記載の信号生成装置は、請求項５記載の信号生成装置において、前記スイッチ制御回路は、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、前記シングルエンド信号を分圧して分圧パルス信号として出力する抵抗分圧回路と、バイアス電圧を前記ターゲット定電圧を基準として生成するバイアス電圧源と、前記分圧パルス信号に前記バイアス電圧を電圧加算して前記制御パルス信号として出力する加算器とを備えている。   According to a fifteenth aspect of the present invention, in the signal generating apparatus according to the fifth aspect, the switch control circuit has one end connected to the output unit and the other end applied with the target constant voltage. A resistive voltage dividing circuit that divides the single-ended signal and outputs it as a divided pulse signal; a bias voltage source that generates a bias voltage based on the target constant voltage; and a bias voltage source that applies the bias voltage to the divided pulse signal. An adder for adding a voltage and outputting the control pulse signal.

また、請求項１６記載の信号生成装置は、請求項５から１５のいずれかに記載の信号生成装置において、前記スイッチは、前記制御パルス信号によって制御されて、前記オン状態のときには前記ターゲット定電圧を出力端子から前記第３インピーダンス素子を介して前記出力部に出力し、前記オフ状態のときには前記出力端子をハイインピーダンス状態に移行させるスリーステートバッファで構成されている。   A signal generating device according to a sixteenth aspect is the signal generating device according to any one of the fifth to fifteenth aspects, wherein the switch is controlled by the control pulse signal, and the target constant voltage is applied when the switch is in the on state. Is output from the output terminal to the output unit via the third impedance element, and the three-state buffer is configured to shift the output terminal to a high impedance state when in the off state.

また、請求項１７記載の信号生成装置は、請求項３から１６のいずれかに記載の信号生成装置において、外部から入力された電圧データをＤ／Ａ変換して、当該電圧データで示される電圧値の前記ターゲット定電圧を出力するＤ／Ａ変換器を備えている。   According to a seventeenth aspect of the present invention, in the signal generation device according to any one of the third to sixteenth aspects, the voltage data input from the outside is D / A converted, and the voltage indicated by the voltage data is converted. A D / A converter for outputting the target constant voltage having a value.

また、請求項１８記載の信号生成装置は、請求項３から１７のいずれかに記載の信号生成装置において、前記増幅回路は、演算増幅器を備えて交流増幅回路として構成されている。   The signal generator according to claim 18 is the signal generator according to any one of claims 3 to 17, wherein the amplifier circuit includes an operational amplifier and is configured as an AC amplifier circuit.

また、請求項１９記載の信号生成装置は、請求項１から１８のいずれかに記載の信号生成装置において、前記インピーダンス素子は、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で構成されている。   A signal generating device according to a nineteenth aspect is the signal generating device according to any one of the first to eighteenth aspects, wherein the impedance element includes a high impedance resistor or a capacitor, or a combination circuit thereof.

また、請求項２０記載の信号読取システムは、請求項１から１９のいずれかに記載の信号生成装置と、前記信号生成装置によって生成された前記符号特定用信号に基づいて前記ロジック信号に対応する前記符号を特定する符号化装置とを備えている。   A signal reading system according to a twentieth aspect corresponds to the signal generation apparatus according to any one of the first to nineteenth aspects and the logic signal based on the code specifying signal generated by the signal generation apparatus. A coding device for specifying the code.

請求項１記載の信号生成装置および請求項２０記載の信号読取システムによれば、１本の被覆導線における被覆部に接触させられる（被覆導線における金属部分（芯線）に接触することなく非接触の状態（金属非接触の状態）で被覆導線の被覆部に接触させられる）電極と接続される構成のため、被覆導線における長手方向の任意の部位において被覆導線の被覆部に電極を接触させる簡易な作業を行うことで、被覆導線を介して伝送されているロジック信号によって示されている符号を特定可能な符号特定用信号を生成し得るシングルエンド信号を生成することができる。したがって、シングルエンド信号に基づいて符号特定用信号を生成し得る装置を設けることにより、符号特定用信号を生成し、生成した符号特定用信号に基づいてロジック信号によって示されている符号を特定することができ、さらには特定した符号の列で構成される符号列を特定することができる。これにより、被覆導線にコネクタが配設されていなくても、また被覆導線にコネクタが配設されている場合においても、被覆導線の任意の場所においてロジック信号を読み取って、符号、および符号列を特定することができる。   According to the signal generating device of the first aspect and the signal reading system of the twentieth aspect, the signal generating device is brought into contact with the covering portion of one covered conductor (the contact portion is not contacted without contacting the metal portion (core) of the covered conductor). A configuration that is connected to the electrode in a state (contacted with the covered portion of the covered wire in a state of non-metal contact), so that the electrode is brought into contact with the covered portion of the covered wire at any portion in the longitudinal direction of the covered wire. By performing the operation, it is possible to generate a single-ended signal capable of generating a code specifying signal capable of specifying a code indicated by a logic signal transmitted through the covered conductor. Therefore, by providing a device capable of generating the code specifying signal based on the single-ended signal, the code specifying signal is generated, and the code indicated by the logic signal is specified based on the generated code specifying signal. Further, it is possible to specify a code string composed of the specified code string. Thereby, even if the connector is not provided on the covered conductor, or even if the connector is provided on the covered conductor, the logic signal is read at any place of the covered conductor, and the code and the code sequence are read. Can be identified.

請求項２記載の信号生成装置および請求項２０記載の信号読取システムによれば、信号生成部を備えたことにより、シングルエンド信号に基づいて符号特定用信号を生成する装置を別途設ける手間を省くことができる。   According to the signal generating device of the second aspect and the signal reading system of the twentieth aspect, the provision of the signal generating unit eliminates the need to separately provide a device for generating a code specifying signal based on a single-ended signal. be able to.

請求項３，４記載の信号生成装置および請求項２０記載の信号読取システムでは、増幅部が、電圧信号を入力すると共にこの電圧信号の電圧に応じて電圧が変化する増幅信号を出力する増幅回路、およびこの増幅信号を、増幅信号の交流成分のピークｔｏピーク電圧と同等のピークｔｏピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方がターゲット定電圧に規定されたシングルエンド信号に整形（波形整形）して出力する波形整形回路を備えて構成されている。したがって、これらの信号生成装置によれば、増幅部の後段に配置される信号生成部において、ターゲット定電圧を基準として規定された閾値電圧と比較することで、シングルエンド信号を確実に二値化して符号特定用信号を生成することができる。これにより、この信号読取システムによれば、この符号特定用信号に基づいて、ロジック信号によって示されている符号をより確実に特定することができ、さらには特定した符号の列で構成される符号列をより確実に特定することができる。   In the signal generation device according to the third or fourth aspect and the signal reading system according to the twentieth aspect, the amplification unit receives the voltage signal and outputs an amplification signal whose voltage changes according to the voltage of the voltage signal. And the amplified signal having a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the amplified signal, and its high-potential-side voltage (voltage during a high-voltage period) and low-potential-side voltage (voltage during a low-voltage period) ) Is provided with a waveform shaping circuit for shaping (waveform shaping) a single-ended signal defined as a target constant voltage and outputting the signal. Therefore, according to these signal generation devices, the signal generation unit arranged downstream of the amplification unit compares the target constant voltage with the threshold voltage defined on the basis of the target, thereby reliably binarizing the single-ended signal. Thus, a code specifying signal can be generated. Thus, according to the signal reading system, the code indicated by the logic signal can be more reliably specified based on the code specifying signal, and furthermore, the code formed by the specified code sequence can be specified. Columns can be specified more reliably.

請求項５，６記載の信号生成装置および請求項２０記載の信号読取システムでは、波形整形回路が、コンデンサ、第２インピーダンス素子、直列回路、および増幅信号の交流成分における低電圧期間に直列回路のスイッチをオン状態に移行させると共に、この交流成分における高電圧期間にスイッチをオフ状態に移行させるスイッチ制御回路とを備える構成か、またはコンデンサ、第２インピーダンス素子、直列回路、および増幅信号の交流成分における高電圧期間に直列回路のスイッチをオン状態に移行させると共に、この交流成分における低電圧期間にスイッチをオフ状態に移行させるスイッチ制御回路とを備える構成のいずれかの構成となっている。したがって、これらの信号生成装置によれば、順方向電圧の影響を受けるダイオードを用いて構成された波形整形回路を有する構成とは異なり、波形整形回路が、増幅信号を、増幅信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方が確実にターゲット定電圧に規定されたシングルエンド信号に整形（波形整形）して出力することができる。このため、これらの信号生成装置によれば、増幅部の後段に配置される信号生成部において、上記のターゲット定電圧を基準として規定された閾値電圧と比較することで、シングルエンド信号を一層確実に二値化して符号特定用信号を生成することができる。これにより、この信号読取システムによれば、この符号特定用信号に基づいて、ロジック信号によって示されている符号を一層確実に特定することができ、さらには特定した符号の列で構成される符号列をより確実に特定することができる。   In the signal generating device according to the fifth and sixth aspects and the signal reading system according to the twentieth aspect, the waveform shaping circuit includes a capacitor, a second impedance element, a series circuit, and a series circuit during a low voltage period in an AC component of the amplified signal. A switch control circuit for switching the switch to an on state and for switching the switch to an off state during a high voltage period of the AC component, or a capacitor, a second impedance element, a series circuit, and an AC component of the amplified signal. And a switch control circuit that causes the switches of the series circuit to shift to the on state during the high voltage period and the switch to shift to the off state during the low voltage period of the AC component. Therefore, according to these signal generation devices, unlike the configuration having the waveform shaping circuit configured using the diode affected by the forward voltage, the waveform shaping circuit converts the amplified signal into the AC component of the amplified signal. The peak-to-peak voltage equivalent to the peak-to-peak voltage, and one of the high-potential-side voltage (voltage during the high-voltage period) and the low-potential-side voltage (voltage during the low-voltage period) is reliably specified as the target constant voltage. The resulting single-ended signal can be shaped (waveform shaped) and output. For this reason, according to these signal generation devices, the signal generation unit disposed downstream of the amplification unit compares the target constant voltage with a threshold voltage defined on the basis of the target constant voltage, so that the single-ended signal can be more reliably determined. And a code specifying signal can be generated. Thus, according to the signal reading system, the code indicated by the logic signal can be specified more reliably based on the code specifying signal, and furthermore, the code constituted by the specified code sequence can be specified. Columns can be specified more reliably.

請求項７記載の信号生成装置および請求項２０記載の信号読取システムでは、スイッチが制御パルス信号が高電位のときにオン状態に移行し、制御パルス信号が低電位のときにオフ状態に移行するように構成され、スイッチ制御回路は、コンデンサの他端部に反転入力端子が接続され、かつターゲット定電圧よりも高い（若干高い）基準電圧が非反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成されている。また、請求項８記載の信号生成装置および請求項２０記載の信号読取システムでは、スイッチが制御パルス信号が低電位のときにオン状態に移行し、制御パルス信号が高電位のときにオフ状態に移行するように構成され、スイッチ制御回路は、コンデンサの他端部に非反転入力端子が接続され、かつターゲット定電圧よりも高い（若干高い）基準電圧が反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成されている。このため、このスイッチ制御回路を備えた波形整形回路によれば、シングルエンド信号の低電位側電圧（低電圧期間の電圧）がターゲット定電圧に規定されている状態において、シングルエンド信号にノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧に達するまで（基準電圧に上昇するまで）は、スイッチ制御回路が制御パルス信号を高電位に維持して（つまり、スイッチをオン状態に維持して）、直列回路に対してコンデンサの他端部（および出力部）へのターゲット定電圧の印加を継続させることができる。したがって、この波形整形回路を備えた信号生成装置および信号読取システムによれば、ノイズによる誤動作を軽減することができるため、ノイズの存在下においても、符号特定用信号を安定して生成でき、またこの符号特定用信号に基づいて符号および符号で構成される符号列を安定して特定して出力することができる。   In the signal generating device according to the seventh aspect and the signal reading system according to the twentieth aspect, the switch shifts to an on state when the control pulse signal has a high potential, and shifts to an off state when the control pulse signal has a low potential. The switch control circuit is configured such that the inverting input terminal is connected to the other end of the capacitor, and a reference voltage higher (slightly higher) than the target constant voltage is input to the non-inverting input terminal, and the switch control circuit controls the output terminal. It has a comparator that outputs a pulse signal. In the signal generating device according to the eighth aspect and the signal reading system according to the twentieth aspect, the switch is turned on when the control pulse signal is at a low potential, and is turned off when the control pulse signal is at a high potential. The switch control circuit includes a non-inverting input terminal connected to the other end of the capacitor, a reference voltage higher (slightly higher) than the target constant voltage being input to the inverting input terminal, and And a comparator for outputting a control pulse signal from the comparator. Therefore, according to the waveform shaping circuit including the switch control circuit, noise is included in the single-ended signal in a state where the low-potential-side voltage of the single-ended signal (voltage in the low-voltage period) is specified as the target constant voltage. Even when superimposed, the switch control circuit keeps the control pulse signal at a high potential (that is, turns on the switch) until the voltage level of the noise reaches the reference voltage (until the reference voltage rises). ), The application of the target constant voltage to the other end (and the output unit) of the capacitor with respect to the series circuit can be continued. Therefore, according to the signal generating device and the signal reading system including the waveform shaping circuit, a malfunction due to noise can be reduced, so that a code specifying signal can be stably generated even in the presence of noise. Based on the code specifying signal, a code and a code string composed of codes can be specified and output stably.

請求項９記載の信号生成装置および請求項２０記載の信号読取システムでは、スイッチが制御パルス信号が高電位のときにオン状態に移行し、制御パルス信号が低電位のときにオフ状態に移行するように構成され、スイッチ制御回路は、コンデンサの他端部に非反転入力端子が接続され、かつターゲット定電圧よりも低い（若干低い）基準電圧が反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成されている。また、請求項１０記載の信号生成装置および請求項２０記載の信号読取システムでは、スイッチが制御パルス信号が低電位のときにオン状態に移行し、制御パルス信号が高電位のときにオフ状態に移行するように構成され、スイッチ制御回路は、コンデンサの他端部に反転入力端子が接続され、かつターゲット定電圧よりも低い（若干低い）基準電圧が非反転入力端子に入力されて、出力端子から制御パルス信号を出力するコンパレータを有して構成されている。このため、このスイッチ制御回路を備えた波形整形回路によれば、シングルエンド信号の高電位側電圧（高電圧期間の電圧）がターゲット定電圧に規定されている状態において、シングルエンド信号にノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧に達するまで（基準電圧に低下するまで）は、スイッチ制御回路が制御パルス信号を高電位に維持して（つまり、スイッチをオン状態に維持して）、直列回路に対してコンデンサの他端部（および出力部）へのターゲット定電圧の印加を継続させることができる。したがって、この波形整形回路を備えた信号生成装置および信号読取システムによれば、ノイズによる誤動作を軽減することができるため、ノイズの存在下においても、符号特定用信号を安定して生成でき、またこの符号特定用信号に基づいて符号および符号で構成される符号列を安定して特定して出力することができる。   In the signal generating device according to the ninth aspect and the signal reading system according to the twentieth aspect, the switch shifts to an on state when the control pulse signal has a high potential, and shifts to an off state when the control pulse signal has a low potential. The switch control circuit is configured such that the non-inverting input terminal is connected to the other end of the capacitor, and a reference voltage lower (slightly lower) than the target constant voltage is input to the inverting input terminal, and the switch control circuit controls the output terminal. It has a comparator that outputs a pulse signal. In the signal generating device according to the tenth aspect and the signal reading system according to the twentieth aspect, the switch is turned on when the control pulse signal is at a low potential, and is turned off when the control pulse signal is at a high potential. The switch control circuit is configured such that an inverting input terminal is connected to the other end of the capacitor, and a reference voltage lower than (slightly lower than) the target constant voltage is input to the non-inverting input terminal. And a comparator for outputting a control pulse signal from the comparator. Therefore, according to the waveform shaping circuit including the switch control circuit, noise is included in the single-ended signal in a state where the high-potential-side voltage of the single-ended signal (voltage in the high voltage period) is specified as the target constant voltage. Even when superimposed, the switch control circuit keeps the control pulse signal at a high potential (that is, turns on the switch) until the voltage level of the noise reaches the reference voltage (until the voltage drops to the reference voltage). ), The application of the target constant voltage to the other end (and the output unit) of the capacitor with respect to the series circuit can be continued. Therefore, according to the signal generating device and the signal reading system including the waveform shaping circuit, a malfunction due to noise can be reduced, so that a code specifying signal can be stably generated even in the presence of noise. Based on the code specifying signal, a code and a code string composed of codes can be specified and output stably.

請求項１１，１２，１３，１４記載の信号生成装置および請求項２０記載の信号読取システムでは、波形整形回路のスイッチ制御回路を構成するコンパレータがヒステリシス特性を有している（コンパレータがヒステリシスコンパレータとして動作する）。したがって、これらの波形整形回路によれば、シングルエンド信号が低電位側電圧（低電圧期間の電圧）のとき、およびシングルエンド信号が高電位側電圧（高電圧期間の電圧）のときのいずれのときに、シングルエンド信号にノイズが重畳した場合であっても、そのノイズのレベルが上記のヒステリシス特性で規定されるレベル未満のときには、スイッチ制御回路が制御パルス信号の電位を現在の電位に維持すること（つまり、スイッチがオン状態のときにはこの状態を維持し、またスイッチがオフ状態のときにはこの状態を維持すること）ができることから、シングルエンド信号の電圧を現在の状態に維持することができる。したがって、この波形整形回路を備えた信号生成装置および信号読取システムによれば、ノイズによる誤動作を一層軽減することができるため、ノイズの存在下においても、符号特定用信号を一層安定して生成でき、またこの符号特定用信号に基づいて符号、および符号で構成される符号列を一層安定して特定して出力することができる。   In the signal generation device according to the present invention, the comparator constituting the switch control circuit of the waveform shaping circuit has a hysteresis characteristic (the comparator is a hysteresis comparator). Operate). Therefore, according to these waveform shaping circuits, when the single-ended signal is a low-potential-side voltage (voltage in a low-voltage period) and when the single-ended signal is a high-potential-side voltage (voltage in a high-voltage period), Even when noise is superimposed on the single-ended signal, when the noise level is lower than the level defined by the hysteresis characteristic, the switch control circuit maintains the potential of the control pulse signal at the current potential. (I.e., maintain this state when the switch is on, and maintain this state when the switch is off), so that the voltage of the single-ended signal can be maintained at the current state. . Therefore, according to the signal generating apparatus and the signal reading system including the waveform shaping circuit, the malfunction due to the noise can be further reduced, so that the code specifying signal can be generated more stably even in the presence of the noise. Further, based on the code specifying signal, a code and a code string composed of the code can be specified and output more stably.

請求項１５記載の信号生成装置および請求項２０記載の信号読取システムによれば、コンパレータを使用しない構成においても、増幅回路から出力される増幅信号を、増幅信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその低電位側電圧（低電圧期間の電圧）がターゲット定電圧に規定されたシングルエンド信号に確実に整形したり、また増幅信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）がターゲット定電圧に規定されたシングルエンド信号に確実に整形したりして、出力部から出力することができる。これにより、設計の自由度を高めることができる。   According to the signal generating device of the present invention and the signal reading system of the present invention, the amplified signal output from the amplifier circuit is equal to the peak-to-peak voltage of the AC component of the amplified signal even in a configuration not using a comparator. And the low-potential side voltage (voltage during the low-voltage period) is reliably shaped into a single-ended signal defined by the target constant voltage, and is equivalent to the peak-to-peak voltage of the AC component of the amplified signal. The peak-to-peak voltage, and the high-potential-side voltage (voltage during the high-voltage period) can be reliably shaped into a single-ended signal defined as the target constant voltage, and can be output from the output unit. Thereby, the degree of freedom in design can be increased.

請求項１６記載の信号生成装置および請求項２０記載の信号読取システムによれば、直列回路を構成するスイッチが、スリーステートバッファとしての３ステートロジックＩＣで構成されているため、集積回路に内蔵されている出力バッファ（または入出力バッファ（双方向バッファ））をスイッチとして使用することができる。   According to the signal generation device of the sixteenth aspect and the signal reading system of the twentieth aspect, the switch constituting the serial circuit is formed of a three-state logic IC as a three-state buffer, and thus is built in the integrated circuit. An output buffer (or input / output buffer (bidirectional buffer)) can be used as a switch.

請求項１７記載の信号生成装置および請求項２０記載の信号読取システムによれば、波形整形回路にＤ／Ａ変換器を配置して、Ｄ／Ａ変換器からターゲット定電圧を出力させる構成としたことにより、Ｄ／Ａ変換器への電圧データを変更することで、このターゲット定電圧を変更できるため、シングルエンド信号においてターゲット定電圧に規定される高電位側電圧（高電圧期間の電圧）や低電位側電圧（低電圧期間の電圧）を信号生成部の入力仕様に応じて変更することができる。つまり、信号生成部がシングルエンド信号から符号特定用信号を確実に生成し得るように調整することができる。   According to the signal generating device of claim 17 and the signal reading system of claim 20, the D / A converter is arranged in the waveform shaping circuit, and the target constant voltage is output from the D / A converter. Thus, by changing the voltage data to the D / A converter, the target constant voltage can be changed. Therefore, a high-potential-side voltage (a voltage in a high voltage period) defined as the target constant voltage in a single-ended signal or The low-potential-side voltage (voltage during the low-voltage period) can be changed according to the input specification of the signal generation unit. That is, it is possible to perform adjustment so that the signal generation unit can reliably generate the code specifying signal from the single-ended signal.

請求項１８記載の信号生成装置および請求項２０記載の信号読取システムによれば、増幅回路を交流増幅回路として構成したことにより、演算増幅器の出力端子から出力される出力信号（増幅信号）が電圧信号の直流成分に起因して飽和する事態の発生を大幅に軽減することができる。   According to the signal generating apparatus of the eighteenth aspect and the signal reading system of the twentieth aspect, since the amplifier circuit is configured as an AC amplifier circuit, the output signal (amplified signal) output from the output terminal of the operational amplifier is a voltage. The occurrence of saturation caused by the DC component of the signal can be greatly reduced.

請求項１９記載の信号生成装置および請求項２０記載の信号読取システムによれば、第１インピーダンス素子を、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で構成したことにより、被覆導線に伝送されているロジック信号の電圧に応じて電圧が変化する電圧信号を簡易な構成で確実に生成することができる。   According to the signal generating device of the nineteenth aspect and the signal reading system of the twentieth aspect, the first impedance element is constituted by a high impedance resistor or a capacitor, or a combination thereof, so that the first impedance element is transmitted to the covered conductor. A voltage signal whose voltage changes in accordance with the voltage of the logic signal present can be reliably generated with a simple configuration.

信号読取システム１の構成を示す構成図である。FIG. 1 is a configuration diagram illustrating a configuration of a signal reading system 1. 信号生成装置２の構成を示す構成図である。FIG. 2 is a configuration diagram illustrating a configuration of a signal generation device 2. 増幅回路４１の他の構成を示す回路図である。FIG. 9 is a circuit diagram showing another configuration of the amplifier circuit 41. 図２の波形整形回路４２の構成、および信号生成部１４の構成を示す回路図である。FIG. 3 is a circuit diagram illustrating a configuration of a waveform shaping circuit of FIG. 2 and a configuration of a signal generation unit. 図４の波形整形回路４２および信号生成部１４を備えた信号生成装置２の動作を説明するための波形図である。FIG. 5 is a waveform chart for explaining an operation of the signal generation device 2 including the waveform shaping circuit 42 and the signal generation unit 14 in FIG. 4. 波形整形回路４２の他の構成、および信号生成部１４の他の構成を示す回路図である。FIG. 9 is a circuit diagram illustrating another configuration of the waveform shaping circuit and another configuration of the signal generation unit. 図６の波形整形回路４２および信号生成部１４を備えた信号生成装置２の動作を説明するための波形図である。FIG. 7 is a waveform chart for explaining an operation of the signal generation device 2 including the waveform shaping circuit 42 and the signal generation unit 14 in FIG. 6. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42. 他の波形整形回路４２を説明するための説明図である。FIG. 9 is an explanatory diagram for explaining another waveform shaping circuit 42. 他の波形整形回路４２を説明するための説明図である。FIG. 9 is an explanatory diagram for explaining another waveform shaping circuit 42. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42. 他の波形整形回路４２の回路図である。FIG. 9 is a circuit diagram of another waveform shaping circuit 42.

以下、信号生成装置および信号読取システムの実施の形態について、添付図面を参照して説明する。   Hereinafter, embodiments of a signal generation device and a signal reading system will be described with reference to the accompanying drawings.

この信号生成装置は、１本の被覆導線で構成される通信路を介して伝送される単線電圧駆動方式（単線方式）のロジック信号に基づき、このロジック信号に対応する符号を特定可能な符号特定用信号を生成する。また、この信号読取システムは、信号生成装置によって生成された符号特定用信号に基づいて上記のロジック信号に対応する符号を特定すると共に、特定した符号で構成される符号列を特定するシステムであって、「ＣＡＮプロトコル」、「ＣＡＮ ＦＤ」、「ＦｌｅｘＲａｙ（登録商標）」などの各種通信プロトコルに準拠した各種の「単線電圧駆動方式のロジック信号」や、「ＬＶＤＳ」による小振幅低消費電力通信が可能な各種通信プロトコルに準拠した各種の「単線電圧駆動方式のロジック信号」を対象とすることができる。また、この信号読取システムは、上記のロジック信号に対応する符号および符号列を特定する機能を備えていることから、結果として、通信路に伝送されているロジック信号を検出するアナライザとしても機能し、さらに検出した符号列をメモリに記憶するように構成されているときには記録装置（レコーダ）としても機能する。   This signal generation device is based on a single-wire voltage-driven (single-wire system) logic signal transmitted through a communication path composed of one covered conductor, and is capable of specifying a code corresponding to the logic signal. Generate a signal for use. Further, this signal reading system is a system that specifies a code corresponding to the logic signal based on the code specifying signal generated by the signal generating device, and specifies a code string composed of the specified code. In addition, various "single-wire voltage-driven logic signals" conforming to various communication protocols such as "CAN protocol", "CAN FD", and "FlexRay (registered trademark)", and small-amplitude low-power-consumption communication using "LVDS" Various types of "single-wire voltage-driven logic signals" that comply with various communication protocols that can be used can be targeted. Further, since this signal reading system has a function of specifying a code and a code string corresponding to the above-described logic signal, as a result, the signal reading system also functions as an analyzer for detecting the logic signal transmitted to the communication path. Further, when it is configured to store the detected code string in the memory, it also functions as a recording device (recorder).

以下では、一例として、「ＣＡＮ通信用のシリアルバス」を対象として、ＣＡＮ通信用のシリアルバス（通信路）から各種ＣＡＮフレーム（単線電圧駆動方式のロジック信号によって示されている符号の列（以下、符号列ともいう））を取得して動作する各種電子機器とシリアルバスとの間に配設して使用される信号生成装置および信号読取システムを例に挙げて説明する。具体的には、一例として、自動車に配設されている通信路からロジック信号を読み取り、対応する符号列（ＣＡＮフレーム）を利用した各種の処理を外部機器（ＣＡＮ通信対応機器）において実行させる例について説明する。   In the following, as an example, for a “serial bus for CAN communication”, various CAN frames (sequences of codes indicated by logic signals of a single-wire voltage drive system (hereinafter, referred to as “serial bus” for CAN communication)) will be described. , A code string)), a signal generation device and a signal reading system which are used by being disposed between various kinds of electronic devices that operate by acquiring the signals and a serial bus. Specifically, as an example, an example in which a logic signal is read from a communication path provided in an automobile and various processes using a corresponding code string (CAN frame) are executed in an external device (CAN communication-compatible device). Will be described.

図１に示す信号読取システム１は、「信号読取システム」の一例であって、信号生成装置２（「信号生成装置」の一例）、および符号化装置３（「符号化装置」の一例）を備えて構成されている。この信号読取システム１は、自動車に配設されているＣＡＮ通信用のシリアルバスＳＢ（「通信路」の一例）からＣＡＮフレーム（「通信路を介して伝送されるロジック信号」の一例）を読み取り、読み取ったＣＡＮフレームと同じＣＡＮフレームＣｓ（「ロジック信号に対応する符号列」の一例）を各種のＣＡＮ通信対応機器に出力することができるように（いわゆる、ＣＡＮバスアナライザとして）構成されている。   The signal reading system 1 illustrated in FIG. 1 is an example of a “signal reading system”, and includes a signal generation device 2 (an example of a “signal generation device”) and an encoding device 3 (an example of an “encoding device”). It is provided with. The signal reading system 1 reads a CAN frame (an example of a “logic signal transmitted through a communication path”) from a CAN communication serial bus SB (an example of a “communication path”) provided in an automobile. The CAN frame Cs (an example of a “code sequence corresponding to a logic signal”) that is the same as the read CAN frame is configured to be output to various CAN communication-compatible devices (as a so-called CAN bus analyzer). .

この場合、シリアルバスＳＢを介してのＣＡＮプロトコルに準拠した通信時には、図１，２に示すように、ＣＡＮフレーム（符号列）を構成する各符号を表すロジック信号Ｖｗが、シリアルバスＳＢを構成する１本の信号線としての１本の被覆導線Ｌｗに伝送される。   In this case, at the time of communication conforming to the CAN protocol via the serial bus SB, as shown in FIGS. 1 and 2, the logic signal Vw representing each code constituting the CAN frame (code sequence) forms the serial bus SB. The signal is transmitted to one covered conductor Lw as one signal line.

なお、シリアルバスＳＢを介してのロジック信号Ｖｗの伝送原理については公知のため、詳細な説明を省略するが、本例では一例として図５に示すように、ロジック信号Ｖｗは、符号Ｃｓの論理値が「０」（ドミナント）のときにハイレベルとなり、符号Ｃｓの論理値が「１」（レセッシブ）のときにローレベルとなる電圧信号として伝送される。   Since the principle of transmission of the logic signal Vw via the serial bus SB is publicly known, a detailed description thereof will be omitted. However, in the present example, as an example, as shown in FIG. The signal is transmitted as a voltage signal that becomes high level when the value is “0” (dominant) and becomes low level when the logical value of the code Cs is “1” (recessive).

信号生成装置２は、図１，２に示すように、１つの電極部１１、１つの第１インピーダンス素子１２、増幅部１３および信号生成部１４を備えている。また、信号生成装置２は、１本の被覆導線Ｌｗで構成されるシリアルバスＳＢを介して伝送されるロジック信号Ｖｗに基づき、図５に示すように、符号Ｃｓ（「１」または「０」）を特定可能な符号特定用信号Ｓｅを生成する。   As shown in FIGS. 1 and 2, the signal generation device 2 includes one electrode unit 11, one first impedance element 12, an amplification unit 13, and a signal generation unit 14. Further, based on the logic signal Vw transmitted via the serial bus SB composed of one covered conductor Lw, the signal generation device 2 receives the code Cs (“1” or “0”) as shown in FIG. ) Is generated.

電極部１１は、電極２１およびシールド２２を備えて構成されている。また、電極部１１は、被覆導線Ｌｗに対して着脱可能に構成されている。また、電極部１１は、被覆導線Ｌｗへの装着状態において、その被覆導線Ｌｗの絶縁被覆部（以下、単に「被覆部」ともいう）に電極２１が接触（当接）するように構成されている。この構成により、電極部１１の電極２１は、被覆導線Ｌｗの金属部（芯線）と接触することなく非接触の状態（つまり、金属非接触の状態）で容量結合する。また、シールド２２は、電極部１１が被覆導線Ｌｗに装着されている状態において、被覆導線Ｌｗの被覆部における電極２１の接触部位を、この電極２１を含めて覆うことで、電極２１が対応する被覆導線Ｌｗの金属部以外の金属部と容量結合することを防止する   The electrode section 11 includes an electrode 21 and a shield 22. The electrode section 11 is configured to be detachable from the covered conductor Lw. Further, the electrode portion 11 is configured such that the electrode 21 contacts (contacts) an insulating covering portion (hereinafter, also simply referred to as a “covering portion”) of the covered conducting wire Lw in a state of being attached to the covered conducting wire Lw. I have. With this configuration, the electrode 21 of the electrode unit 11 is capacitively coupled in a non-contact state (that is, a metal non-contact state) without coming into contact with the metal part (core wire) of the covered conductor Lw. In addition, the shield 22 covers the contact portion of the covered portion of the covered conductor Lw with the electrode 21 in a state where the electrode portion 11 is attached to the covered conductor Lw, so that the electrode 21 corresponds thereto. Prevents capacitive coupling with metal parts other than the metal part of the covered conductor Lw.

第１インピーダンス素子１２は、本例では一例として、抵抗３１、および抵抗３１に並列接続されたコンデンサ３２を備えて構成されている。また、第１インピーダンス素子１２では、抵抗３１は、高抵抗値の抵抗（少なくとも数ＭΩ程度の高インピーダンス抵抗）で構成されて、その一端（第１インピーダンス素子１２の一端）がシールドケーブル（同軸ケーブル）ＣＢの芯線を介して電極部１１の電極２１に接続され、その他端（第１インピーダンス素子１２の他端）が信号生成装置２における基準電位の部位（グランドＧ）に接続されている。また、シールドケーブルＣＢのシールドは、電極部１１側の端部が電極部１１のシールド２２に接続されると共に、第１インピーダンス素子１２側の端部がグランドＧに接続されている。   In the present example, the first impedance element 12 includes, for example, a resistor 31 and a capacitor 32 connected in parallel to the resistor 31. In the first impedance element 12, the resistor 31 is formed of a resistor having a high resistance value (high impedance resistance of at least several MΩ), and one end (one end of the first impedance element 12) is a shielded cable (a coaxial cable). ) The CB is connected to the electrode 21 of the electrode unit 11 via the core wire, and the other end (the other end of the first impedance element 12) is connected to the reference potential portion (ground G) in the signal generator 2. In the shield of the shielded cable CB, an end on the electrode section 11 side is connected to the shield 22 of the electrode section 11 and an end on the first impedance element 12 side is connected to the ground G.

この構成により、第１インピーダンス素子１２は、電極部１１の電極２１と容量結合する被覆導線Ｌに伝送されているロジック信号Ｖｗの電圧Ｖｗ（理解の容易のため、ロジック信号と同じ符号Ｖｗを付すものとする）に応じて電圧が変化する（電圧Ｖｗが上記のローレベルの電圧のときに低電圧となり、電圧Ｖｗが上記のハイレベルの電圧のときに高電圧となるように変化する）電圧信号Ｖｃを、両端間に発生させる。また、電圧信号Ｖｃは、容量結合によって検出される信号であることから、ロジック信号Ｖｗの変化（パルスの長さの変化や、このパルスの密度の変化）に応じて、直流レベル（直流成分）が変化する信号となっている。   With this configuration, the first impedance element 12 has the voltage Vw of the logic signal Vw transmitted to the coated conductor L capacitively coupled to the electrode 21 of the electrode unit 11 (for the sake of easy understanding, the same symbol Vw as the logic signal is assigned to the voltage Vw). (The voltage Vw changes to a low voltage when the voltage Vw is the low-level voltage, and to a high voltage when the voltage Vw is the high-level voltage). A signal Vc is generated between both ends. Further, since the voltage signal Vc is a signal detected by capacitive coupling, a DC level (DC component) according to a change in the logic signal Vw (a change in the pulse length or a change in the density of the pulse). Is a changing signal.

なお、第１インピーダンス素子１２は、上記の構成（抵抗３１およびコンデンサ３２の並列回路）に限定されるものではない。例えば、抵抗３１だけの回路や、コンデンサ３２だけの回路で構成してもよい。また、コンデンサ３２については、ディスクリート部品で構成することもできるし、第１インピーダンス素子１２と電極２１とを接続するシールドケーブル（同軸ケーブル）ＣＢの配線容量（芯線とシールドとの間に形成される容量）で構成することもできる。   The first impedance element 12 is not limited to the above configuration (a parallel circuit of the resistor 31 and the capacitor 32). For example, a circuit having only the resistor 31 or a circuit having only the capacitor 32 may be used. In addition, the capacitor 32 can be configured by discrete components, or is formed by a wiring capacity (formed between a core wire and a shield) of a shielded cable (coaxial cable) CB that connects the first impedance element 12 and the electrode 21. Capacity).

増幅部１３は、電圧信号Ｖｃを入力すると共に、電圧信号Ｖｃのピークｔｏピーク電圧（ピークピーク電圧ともいう）に応じて電圧が変化するシングルエンド信号Ｖｄを出力する。   The amplifier 13 receives the voltage signal Vc and outputs a single-ended signal Vd whose voltage changes according to the peak-to-peak voltage (also referred to as a peak-to-peak voltage) of the voltage signal Vc.

具体的には、増幅部１３は、図２に示すように、増幅回路４１および波形整形回路４２を備え、増幅回路４１および波形整形回路４２が後述するように主として演算増幅器やコンパレータで構成されている。また、本例では一例として、増幅回路４１は、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅ（例えば、±１０Ｖ）で動作する１つの演算増幅器４１ａ、および２つの抵抗４１ｄ，４１ｆを備えて、全体として非反転アンプに構成されている。この増幅回路４１では、演算増幅器４１ａは、非反転入力端子が第１インピーダンス素子１２の一端に接続され、反転入力端子と出力端子との間に抵抗４１ｄ（帰還抵抗）が接続されている。また、演算増幅器４１ａの反転入力端子は入力抵抗としての抵抗４１ｆを介してグランドＧに接続されている。   Specifically, as shown in FIG. 2, the amplifying unit 13 includes an amplifying circuit 41 and a waveform shaping circuit 42. The amplifying circuit 41 and the waveform shaping circuit 42 mainly include an operational amplifier and a comparator as described later. I have. In this example, as an example, the amplifier circuit 41 includes one operational amplifier 41a operating at the positive power supply voltage Vcc and the negative power supply voltage Vee (for example, ± 10 V), and two resistors 41d and 41f. It is configured as a non-inverting amplifier. In the amplifier 41, the operational amplifier 41a has a non-inverting input terminal connected to one end of the first impedance element 12, and a resistor 41d (feedback resistor) connected between the inverting input terminal and the output terminal. The inverting input terminal of the operational amplifier 41a is connected to the ground G via a resistor 41f as an input resistor.

この構成により、増幅回路４１は、電圧信号Ｖｃを各抵抗４１ｄ，４１ｆの抵抗値で規定される公知の増幅率で非反転増幅して、電圧パルス信号としての増幅信号Ｖｄ０を出力する。この増幅信号Ｖｄ０は、シリアルバスＳＢにＣＡＮフレーム（符号列）を構成する符号Ｃｓ（「１」）が伝送されている期間において（電圧Ｖｗがローレベルの電圧のときに）低電位側電圧となり、ＣＡＮフレームを構成する符号Ｃｓ（「０」）が伝送されている期間において（電圧Ｖｗがハイレベルの電圧のときに）高電位側電圧となる電圧信号である。また、上記したように、電圧信号Ｖｃはロジック信号Ｖｗの変化に応じて直流レベルが変化する信号であることから、電圧信号Ｖｃに基づいて生成される増幅信号Ｖｄ０もまた、直流レベル（直流成分）が変化する信号である。   With this configuration, the amplifier circuit 41 non-inverts and amplifies the voltage signal Vc at a known amplification factor defined by the resistance values of the resistors 41d and 41f, and outputs an amplified signal Vd0 as a voltage pulse signal. The amplified signal Vd0 becomes a low-potential-side voltage during a period when the code Cs (“1”) constituting the CAN frame (code string) is transmitted to the serial bus SB (when the voltage Vw is a low-level voltage). , CAN signal constituting the CAN frame (when the voltage Vw is a high-level voltage) during the transmission of the code Cs (“0”). Further, as described above, since the voltage signal Vc is a signal whose DC level changes according to a change in the logic signal Vw, the amplified signal Vd0 generated based on the voltage signal Vc also has a DC level (DC component). ) Is a changing signal.

なお、この増幅回路４１では、図２に示すように、演算増幅器４１ａの反転入力端子とグランドＧとの間に抵抗４１ｆだけを接続する構成を採用しているが、この構成に限定されるものではない。すなわち、この図２に示す増幅回路４１では、演算増幅器４１ａが、電圧信号Ｖｃの交流成分のみならず、直流成分をも増幅する構成であることから、この直流成分の大きいときには演算増幅器４１ａの出力端子から出力される出力信号が飽和することがある。この出力信号の飽和を軽減するため、図３に示す増幅回路４１のように、演算増幅器４１ａの反転入力端子とグランドＧ（基準電位）との間に接続される抵抗４１ｆに直列にコンデンサ４１ｋを接続する構成（言い換えれば、演算増幅器４１ａの反転入力端子とグランドＧとの間に、抵抗４１ｆおよびコンデンサ４１ｋの直列回路を接続する構成）を採用することもできる。この構成の演算増幅器４１ａは、電圧信号Ｖｃの直流成分は増幅せずに交流成分のみを増幅して出力する交流増幅器として機能することから、出力端子から出力される出力信号が電圧信号Ｖｃの直流成分に起因して飽和する事態の発生を大幅に軽減することが可能となっている。   Note that, as shown in FIG. 2, the amplifier circuit 41 employs a configuration in which only the resistor 41f is connected between the inverting input terminal of the operational amplifier 41a and the ground G, but is not limited to this configuration. is not. That is, in the amplifier circuit 41 shown in FIG. 2, since the operational amplifier 41a is configured to amplify not only the AC component but also the DC component of the voltage signal Vc, the output of the operational amplifier 41a is large when the DC component is large. The output signal output from the terminal may be saturated. In order to reduce the saturation of the output signal, a capacitor 41k is connected in series with a resistor 41f connected between the inverting input terminal of the operational amplifier 41a and the ground G (reference potential) as in an amplifier circuit 41 shown in FIG. A connection configuration (in other words, a configuration in which a series circuit of the resistor 41f and the capacitor 41k is connected between the inverting input terminal of the operational amplifier 41a and the ground G) can be adopted. The operational amplifier 41a having this configuration functions as an AC amplifier that amplifies and outputs only the AC component without amplifying the DC component of the voltage signal Vc, so that the output signal output from the output terminal is the DC signal of the voltage signal Vc. It is possible to greatly reduce the occurrence of a situation of saturation due to components.

波形整形回路４２は、増幅信号Ｖｄ０を入力すると共に、この増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分のピークｔｏピーク電圧と同等のピークｔｏピーク電圧で、かつその高電位側電圧（高電圧期間の電圧）および低電位側電圧（低電圧期間の電圧）のうちのいずれか一方が予め規定されたターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。   The waveform shaping circuit 42 receives the amplified signal Vd0 and outputs the amplified signal Vd0 at a peak-to-peak voltage equivalent to the peak-to-peak voltage of the AC component of the amplified signal Vd0, and at the high potential side voltage (high voltage period). ) And the low-potential-side voltage (voltage during the low-voltage period) are shaped (waveform shaped) into a single-ended signal Vd defined as a predetermined target constant voltage Vtg and output.

一例として波形整形回路４２は、図４に示すように、増幅信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第２インピーダンス素子４２ｄ、直列接続された第３インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣ、並びにダイオードを含まずにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。   As an example, as shown in FIG. 4, the waveform shaping circuit 42 includes an input section 42a to which an amplified signal Vd0 is input, an output section 42b to output a single-ended signal Vd, a capacitor 42c, and a second impedance element 42d, which are connected in series. A series circuit SC including the third impedance element 42e and the switch 42f, and a control including a diode and not including a diode, and switching the switch 42f from the on state to the off state and from the off state to the on state. A switch control circuit SWC that outputs a pulse signal Vct is provided.

具体的には、コンデンサ４２ｃは、一端部が入力部４２ａに接続されると共に他端部が出力部４２ｂに接続されている。第２インピーダンス素子４２ｄは、一例として抵抗（１つの抵抗、または複数の抵抗を直列や並列に接続して構成された抵抗回路）で構成されて、一端部がコンデンサ４２ｃの他端部に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されて、ターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に供給する。なお、ターゲット定電圧Ｖｔｇは、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に予め規定されている。第２インピーダンス素子４２ｄについては、最も簡易な構成として、上記したように抵抗だけの構成とすることもできるが、この構成に限定されるものではない。図示はしないが、第２インピーダンス素子４２ｄは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。なお、第２インピーダンス素子４２ｄは、全体としてのインピーダンス値（抵抗だけで構成されているときには抵抗値）が第３インピーダンス素子４２ｅのインピーダンス値（抵抗だけで構成されているときには抵抗値）よりも大きい値（例えば、抵抗だけの場合には、数ｋΩから数百ｋΩ程度）に規定されている。   Specifically, the capacitor 42c has one end connected to the input unit 42a and the other end connected to the output unit 42b. As an example, the second impedance element 42d is configured by a resistor (a resistor circuit configured by connecting one resistor or a plurality of resistors in series or in parallel), and has one end connected to the other end of the capacitor 42c. At the same time, the target constant voltage Vtg is applied to the other end, and the target constant voltage Vtg is supplied to the other end (and the output unit 42b) of the capacitor 42c. Note that the target constant voltage Vtg is defined in advance as any one constant voltage lower than the positive power supply voltage Vcc and higher than the negative power supply voltage Vee. As the second impedance element 42d, the simplest configuration may be a configuration including only a resistor as described above, but is not limited to this configuration. Although not shown, the second impedance element 42d may be configured to use an inductor together with or instead of a resistor. Note that the second impedance element 42d has an overall impedance value (resistance value when configured only with a resistor) larger than the impedance value of the third impedance element 42e (resistance value when configured with only a resistance). It is specified to a value (for example, about several kΩ to several hundred kΩ when only the resistance is used).

直列回路ＳＣは、図４に示すように、直列接続された第３インピーダンス素子４２ｅおよびスイッチ４２ｆで構成されると共に、一端部がコンデンサ４２ｃの他端部（および出力部４２ｂ）に接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されている。この構成により、直列回路ＳＣは、スイッチ制御回路ＳＷＣから出力される制御パルス信号Ｖｃｔによってスイッチ４２ｆがオン状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を実行し、オフ状態に移行させられたときには、ターゲット定電圧Ｖｔｇのコンデンサ４２ｃの他端部（および出力部４２ｂ）への印加を停止する。   As shown in FIG. 4, the series circuit SC includes a third impedance element 42e and a switch 42f connected in series, and has one end connected to the other end (and the output unit 42b) of the capacitor 42c. The target constant voltage Vtg is applied to the other end. With this configuration, when the switch 42f is turned on by the control pulse signal Vct output from the switch control circuit SWC, the series circuit SC outputs the other end of the capacitor 42c of the target constant voltage Vtg (and the output unit 42b). ) Is executed, and when the state is shifted to the off state, the application of the target constant voltage Vtg to the other end of the capacitor 42c (and the output unit 42b) is stopped.

スイッチ４２ｆは、オン状態において低インピーダンスとなって、直列回路ＳＣの他端部に印加されているターゲット定電圧Ｖｔｇを第３インピーダンス素子４２ｅ（例えば、第２インピーダンス素子４２ｄ全体の抵抗値に対して十分に小さい抵抗値の抵抗）を介して出力部４２ｂに印加し得る半導体スイッチであれば、アナログスイッチ、バイポーラトランジスタおよび電界効果型トランジスタなどの種々の半導体スイッチで構成することができる。また、スイッチ４２ｆは、本例では一例として、制御パルス信号Ｖｃｔが高電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが低電位のときにオフ状態に移行するように（いわゆる、正論理（ハイアクティブ）で動作するように）構成されている。   The switch 42f has a low impedance in the ON state, and changes the target constant voltage Vtg applied to the other end of the series circuit SC to the third impedance element 42e (for example, with respect to the resistance value of the entire second impedance element 42d). Any semiconductor switch that can be applied to the output unit 42b via a resistor having a sufficiently small resistance value) can be configured with various semiconductor switches such as an analog switch, a bipolar transistor, and a field-effect transistor. In this example, the switch 42f is turned on when the control pulse signal Vct is at a high potential, and is turned off when the control pulse signal Vct is at a low potential. (Highly active).

第３インピーダンス素子４２ｅは、本例では一例として、スイッチ４２ｆがオン状態のときに、他端部に印加されているターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に低インピーダンスで供給し得る十分に低い抵抗値に規定された抵抗で構成されている。ただし、第３インピーダンス素子４２ｅの抵抗値は、スイッチ４２ｆがオン状態（ターゲット定電圧Ｖｔｇの供給状態）のときであっても、増幅信号Ｖｄ０の立ち下がりや立ち上がり時にはこの電圧変化の影響を受けて、コンデンサ４２ｃの他端部の電圧がターゲット定電圧Ｖｔｇから若干変動し得る（増幅信号Ｖｄ０の立ち下がり時には瞬間的に若干低下したり、立ち上がり時には瞬間的に若干上昇したりし得る）程度の抵抗値（例えば、十数Ωから数十Ω程度の抵抗値）に規定されている。また、第３インピーダンス素子４２ｅについては、最も簡易な構成として、図４に示すように１本の抵抗で構成することもできるが、複数の抵抗を直列や並列に接続して構成してもよい。また、図示はしないが、第３インピーダンス素子４２ｅは、抵抗と共に、または抵抗に代えてインダクタを使用した構成としてもよい。また、直列回路ＳＣにおける第３インピーダンス素子４２ｅとスイッチ４２ｆの並び順は、図４に示す並び順の逆の順とすることもできる。   In the present example, as an example, the third impedance element 42e applies the target constant voltage Vtg applied to the other end to the other end (and the output unit 42b) of the capacitor 42c when the switch 42f is on. And a resistor defined to have a sufficiently low resistance value that can be supplied by the resistor. However, the resistance value of the third impedance element 42e is affected by this voltage change when the amplified signal Vd0 falls or rises, even when the switch 42f is in the ON state (the supply state of the target constant voltage Vtg). , The voltage at the other end of the capacitor 42c may slightly fluctuate from the target constant voltage Vtg (the voltage may slightly decrease momentarily when the amplified signal Vd0 falls, or slightly increase when rising). It is specified to a value (for example, a resistance value of about several tens of Ω to several tens of Ω). Further, the third impedance element 42e may be configured with a single resistor as shown in FIG. 4 as the simplest configuration, but may be configured by connecting a plurality of resistors in series or in parallel. . Although not shown, the third impedance element 42e may be configured to use an inductor together with or instead of a resistor. Further, the arrangement order of the third impedance element 42e and the switch 42f in the series circuit SC may be reverse to the arrangement order shown in FIG.

スイッチ制御回路ＳＷＣは、ダイオードを含まずに構成されて、図４に示す構成では、図５に示すように、入力部４２ａに入力される増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃ（図５参照）における低電圧期間ＴＬにスイッチ４２ｆをオン状態に移行させるために高電位（高レベル。例えば、後述するコンパレータ４２ｇについての正電源電圧Ｖｃｃの近傍の電圧レベル）となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるために低電位（低レベル。例えば、後述するコンパレータ４２ｇについての負電源電圧Ｖｅｅの近傍の電圧レベル）となる制御パルス信号Ｖｃｔを出力する。 The switch control circuit SWC is configured without including a diode, and in the configuration illustrated in FIG. 4, as illustrated in FIG. 5, in the AC component Vd0 ac (see FIG. 5) of the amplified signal Vd0 input to the input unit 42a. In order to shift the switch 42f to the ON state during the low voltage period TL , the potential becomes high (high level; for example, a voltage level near the positive power supply voltage Vcc for the comparator 42g described later), and the high voltage period in the AC component Vd0 ac . a low potential (low level. for example, the voltage level in the vicinity of the negative power source voltage Vee of the comparator 42g to be described later) to the T H shifts the switch 42f in the oFF state and outputs a control pulse signal Vct which becomes.

具体的には、スイッチ制御回路ＳＷＣは、図４に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１（≠０ボルト）を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ１が加算された電圧（Ｖｔｇ＋Ｖｂｉ１）を基準電圧（第１基準電圧）Ｖｒ１として正極側から出力する。直流定電圧Ｖｂｉ１は、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐ（図５参照）の例えば数％から十数％の電圧値に規定されている。したがって、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。また、コンパレータ４２ｇは、反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ非反転入力端子に基準電圧Ｖｒ１が入力されることで、出力端子から上記の制御パルス信号Ｖｃｔを出力するように構成されている。 Specifically, as shown in FIG. 4, the switch control circuit SWC includes one comparator 42g operating with the positive power supply voltage Vcc and the negative power supply voltage Vee, and a DC constant voltage (bias voltage) Vbi1 (≠ 0 volt). It has one reference power source 42h for outputting. Further, the reference power supply 42h has the negative electrode connected to the target constant voltage Vtg, so that the voltage (Vtg + Vbi1) obtained by adding the DC constant voltage Vbi1 to the target constant voltage Vtg is used as the reference voltage (first reference voltage) Vr1. Output from The DC constant voltage Vbi1 is defined as a voltage value of, for example, several percent to tens of percent of the peak-to-peak voltage Vp (see FIG. 5) of the AC component Vd0 ac of the amplified signal Vd0. Therefore, reference voltage Vr1 is defined as a voltage slightly higher than target constant voltage Vtg. The comparator 42g outputs the control pulse signal Vct from the output terminal when the inverted input terminal is connected to the other end of the capacitor 42c and the reference voltage Vr1 is input to the non-inverted input terminal. It is configured.

この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオン状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオフ状態に移行したときの波形整形回路４２の動作について説明する。なお、図５では理解の容易のため、増幅信号Ｖｄ０の直流成分Ａが増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、増幅信号Ｖｄ０を図示しているが、実際には、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける増幅信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける増幅信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。 The control pulse signal Vct, switch 42f is, the AC component shifts to the ON state to the low voltage period T L in Vd0 ac, the AC component Vd0 high voltage period in ac T H waveform shaping when the transition to the OFF state to the circuit 42 Will be described. Note that FIG. 5 illustrates the amplified signal Vd0 in a state where the DC component A of the amplified signal Vd0 greatly fluctuates within one cycle of the AC component Vd0 ac of the amplified signal Vd0 for easy understanding. In other words, the DC component A fluctuates in a sufficiently long cycle with respect to one cycle of the AC component Vd0 ac (normally, several μs or less). Therefore, the DC component A is described as being substantially constant within one cycle of the AC component Vd0 ac of the amplified signal Vd0. Further, a peak-to-peak voltage of the AC component Vd0 ac by symbol Vp, the voltage value of the amplified signal Vd0 at high voltage period T H, the DC component higher by a voltage Vp1 than A, the amplified signal in the low voltage period T L The voltage value of Vd0 is lower than DC component A by voltage Vp2. Further, sag occurring in the single-ended signal Vd is ignored.

まず、スイッチ４２ｆがオン状態になる低電圧期間ＴＬでは、直列回路ＳＣからターゲット定電圧Ｖｔｇが低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図５に示すように、ターゲット定電圧Ｖｔｇに規定される。また、増幅信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、低電圧期間ＴＬであることから、電圧（Ａ−Ｖｐ２）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ−Ｖｐ２−Ｖｔｇ）に充電される。 First, in the low voltage period TL in which the switch 42f is turned on, the target constant voltage Vtg is supplied at low impedance from the series circuit SC, so that the voltage of the other end of the capacitor 42c (and the output unit 42b), that is, , Single-ended signal Vd is defined as target constant voltage Vtg, as shown in FIG. Further, the voltage at one end (the end on the side of the input unit 42a) of the capacitor 42c to which the amplified signal Vd0 is applied is the voltage (A-Vp2) because it is in the low voltage period TL . Thus, the capacitor 42c is charged to the voltage (A-Vp2-Vtg) when the voltage at one end is set to a positive voltage with reference to the voltage at the other end defined by the target constant voltage Vtg.

この状態から、スイッチ４２ｆがオフ状態になる高電圧期間ＴＨになったときには、直列回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ＋Ｖｐ１）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ＋Ｖｐ１）から電圧（Ａ−Ｖｐ２−Ｖｔｇ）を減算した電圧（Ａ＋Ｖｐ１−（Ａ−Ｖｐ２−Ｖｔｇ））、すなわち電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（Ｖｐ１＋Ｖｐ２＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図５に示すように、電圧（Ｖｐ＋Ｖｔｇ）に規定される。 From this state, when it becomes a high voltage period T H of the switch 42f is turned off, along with the supply of the target constant voltage Vtg of a series circuit SC is stopped, the one end of the capacitor 42c (input section 42a side end Part) becomes the voltage (A + Vp1). Accordingly, the voltage at the other end of the capacitor 42c (and the output unit 42b) is a voltage (A + Vp1- (A-Vp2-Vtg)) obtained by subtracting the voltage (A-Vp2-Vtg) from the voltage (A + Vp1), that is, the voltage. (Vp1 + Vp2 + Vtg). The voltage (Vp1 + Vp2) is a peak-to-peak voltage Vp of the AC component Vd0 ac . From this, the voltage (Vp1 + Vp2 + Vtg) which is the voltage at one end of the capacitor 42c (the end on the input section 42a side), that is, the single-ended signal Vd is defined as the voltage (Vp + Vtg) as shown in FIG. .

以上のことから、図４に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図５に示すように、増幅信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「１」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「０」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。 As described above, in the waveform shaping circuit 42 shown in FIG. 4, the switch control circuit SWC alternately shifts the switch 42f between the ON state and the OFF state, and as shown in FIG. 5, the amplified signal Vd0 (peak to peak) A signal obtained by superimposing the DC component A on the AC component Vd0 ac of the voltage Vp is converted into a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0, and its lower potential side voltage (lower). The voltage during the voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output from the output unit 42b. This allows the waveform shaping circuit 42 to change the voltage of the signal corresponding to the change of the code Cs constituting the CAN frame, that is, the signal voltage to a low potential (target A constant voltage Vtg), and outputs a single-ended signal Vd in which the signal voltage becomes a high potential while the code Cs is “0”.

次いで、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。   Next, an operation in which the comparator 42g of the switch control circuit SWC outputs the above-described control pulse signal Vct will be described.

交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、直列回路ＳＣから低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図５に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を上回る状態に維持される。なお、交流成分Ｖｄ０ａｃの低電圧期間ＴＬのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの非反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ＋Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも高い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、直列回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。 By the time the AC component Vd0 ac is switched from the low voltage period T L to the high voltage period T H (at the rise of the AC component Vd0 ac), the output section 42b where the target constant voltage Vtg a low impedance series circuit SC is applied (The voltage at the other end of the capacitor 42c; that is, the voltage of the single-ended signal Vd) instantaneously rises from the target constant voltage Vtg under the influence of the change in the voltage of the AC component Vd0 ac , and It exceeds the voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the high potential to the low potential as shown in FIG. In this case, in the series circuit SC, since the switch 42f is turned off, the application of the target constant voltage Vtg to the output unit 42b by the series circuit SC is stopped, and the voltage of the single-ended signal Vd becomes the voltage (Vp + Vtg). Transition. As a result, thereafter, the voltage of the single-ended signal Vd is maintained at a level higher than the reference voltage Vr1. During the low voltage period TL of the AC component Vd0 ac, the voltage of the single-ended signal Vd becomes the target constant voltage Vtg as described above, and the inverting input terminal of the comparator 42g also becomes the target constant voltage Vtg. However, since the reference voltage Vr1 (= Vtg + Vbi1) input to the non-inverting input terminal of the comparator 42g is higher than the target constant voltage Vtg (not the same voltage), the comparator 42g controls the high potential. The output of the pulse signal Vct is continued (that is, the application of the target constant voltage Vtg from the series circuit SC to the output unit 42b is continued).

また、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の低下に伴って電圧（Ｖｐ＋Ｖｔｇ）から低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図５に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より低いターゲット定電圧Ｖｔｇに維持される。 Also, the AC component Vd0 ac from high voltage period T H when switching to the low voltage period T L (fall time of the AC component Vd0 ac), the voltage of the single-ended signal Vd, the voltage drop of the AC component Vd0 ac , The voltage drops from the voltage (Vp + Vtg) and falls below the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the low potential to the high potential as shown in FIG. In this case, in the series circuit SC, the switch 42f shifts to the ON state. Therefore, the application of the target constant voltage Vtg to the output unit 42b by the serial circuit SC is started, and thereafter, the voltage of the single-ended signal Vd is maintained at the target constant voltage Vtg lower than the reference voltage Vr1.

信号生成部１４は、一例として、図４に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ１４ａ、および直流定電圧（バイアス電圧）Ｖｂｉ２（≠０ボルト）を出力する１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇに直流定電圧Ｖｂｉ２が加算された電圧（Ｖｔｇ＋Ｖｂｉ２）を閾値電圧Ｖｔｈとして正極側から出力する。直流定電圧Ｖｂｉ２は、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されている。したがって、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されている。なお、閾値電圧Ｖｔｈと上記した基準電圧Ｖｒ１との大小関係には、同じであってもよいし、いずれが高い状態であってもよい（なお、図５では、一例として、基準電圧Ｖｒ１が閾値電圧Ｖｔｈよりも高い状態となっている）。 As an example, as shown in FIG. 4, the signal generating unit 14 outputs one comparator 14a operating with the positive power supply voltage Vcc and the negative power supply voltage Vee, and a DC constant voltage (bias voltage) Vbi2 (≠ 0 volt). It is configured to have one reference power supply 14b. Further, the reference power supply 14b outputs the voltage (Vtg + Vbi2) obtained by adding the DC constant voltage Vbi2 to the target constant voltage Vtg as the threshold voltage Vth from the positive electrode side when the negative electrode side is connected to the target constant voltage Vtg. The DC constant voltage Vbi2 is defined as a voltage value of, for example, several percent to ten and several percent of the peak-to-peak voltage Vp for the AC component Vd0 ac of the amplified signal Vd0. Therefore, the threshold voltage Vth is defined as a voltage slightly higher than the target constant voltage Vtg. Note that the magnitude relationship between the threshold voltage Vth and the above-described reference voltage Vr1 may be the same or may be in a higher state (in FIG. 5, as an example, when the reference voltage Vr1 is equal to the threshold voltage Vr1). Voltage Vth).

コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｅを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干高い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部１４は、図５に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「０」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「１」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｅを生成して出力する。   The comparator 14a compares the single-ended signal Vd output from the output unit 42b with the threshold voltage Vth when the non-inverting input terminal is connected to the output unit 42b and the threshold voltage Vth is input to the inverting input terminal. Thus, the code specifying signal Se is output from the output terminal. As described above, since the threshold voltage Vth is specified to be a voltage slightly higher than the target constant voltage Vtg, the signal generation unit 14 including the comparator 14a, as shown in FIG. A signal whose peak-to-peak voltage is the voltage Vp and whose lower potential side voltage is defined as the target constant voltage Vtg) is reliably binarized with the threshold voltage Vth, and the CAN frame transmitted via the serial bus SB is converted. A code specifying signal Se having a high potential (maximum output voltage of the comparator 14a) during a period in which the constituent code Cs is "0" and a low potential (minimum output voltage of the comparator 14a) in a period when the constituent Cs is "1". Is generated and output.

ターゲット定電圧Ｖｔｇは、上記したように、正電源電圧Ｖｃｃを下回り、かつ負電源電圧Ｖｅｅを上回る任意の１つの定電圧に規定されるが、図４に示す構成の波形整形回路４２および信号生成部１４では、通常は、信号生成装置２におけるグランドＧの電位（ゼロボルト）に規定される。したがって、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧がターゲット定電圧Ｖｔｇ（ゼロボルト）に規定されたシングルエンド信号Ｖｄを出力する。   As described above, the target constant voltage Vtg is defined as any one constant voltage lower than the positive power supply voltage Vcc and higher than the negative power supply voltage Vee, but the waveform shaping circuit 42 having the configuration shown in FIG. In the unit 14, the potential is normally set to the potential of the ground G (zero volt) in the signal generating device 2. Therefore, the waveform shaping circuit 42 outputs the single-ended signal Vd whose peak-to-peak voltage is Vp and whose low-potential side voltage is defined as the target constant voltage Vtg (zero volt).

なお、波形整形回路４２は、上記した図４の構成、すなわち、増幅信号Ｖｄ０を入力すると共に、この増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧。ボトム電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成に限定されない。例えば、波形整形回路４２を図６に示すように構成することで、増幅信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧。トップ電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する構成とすることもできる。 The waveform shaping circuit 42 receives the amplified signal Vd0 in the configuration of FIG. 4 described above, that is, converts the amplified signal Vd0 into a peak-to-peak voltage equivalent to the peak-to-peak voltage Vp of the AC component of the amplified signal Vd0. The present invention is not limited to the configuration in which Vp and its lower potential side voltage (voltage in the low voltage period TL ; bottom voltage) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output. For example, by configuring the waveform shaping circuit 42 as shown in FIG. 6, the peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component of the amplified signal Vd0 and the high-potential-side voltage (high-voltage period) voltage of T H. Top voltage) may be configured to output the shaping (waveform shaping) a single-ended signal Vd as defined in the target constant voltage Vtg.

以下、図６に示す波形整形回路４２および信号生成部１４について説明する。なお、図４に示す波形整形回路４２および信号生成部１４と同一の構成については、同一の符号を付して重複する説明を省略する。   Hereinafter, the waveform shaping circuit 42 and the signal generator 14 shown in FIG. 6 will be described. The same components as those of the waveform shaping circuit 42 and the signal generating unit 14 shown in FIG. 4 are denoted by the same reference numerals, and redundant description will be omitted.

一例として波形整形回路４２は、増幅信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第２インピーダンス素子４２ｄ、第３インピーダンス素子４２ｅおよびスイッチ４２ｆで構成された直列回路ＳＣ、並びにダイオードを含まずにコンパレータなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。   As an example, the waveform shaping circuit 42 includes an input section 42a to which an amplified signal Vd0 is input, an output section 42b to output a single-ended signal Vd, a capacitor 42c, a second impedance element 42d, a third impedance element 42e, and a switch 42f. And a switch control circuit SWC that is configured by a comparator or the like that does not include a diode and that outputs a control pulse signal Vct that causes the switch 42f to transition from an on state to an off state and from an off state to an on state. Have.

具体的には、第２インピーダンス素子４２ｄは、一例として図６に示すように１本の抵抗（一端部がコンデンサ４２ｃの他端部に接続され、他端部にターゲット定電圧Ｖｔｇが印加された抵抗）で構成されている。   Specifically, the second impedance element 42d has, as an example, one resistor (one end is connected to the other end of the capacitor 42c and the target constant voltage Vtg is applied to the other end as shown in FIG. Resistance).

スイッチ制御回路ＳＷＣは、図６に示すように、正電源電圧Ｖｃｃおよび負電源電圧Ｖｅｅで動作する１つのコンパレータ４２ｇ、および直流定電圧（バイアス電圧）Ｖｂｉ１を出力する１つの基準電源４２ｈを有して構成されている。また、基準電源４２ｈは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ１が減算された電圧（Ｖｔｇ−Ｖｂｉ１）を基準電圧Ｖｒ１として負極側から出力する。直流定電圧Ｖｂｉ１はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されていることから、基準電圧Ｖｒ１は、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。また、コンパレータ４２ｇは、非反転入力端子がコンデンサ４２ｃの他端部に接続され、かつ反転入力端子に基準電圧Ｖｒ１が入力されることで、図７に示すように、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるために低電位となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオン状態に移行させるために高電圧となる制御パルス信号Ｖｃｔを出力する。 As shown in FIG. 6, the switch control circuit SWC has one comparator 42g operating with the positive power supply voltage Vcc and the negative power supply voltage Vee, and one reference power supply 42h outputting the DC constant voltage (bias voltage) Vbi1. It is configured. In addition, the reference power supply 42h outputs the voltage (Vtg-Vbi1) obtained by subtracting the DC constant voltage Vbi1 from the target constant voltage Vtg as the reference voltage Vr1 from the negative electrode side when the positive electrode side is connected to the target constant voltage Vtg. Since the DC constant voltage Vbi1 is regulated to a voltage value of, for example, several percent to several tens of percent of the peak-to-peak voltage Vp, the reference voltage Vr1 is regulated to a voltage slightly lower than the target constant voltage Vtg. The comparator 42g has a non-inverting input terminal connected to the other end of the capacitor 42c and a reference voltage Vr1 being input to the inverting input terminal, as shown in FIG. 7, thereby obtaining an AC component Vd0 of the amplified signal Vd0. becomes a low potential in order to shift the switch 42f in the oFF state to the low voltage period T L in ac, high voltage and comprising control pulse signal to the high voltage period T H of the AC component Vd0 ac in order to shift the switch 42f in the oN state Vct is output.

この制御パルス信号Ｖｃｔにより、スイッチ４２ｆが、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオフ状態に移行し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオン状態に移行したときの波形整形回路４２の動作について説明する。なお、図７では理解の容易のため、増幅信号Ｖｄ０の直流成分Ａが増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内で大きく変動する状態で、増幅信号Ｖｄ０を図示しているが、実際には、直流成分Ａは、交流成分Ｖｄ０ａｃの１周期（通常は、数μｓ以下）に対して十分に長い周期で変動する。このため、直流成分Ａは増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃの１周期内でほぼ一定であるするものとして説明する。また、交流成分Ｖｄ０ａｃについてのピークｔｏピーク電圧を符号Ｖｐで示し、高電圧期間ＴＨにおける増幅信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ１だけ高く、低電圧期間ＴＬにおける増幅信号Ｖｄ０の電圧値は、直流成分Ａよりも電圧Ｖｐ２だけ低いものとする。また、シングルエンド信号Ｖｄに生じるサグは無視するものとする。 The control pulse signal Vct, switch 42f is, the AC component shifts to the OFF state to the low voltage period T L in Vd0 ac, the AC component Vd0 ac at high voltage period T waveform when the transition to the ON state to the H shaping circuit 42 Will be described. Note that FIG. 7 illustrates the amplified signal Vd0 in a state where the DC component A of the amplified signal Vd0 greatly fluctuates within one cycle of the AC component Vd0 ac of the amplified signal Vd0 for easy understanding. In other words, the DC component A fluctuates in a sufficiently long cycle with respect to one cycle of the AC component Vd0 ac (normally, several μs or less). For this reason, the description is made on the assumption that the DC component A is substantially constant within one cycle of the AC component Vd0 ac of the amplified signal Vd0. Further, a peak-to-peak voltage of the AC component Vd0 ac by symbol Vp, the voltage value of the amplified signal Vd0 at high voltage period T H, the DC component higher by a voltage Vp1 than A, the amplified signal in the low voltage period T L The voltage value of Vd0 is lower than DC component A by voltage Vp2. Further, sag occurring in the single-ended signal Vd is ignored.

まず、スイッチ４２ｆがオン状態になる高電圧期間ＴＨでは、直列回路ＳＣからターゲット定電圧Ｖｔｇが低インピーダンスで供給されることにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧、つまり、シングルエンド信号Ｖｄは、図７に示すように、ターゲット定電圧Ｖｔｇに規定される。また、増幅信号Ｖｄ０が印加されるコンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧は、高電圧期間ＴＨであることから、電圧（Ａ＋Ｖｐ１）となっている。これにより、コンデンサ４２ｃは、ターゲット定電圧Ｖｔｇに規定されている他端部の電圧を基準として一端部側の電圧を正電圧としたときに、電圧（Ａ＋Ｖｐ１−Ｖｔｇ）に充電される。 First, the high voltage period T H switch 42f is turned on, by the target constant voltage Vtg series circuit SC is supplied with a low impedance, the voltage of the other end of the capacitor 42c (and the output portion 42b), i.e. , Single-ended signal Vd is defined by target constant voltage Vtg, as shown in FIG. Further, the voltage of the one end of the capacitor 42c for amplifying the signal Vd0 is applied (the end of the input portion 42a side), since a high voltage period T H, and has a voltage (A + Vp1). Thus, the capacitor 42c is charged to the voltage (A + Vp1-Vtg) when the voltage at one end is set to a positive voltage with reference to the voltage at the other end defined by the target constant voltage Vtg.

この状態から、スイッチ４２ｆがオフ状態になる低電圧期間ＴＬになったときには、直列回路ＳＣからのターゲット定電圧Ｖｔｇの供給が停止されると共に、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧が電圧（Ａ−Ｖｐ２）となる。これにより、コンデンサ４２ｃの他端部（および出力部４２ｂ）の電圧は、電圧（Ａ−Ｖｐ２）から電圧（Ａ＋Ｖｐ１−Ｖｔｇ）を減算した電圧（Ａ−Ｖｐ２−（Ａ＋Ｖｐ１−Ｖｔｇ））、すなわち電圧（−（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）となる。また、電圧（Ｖｐ１＋Ｖｐ２）は交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐである。このことから、コンデンサ４２ｃの一端部（入力部４２ａ側の端部）の電圧である電圧（−（Ｖｐ１＋Ｖｐ２）＋Ｖｔｇ）、つまり、シングルエンド信号Ｖｄは、図７に示すように、電圧（−Ｖｐ＋Ｖｔｇ）に規定される。 When a low voltage period TL in which the switch 42f is turned off from this state is reached, the supply of the target constant voltage Vtg from the series circuit SC is stopped, and one end of the capacitor 42c (the end on the side of the input unit 42a) is stopped. Part) becomes the voltage (A-Vp2). Accordingly, the voltage at the other end of the capacitor 42c (and the output unit 42b) is a voltage (A-Vp2- (A + Vp1-Vtg)) obtained by subtracting the voltage (A + Vp1-Vtg) from the voltage (A-Vp2), that is, the voltage. (-(Vp1 + Vp2) + Vtg). The voltage (Vp1 + Vp2) is a peak-to-peak voltage Vp of the AC component Vd0 ac . From this, the voltage (− (Vp1 + Vp2) + Vtg) which is the voltage of one end of the capacitor 42c (the end on the input unit 42a side), that is, the single-ended signal Vd is, as shown in FIG. 7, a voltage (−Vp + Vtg). ).

以上のことから、図６に示す波形整形回路４２は、スイッチ制御回路ＳＷＣがスイッチ４２ｆをオン状態およびオフ状態に交互に移行させることにより、図７に示すように、増幅信号Ｖｄ０（ピークｔｏピーク電圧Ｖｐの交流成分Ｖｄ０ａｃに直流成分Ａが重畳した信号）を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「１」の期間には信号の電圧が低電位になり、この符号Ｃｓが「０」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。 As described above, in the waveform shaping circuit 42 shown in FIG. 6, when the switch control circuit SWC alternately shifts the switch 42f to the on state and the off state, the amplified signal Vd0 (peak to peak) as shown in FIG. A signal obtained by superimposing the DC component A on the AC component Vd0 ac of the voltage Vp is converted into a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0, and the high-potential side voltage (high output from the voltage period T H of the voltage) is shaped into a single-ended signal Vd as defined in the target constant voltage Vtg (waveform shaping) to the output unit 42b. Accordingly, the waveform shaping circuit 42 changes the voltage of the signal corresponding to the change of the code Cs constituting the CAN frame, that is, the voltage of the signal becomes low potential while the code Cs is “1”. During the period in which the code Cs is "0", a single-ended signal Vd in which the signal voltage becomes high (target constant voltage Vtg) is output.

また、スイッチ制御回路ＳＷＣのコンパレータ４２ｇが、上記の制御パルス信号Ｖｃｔを出力する動作について説明する。   The operation in which the comparator 42g of the switch control circuit SWC outputs the control pulse signal Vct will be described.

交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、直列回路ＳＣから低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に低下して、基準電圧Ｖｒ１を下回る。したがって、コンパレータ４２ｇは、図７に示すように、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオフ状態に移行するため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が停止されて、シングルエンド信号Ｖｄの電圧は、電圧（−Ｖｐ＋Ｖｔｇ）に移行する。この結果、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１を下回る状態に維持される。なお、交流成分Ｖｄ０ａｃの高電圧期間ＴＨのときには、上記したようにシングルエンド信号Ｖｄの電圧はターゲット定電圧Ｖｔｇになり、コンパレータ４２ｇの非反転入力端子もこのターゲット定電圧Ｖｔｇになる。しかしながら、コンパレータ４２ｇの反転入力端子に入力されている基準電圧Ｖｒ１（＝Ｖｔｇ−Ｖｂｉ１）はこのターゲット定電圧Ｖｔｇよりも低い電圧である（同じ電圧ではない）ことから、コンパレータ４２ｇは、高電位の制御パルス信号Ｖｃｔの出力を継続する（つまり、直列回路ＳＣから出力部４２ｂへのターゲット定電圧Ｖｔｇの印加を継続させる）。 When AC component Vd0 ac switches from high voltage period T H to the low voltage period T L in (falling time fall of the AC component Vd0 ac), the output unit target constant voltage Vtg a low impedance series circuit SC is applied The voltage at 42b (the voltage at the other end of the capacitor 42c; that is, the voltage of the single-ended signal Vd) is momentarily reduced from the target constant voltage Vtg under the influence of the change in the voltage of the AC component Vd0 ac . It falls below the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the high potential to the low potential as shown in FIG. In this case, in the serial circuit SC, the switch 42f is turned off, so that the application of the target constant voltage Vtg to the output unit 42b by the serial circuit SC is stopped, and the voltage of the single-ended signal Vd becomes the voltage (−Vp + Vtg). Move to As a result, thereafter, the voltage of the single-ended signal Vd is maintained at a level lower than the reference voltage Vr1. Note that when the high-voltage period T H of the AC component Vd0 ac, the voltage of the single-ended signal Vd as described above becomes the target constant voltage Vtg, the non-inverting input terminal of the comparator 42g also becomes the target constant voltage Vtg. However, since the reference voltage Vr1 (= Vtg-Vbi1) input to the inverting input terminal of the comparator 42g is lower than the target constant voltage Vtg (not the same voltage), the comparator 42g is connected to the high potential The output of the control pulse signal Vct is continued (that is, the application of the target constant voltage Vtg from the series circuit SC to the output unit 42b is continued).

また、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の上昇に伴って電圧（−Ｖｐ＋Ｖｔｇ）から上昇して、基準電圧Ｖｒ１を上回る。したがって、コンパレータ４２ｇは、図７に示すように、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。この場合、直列回路ＳＣではスイッチ４２ｆがオン状態に移行する。このため、直列回路ＳＣによる出力部４２ｂへのターゲット定電圧Ｖｔｇの印加が開始されて、その後は、シングルエンド信号Ｖｄの電圧は、基準電圧Ｖｒ１より高いターゲット定電圧Ｖｔｇに維持される。 Further, when the AC component Vd0 ac is switched from the low voltage period T L to the high voltage period T H (at the rise of the AC component Vd0 ac), the voltage of the single-ended signal Vd is the increase in the voltage of the AC component Vd0 ac Accordingly, the voltage rises from the voltage (−Vp + Vtg) and exceeds the reference voltage Vr1. Therefore, the comparator 42g shifts the control pulse signal Vct from the low potential to the high potential as shown in FIG. In this case, in the series circuit SC, the switch 42f shifts to the ON state. Therefore, the application of the target constant voltage Vtg to the output unit 42b by the serial circuit SC is started, and thereafter, the voltage of the single-ended signal Vd is maintained at the target constant voltage Vtg higher than the reference voltage Vr1.

信号生成部１４は、一例として、図６に示すように、１つのコンパレータ１４ａおよび１つの基準電源１４ｂを有して構成されている。また、基準電源１４ｂは、正極側がターゲット定電圧Ｖｔｇに接続されることにより、ターゲット定電圧Ｖｔｇから直流定電圧Ｖｂｉ２が減算された電圧（Ｖｔｇ−Ｖｂｉ２）を閾値電圧Ｖｔｈとして負極側から出力する。直流定電圧Ｖｂｉ２はピークｔｏピーク電圧Ｖｐの例えば数％から十数％の電圧値に規定されているため、閾値電圧Ｖｔｈは、ターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されている。   As an example, the signal generation unit 14 is configured to include one comparator 14a and one reference power supply 14b, as shown in FIG. In addition, the reference power supply 14b outputs a voltage (Vtg-Vbi2) obtained by subtracting the DC constant voltage Vbi2 from the target constant voltage Vtg as the threshold voltage Vth from the negative electrode side when the positive electrode side is connected to the target constant voltage Vtg. Since the DC constant voltage Vbi2 is regulated to a voltage value of, for example, several percent to several tens of percent of the peak-to-peak voltage Vp, the threshold voltage Vth is regulated to a voltage slightly lower than the target constant voltage Vtg.

コンパレータ１４ａは、出力部４２ｂに非反転入力端子が接続され、かつ閾値電圧Ｖｔｈが反転入力端子に入力されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、出力端子から符号特定用信号Ｓｅを出力する。上記したように、閾値電圧Ｖｔｈがターゲット定電圧Ｖｔｇよりも若干低い電圧に規定されていることから、このコンパレータ１４ａを備えた信号生成部１４は、図７に示すように、シングルエンド信号Ｖｄ（ピークｔｏピーク電圧が電圧Ｖｐで、かつその高電位側電圧がターゲット定電圧Ｖｔｇに規定された信号）を閾値電圧Ｖｔｈで確実に二値化して、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「０」の期間において高電位（コンパレータ１４ａの最大出力電圧）となり、この符号Ｃｓが「１」の期間において低電位（コンパレータ１４ａの最小出力電圧）となる符号特定用信号Ｓｅを生成して出力する。   The comparator 14a compares the single-ended signal Vd output from the output unit 42b with the threshold voltage Vth when the non-inverting input terminal is connected to the output unit 42b and the threshold voltage Vth is input to the inverting input terminal. Thus, the code specifying signal Se is output from the output terminal. As described above, since the threshold voltage Vth is specified to be a voltage slightly lower than the target constant voltage Vtg, the signal generation unit 14 including the comparator 14a outputs the single-ended signal Vd ( A signal whose peak-to-peak voltage is the voltage Vp and whose high-potential side voltage is defined as the target constant voltage Vtg) is surely binarized with the threshold voltage Vth, and the CAN frame transmitted via the serial bus SB is transmitted. A code specifying signal Se having a high potential (maximum output voltage of the comparator 14a) during a period in which the constituent code Cs is "0" and a low potential (minimum output voltage of the comparator 14a) in a period when the constituent Cs is "1". Is generated and output.

図６に示す構成の波形整形回路４２および信号生成部１４では、上記の構成により、例えば、ターゲット定電圧Ｖｔｇを、グランドＧの電位（ゼロボルト）を超え、かつ正電源電圧Ｖｃｃ未満の正の所定の電圧としたときには、波形整形回路４２は、ピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧がこの正のターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄを出力する。   In the waveform shaping circuit 42 and the signal generation unit 14 having the configuration shown in FIG. 6, for example, the target constant voltage Vtg exceeds the potential of the ground G (zero volts) and is lower than the positive power supply voltage Vcc by the above configuration. In this case, the waveform shaping circuit 42 outputs the single-ended signal Vd having the peak-to-peak voltage Vp and the high-potential-side voltage defined by the positive target constant voltage Vtg.

また、図４に示す構成の波形整形回路４２については、図８に示す構成の波形整形回路４２のように、直列接続された２本の抵抗４２ｉ，４２ｊで構成されて、一端部（抵抗４２ｉ側の端部）がコンパレータ４２ｇの出力端子に接続されると共に他端部（抵抗４２ｊ側の端部）に基準電圧Ｖｒ２（第２基準電圧）が印加されて、基準電圧Ｖｒ２および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する抵抗分圧回路４２ｋを備えて、コンパレータ４２ｇにヒステリシス特性を持たせる構成（コンパレータ４２ｇをヒステリシスコンパレータとして動作させる構成）に変更することもできる。なお、図４に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。   The waveform shaping circuit 42 having the configuration shown in FIG. 4 includes two resistors 42i and 42j connected in series like the waveform shaping circuit 42 having the configuration shown in FIG. End is connected to the output terminal of the comparator 42g, and the reference voltage Vr2 (second reference voltage) is applied to the other end (the end on the resistor 42j side), and the reference voltage Vr2 and the control pulse signal Vct are applied. Is provided as a reference voltage Vr1 at a non-inverting input terminal of the comparator 42g, and a resistor voltage dividing circuit 42k is provided to provide the comparator 42g with a hysteresis characteristic (the comparator 42g operates as a hysteresis comparator). Configuration). The same components as those of the waveform shaping circuit 42 shown in FIG. 4 are denoted by the same reference numerals, and redundant description will be omitted.

この抵抗分圧回路４２ｋでは、抵抗４２ｉの抵抗値が抵抗４２ｊの抵抗値に対して十分に大きな値（例えば、抵抗４２ｊが数十ｋΩのときには抵抗４２ｉは数ＭΩ程度）に規定されている。また、この抵抗分圧回路４２ｋでは、負極側がターゲット定電圧Ｖｔｇに接続された基準電源４２ｈから出力される電圧（Ｖｔｇ＋Ｖｂｉ１）を基準電圧Ｖｒ２（ターゲット定電圧Ｖｔｇの近傍の電圧（この例では、ターゲット定電圧Ｖｔｇよりも若干高い電圧））として使用しているが、これに限定されるものではなく、図示はしないが、ターゲット定電圧Ｖｔｇの近傍の電圧の他の例であるターゲット定電圧Ｖｔｇよりも低い（若干低い）電圧を基準電圧Ｖｒ２として使用する構成や、ターゲット定電圧Ｖｔｇ自体を基準電圧Ｖｒ２として使用する構成を採用することもできる。   In the resistor voltage dividing circuit 42k, the resistance value of the resistor 42i is set to a value sufficiently larger than the resistance value of the resistor 42j (for example, the resistance 42i is about several MΩ when the resistance 42j is several tens kΩ). Further, in the resistance voltage dividing circuit 42k, the voltage (Vtg + Vbi1) output from the reference power supply 42h whose negative side is connected to the target constant voltage Vtg is used as the reference voltage Vr2 (the voltage near the target constant voltage Vtg (in this example, the target voltage Vtg)). Although it is used as a voltage slightly higher than the constant voltage Vtg), the present invention is not limited to this, and although not shown, the target constant voltage Vtg, which is another example of a voltage near the target constant voltage Vtg, is not shown. Alternatively, a configuration using a lower (slightly lower) voltage as the reference voltage Vr2 or a configuration using the target constant voltage Vtg itself as the reference voltage Vr2 can be adopted.

この構成により、図８に示す構成の波形整形回路４２では、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、直列回路ＳＣから低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に上昇して、基準電圧Ｖｒ１を上回る。この場合、抵抗分圧回路４２ｋは、高電位の制御パルス信号Ｖｃｔと基準電圧Ｖｒ２との差分電圧（Ｖｃｔ−Ｖｒ２）を分圧して得られる電圧Ｖｄｖを基準電圧Ｖｒ２に加算して、基準電圧（分圧電圧）Ｖｒ１として出力する。したがって、このコンパレータ４２ｇでは、図４に示すコンパレータ４２ｇと比較して、出力部４２ｂの電圧が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により高く上昇したときに基準電圧Ｖｒ１を上回って、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。 With this configuration, the waveform shaping circuit 42 having the configuration shown in FIG. 8, but when the AC component Vd0 ac is switched from the low voltage period T L to the high voltage period T H (at the rise of the AC component Vd0 ac), the series circuit SC The voltage of the output unit 42b (the voltage at the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) to which the target constant voltage Vtg is applied with a low impedance from the power supply is affected by the change in the voltage of the AC component Vd0 ac. As a result, the voltage instantaneously rises from the target constant voltage Vtg and exceeds the reference voltage Vr1. In this case, the resistor voltage dividing circuit 42k adds the voltage Vdv obtained by dividing the difference voltage (Vct−Vr2) between the high-potential control pulse signal Vct and the reference voltage Vr2 to the reference voltage Vr2, and It is output as a divided voltage Vr1. Therefore, in the comparator 42g, as compared with the comparator 42g shown in FIG. 4, when the voltage of the output section 42b instantaneously rises higher than the target constant voltage Vtg under the influence of the change in the voltage of the AC component Vd0 ac. The control pulse signal Vct is shifted from a high potential to a low potential, exceeding the reference voltage Vr1.

また、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の低下に伴って電圧（Ｖｐ＋Ｖｔｇ）から低下して、基準電圧Ｖｒ１を下回る。この場合、抵抗分圧回路４２ｋは、低電位の制御パルス信号Ｖｃｔと基準電圧Ｖｒ２との差分電圧（Ｖｃｔ−Ｖｒ２）を分圧して得られる電圧Ｖｄｖを基準電圧Ｖｒ２に加算して、基準電圧（分圧電圧）Ｖｒ１として出力する。したがって、このコンパレータ４２ｇでは、図４に示すコンパレータ４２ｇと比較して、出力部４２ｂの電圧が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により低く低下したときに基準電圧Ｖｒ１を下回って、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。 Also, the AC component Vd0 ac from high voltage period T H when switching to the low voltage period T L (fall time of the AC component Vd0 ac), the voltage of the single-ended signal Vd, the voltage drop of the AC component Vd0 ac , The voltage drops from the voltage (Vp + Vtg) and falls below the reference voltage Vr1. In this case, the resistance voltage dividing circuit 42k adds the voltage Vdv obtained by dividing the difference voltage (Vct-Vr2) between the low-potential control pulse signal Vct and the reference voltage Vr2 to the reference voltage Vr2, and It is output as a divided voltage Vr1. Therefore, in the comparator 42g, as compared with the comparator 42g shown in FIG. 4, when the voltage of the output section 42b is momentarily lowered from the target constant voltage Vtg under the influence of the change in the voltage of the AC component Vd0 ac. The control pulse signal Vct is shifted from a low potential to a high potential below the reference voltage Vr1.

このようにして、図８に示す構成の波形整形回路４２では、コンパレータ４２ｇがヒステリシス特性を有した状態で動作して、制御パルス信号Ｖｃｔを出力するため、入力部４２ａに入力される増幅信号Ｖｄ０に多少のノイズが重畳している状態であっても、このノイズの影響を低減しつつ、制御パルス信号Ｖｃｔを生成することが可能となっている。   In this manner, in the waveform shaping circuit 42 having the configuration shown in FIG. 8, the comparator 42g operates in a state having the hysteresis characteristic and outputs the control pulse signal Vct, so that the amplified signal Vd0 input to the input section 42a is output. Therefore, even when some noise is superimposed on the control pulse signal Vct, the control pulse signal Vct can be generated while reducing the influence of the noise.

また、図６に示す構成の波形整形回路４２については、図９に示す構成の波形整形回路４２のように、直列接続された２本の抵抗４２ｉ，４２ｊで構成されて、一端部（抵抗４２ｉ側の端部）がコンパレータ４２ｇの出力端子に接続されると共に他端部（抵抗４２ｊ側の端部）がコンデンサ４２ｃの他端部（および出力部４２ｂ）に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する抵抗分圧回路４２ｋを備えて、コンパレータ４２ｇにヒステリシス特性を持たせる構成に変更することもできる。なお、図６に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。また、この抵抗分圧回路４２ｋは、図８に示す波形整形回路４２の抵抗分圧回路４２ｋと同一に構成されている。   The waveform shaping circuit 42 having the configuration shown in FIG. 6 includes two resistors 42i and 42j connected in series like the waveform shaping circuit 42 having the configuration shown in FIG. The other end (the end on the resistor 42j side) is connected to the other end (and the output section 42b) of the capacitor 42c, and the other end (the end on the resistor 42j side) is connected to the output terminal of the comparator 42g. A configuration in which a resistor voltage dividing circuit 42k that outputs a voltage dividing pulse signal Vdp defined by the voltage and the voltage of the control pulse signal Vct to the non-inverting input terminal of the comparator 42g is provided, and the comparator 42g has hysteresis characteristics. Can also. The same components as those of the waveform shaping circuit 42 shown in FIG. 6 are denoted by the same reference numerals, and redundant description will be omitted. The resistance voltage dividing circuit 42k has the same configuration as the resistance voltage dividing circuit 42k of the waveform shaping circuit 42 shown in FIG.

この構成により、図９に示す構成の波形整形回路４２では、交流成分Ｖｄ０ａｃが高電圧期間ＴＨから低電圧期間ＴＬに切り替わるとき（交流成分Ｖｄ０ａｃの立ち下がり時）には、直列回路ＳＣから低インピーダンスでターゲット定電圧Ｖｔｇが印加されている出力部４２ｂの電圧（コンデンサ４２ｃの他端部の電圧。つまり、シングルエンド信号Ｖｄの電圧）が、この交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的に低下して、基準電圧Ｖｒ１を下回る。この場合、抵抗分圧回路４２ｋは、高電位の制御パルス信号Ｖｃｔとシングルエンド信号Ｖｄの電圧との差分電圧を分圧して得られる分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する。したがって、このコンパレータ４２ｇでは、図６に示すコンパレータ４２ｇと比較して、シングルエンド信号Ｖｄの電圧（出力部４２ｂの電圧）が交流成分Ｖｄ０ａｃの電圧の変化の影響を受けてターゲット定電圧Ｖｔｇから瞬間的により低く低下したときに、非反転入力端子への分圧パルス信号Ｖｄｐが基準電圧Ｖｒ１を下回って、制御パルス信号Ｖｃｔを高電位から低電位に移行させる。 With this configuration, the waveform shaping circuit 42 having the configuration shown in FIG. 9, when the AC component Vd0 ac switches from high voltage period T H to the low voltage period T L (fall time of the AC component Vd0 ac) is a series circuit The voltage of the output section 42b (the voltage of the other end of the capacitor 42c, that is, the voltage of the single-ended signal Vd) to which the target constant voltage Vtg is applied with a low impedance from the SC is a change in the voltage of the AC component Vd0 ac. Under the influence, the voltage instantaneously drops from the target constant voltage Vtg and falls below the reference voltage Vr1. In this case, the resistance voltage dividing circuit 42k outputs a voltage dividing pulse signal Vdp obtained by dividing the difference voltage between the high-potential control pulse signal Vct and the voltage of the single-ended signal Vd to the non-inverting input terminal of the comparator 42g. . Therefore, in the comparator 42g, the voltage of the single-ended signal Vd (the voltage of the output unit 42b) is affected by the change in the voltage of the AC component Vd0 ac , and the voltage of the target constant voltage Vtg is lower than that of the comparator 42g shown in FIG. When the voltage drops instantaneously, the divided pulse signal Vdp to the non-inverting input terminal falls below the reference voltage Vr1, and the control pulse signal Vct shifts from a high potential to a low potential.

また、交流成分Ｖｄ０ａｃが低電圧期間ＴＬから高電圧期間ＴＨに切り替わるとき（交流成分Ｖｄ０ａｃの立ち上がり時）には、シングルエンド信号Ｖｄの電圧は、交流成分Ｖｄ０ａｃの電圧の上昇に伴って電圧（−Ｖｐ＋Ｖｔｇ）から上昇して、基準電圧Ｖｒ１を上回る。この場合、抵抗分圧回路４２ｋは、低電位の制御パルス信号Ｖｃｔとシングルエンド信号Ｖｄの電圧との差分電圧を分圧して得られる分圧パルス信号Ｖｄｐをコンパレータ４２ｇの非反転入力端子に出力する。したがって、このコンパレータ４２ｇでは、図６に示すコンパレータ４２ｇと比較して、シングルエンド信号Ｖｄの電圧（出力部４２ｂの電圧）が電圧（−Ｖｐ＋Ｖｔｇ）から瞬間的により高く上昇したときに、非反転入力端子への分圧パルス信号Ｖｄｐが基準電圧Ｖｒ１を上回って、制御パルス信号Ｖｃｔを低電位から高電位に移行させる。 Further, when the AC component Vd0 ac is switched from the low voltage period T L to the high voltage period T H (at the rise of the AC component Vd0 ac), the voltage of the single-ended signal Vd is the increase in the voltage of the AC component Vd0 ac Accordingly, the voltage rises from the voltage (−Vp + Vtg) and exceeds the reference voltage Vr1. In this case, the resistance voltage dividing circuit 42k outputs a divided voltage signal Vdp obtained by dividing a difference voltage between the low-potential control pulse signal Vct and the voltage of the single-ended signal Vd to a non-inverting input terminal of the comparator 42g. . Therefore, in the comparator 42g, as compared with the comparator 42g shown in FIG. 6, when the voltage of the single-ended signal Vd (the voltage of the output unit 42b) instantaneously rises higher than the voltage (−Vp + Vtg), the non-inverting input When the divided pulse signal Vdp to the terminal exceeds the reference voltage Vr1, the control pulse signal Vct is shifted from a low potential to a high potential.

このようにして、図９に示す構成の波形整形回路４２においても、コンパレータ４２ｇがヒステリシス特性を有した状態で動作して、制御パルス信号Ｖｃｔを出力するため、入力部４２ａに入力される増幅信号Ｖｄ０に多少のノイズが重畳している状態であっても、このノイズの影響を低減しつつ、制御パルス信号Ｖｃｔを生成することが可能となっている。   In this manner, also in the waveform shaping circuit 42 having the configuration shown in FIG. 9, the comparator 42g operates in a state having the hysteresis characteristic and outputs the control pulse signal Vct, so that the amplified signal input to the input section 42a is output. Even when some noise is superimposed on Vd0, it is possible to generate the control pulse signal Vct while reducing the influence of this noise.

なお、上記した図４，６，８，９に示す各波形整形回路４２では、コンパレータ４２ｇとは別体に配設したスイッチ４２ｆを用いて直列回路ＳＣを構成しているが、例えば図１０に示すように、ＰＮＰ型オープンコレクタのトランジスタを出力段として内蔵するコンパレータをコンパレータ４２ｇとして使用する構成を、図４，８に示す各波形整形回路４２に採用することもできる。この構成を採用した各波形整形回路４２では、図１０に示すように、この出力段のトランジスタのエミッタ端子に第３インピーダンス素子４２ｅを介してターゲット定電圧Ｖｔｇを供給し、このトランジスタのコレクタ端子が接続される出力端子を出力部４２ｂに接続する。これにより、コンパレータ４２ｇに内蔵されたトランジスタを直列回路ＳＣを構成するスイッチ４２ｆとして機能させることができる。   In each of the waveform shaping circuits 42 shown in FIGS. 4, 6, 8, and 9, the series circuit SC is configured using a switch 42f provided separately from the comparator 42g. As shown, a configuration in which a comparator including a PNP open collector transistor as an output stage is used as the comparator 42g can be employed in each of the waveform shaping circuits 42 shown in FIGS. In each of the waveform shaping circuits 42 employing this configuration, as shown in FIG. 10, a target constant voltage Vtg is supplied to the emitter terminal of the output stage transistor via the third impedance element 42e, and the collector terminal of the transistor is connected to the output terminal. The connected output terminal is connected to the output section 42b. This allows the transistor built in the comparator 42g to function as the switch 42f configuring the series circuit SC.

また、例えば図１１に示すように、ＮＰＮ型オープンコレクタのトランジスタを出力段として内蔵するコンパレータをコンパレータ４２ｇとして使用する構成を、図６，９に示す各波形整形回路４２に採用することもできる。この構成を採用した各波形整形回路４２では、図１１に示すように、このトランジスタのエミッタ端子に第３インピーダンス素子４２ｅを介してターゲット定電圧Ｖｔｇを供給し、このトランジスタのコレクタ端子が接続される出力端子を出力部４２ｂに接続する。これにより、コンパレータ４２ｇに内蔵されたトランジスタを直列回路ＳＣを構成するスイッチ４２ｆとして機能させることができる。   Further, for example, as shown in FIG. 11, a configuration in which a comparator including an NPN open-collector transistor as an output stage is used as the comparator 42g can be employed in each of the waveform shaping circuits 42 shown in FIGS. In each waveform shaping circuit 42 adopting this configuration, as shown in FIG. 11, a target constant voltage Vtg is supplied to the emitter terminal of this transistor via the third impedance element 42e, and the collector terminal of this transistor is connected. The output terminal is connected to the output section 42b. This allows the transistor built in the comparator 42g to function as the switch 42f configuring the series circuit SC.

この図１０，１１に示す構成を採用することにより、スイッチ４２ｆを省略できる分だけ、波形整形回路４２の部品点数を削減することができる。   By adopting the configurations shown in FIGS. 10 and 11, the number of components of the waveform shaping circuit 42 can be reduced by the amount that the switch 42f can be omitted.

また、上記した図４，８に示す各波形整形回路４２における直列回路ＳＣのスイッチ４２ｆとして、３ステートロジックＩＣを使用することもできる。一例として図８に示す波形整形回路４２のスイッチ４２ｆとして３ステートロジックＩＣ（以下、ロジックＩＣ４２ｆともいう）を使用した構成の波形整形回路４２を図１２に示す。なお、図８に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。この図１２に示す波形整形回路４２では、ロジックＩＣ４２ｆにおけるローレベルに対応する電圧をターゲット定電圧Ｖｔｇとして規定し、このターゲット定電圧ＶｔｇをロジックＩＣ４２ｆの入力端子に入力し、ロジックＩＣ４２ｆの出力端子を第３インピーダンス素子４２ｅを介して出力部４２ｂに接続し、ロジックＩＣ４２ｆの制御入力端子に制御パルス信号Ｖｃｔを入力する。ロジックＩＣ４２ｆは、制御入力端子がハイアクティブ（制御パルス信号Ｖｃｔが高電位のときにターゲット定電圧Ｖｔｇを出力し、制御パルス信号Ｖｃｔが低電位のときに出力をハイインピーダンス状態にする構成）のロジックＩＣで構成されている。   Also, a three-state logic IC can be used as the switch 42f of the series circuit SC in each of the waveform shaping circuits 42 shown in FIGS. As an example, FIG. 12 shows a waveform shaping circuit 42 having a configuration using a three-state logic IC (hereinafter, also referred to as a logic IC 42f) as a switch 42f of the waveform shaping circuit 42 shown in FIG. Note that the same components as those of the waveform shaping circuit 42 shown in FIG. 8 are denoted by the same reference numerals, and redundant description will be omitted. In the waveform shaping circuit 42 shown in FIG. 12, a voltage corresponding to a low level in the logic IC 42f is defined as a target constant voltage Vtg, the target constant voltage Vtg is input to an input terminal of the logic IC 42f, and an output terminal of the logic IC 42f is It is connected to the output section 42b via the third impedance element 42e, and the control pulse signal Vct is input to the control input terminal of the logic IC 42f. The logic IC 42f has a logic in which the control input terminal is high active (a configuration in which the target constant voltage Vtg is output when the control pulse signal Vct is at a high potential and the output is set to a high impedance state when the control pulse signal Vct is at a low potential). It is composed of IC.

この直列回路ＳＣは、ロジックＩＣ４２ｆが制御パルス信号Ｖｃｔの高電位のときにターゲット定電圧Ｖｔｇを出力部４２ｂに出力し、制御パルス信号Ｖｃｔの低電位のときに出力をハイインピーダンス状態に移行させることにより、ターゲット定電圧Ｖｔｇの出力部４２ｂへの出力を停止する。   The serial circuit SC outputs the target constant voltage Vtg to the output unit 42b when the logic IC 42f is at the high potential of the control pulse signal Vct, and shifts the output to the high impedance state when the logic IC 42f is at the low potential of the control pulse signal Vct. As a result, the output of the target constant voltage Vtg to the output unit 42b is stopped.

この図１２に示す波形整形回路４２は、図８に示す波形整形回路４２と同様に動作して、図５に示すように、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図５に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「１」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「０」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。 The waveform shaping circuit 42 shown in FIG. 12 operates in the same manner as the waveform shaping circuit 42 shown in FIG. 8, and converts the amplified signal Vd0 into the peak-to-peak AC component Vd0 ac of the amplified signal Vd0 as shown in FIG. A peak-to-peak voltage Vp equivalent to the voltage Vp, and a low-potential-side voltage thereof (a voltage in the low voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg, and an output unit is formed. 42b. As a result, as shown in FIG. 5, the waveform shaping circuit 42 changes the voltage of the signal corresponding to the change of the code Cs constituting the CAN frame, that is, the signal during the period when the code Cs is “1”. Becomes a low potential (target constant voltage Vtg), and outputs a single-ended signal Vd in which the voltage of the signal becomes a high potential while the code Cs is “0”.

また、上記した図６，９に示す各波形整形回路４２における直列回路ＳＣのスイッチ４２ｆとしても、３ステートロジックＩＣを使用することができる。一例として図９に示す波形整形回路４２のスイッチ４２ｆとして、ロジックＩＣ４２ｆ（図１２に示すロジックＩＣ４２ｆと同じ正論理のロジックＩＣ）を使用した構成の波形整形回路４２を図１３に示す。なお、図９に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。この図１３に示す波形整形回路４２では、ロジックＩＣ４２ｆにおけるハイレベルに対応する電圧をターゲット定電圧Ｖｔｇとして規定し、このターゲット定電圧ＶｔｇをロジックＩＣ４２ｆの入力端子に入力し、ロジックＩＣ４２ｆの出力端子を第３インピーダンス素子４２ｅを介して出力部４２ｂに接続し、ロジックＩＣ４２ｆの制御入力端子に制御パルス信号Ｖｃｔを入力する。   Also, a three-state logic IC can be used as the switch 42f of the series circuit SC in each of the waveform shaping circuits 42 shown in FIGS. As an example, FIG. 13 shows a waveform shaping circuit 42 having a configuration using a logic IC 42f (a logic IC of the same positive logic as the logic IC 42f shown in FIG. 12) as the switch 42f of the waveform shaping circuit 42 shown in FIG. Note that the same components as those of the waveform shaping circuit 42 shown in FIG. 9 are denoted by the same reference numerals, and redundant description will be omitted. In the waveform shaping circuit 42 shown in FIG. 13, the voltage corresponding to the high level in the logic IC 42f is defined as the target constant voltage Vtg, and the target constant voltage Vtg is input to the input terminal of the logic IC 42f, and the output terminal of the logic IC 42f is It is connected to the output section 42b via the third impedance element 42e, and the control pulse signal Vct is input to the control input terminal of the logic IC 42f.

この図１３に示す波形整形回路４２は、図９に示す波形整形回路４２と同様に動作して、図７に示すように、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図７に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「１」の期間には信号の電圧が低電位になり、この符号Ｃｓが「０」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。 The waveform shaping circuit 42 shown in FIG. 13 operates in the same manner as the waveform shaping circuit 42 shown in FIG. 9, and converts the amplified signal Vd0 into the peak-to-peak AC component Vd0 ac of the amplified signal Vd0 as shown in FIG. voltage Vp equal to the peak-to-peak voltage Vp, and the high-potential voltage (voltage of the high voltage period T H) is shaped into a single-ended signal Vd as defined in the target constant voltage Vtg (waveform shaping) to the output unit 42b. As a result, as shown in FIG. 7, the waveform shaping circuit 42 changes the voltage of the signal corresponding to the change of the code Cs constituting the CAN frame, that is, the signal during the period when the code Cs is “1”. Becomes a low potential, and outputs a single-ended signal Vd in which the voltage of the signal becomes a high potential (target constant voltage Vtg) while the code Cs is “0”.

この図１２，１３に示す構成を採用することにより、集積回路に内蔵されている出力バッファをロジックＩＣ４２ｆとして使用することができる。   By adopting the configuration shown in FIGS. 12 and 13, the output buffer built in the integrated circuit can be used as the logic IC 42f.

また、図４，８，１２に示す波形整形回路４２と同様に、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する波形整形回路としては、図１４に示す波形整形回路４２を採用することもできる。この波形整形回路４２は、上記した図１２に示す波形整形回路４２と同様に、直列回路ＳＣのスイッチ４２ｆとして３ステートロジックＩＣを使用する構成であることから、図１２に示す波形整形回路４２と比較しつつ説明する。なお、図１２に示す波形整形回路４２と同一の構成については同一の符号を付して重複する説明を省略する。 Similarly to the waveform shaping circuit 42 shown in FIGS. 4, 8, and 12, the amplified signal Vd0 is converted to a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0, and to a low level thereof. As a waveform shaping circuit for shaping (shaping) the potential side voltage (voltage in the low voltage period TL ) into a single-ended signal Vd defined by the target constant voltage Vtg and outputting the same from the output unit 42b, the waveform shown in FIG. The shaping circuit 42 may be employed. Since the waveform shaping circuit 42 uses a three-state logic IC as the switch 42f of the series circuit SC, similarly to the waveform shaping circuit 42 shown in FIG. 12, the waveform shaping circuit 42 shown in FIG. Explanation will be made while comparing. The same components as those of the waveform shaping circuit 42 shown in FIG. 12 are denoted by the same reference numerals, and redundant description will be omitted.

図１４に示す波形整形回路４２は、増幅信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃ、第２インピーダンス素子４２ｄ、第３インピーダンス素子４２ｅおよびスイッチ４２ｆとしての３ステートロジックＩＣ（以下、ロジックＩＣ４２ｆともいう）で構成された直列回路ＳＣ、並びにダイオードを含まずに加算器４２ｍなどで構成されると共にスイッチ４２ｆをオン状態からオフ状態へ、またオフ状態からオン状態へ移行させる制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣを備えている。   The waveform shaping circuit 42 shown in FIG. 14 includes an input section 42a to which an amplified signal Vd0 is input, an output section 42b to which a single-ended signal Vd is output, a capacitor 42c, a second impedance element 42d, a third impedance element 42e, and a switch 42f. A series circuit SC composed of a three-state logic IC (hereinafter also referred to as a logic IC 42f), an adder 42m without a diode, and a switch 42f from an on state to an off state, and an off state And a switch control circuit SWC that outputs a control pulse signal Vct for shifting from the ON state to the ON state.

スイッチ制御回路ＳＷＣは、加算器４２ｍに加えて、抵抗分圧回路４２ｎおよびバイアス電圧源４２ｐを備えて構成されている。抵抗分圧回路４２ｎは、直列接続された抵抗を有して構成されると共に、一端部が出力部４２ｂに接続されると共に他端部にターゲット定電圧Ｖｔｇが印加されて、出力部４２ｂから出力されるシングルエンド信号Ｖｄを分圧して分圧パルス信号Ｖｄｐとして加算器４２ｍに出力する。本例の抵抗分圧回路４２ｋは、一例として 直列接続された２つの抵抗４２ｎ１，４２ｎ２で構成されているが、図示はしないが、さらに多くの抵抗を組み合わせて構成してもよい。バイアス電圧源４２ｐは、負極側がターゲット定電圧Ｖｔｇに接続されることにより、生成した直流定電圧（バイアス電圧）Ｖｂｉ３（≠０ボルト）をターゲット定電圧Ｖｔｇに加算して、加算器４２ｍに出力する。この場合、抵抗分圧回路４２ｎおよびバイアス電圧源４２ｐは、加算器４２ｍから出力される制御パルス信号Ｖｃｔの振幅および直流レベルが後述するロジックＩＣ４２ｆの制御入力端子の入力仕様に合致するように、その分圧比や電圧値が予め規定されている。   The switch control circuit SWC includes a resistor voltage dividing circuit 42n and a bias voltage source 42p in addition to the adder 42m. The resistance voltage dividing circuit 42n is configured to have resistors connected in series, and has one end connected to the output unit 42b and the other end applied with the target constant voltage Vtg, and the output from the output unit 42b. The divided single-ended signal Vd is divided and output to the adder 42m as a divided pulse signal Vdp. The resistance voltage dividing circuit 42k of the present example is configured by two resistors 42n1 and 42n2 connected in series as an example, but may be configured by combining more resistors (not shown). The bias voltage source 42p adds the generated DC constant voltage (bias voltage) Vbi3 (≠ 0 volt) to the target constant voltage Vtg by connecting the negative electrode side to the target constant voltage Vtg, and outputs the result to the adder 42m. . In this case, the resistor voltage dividing circuit 42n and the bias voltage source 42p are controlled so that the amplitude and the DC level of the control pulse signal Vct output from the adder 42m match the input specifications of the control input terminal of the logic IC 42f described later. The voltage division ratio and the voltage value are defined in advance.

加算器４２ｍは、分圧パルス信号Ｖｄｐと、直流定電圧Ｖｂｉ３およびターゲット定電圧Ｖｔｇの加算電圧（Ｖｂｉ３＋Ｖｔｇ）とを入力すると共に電圧加算して、制御パルス信号Ｖｃｔ（＝Ｖｄｐ＋Ｖｂｉ３＋Ｖｔｇ）を出力する。この制御パルス信号Ｖｃｔは、シングルエンド信号Ｖｄを分圧して得られる分圧パルス信号Ｖｄｐと同位相の信号であることから、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬに低電圧となり、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨに高電圧となる信号である。つまり、この図１４における制御パルス信号Ｖｃｔは、図５に示す制御パルス信号Ｖｃｔとは逆位相の信号となっている。 The adder 42m inputs the divided pulse signal Vdp, the added voltage (Vbi3 + Vtg) of the DC constant voltage Vbi3 and the target constant voltage Vtg, adds the voltages, and outputs a control pulse signal Vct (= Vdp + Vbi3 + Vtg). Since this control pulse signal Vct is a signal having the same phase as the divided pulse signal Vdp obtained by dividing the single-ended signal Vd, the voltage becomes low during the low voltage period TL of the AC component Vd0 ac , and the AC component Vd0 it is a high voltage signal that becomes a high voltage period T H in ac. That is, the control pulse signal Vct in FIG. 14 has a phase opposite to that of the control pulse signal Vct shown in FIG.

このため、図１４の波形整形回路４２における直列回路ＳＣは、上記した図１２の波形整形回路４２における直列回路ＳＣを構成するロジックＩＣ４２ｆ（制御入力端子が正論理（ハイアクティブ。制御パルス信号Ｖｃｔが高電位のときにターゲット定電圧Ｖｔｇを出力する構成）のロジックＩＣ）とは異なり、制御入力端子が負論理（ローアクティブ。制御パルス信号Ｖｃｔが低電位のときにターゲット定電圧Ｖｔｇを出力する構成）のロジックＩＣ４２ｆで構成されている。   For this reason, the serial circuit SC in the waveform shaping circuit 42 of FIG. 14 is the same as the logic IC 42f (the control input terminal is positive logic (high active; the control pulse signal Vct is Unlike the logic IC having a configuration in which the target constant voltage Vtg is output when the potential is high, the control input terminal is negative logic (low active. The configuration in which the target constant voltage Vtg is output when the control pulse signal Vct is low potential. ) Logic IC 42f.

この図１４に示す波形整形回路４２は、図４，８，１２に示す波形整形回路４２と同様に動作して、図５に示すように、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。これにより、この波形整形回路４２は、図５に示すように、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「１」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「０」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄを出力する。なお、この図１４に示す波形整形回路４２では、抵抗分圧回路４２ｎは、シングルエンド信号Ｖｄを分圧する上記の機能に加えて、ターゲット定電圧Ｖｔｇをコンデンサ４２ｃの他端部（および出力部４２ｂ）に供給する機能（第２インピーダンス素子４２ｄと同様の機能）を備えている。このため、第２インピーダンス素子４２ｄを省くことも可能である。 The waveform shaping circuit 42 shown in FIG. 14 operates in the same manner as the waveform shaping circuits 42 shown in FIGS. 4, 8, and 12, and converts the amplified signal Vd0 into the AC component Vd0 ac of the amplified signal Vd0 as shown in FIG. Of the peak-to-peak voltage Vp which is equivalent to the peak-to-peak voltage Vp, and the lower potential side voltage thereof (the voltage of the low voltage period TL ) is shaped into a single-ended signal Vd defined by the target constant voltage Vtg (waveform shaping). And outputs it from the output unit 42b. As a result, as shown in FIG. 5, the waveform shaping circuit 42 changes the voltage of the signal corresponding to the change of the code Cs constituting the CAN frame, that is, the signal during the period when the code Cs is “1”. Becomes a low potential (target constant voltage Vtg), and outputs a single-ended signal Vd in which the voltage of the signal becomes a high potential while the code Cs is “0”. In the waveform shaping circuit 42 shown in FIG. 14, the resistive voltage dividing circuit 42n includes the above-mentioned function of dividing the single-ended signal Vd and the target constant voltage Vtg at the other end of the capacitor 42c (and the output section 42b). ) (The same function as the second impedance element 42d). For this reason, the second impedance element 42d can be omitted.

また、図１４に示す波形整形回路４２の直列回路ＳＣを構成するロジックＩＣ４２ｆとして、上記したような制御入力端子が負論理（ローアクティブ）のロジックＩＣを使用する構成に代えて、図示はしないが、制御入力端子が正論理（ハイアクティブ）のロジックＩＣを使用する構成としてもよい。この波形整形回路によれば、図７に示す制御パルス信号Ｖｃｔに基づいて、直列回路ＳＣを構成するロジックＩＣ４２ｆが制御パルス信号Ｖｃｔの高電位のときにターゲット定電圧Ｖｔｇの印加を実行し、制御パルス信号Ｖｃｔの低電位のときにターゲット定電圧Ｖｔｇの印加を停止することから、図７に示すように、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力することができる。これにより、この波形整形回路は、ＣＡＮフレームを構成する符号Ｃｓの変化に対応して電圧が変化する信号、つまり、この符号Ｃｓが「１」の期間には信号の電圧が低電位になり、この符号Ｃｓが「０」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になるシングルエンド信号Ｖｄを出力する。 Although not shown, instead of the above-described configuration using a logic IC having a negative logic (low active) control input terminal as the logic IC 42f configuring the serial circuit SC of the waveform shaping circuit 42 illustrated in FIG. , The control input terminal may use a logic IC of positive logic (high active). According to this waveform shaping circuit, based on the control pulse signal Vct shown in FIG. 7, when the logic IC 42f forming the series circuit SC is at the high potential of the control pulse signal Vct, the logic IC 42f executes the application of the target constant voltage Vtg, Since the application of the target constant voltage Vtg is stopped when the pulse signal Vct is at a low potential, as shown in FIG. 7, the amplified signal Vd0 is set to the same level as the peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0. peak-to-peak voltage Vp, and be output from the high-potential voltage (high voltage period T H of the voltage) is shaped into a single-ended signal Vd as defined in the target constant voltage Vtg (waveform shaping) to the output unit 42b Can be. As a result, the waveform shaping circuit changes the voltage of the signal corresponding to the change of the code Cs constituting the CAN frame, that is, the voltage of the signal becomes low during the period when the code Cs is “1”, During the period when the code Cs is “0”, a single-ended signal Vd in which the voltage of the signal becomes high (target constant voltage Vtg) is output.

また、図１４に示す波形整形回路４２や上記した不図示の波形整形回路において、抵抗分圧回路４２ｎから出力される分圧パルス信号Ｖｄｐの振幅および直流レベルがロジックＩＣ４２ｆの制御入力端子の入力仕様に合致するものであるときには、加算器４２ｍおよびバイアス電圧源４２ｐを省いて、図１５に示す波形整形回路４２のように、抵抗分圧回路４２ｎだけでスイッチ制御回路ＳＷＣを構成することもできる。この波形整形回路４２では、抵抗分圧回路４２ｎから出力される分圧パルス信号Ｖｄｐがそのまま制御パルス信号Ｖｃｔとして、ロジックＩＣ４２ｆの制御入力端子に供給される。   In the waveform shaping circuit 42 shown in FIG. 14 and the waveform shaping circuit (not shown), the amplitude and the DC level of the divided pulse signal Vdp output from the resistive voltage dividing circuit 42n are input specifications of the control input terminal of the logic IC 42f. , The adder 42m and the bias voltage source 42p can be omitted, and the switch control circuit SWC can be configured with only the resistance voltage dividing circuit 42n as in the waveform shaping circuit 42 shown in FIG. In the waveform shaping circuit 42, the divided pulse signal Vdp output from the resistance voltage dividing circuit 42n is supplied as it is to the control input terminal of the logic IC 42f as the control pulse signal Vct.

図１５に示す波形整形回路４２は、直列回路ＳＣを構成するロジックＩＣ４２ｆとして、制御入力端子が正論理（ハイアクティブ）のロジックＩＣを使用する構成のため、図７に示すように、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。 The waveform shaping circuit 42 shown in FIG. 15 has a configuration in which a logic IC having a positive logic (high active) control input terminal is used as the logic IC 42f constituting the serial circuit SC. Therefore, as shown in FIG. a peak-to-peak voltage Vp equal peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0, and the high-potential voltage (voltage of the high voltage period T H) is defined on the target constant voltage Vtg The signal is shaped (waveform shaped) into a single-ended signal Vd and output from the output unit 42b.

なお、図示はしないが、図１５に示す波形整形回路４２の直列回路ＳＣを構成するロジックＩＣ４２ｆとして、制御入力端子が負論理（ローアクティブ）のロジックＩＣを使用して波形整形回路を構成することもできる。この波形整形回路は、図５に示すように、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力部４２ｂから出力する。 Although not shown, the waveform shaping circuit is configured by using a logic IC having a negative logic (low active) control input terminal as the logic IC 42f configuring the serial circuit SC of the waveform shaping circuit 42 illustrated in FIG. Can also. As shown in FIG. 5, the waveform shaping circuit converts the amplified signal Vd0 into a peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0, and a low-potential-side voltage (low). The voltage during the voltage period TL ) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output from the output unit 42b.

また、上記した各波形整形回路４２において使用されるターゲット定電圧Ｖｔｇは、波形整形回路４２に不図示の直流定電圧源を配置して、この直流定電圧源から出力される直流定電圧を使用することもできるし、図４において破線で示すように、波形整形回路４２の外部から入力された電圧データＤｖをＤ／Ａ変換して、この電圧データＤｖで示される電圧値の直流電圧を出力するＤ／Ａ変換器１５を波形整形回路４２に配置して、このＤ／Ａ変換器１５から出力される直流電圧をターゲット定電圧Ｖｔｇとして使用する構成とすることもできる。なお、一例として図４に示す波形整形回路４２を例に挙げたが、図６，図８〜１５の各波形整形回路４２についても同様である。このＤ／Ａ変換器１５を波形整形回路４２に配置する構成を採用したときには、電圧データＤｖを変更することで、シングルエンド信号Ｖｄにおいてターゲット定電圧Ｖｔｇに規定される高電位側電圧（高電圧期間ＴＨの電圧）や低電位側電圧（低電圧期間ＴＬの電圧）を変更することができる。したがって、増幅信号Ｖｄ０をシングルエンド信号Ｖｄに確実に整形し得るように、ターゲット定電圧Ｖｔｇを調整することが容易に実行可能となる。 The target constant voltage Vtg used in each of the waveform shaping circuits 42 uses a DC constant voltage output from this DC constant voltage source by arranging a DC constant voltage source (not shown) in the waveform shaping circuit 42. Alternatively, as shown by a broken line in FIG. 4, the voltage data Dv input from outside the waveform shaping circuit 42 is D / A converted, and a DC voltage having a voltage value indicated by the voltage data Dv is output. The D / A converter 15 may be arranged in the waveform shaping circuit 42 to use the DC voltage output from the D / A converter 15 as the target constant voltage Vtg. Although the waveform shaping circuit 42 shown in FIG. 4 is taken as an example, the same applies to each of the waveform shaping circuits 42 in FIGS. 6 and 8 to 15. When the configuration in which the D / A converter 15 is arranged in the waveform shaping circuit 42 is adopted, the voltage data Dv is changed to change the single-ended signal Vd to the high-potential-side voltage (high-voltage) defined by the target constant voltage Vtg. it is possible to change the period T voltage H) and the low potential voltage (voltage of the low voltage period T L). Therefore, the target constant voltage Vtg can be easily adjusted so that the amplified signal Vd0 can be surely shaped into the single-ended signal Vd.

また、上記した各波形整形回路４２では、ダイオードを含まない構成を採用しているが、図１６，１７に示す波形整形回路４２のように、ダイオードを含む構成とすることもできる。   Further, in each of the waveform shaping circuits 42 described above, a configuration that does not include a diode is adopted. However, a configuration that includes a diode can be used as in the waveform shaping circuits 42 illustrated in FIGS.

まず、図１６に示す波形整形回路４２は、上記した図４の波形整形回路４２と同様にして、増幅信号Ｖｄ０を入力すると共に、この増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧。ボトム電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。図１６に示す波形整形回路４２は、図４に示す波形整形回路４２と比較して、増幅信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃおよび第２インピーダンス素子４２ｄを備えている点で共通し、直列回路ＳＣおよびスイッチ制御回路ＳＷＣに代えて１つのダイオード４２ｘを備えている点で相違している。このダイオード４２ｘは、カソード端子が出力部４２ｂに接続されると共に、アノード端子にターゲット定電圧Ｖｔｇが印加されている。 First, the waveform shaping circuit 42 shown in FIG. 16 receives the amplified signal Vd0 and converts the amplified signal Vd0 into the peak-to-peak AC component of the amplified signal Vd0 in the same manner as the waveform shaping circuit 42 shown in FIG. The peak-to-peak voltage Vp equivalent to the voltage Vp, and the lower potential side voltage thereof (the voltage of the low voltage period TL ; the bottom voltage) is shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg. Output. The waveform shaping circuit 42 shown in FIG. 16 is different from the waveform shaping circuit 42 shown in FIG. 4 in that an input section 42a to which an amplified signal Vd0 is input, an output section 42b to which a single-ended signal Vd is output, a capacitor 42c, They are common in that they have two impedance elements 42d, and they differ in that they have one diode 42x instead of the series circuit SC and the switch control circuit SWC. The diode 42x has a cathode terminal connected to the output unit 42b and a target constant voltage Vtg applied to an anode terminal.

この図１６に示す波形整形回路４２では、ダイオード４２ｘが単体で、直列回路ＳＣおよびスイッチ制御回路ＳＷＣと同等に動作して、図５に示すように、入力部４２ａに入力される増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオン状態に移行して、ターゲット定電圧Ｖｔｇを出力部４２ｂに印加し、交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオフ状態に移行して、ターゲット定電圧Ｖｔｇの出力部４２ｂへの印加を停止する。これにより、この波形整形回路４２は、ダイオード４２ｘの順方向電圧を無視し得るものとしたときに、増幅信号Ｖｄ０を上記したシングルエンド信号Ｖｄに整形（波形整形）して出力する。 In the waveform shaping circuit 42 shown in FIG. 16, the diode 42x operates alone and operates in the same manner as the series circuit SC and the switch control circuit SWC, and as shown in FIG. 5, the amplified signal Vd0 input to the input section 42a is output. shifts to the oN state to the low voltage period T L in an alternating current component Vd0 ac, is applied to the target constant voltage Vtg the output unit 42b, and shifts to the oFF state to the high voltage period T H of the AC component Vd0 ac, target constant The application of the voltage Vtg to the output unit 42b is stopped. Thus, when the forward voltage of the diode 42x can be ignored, the waveform shaping circuit 42 shapes (waveforms) the amplified signal Vd0 into the above-described single-ended signal Vd and outputs it.

次に、図１７に示す波形整形回路４２は、上記した図６の波形整形回路４２と同様にして、増幅信号Ｖｄ０を入力すると共に、この増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分のピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧。トップ電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する。図１７に示す波形整形回路４２は、図６に示す波形整形回路４２と比較して、増幅信号Ｖｄ０が入力される入力部４２ａ、シングルエンド信号Ｖｄが出力される出力部４２ｂ、コンデンサ４２ｃおよび第２インピーダンス素子４２ｄを備えている点で共通し、直列回路ＳＣおよびスイッチ制御回路ＳＷＣに代えて１つのダイオード４２ｘを備えている点で相違している。このダイオード４２ｘは、アノード端子が出力部４２ｂに接続されると共に、カソード端子にターゲット定電圧Ｖｔｇが印加されている。 Next, the waveform shaping circuit 42 shown in FIG. 17 receives the amplified signal Vd0 in the same manner as the waveform shaping circuit 42 shown in FIG. 6, and converts the amplified signal Vd0 to the peak of the AC component of the amplified signal Vd0. the peak voltage Vp equal peak-to-peak voltage Vp, and shaping to the single-ended signal Vd high potential side voltage (voltage. top voltage of the high voltage period T H) is defined on the target constant voltage Vtg (waveform shaping) And output. The waveform shaping circuit 42 shown in FIG. 17 is different from the waveform shaping circuit 42 shown in FIG. 6 in that an input section 42a to which an amplified signal Vd0 is input, an output section 42b to which a single-ended signal Vd is output, a capacitor 42c, They are common in that they have two impedance elements 42d, and they differ in that they have one diode 42x instead of the series circuit SC and the switch control circuit SWC. The diode 42x has an anode terminal connected to the output unit 42b and a target constant voltage Vtg applied to a cathode terminal.

この図１７に示す波形整形回路４２では、ダイオード４２ｘが単体で、直列回路ＳＣおよびスイッチ制御回路ＳＷＣと同等に動作して、図７に示すように、入力部４２ａに入力される増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにオン状態に移行して、ターゲット定電圧Ｖｔｇを出力部４２ｂに印加し、交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにオフ状態に移行して、ターゲット定電圧Ｖｔｇの出力部４２ｂへの印加を停止する。これにより、この波形整形回路４２は、増幅信号Ｖｄ０を上記したシングルエンド信号Ｖｄに整形（波形整形）して出力する。 In the waveform shaping circuit 42 shown in FIG. 17, the diode 42x operates alone and operates in the same manner as the series circuit SC and the switch control circuit SWC, and as shown in FIG. 7, the amplified signal Vd0 input to the input section 42a is output. shifts to the oN state to the high voltage period T H of the AC component Vd0 ac, is applied to the target constant voltage Vtg the output unit 42b, and shifts to the oFF state in an alternating current component Vd0 ac to low voltage period T L, the target constant The application of the voltage Vtg to the output unit 42b is stopped. As a result, the waveform shaping circuit 42 shapes (waveforms) the amplified signal Vd0 into the above-described single-ended signal Vd and outputs it.

符号化装置３は、信号生成装置２から出力された符号特定用信号Ｓｅに基づき、ロジック信号Ｖｗに対応する符号Ｃｓ（図５，７参照）を特定する符号化処理を実行し、特定した符号Ｃｓの列（すなわち、シリアルバスＳＢを伝送されているＣＡＮフレームと同じＣＡＮフレーム）を、信号読取システム１に接続されている各種ＣＡＮ通信対応機器に出力する。具体的には、符号化装置３は、符号化処理において、符号特定用信号Ｓｅの高電位期間においては、シリアルバスＳＢを介して伝送されているＣＡＮフレームを構成する符号Ｃｓが「０」であると特定し、かつ符号特定用信号Ｓｅの低電位期間においては、このＣＡＮフレームを構成する符号Ｃｓが「１」であると特定すると共に、特定した符号Ｃｓで構成される符号列を、シリアルバスＳＢを介して伝送されているＣＡＮフレームと特定して、各種ＣＡＮ通信対応機器に出力する。この場合、符号化装置３は、ＣＡＮ通信対応機器と有線伝送路を介して接続されているときには、特定したＣＡＮフレームを有線通信でＣＡＮ通信対応機器に出力（送信）し、ＣＡＮ通信対応機器と無線伝送路を介して接続されているときには、特定したＣＡＮフレームを無線通信でＣＡＮ通信対応機器に出力（送信）する。   The encoding device 3 executes an encoding process for identifying the code Cs (see FIGS. 5 and 7) corresponding to the logic signal Vw based on the code identification signal Se output from the signal generation device 2, and executes the identified code. The column of Cs (that is, the same CAN frame as the CAN frame transmitted on the serial bus SB) is output to various CAN communication compatible devices connected to the signal reading system 1. Specifically, in the encoding process, in the encoding process, during the high potential period of the code specifying signal Se, the code Cs that configures the CAN frame transmitted via the serial bus SB is “0”. During the low potential period of the code specifying signal Se, it is specified that the code Cs forming the CAN frame is “1”, and the code string formed of the specified code Cs is serialized. The CAN frame is specified as a CAN frame transmitted via the bus SB and is output to various CAN communication compatible devices. In this case, the encoding device 3 outputs (transmits) the specified CAN frame to the CAN communication compatible device by wired communication when connected to the CAN communication compatible device via the wired transmission path, and When connected via a wireless transmission path, the specified CAN frame is output (transmitted) to the CAN communication compatible device by wireless communication.

次に、信号読取システム１の使用例、およびその際の信号読取システム１の動作について、図面を参照して説明する。なお、図２に示すように、電極部１１の電極２１はシールドケーブルＣＢの芯線を介して第１インピーダンス素子１２の一端に接続され、かつ電極部１１のシールド２２はシールドケーブルＣＢのシールドを介して信号生成装置２のグランドＧに接続されているものとする。   Next, a usage example of the signal reading system 1 and an operation of the signal reading system 1 at that time will be described with reference to the drawings. As shown in FIG. 2, the electrode 21 of the electrode unit 11 is connected to one end of the first impedance element 12 via the core wire of the shield cable CB, and the shield 22 of the electrode unit 11 is connected via the shield of the shield cable CB. Connected to the ground G of the signal generating device 2.

まず、図２に示すように、自動車に敷設されているシリアルバスＳＢにおける被覆導線Ｌｗの被覆部に電極２１が接触（当接）するように電極部１１を被覆導線Ｌｗにそれぞれ装着すると共に、シリアルバスＳＢから読み取ったＣＡＮフレーム（符号Ｃｓの列）を出力すべきＣＡＮ通信対応機器を符号化装置３に接続する。   First, as shown in FIG. 2, the electrode portions 11 are respectively attached to the covered conductors Lw such that the electrodes 21 contact (contact) the covered portions of the covered conductors Lw in the serial bus SB laid on the automobile. A CAN communication-compatible device that should output a CAN frame (column of code Cs) read from the serial bus SB is connected to the encoding device 3.

この場合、本例の信号読取システム１では、被覆導線Ｌｗ自体を加工する（絶縁被覆を剥がす）ことなく、電極部１１を装着するだけでシリアルバスＳＢからロジック信号Ｖｗを読み取ることができるため、シリアルバスＳＢにコネクタが配設されていない場合においても使用することができる。また、コネクタが配設されていたとしても、シリアルバスＳＢに対する接続場所（電極部１１の装着場所）がコネクタの配設場所に限定されずに、被覆導線Ｌｗの長手方向における任意の場所に接続する（電極部１１を装着する）ことが可能となっている。   In this case, in the signal reading system 1 of the present example, the logic signal Vw can be read from the serial bus SB only by attaching the electrode unit 11 without processing the coated wire Lw itself (stripping off the insulating coating). It can be used even when no connector is provided on the serial bus SB. Further, even if the connector is provided, the connection place (the place where the electrode portion 11 is attached) to the serial bus SB is not limited to the place where the connector is provided, but is connected to an arbitrary place in the longitudinal direction of the covered conductor Lw. (Attaching the electrode portion 11).

この状態において、自動車に搭載された図外のＣＡＮ通信対応機器（制御情報を示すＣＡＮフレームを出力するコントローラや、任意の計測結果を示すＣＡＮフレームを出力する検出器等）からシリアルバスＳＢにロジック信号Ｖｗが出力されたときに、信号生成装置２では、被覆導線Ｌｗに装着された電極部１１とシールドケーブルＣＢを介して接続された第１インピーダンス素子１２には、被覆導線Ｌｗに伝送されているロジック信号Ｖｗの電圧Ｖｗに応じて電圧が変化する電圧信号Ｖｃが発生する。   In this state, logic from a CAN communication-compatible device (a controller that outputs a CAN frame indicating control information, a detector that outputs a CAN frame indicating an arbitrary measurement result, etc.) mounted on the automobile to the serial bus SB is transmitted to the serial bus SB. When the signal Vw is output, the signal generator 2 transmits the signal Vw to the electrode unit 11 attached to the covered conductor Lw and the first impedance element 12 connected via the shielded cable CB to the covered conductor Lw. A voltage signal Vc whose voltage changes according to the voltage Vw of the logic signal Vw is generated.

信号生成装置２では、増幅部１３が、この電圧信号Ｖｃを入力すると共に、この電圧信号Ｖｃの電圧値に応じて電圧値が変化するシングルエンド信号Ｖｄを出力する。この場合、増幅部１３では、波形整形回路４２が図４，８，１０，１２，１４，１６のうちのいずれかに示す回路構成のときには、図５に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「１」の期間には信号の電圧が低電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「０」の期間には信号の電圧が高電位になるシングルエンド信号Ｖｄ（つまり、低電位期間の信号の電圧（信号のボトム電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。また、波形整形回路４２が図６，９，１１，１３，１５，１７のうちのいずれかに示す回路構成のときには、図７に示すように、シリアルバスＳＢに伝送されているＣＡＮフレームを構成する符号Ｃｓが「０」の期間には信号の電圧が高電位（ターゲット定電圧Ｖｔｇ）になり、この符号Ｃｓが「１」の期間には信号の電圧が低電位になるシングルエンド信号Ｖｄ（つまり、高電位期間の信号の電圧（信号のトップ電圧）がターゲット定電圧Ｖｔｇに規定されるように波形整形された信号）を出力する。   In the signal generator 2, the amplifier 13 receives the voltage signal Vc and outputs a single-ended signal Vd whose voltage value changes according to the voltage value of the voltage signal Vc. In this case, in the amplifying unit 13, when the waveform shaping circuit 42 has a circuit configuration shown in any of FIGS. 4, 8, 10, 12, 14, and 16, the signal is transmitted to the serial bus SB as shown in FIG. The signal voltage becomes a low potential (target constant voltage Vtg) during a period in which the code Cs constituting the CAN frame is “1”, and the signal voltage becomes a high potential during a period in which the code Cs is “0”. A single-ended signal Vd (that is, a signal whose waveform is shaped so that the voltage of the signal in the low potential period (the bottom voltage of the signal) is defined by the target constant voltage Vtg) is output. When the waveform shaping circuit 42 has the circuit configuration shown in any of FIGS. 6, 9, 11, 13, 15, and 17, the CAN frame transmitted to the serial bus SB is configured as shown in FIG. During the period when the code Cs is “0”, the signal voltage becomes high potential (target constant voltage Vtg), and when the code Cs is “1”, the single-ended signal Vd ( In other words, a signal whose waveform is shaped such that the voltage of the signal in the high potential period (the top voltage of the signal) is defined by the target constant voltage Vtg is output.

また、信号生成装置２では、波形整形回路４２が図４，８，１０，１２，１４，１６のうちのいずれかに示す回路構成のときには、この波形整形回路４２の回路構成に対応して図４に示す回路に構成された信号生成部１４が、図５に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「０」の期間において「高電位期間」となり、この符号Ｃｓが「１」の期間において「低電位期間」となる符号特定用信号Ｓｅを生成して出力する。また、波形整形回路４２が図６，９，１１，１３，１５，１７のうちのいずれかに示す回路構成のときには、この波形整形回路４２の回路構成に対応して図６に示す回路に構成された信号生成部１４が、図７に示すように、シリアルバスＳＢを介して伝送されるＣＡＮフレームを構成する符号Ｃｓが「０」の期間において「高電位期間」となり、この符号Ｃｓが「１」の期間において「低電位期間」となる符号特定用信号Ｓｅを生成して出力する。   Further, in the signal generating device 2, when the waveform shaping circuit 42 has a circuit configuration shown in any of FIGS. 4, 8, 10, 12, 14, and 16, the diagram corresponds to the circuit configuration of the waveform shaping circuit 42. The signal generation unit 14 configured in the circuit illustrated in FIG. 4 becomes a “high potential period” in a period in which the code Cs configuring the CAN frame transmitted via the serial bus SB is “0”, as illustrated in FIG. In addition, a code specifying signal Se which becomes a “low potential period” during a period when the code Cs is “1” is generated and output. When the waveform shaping circuit 42 has a circuit configuration shown in any one of FIGS. 6, 9, 11, 13, 15, and 17, the circuit shown in FIG. As shown in FIG. 7, the signal generation unit 14 outputs a “high potential period” in a period in which the code Cs constituting the CAN frame transmitted via the serial bus SB is “0”, and the code Cs is “ In the period of “1”, the code specifying signal Se which is in the “low potential period” is generated and output.

また、符号化装置３では、信号生成装置２によって生成されて出力された符号特定用信号Ｓｅに基づき、シリアルバスＳＢを介して伝送されているＣＡＮフレームを構成する符号Ｃｓを特定すると共に、特定した符号Ｃｓで構成される符号列を、シリアルバスＳＢを介して伝送されているＣＡＮフレームを特定して、各種ＣＡＮ通信対応機器に出力する。これにより、このＣＡＮ通信対応機器では、信号読取システム１から出力された（信号読取システム１によってシリアルバスＳＢから読み取られた）ＣＡＮフレーム（符号Ｃｓの列）に対応して予め規定されている各種の処理が実行される。   In addition, the encoding device 3 identifies the code Cs constituting the CAN frame transmitted via the serial bus SB based on the code identification signal Se generated and output by the signal generation device 2, and also specifies A CAN string transmitted through the serial bus SB is output to the various CAN communication compatible devices by specifying the code string configured by the obtained code Cs. Thus, in the CAN communication-compatible device, various predefined CAN frames (sequences of the code Cs) output from the signal reading system 1 (read from the serial bus SB by the signal reading system 1). Is performed.

このように、この信号生成装置２では、１本の被覆導線Ｌｗにおける被覆部に接触させられる（被覆導線Ｌｗにおける金属部分（芯線）に接触することなく非接触の状態（金属非接触の状態）で被覆導線Ｌｗの被覆部に接触させられる）電極２１とシールドケーブルＣＢを介して接続されることで、被覆導線Ｌｗに伝送されている電圧Ｖｗに応じて電圧が変化する電圧信号Ｖｃが第１インピーダンス素子１２に発生し、増幅部１３が電圧信号Ｖｃの電圧値に応じて電圧値が変化するシングルエンド信号Ｖｄを出力し、信号生成部１４がシングルエンド信号Ｖｄを閾値電圧Ｖｔｈと比較して二値化することにより、シリアルバスＳＢを介して伝送されるロジック信号Ｖｗに対応する符号Ｃｓを特定可能な符号特定用信号Ｓｅを生成する。また、この信号読取システム１では、上記の信号生成装置２と、信号生成装置２によって生成された符号特定用信号Ｓｅに基づいてロジック信号Ｖｗに対応する符号Ｃｓを特定する符号化装置３とを備えている。   As described above, in the signal generating device 2, the covering portion of the one covered conductor Lw is brought into contact with the covered portion (the non-contact state without contacting the metal portion (core wire) of the covered conductor Lw (the state of non-metal contact). Is connected to the covered portion of the covered conductor Lw via the shielded cable CB, and the voltage signal Vc whose voltage changes in accordance with the voltage Vw transmitted to the covered conductor Lw is changed to the first voltage signal. Generated in the impedance element 12, the amplifier 13 outputs a single-ended signal Vd whose voltage value changes according to the voltage value of the voltage signal Vc, and the signal generator 14 compares the single-ended signal Vd with the threshold voltage Vth. By binarizing, a code specifying signal Se capable of specifying the code Cs corresponding to the logic signal Vw transmitted via the serial bus SB is generated. Further, in the signal reading system 1, the signal generation device 2 described above and the coding device 3 that specifies the code Cs corresponding to the logic signal Vw based on the code specification signal Se generated by the signal generation device 2 are included. Have.

したがって、この信号生成装置２および信号読取システム１によれば、被覆導線Ｌｗにおける長手方向の任意の部位において被覆導線Ｌｗの被覆部に電極部１１の電極２１を接触させる簡易な作業を行うことで、シリアルバスＳＢを介して伝送されているロジック信号Ｖｗによって示されている符号Ｃｓを特定可能な符号特定用信号Ｓｅを生成し、生成した符号特定用信号Ｓｅに基づいてロジック信号Ｖｗによって示されている符号Ｃｓを特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームを特定することができる。これにより、シリアルバスＳＢにコネクタが配設されていなくても、またシリアルバスＳＢにコネクタが配設されている場合においても、シリアルバスＳＢの任意の場所においてロジック信号Ｖｗを読み取って、符号Ｃｓ、および符号Ｃｓで構成されるＣＡＮフレームを特定することができる。   Therefore, according to the signal generating device 2 and the signal reading system 1, a simple operation of bringing the electrode 21 of the electrode unit 11 into contact with the covering portion of the covering conductor Lw at an arbitrary portion in the longitudinal direction of the covering conductor Lw is performed. Generates a code identification signal Se capable of identifying the code Cs indicated by the logic signal Vw transmitted via the serial bus SB, and indicates the logic signal Vw based on the generated code identification signal Se. The specified code Cs can be specified, and further a CAN frame composed of the specified code Cs sequence can be specified. Thus, even when the connector is not provided on the serial bus SB, or even when the connector is provided on the serial bus SB, the logic signal Vw is read at an arbitrary position on the serial bus SB and the code Cs is read. , And a code Cs.

また、この信号生成装置２では、増幅部が、電圧信号Ｖｃを入力すると共にこの電圧信号Ｖｃの電圧に応じて電圧が変化する増幅信号Ｖｄ０を出力する増幅回路４１、およびこの増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）および低電位側電圧（低電圧期間ＴＬの電圧）のうちのいずれか一方がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力する波形整形回路４２を備えて構成されている。 In the signal generating device 2, the amplifying unit receives the voltage signal Vc and outputs an amplified signal Vd0 whose voltage changes according to the voltage of the voltage signal Vc, and the amplified signal Vd0. peak-to-peak voltage Vp equal peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0, and (voltage of the high voltage period T H) the high potential side voltage and the low potential voltage (low voltage period T L ) Is provided with a waveform shaping circuit 42 for shaping (waveform shaping) a single-ended signal Vd defined by the target constant voltage Vtg and outputting the signal.

したがって、この信号生成装置２によれば、増幅部１３の後段に配置される信号生成部１４において、上記のターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを確実に二値化して符号特定用信号Ｓｅを生成することができる。これにより、この信号読取システム１によれば、この符号特定用信号Ｓｅに基づいて、ロジック信号Ｖｗによって示されている符号Ｃｓをより確実に特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームをより確実に特定することができる。   Therefore, according to the signal generation device 2, the signal generation unit 14 arranged at the subsequent stage of the amplification unit 13 compares the target constant voltage Vtg with the threshold voltage Vth defined as a reference, thereby obtaining a single-ended signal. It is possible to reliably generate the code specifying signal Se by binarizing Vd. Thus, according to the signal reading system 1, the code Cs indicated by the logic signal Vw can be more reliably specified based on the code specifying signal Se, and furthermore, the specified code Cs column Can be more reliably specified.

また、この信号生成装置２では、波形整形回路４２が、コンデンサ４２ｃ、第２インピーダンス素子４２ｄ、直列回路ＳＣ、および増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬに直列回路ＳＣのスイッチ４２ｆをオン状態に移行させると共に、この交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨにスイッチ４２ｆをオフ状態に移行させるスイッチ制御回路ＳＷＣとを備える構成か、またはコンデンサ４２ｃ、第２インピーダンス素子４２ｄ、直列回路ＳＣ、および増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃにおける高電圧期間ＴＨに直列回路ＳＣのスイッチ４２ｆをオン状態に移行させると共に、この交流成分Ｖｄ０ａｃにおける低電圧期間ＴＬにスイッチ４２ｆをオフ状態に移行させるスイッチ制御回路ＳＷＣとを備える構成のいずれかの構成となっている。 Further, in the signal generation device 2, the waveform shaping circuit 42 switches the capacitor 42c, the second impedance element 42d, the series circuit SC, and the switch 42f of the series circuit SC during the low voltage period TL in the AC component Vd0 ac of the amplified signal Vd0. together with shifts in the oN state, or configuration and a switch control circuit SWC for shifting the switch 42f in the oFF state to the high voltage period T H of the AC component Vd0 ac or capacitor 42c,, the second impedance element 42d, a series circuit SC, and the high voltage period T H of the AC component Vd0 ac of the amplified signal Vd0 with shifts the switch 42f of the series circuit SC in the oN state, the switch 42f in the oFF state to the low voltage period T L in the AC component Vd0 ac Switch control circuit SWC for shifting It has become one of the configuration of growth.

したがって、この信号生成装置２によれば、順方向電圧の影響を受けるダイオード４２ｘを用いて構成された波形整形回路４２を有する構成とは異なり、波形整形回路４２が、増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）および低電位側電圧（低電圧期間ＴＬの電圧）のうちのいずれか一方が確実にターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに整形（波形整形）して出力することができる。このため、この信号生成装置２によれば、増幅部１３の後段に配置される信号生成部１４において、上記のターゲット定電圧Ｖｔｇを基準として規定された閾値電圧Ｖｔｈと比較することで、シングルエンド信号Ｖｄを一層確実に二値化して符号特定用信号Ｓｅを生成することができる。これにより、この信号読取システム１によれば、この符号特定用信号Ｓｅに基づいて、ロジック信号Ｖｗによって示されている符号Ｃｓを一層確実に特定することができ、さらには特定した符号Ｃｓの列で構成されるＣＡＮフレームをより確実に特定することができる。 Therefore, according to the signal generation device 2, unlike the configuration having the waveform shaping circuit 42 configured using the diode 42x affected by the forward voltage, the waveform shaping circuit 42 converts the amplified signal Vd0 into the amplified signal Vd0. in Vd0 of the AC component Vd0 ac peak-to-peak voltage Vp equal peak-to-peak voltage Vp, and (voltage of the high voltage period T H) the high potential side voltage and the low potential voltage (low voltage period T L of the voltage ) Can be reliably shaped (waveform shaped) into a single-ended signal Vd defined by the target constant voltage Vtg and output. For this reason, according to the signal generation device 2, the signal generation unit 14 disposed at the subsequent stage of the amplification unit 13 compares the target constant voltage Vtg with the threshold voltage Vth defined as a reference, thereby achieving single-ended operation. The signal Vd can be more reliably binarized to generate the code specifying signal Se. Thus, according to the signal reading system 1, the code Cs indicated by the logic signal Vw can be more reliably specified based on the code specifying signal Se, and furthermore, the specified code Cs column Can be more reliably specified.

また、この信号生成装置２を構成する上記した図４に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部に反転入力端子が接続され、かつターゲット定電圧Ｖｔｇよりも高い（若干高い）基準電圧Ｖｒ１が非反転入力端子に入力されて、出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇを有して構成されている。したがって、この波形整形回路４２によれば、シングルエンド信号Ｖｄの低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されている状態において、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧Ｖｒ１に達するまで（基準電圧Ｖｒ１に上昇するまで）は、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔを高電位に維持して（つまり、スイッチ４２ｆをオン状態に維持して）、直列回路ＳＣに対してコンデンサ４２ｃの他端部（および出力部４２ｂ）へのターゲット定電圧Ｖｔｇの印加を継続させることができる。したがって、この波形整形回路４２によれば、ノイズによる誤動作を軽減することができる。 In the waveform shaping circuit 42 shown in FIG. 4 constituting the signal generating device 2, the switch control circuit SWC has an inverting input terminal connected to the other end of the capacitor 42c and is higher than the target constant voltage Vtg. A (slightly higher) reference voltage Vr1 is input to the non-inverting input terminal, and the comparator 42g is configured to output a control pulse signal Vct from the output terminal. Therefore, according to the waveform shaping circuit 42, noise is superimposed on the single-ended signal Vd in a state where the low-potential-side voltage of the single-ended signal Vd (the voltage in the low-voltage period TL ) is defined as the target constant voltage Vtg. Even in this case, the switch control circuit SWC maintains the control pulse signal Vct at a high potential until the voltage level of the noise reaches the reference voltage Vr1 (until it rises to the reference voltage Vr1) (that is, the switch). 42f), the application of the target constant voltage Vtg to the other end of the capacitor 42c (and the output unit 42b) can be continued with respect to the series circuit SC. Therefore, according to the waveform shaping circuit 42, a malfunction due to noise can be reduced.

また、この信号生成装置２を構成する上記した図６に示す波形整形回路４２では、スイッチ制御回路ＳＷＣは、コンデンサ４２ｃの他端部に非反転入力端子が接続され、かつターゲット定電圧Ｖｔｇよりも低い（若干低い）基準電圧Ｖｒ１が反転入力端子に入力されて、出力端子から制御パルス信号Ｖｃｔを出力するコンパレータ４２ｇを有して構成されている。したがって、この波形整形回路４２によれば、シングルエンド信号Ｖｄの高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されている状態において、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズの電圧レベルが基準電圧Ｖｒ１に達するまで（基準電圧Ｖｒ１に低下するまで）は、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔを高電位に維持して（つまり、スイッチ４２ｆをオン状態に維持して）、直列回路ＳＣに対してコンデンサ４２ｃの他端部（および出力部４２ｂ）へのターゲット定電圧Ｖｔｇの印加を継続させることができる。したがって、この波形整形回路４２によれば、ノイズによる誤動作を軽減することができる。 Further, in the waveform shaping circuit 42 shown in FIG. 6 constituting the signal generating device 2, the switch control circuit SWC has a non-inverting input terminal connected to the other end of the capacitor 42c, and has a voltage higher than the target constant voltage Vtg. A low (slightly low) reference voltage Vr1 is input to the inverting input terminal, and a comparator 42g that outputs a control pulse signal Vct from the output terminal is provided. Therefore, according to the waveform shaping circuit 42, in a state where the high-potential-side voltage of the single-ended signal Vd (voltage of the high voltage period T H) is defined on the target constant voltage Vtg, noise in a single-ended signal Vd superimposed Even in this case, the switch control circuit SWC maintains the control pulse signal Vct at a high potential until the voltage level of the noise reaches the reference voltage Vr1 (until the voltage drops to the reference voltage Vr1) (that is, the switch). 42f), the application of the target constant voltage Vtg to the other end of the capacitor 42c (and the output unit 42b) can be continued with respect to the series circuit SC. Therefore, according to the waveform shaping circuit 42, a malfunction due to noise can be reduced.

これにより、これらの波形整形回路４２のいずれかを備えた信号生成装置２および信号読取システム１によれば、ノイズの存在下においても、符号特定用信号Ｓｅを安定して生成でき、またこの符号特定用信号Ｓｅに基づいて符号Ｃｓおよび符号Ｃｓで構成されるＣＡＮフレームを安定して特定して出力することができる。   Thus, according to the signal generation device 2 and the signal reading system 1 including any of these waveform shaping circuits 42, the code specifying signal Se can be stably generated even in the presence of noise, and Based on the specifying signal Se, the CAN frame composed of the code Cs and the code Cs can be stably specified and output.

また、この信号生成装置２を構成する上記した図８，９に示す波形整形回路４２では、スイッチ制御回路ＳＷＣを構成するコンパレータ４２ｇがヒステリシス特性を有している（コンパレータ４２ｇがヒステリシスコンパレータとして動作する）。したがって、これらの波形整形回路４２によれば、シングルエンド信号Ｖｄが低電位側電圧（低電圧期間ＴＬの電圧）のとき、およびシングルエンド信号Ｖｄが高電位側電圧（高電圧期間ＴＨの電圧）のときのいずれのときに、シングルエンド信号Ｖｄにノイズが重畳した場合であっても、そのノイズのレベルが上記のヒステリシス特性で規定されるレベル未満のときには、スイッチ制御回路ＳＷＣが制御パルス信号Ｖｃｔの電位を現在の電位に維持すること（つまり、スイッチ４２ｆがオン状態のときにはこの状態を維持し、またスイッチ４２ｆがオフ状態のときにはこの状態を維持すること）ができることから、シングルエンド信号Ｖｄの電圧を現在の状態に維持することができる。したがって、これらの波形整形回路４２によれば、ノイズによる誤動作を一層軽減することができる。 In the waveform shaping circuit 42 shown in FIGS. 8 and 9 constituting the signal generating device 2, the comparator 42g constituting the switch control circuit SWC has a hysteresis characteristic (the comparator 42g operates as a hysteresis comparator). ). Therefore, according to these waveform shaping circuits 42, when the single-ended signal Vd is the low-potential-side voltage (voltage in the low-voltage period TL ), and when the single-ended signal Vd is the high-potential-side voltage (the voltage in the high-voltage period TH ). Voltage), when the noise is superimposed on the single-ended signal Vd, when the level of the noise is lower than the level defined by the hysteresis characteristic, the switch control circuit SWC sets the control pulse. The potential of the signal Vct can be maintained at the current potential (that is, this state is maintained when the switch 42f is on, and this state is maintained when the switch 42f is off). The voltage of Vd can be maintained in the current state. Therefore, according to these waveform shaping circuits 42, malfunctions due to noise can be further reduced.

これにより、これらの波形整形回路４２のいずれかを備えた信号生成装置２および信号読取システム１によれば、ノイズの存在下においても、符号特定用信号Ｓｅを一層安定して生成でき、またこの符号特定用信号Ｓｅに基づいて符号Ｃｓおよび符号Ｃｓで構成されるＣＡＮフレームを一層安定して特定して出力することができる。   Thus, according to the signal generating device 2 and the signal reading system 1 including any of these waveform shaping circuits 42, the code specifying signal Se can be generated more stably even in the presence of noise. Based on the code specifying signal Se, the code Cs and the CAN frame composed of the code Cs can be specified and output more stably.

また、上記した図１４，１５に示す波形整形回路４２を備えた信号生成装置２によれば、コンパレータを使用しない構成においても、増幅回路４１から出力される増幅信号Ｖｄ０を、増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその低電位側電圧（低電圧期間ＴＬの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに確実に整形したり、また増幅信号Ｖｄ０の交流成分Ｖｄ０ａｃのピークｔｏピーク電圧Ｖｐと同等のピークｔｏピーク電圧Ｖｐで、かつその高電位側電圧（高電圧期間ＴＨの電圧）がターゲット定電圧Ｖｔｇに規定されたシングルエンド信号Ｖｄに確実に整形したりして、出力部４２ｂから出力することができる。これにより、設計の自由度を高めることができる。 According to the signal generation device 2 including the waveform shaping circuit 42 shown in FIGS. 14 and 15 described above, even in a configuration not using a comparator, the amplified signal Vd0 output from the amplifier circuit 41 is converted to the AC of the amplified signal Vd0. The peak-to-peak voltage Vp equivalent to the peak-to-peak voltage Vp of the component Vd0 ac , and its lower-potential-side voltage (voltage in the low-voltage period TL ) is reliably converted into the single-ended signal Vd defined in the target constant voltage Vtg. shaping or, also in the peak-to-peak voltage Vp equal peak-to-peak voltage Vp of the AC component Vd0 ac of the amplified signal Vd0, and its (voltage of the high voltage period T H) the high potential side voltage target constant voltage Vtg The signal can be reliably output to the specified single-ended signal Vd from the output unit 42b. Thereby, the degree of freedom in design can be increased.

また、この信号生成装置２を構成する上記した図１２〜図１５に示す波形整形回路４２では、直列回路ＳＣを構成するスイッチ４２ｆが、スリーステートバッファとしての３ステートロジックＩＣ（ロジックＩＣ４２ｆ）で構成されている。したがって、この各波形整形回路４２を有する信号生成装置２によれば、集積回路に内蔵されている出力バッファ（または入出力バッファ（双方向バッファ））をロジックＩＣ４２ｆとして使用することができる。   Further, in the waveform shaping circuit 42 shown in FIGS. 12 to 15 constituting the signal generating device 2, the switch 42f constituting the series circuit SC is constituted by a three-state logic IC (logic IC 42f) as a three-state buffer. Have been. Therefore, according to the signal generation device 2 having each of the waveform shaping circuits 42, the output buffer (or input / output buffer (bidirectional buffer)) built in the integrated circuit can be used as the logic IC 42f.

また、この信号生成装置２によれば、図４に示すように、波形整形回路４２にＤ／Ａ変換器１５を配置して、Ｄ／Ａ変換器１５からターゲット定電圧Ｖｔｇを出力させる構成とすることにより、Ｄ／Ａ変換器１５への電圧データＤｖを変更することで、このターゲット定電圧Ｖｔｇを変更できるため、シングルエンド信号Ｖｄにおいてターゲット定電圧Ｖｔｇに規定される高電位側電圧（高電圧期間ＴＨの電圧）や低電位側電圧（低電圧期間ＴＬの電圧）を信号生成部１４の入力仕様に応じて変更することができる。つまり、信号生成部１４がシングルエンド信号Ｖｄから符号特定用信号Ｓｅを確実に生成し得るように調整することができる。 Further, according to the signal generation device 2, as shown in FIG. 4, the D / A converter 15 is arranged in the waveform shaping circuit 42, and the target constant voltage Vtg is output from the D / A converter 15. By changing the voltage data Dv to the D / A converter 15, the target constant voltage Vtg can be changed. Therefore, the high-potential-side voltage (high voltage) defined by the target constant voltage Vtg in the single-ended signal Vd. it can vary depending voltage voltage period T H) and the low potential voltage (voltage of the low voltage period T L) into an input specification of the signal generator 14. That is, it is possible to perform adjustment so that the signal generation unit 14 can reliably generate the code specifying signal Se from the single-ended signal Vd.

また、この信号生成装置２によれば、増幅回路４１を図３に示す構成とすることにより、つまり、増幅回路４１を構成する演算増幅器４１ａの抵抗４１ｆに直列にコンデンサ４１ｋを接続して、演算増幅器４１ａを交流増幅器として機能させる構成とすることにより、演算増幅器４１ａの出力端子から出力される出力信号（増幅信号Ｖｄ０）が電圧信号Ｖｃの直流成分に起因して飽和する事態の発生を大幅に軽減することができる。   Further, according to the signal generation device 2, the amplifier 41 is configured as shown in FIG. 3, that is, the capacitor 41k is connected in series with the resistor 41f of the operational amplifier 41a constituting the amplifier 41, and the operation is performed. The configuration in which the amplifier 41a functions as an AC amplifier greatly reduces the possibility that the output signal (amplified signal Vd0) output from the output terminal of the operational amplifier 41a is saturated due to the DC component of the voltage signal Vc. Can be reduced.

また、この信号生成装置２および信号読取システム１によれば、第１インピーダンス素子１２を、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で構成したこと（図２に示す例では、抵抗３１およびコンデンサ３２の並列回路で構成されている）により、被覆導線Ｌｗに伝送されているロジック信号Ｖｗの電圧Ｖｗに応じて電圧が変化する電圧信号Ｖｃを簡易な構成で確実に生成することができる。   Further, according to the signal generating device 2 and the signal reading system 1, the first impedance element 12 is constituted by a high impedance resistor or a capacitor, or a combination thereof (in the example shown in FIG. 2, the resistor 31 and the capacitor). 32), a voltage signal Vc whose voltage changes in accordance with the voltage Vw of the logic signal Vw transmitted to the covered conductor Lw can be reliably generated with a simple configuration.

また、上記の信号生成装置２では、電極部１１を備える構成を採用しているが、電極部１１を別体とする構成を採用して、信号生成装置２を使用する際に、信号生成装置２に電極部１１をシールドケーブルＣＢを介して接続するようにしてもよい。   In addition, the above-described signal generation device 2 employs a configuration including the electrode unit 11, but employs a configuration in which the electrode unit 11 is provided separately and uses the signal generation device 2 when using the signal generation device 2. 2, the electrode section 11 may be connected via a shielded cable CB.

また、図４，６，８，９に示す上記の波形整形回路４２では、直列回路ＳＣのスイッチ４２ｆが正論理で動作するように構成されているが、この構成に限定されず、負論理（ローアクティブ）で動作する（つまり、制御パルス信号Ｖｃｔが低電位のときにオン状態に移行し、制御パルス信号Ｖｃｔが高電位のときにオフ状態に移行するように動作する）構成であってもよい。なお、スイッチ４２ｆを負論理で動作する構成とした場合には、制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成も変更する必要がある。以下では、図４，６，８，９に示す上記の波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について、対応する波形整形回路４２の図面（図４，６，８，９）を参照しつつ、スイッチ制御回路の構成を含めて説明する。   Further, in the above-described waveform shaping circuit 42 shown in FIGS. 4, 6, 8, and 9, the switch 42f of the series circuit SC is configured to operate with positive logic. However, the present invention is not limited to this configuration. Even when the control pulse signal Vct is at a low potential, the circuit is turned on, and when the control pulse signal Vct is at a high potential, the circuit is turned off. Good. If the switch 42f operates with negative logic, the configuration of the switch control circuit SWC that outputs the control pulse signal Vct also needs to be changed. Hereinafter, the configuration of the waveform shaping circuit when the switch 42f of the above-described waveform shaping circuit 42 shown in FIGS. 4, 6, 8, 9) will be described including the configuration of the switch control circuit.

まず、図４に示す波形整形回路４２を参照しつつ、この波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について説明する。なお、この波形整形回路は、図４に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図４に示す波形整形回路４２と同一である。このため、この波形整形回路のスイッチ制御回路について主として説明する。   First, the configuration of the waveform shaping circuit when the switch 42f of the waveform shaping circuit 42 operates in negative logic will be described with reference to the waveform shaping circuit 42 shown in FIG. This waveform shaping circuit is different from the waveform shaping circuit 42 shown in FIG. 4 in that, in addition to the configuration in which the switch 42f operates in negative logic, the switch control circuit SWC that outputs the control pulse signal Vct as described above is provided. It is the same as the waveform shaping circuit 42 shown in FIG. 4 except that the configuration is different. Therefore, the switch control circuit of the waveform shaping circuit will be mainly described.

このスイッチ制御回路も、図示はしないが、図４に示す波形整形回路４２と同様のコンパレータ４２ｇおよび基準電源４２ｈを有して構成されている。一方、図４に示す波形整形回路４２では、コンパレータ４２ｇの反転入力端子がコンデンサ４２ｃの他端部に接続され、非反転入力端子に基準電源４２ｈからの基準電圧Ｖｒ１が入力される構成であるのに対して、このスイッチ制御回路では、図示はしないが、コンパレータ４２ｇの非反転入力端子がコンデンサ４２ｃの他端部に接続され、反転入力端子に基準電圧Ｖｒ１（ターゲット定電圧Ｖｔｇよりも高い電圧）が入力される構成となっている。   Although not shown, the switch control circuit also includes a comparator 42g and a reference power supply 42h similar to those of the waveform shaping circuit 42 shown in FIG. On the other hand, in the waveform shaping circuit 42 shown in FIG. 4, the inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 from the reference power supply 42h is input to the non-inverting input terminal. On the other hand, in this switch control circuit, although not shown, the non-inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 (a voltage higher than the target constant voltage Vtg) is connected to the inverting input terminal. Is input.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路は、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、高電位から低電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、低電位から高電位に移行する制御パルス信号Ｖｃｔ（図５に示す制御パルス信号Ｖｃｔの高電位の期間において低電位となり、低電位の期間において高電位となる信号）を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図４に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路を備えた波形生成回路は、図４に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。   With this configuration, the switch control circuit that drives the negative logic switch 42f reduces the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) from a state that exceeds the reference voltage Vr1 to reduce the reference voltage Vr1. At the time when the voltage drops below, the potential changes from the high potential to the low potential. Conversely, the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises from a state below the reference voltage Vr1 and exceeds the reference voltage Vr1. At this time, a control pulse signal Vct (a signal which becomes low potential during a high potential period of the control pulse signal Vct shown in FIG. 5 and becomes high potential during a low potential period) which shifts from a low potential to a high potential is generated, Output to the negative logic switch 42f. As a result, the negative logic switch 42f shifts from the on state to the off state and from the off state to the on state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, the waveform generation circuit including the negative logic switch 42f and the above-described switch control circuit configured for the switch 42f is a waveform shaping circuit 42 (a waveform shaping circuit including the positive logic switch 42f) shown in FIG. Works the same as.

次に、図６に示す波形整形回路４２を参照しつつ、この波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について説明する。なお、この波形整形回路は、図６に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図７に示す波形整形回路４２と同一である。このため、この波形整形回路のスイッチ制御回路について主として説明する。   Next, the configuration of the waveform shaping circuit when the switch 42f of the waveform shaping circuit 42 operates with negative logic will be described with reference to the waveform shaping circuit 42 shown in FIG. This waveform shaping circuit is different from the waveform shaping circuit 42 shown in FIG. 6 in that, in addition to the configuration in which the switch 42f operates in negative logic, the switch control circuit SWC that outputs the control pulse signal Vct as described above The configuration is the same as the waveform shaping circuit 42 shown in FIG. 7 except that the configuration is different. Therefore, the switch control circuit of the waveform shaping circuit will be mainly described.

このスイッチ制御回路も、図示はしないが、図６に示す波形整形回路４２と同様のコンパレータ４２ｇおよび基準電源４２ｈを有して構成されている。一方、図６に示す波形整形回路４２では、コンパレータ４２ｇの非反転入力端子がコンデンサ４２ｃの他端部に接続され、反転入力端子に基準電源４２ｈからの基準電圧Ｖｒ１が入力される構成であるのに対して、このスイッチ制御回路では、図示はしないが、コンパレータ４２ｇの反転入力端子がコンデンサ４２ｃの他端部に接続され、非反転入力端子に基準電圧Ｖｒ１（ターゲット定電圧Ｖｔｇよりも低い電圧）が入力される構成となっている。   Although not shown, this switch control circuit also includes a comparator 42g and a reference power supply 42h similar to those of the waveform shaping circuit 42 shown in FIG. On the other hand, in the waveform shaping circuit 42 shown in FIG. 6, the non-inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 from the reference power supply 42h is input to the inverting input terminal. On the other hand, in this switch control circuit, although not shown, the inverting input terminal of the comparator 42g is connected to the other end of the capacitor 42c, and the reference voltage Vr1 (a voltage lower than the target constant voltage Vtg) is connected to the non-inverting input terminal. Is input.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路は、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、低電位から高電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、高電位から低電位に移行する制御パルス信号Ｖｃｔ（図７に示す制御パルス信号Ｖｃｔの高電位の期間において低電位となり、低電位の期間において高電位となる信号）を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図６に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路を備えた波形生成回路は、図６に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。   With this configuration, the switch control circuit that drives the negative logic switch 42f reduces the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) from a state that exceeds the reference voltage Vr1 to reduce the reference voltage Vr1. At the time when the voltage drops below, the voltage shifts from the low potential to the high potential. Conversely, the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises from a state below the reference voltage Vr1 and exceeds the reference voltage Vr1. At this point, a control pulse signal Vct which shifts from a high potential to a low potential (a signal having a low potential during a high potential period of the control pulse signal Vct shown in FIG. 7 and having a high potential during a low potential period) is generated, Output to the negative logic switch 42f. As a result, the negative logic switch 42f shifts from the on state to the off state and from the off state to the on state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, the waveform generation circuit including the negative logic switch 42f and the above-described switch control circuit configured for the switch 42f is a waveform shaping circuit 42 (a waveform shaping circuit including the positive logic switch 42f) shown in FIG. Works the same as.

続いて、図８に示す波形整形回路４２を参照しつつ、この波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について説明する。なお、この波形整形回路は、図８に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図９に示す波形整形回路４２と同一である。このため、この波形整形回路のスイッチ制御回路について主として説明する。   Next, the configuration of the waveform shaping circuit when the switch 42f of the waveform shaping circuit 42 operates in negative logic will be described with reference to the waveform shaping circuit 42 shown in FIG. This waveform shaping circuit is different from the waveform shaping circuit 42 shown in FIG. 8 in that, in addition to the configuration in which the switch 42f operates with negative logic, the switch control circuit SWC that outputs the control pulse signal Vct as described above is provided. The configuration is the same as that of the waveform shaping circuit 42 shown in FIG. 9 except that the configuration is different. Therefore, the switch control circuit of the waveform shaping circuit will be mainly described.

このスイッチ制御回路も、図示はしないが、図８に示す波形整形回路４２と同様のコンパレータ４２ｇ、抵抗分圧回路４２ｋおよび基準電源４２ｈを有して構成されている。一方、図８に示す波形整形回路４２では、コンパレータ４２ｇは、その反転入力端子がコンデンサ４２ｃの他端部に接続され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部に基準電圧Ｖｒ２が印加されて、基準電圧Ｖｒ２および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する構成であるのに対して、このスイッチ制御回路では、図示はしないが、コンパレータ４２ｇは、その反転入力端子に基準電圧Ｖｒ２が印加され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部がコンデンサ４２ｃの他端部に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号をコンパレータ４２ｇの非反転入力端子に出力する構成となっている。   Although not shown, this switch control circuit also includes a comparator 42g, a resistance voltage dividing circuit 42k, and a reference power supply 42h similar to the waveform shaping circuit 42 shown in FIG. On the other hand, in the waveform shaping circuit 42 shown in FIG. 8, the comparator 42g has an inverting input terminal connected to the other end of the capacitor 42c, and the resistor divider 42k has one end connected to the output terminal of the comparator 42g. The reference voltage Vr2 is applied to the other end, and a divided voltage defined by the reference voltage Vr2 and the voltage of the control pulse signal Vct is output to the non-inverting input terminal of the comparator 42g as the reference voltage Vr1. In this switch control circuit, though not shown, the comparator 42g has a reference voltage Vr2 applied to its inverting input terminal, and the resistor voltage dividing circuit 42k has one end connected to the output terminal of the comparator 42g. The other end is connected to the other end of the capacitor 42c, and the voltage of the single-ended signal Vd and the control pulse signal The partial pressure pulse signal prescribed by the voltage of the ct has a configuration for outputting a non-inverted input terminal of the comparator 42 g.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路は、コンデンサ４２ｃの他端部の電圧（つまり、シングルエンド信号Ｖｄの電圧）が低下するのに伴って低下する分圧パルス信号の電圧が基準電圧Ｖｒ１を上回る状態から下回る状態に移行した時点で、高電位から低電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が上昇するのに伴って上昇する分圧パルス信号の電圧が基準電圧Ｖｒ１を下回る状態から上回る状態に移行した時点で、低電位から高電位に移行する制御パルス信号Ｖｃｔ（図５に示す制御パルス信号Ｖｃｔの高電位の期間において低電位となり、低電位の期間において高電位となる信号）を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図８に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路を備えた波形生成回路は、図８に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。   With this configuration, the switch control circuit that drives the switch 42f of the negative logic outputs the voltage of the divided pulse signal that decreases as the voltage at the other end of the capacitor 42c (that is, the voltage of the single-ended signal Vd) decreases. At the time when the voltage of the capacitor 42c changes from a state higher than the reference voltage Vr1 to a state lower than the reference voltage Vr1, and conversely, the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) increases. When the voltage of the divided pulse signal which rises from the state below the reference voltage Vr1 to the state above the reference voltage Vr1, the control pulse signal Vct which shifts from the low potential to the high potential (the high potential of the control pulse signal Vct shown in FIG. 5) A signal which becomes low potential during the period and becomes high potential during the low potential period is generated and output to the negative logic switch 42f. As a result, the negative logic switch 42f shifts from the on state to the off state and from the off state to the on state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. That is, the waveform generating circuit including the negative logic switch 42f and the above-described switch control circuit configured for the switch 42f is a waveform shaping circuit 42 (a waveform shaping circuit including the positive logic switch 42f) shown in FIG. Works the same as.

次いで、図９に示す波形整形回路４２を参照しつつ、この波形整形回路４２のスイッチ４２ｆを負論理で動作する構成としたときの波形整形回路の構成について説明する。なお、この波形整形回路は、図９に示す波形整形回路４２と比較して、スイッチ４２ｆが負論理で動作する構成に加えて、上記したように制御パルス信号Ｖｃｔを出力するスイッチ制御回路ＳＷＣの構成が相違すること以外は図９に示す波形整形回路４２と同一である。このため、この波形整形回路のスイッチ制御回路について主として説明する。   Next, the configuration of the waveform shaping circuit when the switch 42f of the waveform shaping circuit 42 operates with negative logic will be described with reference to the waveform shaping circuit 42 shown in FIG. This waveform shaping circuit is different from the waveform shaping circuit 42 shown in FIG. 9 in that, in addition to the configuration in which the switch 42f operates with negative logic, the switch control circuit SWC which outputs the control pulse signal Vct as described above is provided. The configuration is the same as that of the waveform shaping circuit 42 shown in FIG. 9 except that the configuration is different. Therefore, the switch control circuit of the waveform shaping circuit will be mainly described.

このスイッチ制御回路も、図示はしないが、図９に示す波形整形回路４２と同様のコンパレータ４２ｇ、抵抗分圧回路４２ｋおよび基準電源４２ｈを有して構成されている。一方、図９に示す波形整形回路４２では、コンパレータ４２ｇは、その反転入力端子に基準電圧Ｖｒ１が印加され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部がコンデンサ４２ｃの他端部に接続されて、シングルエンド信号Ｖｄの電圧および制御パルス信号Ｖｃｔの電圧で規定される分圧パルス信号をコンパレータ４２ｇの非反転入力端子に出力する構成であるのに対して、このスイッチ制御回路では、図示はしないが、コンパレータ４２ｇは、その反転入力端子がコンデンサ４２ｃの他端部に接続され、また抵抗分圧回路４２ｋは、一端部がコンパレータ４２ｇの出力端子に接続されると共に他端部に基準電圧Ｖｒ２が印加されて、基準電圧Ｖｒ２および制御パルス信号Ｖｃｔの電圧で規定される分圧電圧をコンパレータ４２ｇの非反転入力端子に基準電圧Ｖｒ１として出力する構成となっている。   Although not shown, this switch control circuit also includes a comparator 42g, a resistance voltage dividing circuit 42k, and a reference power supply 42h similar to the waveform shaping circuit 42 shown in FIG. On the other hand, in the waveform shaping circuit 42 shown in FIG. 9, the comparator 42g has a reference voltage Vr1 applied to its inverting input terminal, and the resistor voltage dividing circuit 42k has one end connected to the output terminal of the comparator 42g and the other. One end is connected to the other end of the capacitor 42c to output a divided pulse signal defined by the voltage of the single-ended signal Vd and the voltage of the control pulse signal Vct to the non-inverting input terminal of the comparator 42g. In this switch control circuit, although not shown, the comparator 42g has an inverting input terminal connected to the other end of the capacitor 42c, and the resistor voltage divider 42k has one end connected to the output terminal of the comparator 42g. And a reference voltage Vr2 is applied to the other end, and the reference voltage Vr2 and the voltage of the control pulse signal Vct are used. And it has a configuration for outputting a reference voltage Vr1 to the non-inverting input terminal of the divided voltage of the comparator 42g is constant.

この構成により、負論理のスイッチ４２ｆを駆動するスイッチ制御回路は、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を上回る状態から低下して基準電圧Ｖｒ１を下回った時点で、低電位から高電位に移行し、逆に、コンデンサ４２ｃの他端部の電圧（シングルエンド信号Ｖｄの電圧）が基準電圧Ｖｒ１を下回る状態から上昇して基準電圧Ｖｒ１を上回った時点で、高電位から低電位に移行する制御パルス信号Ｖｃｔ（図７に示す制御パルス信号Ｖｃｔの高電位の期間において低電位となり、低電位の期間において高電位となる信号）を生成して、負論理のスイッチ４２ｆに出力する。その結果として、負論理のスイッチ４２ｆは、図９に示す波形整形回路４２の正論理のスイッチ４２ｆと同じタイミングでオン状態からオフ状態に、またオフ状態からオン状態に移行する。つまり、負論理のスイッチ４２ｆおよびこのスイッチ４２ｆ用に構成された上記のスイッチ制御回路を備えた波形生成回路は、図９に示す波形整形回路４２（正論理のスイッチ４２ｆを備えた波形整形回路）と同等に機能する。   With this configuration, the switch control circuit that drives the negative logic switch 42f causes the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) to drop from a state exceeding the reference voltage Vr1 to fall below the reference voltage Vr1. At this point, the potential changes from the low potential to the high potential, and conversely, when the voltage at the other end of the capacitor 42c (the voltage of the single-ended signal Vd) rises from a state below the reference voltage Vr1 and exceeds the reference voltage Vr1. , A control pulse signal Vct which shifts from a high potential to a low potential (a signal which becomes low potential during a high potential period of the control pulse signal Vct shown in FIG. 7 and becomes high potential during a low potential period) and generates a negative logic To the switch 42f. As a result, the negative logic switch 42f shifts from the on state to the off state and from the off state to the on state at the same timing as the positive logic switch 42f of the waveform shaping circuit 42 shown in FIG. In other words, the waveform generating circuit including the negative logic switch 42f and the above-described switch control circuit configured for the switch 42f is a waveform shaping circuit 42 (a waveform shaping circuit including the positive logic switch 42f) shown in FIG. Works the same as.

このように、図４，６，８，９に示す波形整形回路４２のスイッチ４２ｆを負論理で動作するスイッチに代える構成を採用することもできる。   As described above, it is also possible to adopt a configuration in which the switch 42f of the waveform shaping circuit 42 shown in FIGS.

また、上記の信号生成装置２では、波形整形回路４２から出力されるシングルエンド信号Ｖｄを二値化して符号特定用信号Ｓｆとして出力する信号生成部１４を備える構成を採用しているが、符号化装置３がシングルエンド信号Ｖｄをそのまま符号特定用信号Ｓｆとして処理し得る構成のとき（例えば、符号化装置３が信号生成部１４に相当する装置を内蔵する構成のとき）には、信号生成装置２がシングルエンド信号Ｖｄをそのまま符号特定用信号Ｓｆとして出力する構成（信号生成部１４を備えない構成）とすることもできる。   The signal generation device 2 employs a configuration including the signal generation unit 14 that binarizes the single-ended signal Vd output from the waveform shaping circuit 42 and outputs the binarized signal Vd as the code specifying signal Sf. When the encoding device 3 is configured to process the single-ended signal Vd as it is as the code specifying signal Sf (for example, when the encoding device 3 includes a device corresponding to the signal generation unit 14), the signal generation is performed. A configuration in which the device 2 outputs the single-ended signal Vd as it is as the code specifying signal Sf (a configuration without the signal generation unit 14) may be adopted.

また、上記の信号読取システム１では、信号生成装置２が、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｖｗのロジックパターン（つまり、電圧レベルの大小のパターン）と一致する符号特定用信号Ｓｅを生成して出力すると共に、符号化装置３が、符号列特定用信号Ｓｅにおける高電位期間を２進数データの「０」とし、かつ符号列特定用信号Ｓｅにおける低電位期間を２進数データの「１」とする符号化処理を実行して符号列Ｃｓ（ＣＡＮフレーム）を特定する構成を採用したが、図示はしないが、信号生成装置２が、「高電位期間」および「低電位期間」の配列パターンがシリアルバスＳＢを介して伝送されているロジック信号Ｖｗのロジックパターンと反転する符号特定用信号（上記した符号列特定用信号Ｓｅと位相が反転した信号）を生成して出力すると共に、符号化装置３が、この符号列特定用信号における低電位期間を２進数データの「０」とし、かつ符号列特定用信号における高電位期間を２進数データの「１」とする符号化処理を実行して符号列Ｃｓ（ＣＡＮフレーム）を特定する構成を採用することもできる。   Further, in the signal reading system 1 described above, the signal generating device 2 outputs the logic pattern of the logic signal Vw in which the arrangement pattern of the “high-potential period” and the “low-potential period” is transmitted via the serial bus SB (ie, The coding device 3 generates and outputs the code specifying signal Se that matches the voltage level pattern, and sets the high potential period in the code string specifying signal Se to “0” of binary data, and Although a configuration is adopted in which the low-potential period in the code sequence specifying signal Se is set to “1” of the binary data to execute the coding process to specify the code sequence Cs (CAN frame), although not shown, signal generation is performed. The device 2 has a code in which the arrangement pattern of the “high potential period” and the “low potential period” is inverted with the logic pattern of the logic signal Vw transmitted via the serial bus SB. The encoding device 3 generates and outputs a constant signal (a signal whose phase is inverted from that of the above-described code string specifying signal Se), and sets the low potential period in the code string specifying signal to “0” of the binary data. And performing a coding process in which the high potential period in the code string specifying signal is set to “1” of the binary data to specify the code string Cs (CAN frame).

また、自動車に配設されたシリアルバスＳＢからロジック信号Ｓａ（ＣＡＮフレーム）を読み取って各種ＣＡＮ通信対応機器に符号列Ｃｓを出力する使用形態を例に挙げて説明したが、「信号生成装置」および「信号読取システム」の用途は自動車の分野に限定されず、シリアルバスＳＢを介して伝送されるロジック信号Ｓａ（ＣＡＮフレーム）を利用する各種の分野（工場内設備用のネットワークや、耕作地内ネットワーク等の分野）において使用することができる。   In addition, the use of the logic signal Sa (CAN frame) read from the serial bus SB provided in the automobile to output the code string Cs to various CAN communication compatible devices has been described as an example. The application of the “signal reading system” is not limited to the field of automobiles, but may be applied to various fields using a logic signal Sa (CAN frame) transmitted via the serial bus SB (for example, a network for equipment in a factory, Network and other fields).

１ 信号読取システム
２ 信号生成装置
１２ インピーダンス素子
１３ 増幅部
１４ 信号生成部
２１ 電極
４１ 増幅回路
４２ 波形整形回路
Ｌｗ 被覆導線
Ｓｅ 符号特定用信号
Ｖｗ ロジック信号
Ｖｃ 第１電圧信号
Ｖｄ シングルエンド信号
Ｖｄ０ 増幅信号 1 Signal reading system
Reference Signs List 2 signal generating device 12 impedance element 13 amplifying unit 14 signal generating unit 21 electrode 41 amplifying circuit 42 waveform shaping circuit Lw coated conductor Se code specifying signal Vw logic signal Vc first voltage signal Vd single-ended signal Vd0 amplified signal

Claims (20)

１本の被覆導線で構成される通信路を介して伝送されるロジック信号に基づき、当該ロジック信号に対応する符号を特定可能な符号特定用信号を生成する信号生成装置であって、
前記被覆導線における被覆部に接触させられる電極と接続されて、当該電極と容量結合する当該被覆導線に伝送されている前記ロジック信号の電圧に応じて電圧が変化する電圧信号を発生させる第１インピーダンス素子と、
前記電圧信号を入力すると共に当該電圧信号の電圧に応じて電圧が変化するシングルエンド信号に増幅して出力する増幅部とを備えて、当該シングルエンド信号に基づいて前記符号特定用信号を生成する信号生成装置。 A signal generation device that generates a code specifying signal capable of specifying a code corresponding to the logic signal based on a logic signal transmitted through a communication path including one covered conductor,
A first impedance that is connected to an electrode that is brought into contact with the coating portion of the coating conductor and generates a voltage signal that changes in voltage according to the voltage of the logic signal transmitted to the coating conductor that is capacitively coupled to the electrode; Element and
An amplification unit that receives the voltage signal and amplifies and outputs a single-ended signal whose voltage changes according to the voltage of the voltage signal, and generates the code specifying signal based on the single-ended signal. Signal generator. 前記シングルエンド信号を閾値電圧と比較して二値化することにより前記符号特定用信号を生成する信号生成部を備えている請求項１記載の信号生成装置。   The signal generation device according to claim 1, further comprising a signal generation unit configured to generate the code specifying signal by binarizing the single-ended signal by comparing the single-ended signal with a threshold voltage. 前記増幅部は、前記電圧信号を増幅して増幅信号として出力する増幅回路、および当該増幅信号を、当該増幅信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ低電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている請求項１または２記載の信号生成装置。   The amplifying unit amplifies the voltage signal and outputs the amplified signal as an amplified signal, and the amplified signal has a peak-to-peak voltage equivalent to the peak-to-peak voltage of an AC component of the amplified signal, and a voltage during a low voltage period. 3. The signal generating apparatus according to claim 1, further comprising a waveform shaping circuit that shapes and outputs the single-ended signal defined by the target constant voltage. 前記増幅部は、前記電圧信号を増幅して増幅信号として出力する増幅回路、および当該増幅信号を、当該増幅信号の交流成分のピークピーク電圧と同等のピークピーク電圧で、かつ高電圧期間の電圧がターゲット定電圧に規定された前記シングルエンド信号に整形して出力する波形整形回路を備えている請求項１または２記載の信号生成装置。   The amplification unit amplifies the voltage signal and outputs the amplified signal as an amplified signal, and the amplified signal has a peak-to-peak voltage equivalent to the peak-to-peak voltage of an AC component of the amplified signal, and a voltage during a high voltage period. 3. The signal generating apparatus according to claim 1, further comprising a waveform shaping circuit that shapes and outputs the single-ended signal defined by the target constant voltage. 前記波形整形回路は、
前記増幅信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、
一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第２インピーダンス素子と、
直列接続された第３インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、
前記増幅信号の交流成分における低電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における高電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する請求項３記載の信号生成装置。 The waveform shaping circuit,
A capacitor having one end connected to the input unit to which the amplified signal is input and the other end connected to the output unit;
A second impedance element having one end connected to the other end of the capacitor and a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor;
A series circuit comprising a third impedance element and a switch connected in series, one end of which is connected to the output unit and the other end of which is applied with the target constant voltage;
A switch control circuit that outputs a control pulse signal that causes the switch to be turned on during a low voltage period of the AC component of the amplified signal and that is turned off during a high voltage period of the AC component. 4. The signal generating device according to claim 3, wherein the single-ended signal is output from the output unit. 前記波形整形回路は、
前記増幅信号が入力される入力部に一端部が接続されると共に出力部に他端部が接続されたコンデンサと、
一端部が前記コンデンサの前記他端部に接続されると共に他端部にターゲット定電圧が印加されて、当該ターゲット定電圧を当該コンデンサの当該他端部に供給する第２インピーダンス素子と、
直列接続された第３インピーダンス素子およびスイッチで構成されると共に、一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加された直列回路と、
前記増幅信号の交流成分における高電圧期間に前記スイッチをオン状態に移行させると共に、当該交流成分における低電圧期間に前記スイッチをオフ状態に移行させる制御パルス信号を出力するスイッチ制御回路とを備えて、前記シングルエンド信号を前記出力部から出力する請求項４記載の信号生成装置。 The waveform shaping circuit,
A capacitor having one end connected to the input unit to which the amplified signal is input and the other end connected to the output unit;
A second impedance element having one end connected to the other end of the capacitor and a target constant voltage applied to the other end to supply the target constant voltage to the other end of the capacitor;
A series circuit comprising a third impedance element and a switch connected in series, one end of which is connected to the output unit and the other end of which is applied with the target constant voltage;
A switch control circuit that outputs a control pulse signal that causes the switch to be turned on during a high voltage period of the AC component of the amplified signal and that is turned off during a low voltage period of the AC component. 5. The signal generator according to claim 4, wherein the single-ended signal is output from the output unit. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項５記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a high potential, and to transition to an off state when the control pulse signal is at a low potential,
The switch control circuit has an inverting input terminal connected to the other end of the capacitor, and a reference voltage higher than the target constant voltage is input to a non-inverting input terminal, and outputs the control pulse signal from an output terminal. The signal generation device according to claim 5, further comprising a comparator that performs the operation. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも高い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項５記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a low potential, and to transition to an off state when the control pulse signal is at a high potential,
In the switch control circuit, a non-inverting input terminal is connected to the other end of the capacitor, and a reference voltage higher than the target constant voltage is input to an inverting input terminal, and the control pulse signal is output from an output terminal. The signal generation device according to claim 5, further comprising a comparator that performs the operation. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に非反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項６記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a high potential, and to transition to an off state when the control pulse signal is at a low potential,
The switch control circuit has a non-inverting input terminal connected to the other end of the capacitor, and a reference voltage lower than the target constant voltage is input to an inverting input terminal, and the control pulse signal is output from an output terminal. 7. The signal generating device according to claim 6, wherein the signal generating device includes a comparator that performs the operation. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、前記コンデンサの前記他端部に反転入力端子が接続され、かつ前記ターゲット定電圧よりも低い基準電圧が非反転入力端子に入力されて、出力端子から前記制御パルス信号を出力するコンパレータを有して構成されている請求項６記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a low potential, and to transition to an off state when the control pulse signal is at a high potential,
The switch control circuit has an inverting input terminal connected to the other end of the capacitor, and a reference voltage lower than the target constant voltage is input to a non-inverting input terminal, and outputs the control pulse signal from an output terminal. 7. The signal generating device according to claim 6, wherein the signal generating device includes a comparator that performs the operation. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている請求項５記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a high potential, and to transition to an off state when the control pulse signal is at a low potential,
The switch control circuit,
A comparator having an inverting input terminal connected to the other end of the capacitor and outputting the control pulse signal from an output terminal;
One end is connected to the output terminal, and the other end is applied with any one of the target constant voltage and a voltage near the target constant voltage. 6. The signal generating device according to claim 5, further comprising: a resistive voltage dividing circuit that outputs a divided voltage defined by the following voltages to a non-inverting input terminal of the comparator as a reference voltage. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている請求項５記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a low potential, and to transition to an off state when the control pulse signal is at a high potential,
The switch control circuit,
A comparator that outputs any one of the target constant voltage and a voltage near the target constant voltage to the inverting input terminal and outputs the control pulse signal from an output terminal;
One end is connected to the output terminal and the other end is connected to the other end of the capacitor, and the divided pulse signal defined by the voltage of the single-ended signal and the voltage of the control pulse signal. 6. The signal generating device according to claim 5, further comprising: a resistor voltage dividing circuit that outputs a voltage to a non-inverting input terminal of the comparator. 前記スイッチは、前記制御パルス信号が高電位のときにオン状態に移行し、前記制御パルス信号が低電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部が前記コンデンサの前記他端部に接続されて、前記シングルエンド信号の電圧および前記制御パルス信号の電圧で規定される分圧パルス信号を前記コンパレータの非反転入力端子に出力する抵抗分圧回路とを備えている請求項６記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a high potential, and to transition to an off state when the control pulse signal is at a low potential,
The switch control circuit,
A comparator that outputs any one of the target constant voltage and a voltage near the target constant voltage to the inverting input terminal and outputs the control pulse signal from an output terminal;
One end is connected to the output terminal and the other end is connected to the other end of the capacitor, and the divided pulse signal defined by the voltage of the single-ended signal and the voltage of the control pulse signal. 7. The signal generating device according to claim 6, further comprising: a resistor voltage dividing circuit that outputs a voltage to a non-inverting input terminal of the comparator. 前記スイッチは、前記制御パルス信号が低電位のときにオン状態に移行し、前記制御パルス信号が高電位のときにオフ状態に移行するように構成され、
前記スイッチ制御回路は、
反転入力端子が前記コンデンサの前記他端部に接続されると共に出力端子から前記制御パルス信号を出力するコンパレータと、
一端部が前記出力端子に接続されると共に他端部に前記ターゲット定電圧および前記ターゲット定電圧の近傍の電圧のうちのいずれかの電圧が印加されて、当該いずれかの電圧および前記制御パルス信号の電圧で規定される分圧電圧を前記コンパレータの非反転入力端子に基準電圧として出力する抵抗分圧回路とを備えている請求項６記載の信号生成装置。 The switch is configured to transition to an on state when the control pulse signal is at a low potential, and to transition to an off state when the control pulse signal is at a high potential,
The switch control circuit,
A comparator having an inverting input terminal connected to the other end of the capacitor and outputting the control pulse signal from an output terminal;
One end is connected to the output terminal, and the other end is applied with any one of the target constant voltage and a voltage near the target constant voltage. 7. The signal generating device according to claim 6, further comprising: a resistive voltage dividing circuit that outputs a divided voltage defined by the following voltages to a non-inverting input terminal of the comparator as a reference voltage. 前記スイッチ制御回路は、
一端部が前記出力部に接続されると共に他端部に前記ターゲット定電圧が印加されて、前記シングルエンド信号を分圧して分圧パルス信号として出力する抵抗分圧回路と、
バイアス電圧を前記ターゲット定電圧を基準として生成するバイアス電圧源と、
前記分圧パルス信号に前記バイアス電圧を電圧加算して前記制御パルス信号として出力する加算器とを備えている請求項５記載の信号生成装置。 The switch control circuit,
A resistor voltage dividing circuit having one end connected to the output unit and the other end applied with the target constant voltage, and dividing the single-ended signal to output a divided pulse signal;
A bias voltage source that generates a bias voltage based on the target constant voltage,
6. The signal generating device according to claim 5, further comprising an adder that adds the bias voltage to the divided pulse signal and outputs the added voltage as the control pulse signal. 前記スイッチは、前記制御パルス信号によって制御されて、前記オン状態のときには前記ターゲット定電圧を出力端子から前記第３インピーダンス素子を介して前記出力部に出力し、前記オフ状態のときには前記出力端子をハイインピーダンス状態に移行させるスリーステートバッファで構成されている請求項５から１５のいずれかに記載の信号生成装置。   The switch is controlled by the control pulse signal, and outputs the target constant voltage from the output terminal to the output unit through the third impedance element when in the ON state, and outputs the output terminal when in the OFF state. 16. The signal generation device according to claim 5, comprising a three-state buffer that shifts to a high impedance state. 外部から入力された電圧データをＤ／Ａ変換して、当該電圧データで示される電圧値の前記ターゲット定電圧を出力するＤ／Ａ変換器を備えている請求項３から１６のいずれかに記載の信号生成装置。   17. The D / A converter according to claim 3, further comprising: a D / A converter that D / A converts voltage data input from the outside and outputs the target constant voltage having a voltage value indicated by the voltage data. Signal generator. 前記増幅回路は、演算増幅器を備えて交流増幅回路として構成されている請求項３から１７のいずれかに記載の信号生成装置。   18. The signal generation device according to claim 3, wherein the amplification circuit includes an operational amplifier and is configured as an AC amplification circuit. 前記第１インピーダンス素子は、高インピーダンス抵抗もしくはコンデンサ、またはこれらの組み合わせ回路で構成されている請求項１から１８のいずれかに記載の信号生成装置。   19. The signal generating device according to claim 1, wherein the first impedance element is configured by a high impedance resistor or a capacitor, or a combination thereof. 請求項１から１９のいずれかに記載の信号生成装置と、
前記信号生成装置によって生成された前記符号特定用信号に基づいて前記ロジック信号に対応する前記符号を特定する符号化装置とを備えている信号読取システム。 A signal generation device according to any one of claims 1 to 19,
A signal reading system comprising: a coding device that specifies the code corresponding to the logic signal based on the code specifying signal generated by the signal generation device.
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JP2017181127A (en) * 2016-03-29 2017-10-05 日置電機株式会社 Voltage detection probe and measuring device

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