JP7227048B2 - 半導体装置 - Google Patents

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Description

本発明は、ＨＥＭＴ（High Electron Mobility Transistor）を備える半導体装置に関する。
従来のシリコン系の半導体デバイスの代替として、より高耐圧動作、高速動作が可能な窒化物系化合物半導体装置の開発が進められている。
化合物半導体トランジスタは、従来のＳｉトランジスタと同様に、プレーナ型トランジスタ構造を有する。プレーナ型トランジスタは、ゲートとドレインの間に印加される逆方向電界がゲート電極端部に集中することにより、耐圧が制限される。この制限を緩和して耐圧をさらに高めるために、フィールドプレートが設けられる。図１は、フィールドプレートを備える従来のプレーナ型トランジスタ１０の断面図である。
プレーナ型トランジスタ１０は、ゲート電極（Ｇ）１２、ソース電極（Ｓ）１４、ドレイン電極（Ｄ）１６およびフィールドプレート（ＦＰ）１８を備える。フィールドプレート１８は、ゲート電極１２の一部とオーバーラップして、ソース電極１４からドレイン電極１６に向かって伸びている。
図１には、フィールドプレートを有するトランジスタの電界分布Ｅが示される。フィールドプレート１８を設けることにより、電界の強度分布のピークは、ゲート電極１２の端部と、フィールドプレート１８の端部に分散され、これによりトランジスタの耐圧を高めることができる。
特開２０１５－１７６９８１号公報 特開２０１３－１８３０６０号公報 特開２０１７－１０７９４１号公報 特開２０１７－５２９７０６号公報
本発明者は、図１のプレーナ型トランジスタ１０について検討した結果、以下の課題を認識するに至った。
図１のデバイス構造では、ゲート電極１２と、フィールドプレート１８がオーバーラップする。このオーバーラップは、トランジスタのゲート－ソース間に寄生容量をもたらす。この寄生容量は、トランジスタの入力容量であり、高速なスイッチング動作を妨げる原因となる。
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高速動作が可能なプレーナ型トランジスタの提供にある。
本発明のある態様の半導体装置は、プレーナ型トランジスタを備える。プレーナ型トランジスタは、ソース電極、ゲート電極、ドレイン電極およびフィールドプレートを有し、ソース電極とフィールドプレートとが、プレーナ型トランジスタのアクティブ領域の外で接続される。
この態様では、フィールドプレートとゲート電極のオーバーラップを無くすことができる。また、フィールドプレートとソース電極を接続する接続配線とゲート電極とのオーバーラップもない。したがってトランジスタの入力容量を低減することができ、高速動作が可能となる。また、フィールドプレートがゲート電極とオーバーラップする構造では、フィールドプレートが段切れを起こす可能性があり、あるいは、ゲート電極を跨いで、ソース電極とフィールドプレートを接続する構造では、接続配線が段切れを起こす可能性がある。この態様によれば、フィールドプレートとソース電極を接続する配線を平坦な領域に形成できるため、段切れを解消し、信頼性を高めることができる。
プレーナ型トランジスタは、マルチフィンガー構造を有してもよい。
プレーナ型トランジスタは、ＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）であってもよい。ＧａＮ－ＨＥＭＴは、ＭＩＳ型であってもよい。
本発明のある態様によれば、高耐圧かつ高速なプレーナ型トランジスタを提供できる。
フィールドプレートを備える従来のプレーナ型トランジスタの断面図である。 図２（ａ）は、実施の形態に係る半導体装置の断面図であり、図２（ｂ）はプレーナ型トランジスタの平面図である。 性能の比較に用いた抵抗負荷のインバータ回路の回路図である。 図４（ａ）、（ｂ）は、図３のインバータ回路を、図１のプレーナ型トランジスタで構成したときと、図２のプレーナ型トランジスタで構成したときの、ターンオン動作を示す図である。 図５（ａ）、（ｂ）は、図３のインバータ回路を、図１のプレーナ型トランジスタで構成したときと、図２のプレーナ型トランジスタで構成したときの、ターンオフ動作を示す図である。 図１のプレーナ型トランジスタのリーク電流（i）と、図２のプレーナ型トランジスタのリーク電流（ii）の測定結果を示す図である。 図７（ａ）、（ｂ）は、図１のプレーナ型トランジスタ、図２のプレーナ型トランジスタのＳＥＭ断面像を示す図である。 図８（ａ）は、変形例１に係る半導体装置の断面図であり、図８（ｂ）は、電界の強度分布を示す図であり、図８（ｃ）は、プレーナ型トランジスタの平面図である。 変形例２に係るプレーナ型トランジスタの平面図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
図面に記載される各部材の寸法（厚み、長さ、幅など）は、理解の容易化のために適宜、拡大縮小されている場合がある。さらには複数の部材の寸法は、必ずしもそれらの大小関係を表しているとは限らず、図面上で、ある部材Ａが、別の部材Ｂよりも厚く描かれていても、部材Ａが部材Ｂよりも薄いこともあり得る。
図２（ａ）は、実施の形態に係る半導体装置１００の断面図であり、図２（ｂ）はプレーナ型トランジスタ２０の平面図である。半導体装置１００には、複数のプレーナ型トランジスタ２０が集積化されるが、図１には１個のトランジスタ２０のみが示される。
プレーナ型トランジスタ２０は、エピタキシャル基板１０２上に形成されたゲート電極２２、ソース電極２４、ドレイン電極２６、フィールドプレート２８および接続配線３０を備える。プレーナ型トランジスタ２０の種類は特に限定されないが、たとえばＧａＮ－ＨＥＭＴやＧａＡｓ－ＨＥＭＴであってもよい。プレーナ型トランジスタ２０は、エンハンスメント型（ノーマリオフ）であってもよく、プレーナ型トランジスタ２０は、ゲート電極２２とエピタキシャル基板１０２との間に絶縁膜を有するＭＩＳ構造を有してもよい。あるいはプレーナ型トランジスタ２０は、デプレッション型（ノーマリオン）であってもよく、ゲート電極２２がエピタキシャル基板１０２と接触するショットキー構造を有してもよい。
エピタキシャル基板１０２は、少なくとも電子走行層と電子供給層を含む。一例として電子走行層はＧａＮ層であり、電子供給層はＡｌＧａＮ層であってもよい。
ゲート電極２２、ソース電極２４、ドレイン電極２６、フィールドプレート２８は、第１方向（図中、ｙ軸方向）を長手とし、ソース電極２４、ゲート電極２２、フィールドプレート２８、ドレイン電極２６の順で、第２方向（図中、ｘ方向）に並べて配置される。本実施の形態において、フィールドプレート２８の高さは、ゲート電極２２の高さよりも高くなっている。
図２（ｂ）に示すように、ソース電極２４とフィールドプレート２８は、プレーナ型トランジスタ２０のアクティブ領域３２の外で、接続配線３０を介して平面的に接続される。
以上が半導体装置１００の構造である。続いてその効果を説明する。実施の形態に係る半導体装置１００（プレーナ型トランジスタ２０）では、フィールドプレート２８とゲート電極２２のオーバーラップは存在せず、また接続配線３０とゲート電極２２のオーバーラップは存在しない。したがって、ゲート電極２２と接続配線３０の間の寄生容量を、図１の構造に比べて削減できる。これによりプレーナ型トランジスタ２０の入力容量を削減でき、高速動作が可能となる。
図１のプレーナ型トランジスタ１０と、図２のプレーナ型トランジスタ２０を実際に作製し、性能を比較した結果を説明する。
図３は、性能の比較に用いた抵抗負荷のインバータ回路の回路図である。インバータ回路５０はトランジスタ５２、抵抗５４を含む。トランジスタ５２のソースは接地される。トランジスタ５２のドレインと電源ラインの間には、抵抗５４が設けられる。トランジスタ５２はノーマリオンデバイスである。ドライバ６０は、反転型のレベルシフタであり、入力信号Ｖｉｎに応じて、トランジスタ５２のゲートを駆動する。図３のトランジスタ５２を、図１のプレーナ型トランジスタ１０で構成した場合と、図２のプレーナ型トランジスタ２０で構成し、それらの応答速度を比較した。
図４（ａ）、（ｂ）は、図３のインバータ回路５０を、図１のプレーナ型トランジスタ１０で構成したときと、図２のプレーナ型トランジスタ２０で構成したときの、ターンオン動作を示す図である。測定は、電源電圧Ｖｄｄを５Ｖと１０Ｖの２通りで行った。図４（ａ）に示すように、図１のプレーナ型トランジスタ１０を用いた場合、ターンオン時間Ｔｏｎは０．２３３ｍｓである。これに対して図４（ｂ）に示すように、図２のプレーナ型トランジスタ２０を用いた場合、ターンオン時間Ｔｏｎは０．１４６ｍｓとなり、図１のプレーナ型トランジスタ１０の場合に比べて、０．０８７ｍｓ短縮されている。
図５（ａ）、（ｂ）は、図３のインバータ回路５０を、図１のプレーナ型トランジスタ１０で構成したときと、図２のプレーナ型トランジスタ２０で構成したときの、ターンオフ動作を示す図である。図５（ａ）に示すように、図１のプレーナ型トランジスタ１０を用いた場合、ターンオフ時間Ｔｏｆｆは０．２７２ｍｓである。これに対して図５（ｂ）に示すように、図２のプレーナ型トランジスタ２０を用いた場合、ターンオフ時間Ｔｏｆｆは０．１９９ｍｓとなり、図１のプレーナ型トランジスタ１０の場合に比べて、０．０７３ｍｓ短縮されている。
このように、図２のプレーナ型トランジスタ１０では、ゲートソース間容量が削減できるため、高速動作が可能となる。
図６は、図１のプレーナ型トランジスタ１０のリーク電流（i）と、図２のプレーナ型トランジスタ２０のリーク電流（ii）の測定結果を示す図である。図６から分かるように、図２のプレーナ型トランジスタ２０においても、図１のプレーナ型トランジスタ１０と比較して遜色のない特性が得られていることが分かる。
図７（ａ）、（ｂ）は、図１のプレーナ型トランジスタ１０、図２のプレーナ型トランジスタ２０のＳＥＭ断面像を示す図である。このＳＥＭ断面像は、トランジスタのアクティブ領域内でとったものである。図７（ａ）に示すように、図１のプレーナ型トランジスタ１０では、ソース電極とフィールドプレートが交差しており、フィールドプレートが、ゲート電極の端部において、段切れを起こしやすい構造となっている。
これに対して、図７（ｂ）に示すように図２のプレーナ型トランジスタ２０では、アクティブ領域内には、接続配線３０が存在しないため、段切れの心配がなく、したがって素子の信頼性を高めることができる。
また本実施の形態では、アクティブ領域内にビアホールなどを形成する必要がないという利点もある。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
（変形例１）
図８（ａ）は、変形例１に係る半導体装置１００Ａの断面図であり、図８（ｂ）は、電界の強度分布を示す図であり、図８（ｃ）は、プレーナ型トランジスタ２０Ａの平面図である。
半導体装置１００Ａには、プレーナ型トランジスタ２０Ａが集積化される。プレーナ型トランジスタ２０Ａは、複数のフィールドプレート２８Ａ，２８Ｂを備える。すなわち、ソース電極２４、ゲート電極２２、フィールドプレート２８Ａ，２８Ｂ、ドレイン電極２６が、この順に並べられている。フィールドプレート２８Ａと２８Ｂは、断面図を見たときに階段状となるように、異なる高さに形成される。具体的には、ゲート電極２２から遠ざかるにしたがって、フィールドプレート２８の高さが高くなる。
複数のフィールドプレート２８Ａ，２８Ｂを設けることで、電界集中を一層緩和することができ、さらに耐圧を高めることができる。
図８（ｃ）に示すように、変形例１においても、フィールドプレート２８Ａ，２８Ｂは、アクティブ領域３２の外側においてソース電極２４と接続される。フィールドプレート２８Ａとソース電極２４を接続する接続配線３０Ａと、フィールドプレート２８Ｂとソース電極２４を接続する接続配線３０Ｂは積層されている。
ここではフィールドプレートが２個の場合を説明したが、３個以上のフィンガープレートを設けてもよく、これによりさらに電界集中を緩和できる。
（変形例２）
図９は、変形例２に係るプレーナ型トランジスタ２０Ｂの平面図である。このプレーナ型トランジスタ２０Ｂは、マルチフィンガー構造を有しており、フィンガー（ゲート電極とソース電極のペア）ごとに、フィールドプレートが設けられる。
変形例１と変形例２を組み合わせてもよい。すなわちマルチフィンガー構造のプレーナ型トランジスタ２０Ｂにおいても、フィンガーごとに複数のフィンガープレートを設けてもよい。
（変形例３）
実施の形態では、プレーナ型トランジスタ２０がＨＥＭＴである場合を説明したがその限りでなく、Ｓｉ－ＦＥＴ（Field Effect Transistor）であってもよいし、ＳｉＣ－ＦＥＴであってもよく、半導体材料やデバイス構造は限定されない。
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１０，２０ プレーナ型トランジスタ
２２ ゲート電極
２４ ソース電極
２６ ドレイン電極
２８，２８Ａ，２８Ｂ フィールドプレート
３０ 接続配線
３２ アクティブ領域
５０ インバータ回路
５２ トランジスタ
５４ 抵抗
６０ ドライバ
１００ 半導体装置
１０２ エピタキシャル基板

Claims (7)

  1. プレーナ型トランジスタを備える半導体装置であって、
    前記プレーナ型トランジスタは、ソース電極、ゲート電極、ドレイン電極および複数のフィールドプレートを有し、前記ソース電極と前記複数のフィールドプレートとが、前記プレーナ型トランジスタのアクティブ領域の外で接続され、
    前記複数のフィールドプレートは異なる高さに設けられており、
    前記複数のフィールドプレートおよび前記ソース電極は第１方向に伸びており、
    前記複数のフィールドプレートを前記ソース電極と接続する複数の接続配線は、前記アクティブ領域の外において前記第１方向と垂直な第２方向に伸びる部分を含んでおり、前記第２方向に伸びる部分がオーバーラップして形成されることを特徴とする半導体装置。
  2. 前記フィールドプレートの高さは、前記ゲート電極の高さより高いことを特徴とする請求項１に記載の半導体装置。
  3. 前記フィールドプレートの高さは、前記ゲート電極から遠ざかるに従い高いことを特徴とする請求項１に記載の半導体装置。
  4. 前記プレーナ型トランジスタは、マルチフィンガー構造を有することを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記プレーナ型トランジスタは、ＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）、ＧａＡｓ－ＨＥＭＴ、Ｓｉ－ＦＥＴ、ＳｉＣ－ＦＥＴのいずれかであることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 前記ゲート電極とエピタキシャル基板との間に絶縁膜が形成されるＭＩＳ（Metal Insulator Semiconductor）構造を有することを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 前記ゲート電極とエピタキシャル基板が接触するショットキー構造を有することを特徴とする請求項１から６のいずれかに記載の半導体装置。
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