JP7226973B2 - Substrate for forming via wiring, method for manufacturing substrate for forming via wiring, and method for mounting semiconductor chip - Google Patents

Substrate for forming via wiring, method for manufacturing substrate for forming via wiring, and method for mounting semiconductor chip Download PDF

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Description

本発明は、ビア配線形成用基板及びビア配線形成用基板の製造方法並びに半導体チップの実装方法に関する。 The present invention relates to a substrate for forming a via wiring, a method for manufacturing the substrate for forming a via wiring, and a method for mounting a semiconductor chip.

従来より、携帯端末や情報家電分野において、小型軽量化や高機能化、さらには高速化及び高周波数化の要求に対応するため、半導体チップを内蔵する多層基板構造が必要となる。このような半導体チップを内蔵した多層基板構造とする技術として、高密度配線に対応するために、半導体チップの領域外にも再配線層が形成されるファンアウト・ウェハレベルパッケージ（Fan-out Wafer-Level Package:ＦＯ－ＷＬＰ）が注目されている。 Conventionally, in the fields of mobile terminals and information appliances, multilayer substrate structures containing semiconductor chips have been required in order to meet demands for smaller size, lighter weight, higher functionality, higher speed and higher frequency. As a technology to create a multi-layer substrate structure with such a semiconductor chip built-in, a fan-out wafer level package (Fan-out Wafer) in which a rewiring layer is formed outside the area of the semiconductor chip in order to cope with high-density wiring. -Level Package: FO-WLP) is attracting attention.

このようなＦＯ－ＷＬＰとしては、ウェハから切り出された半導体チップが隙間をあけて配列された状態で一体化されたもの（以下「疑似ウェハ」という）をまず準備し、この疑似ウェハ上に再配線層を形成し、再配線層が形成された後に疑似ウェハを切断して個々のパッケージを得る手法（チップファースト（Chip-first））が提案されている（特許文献１参照）。 As such an FO-WLP, semiconductor chips cut out from a wafer are first prepared and integrated with a gap therebetween (hereinafter referred to as a "pseudo wafer"). A method (chip-first) of forming a wiring layer and then cutting a dummy wafer after a rewiring layer is formed to obtain individual packages has been proposed (see Patent Document 1).

また、量産化されているＦＯ－ＷＬＰの一つとして、ＩｎＦＯ(Integrated Fan-Out)と呼ばれる手法がある（特許文献２参照）。この手法では、サポート基板１０２上に設けた内部配線層１０４上に柱状の電気コネクタ１０８を設け（ＦＩＧ．１Ｂ）、電気コネクタ１０８の間の内部配線層１０４上に、電気コネクタ１１２を有する第1の半導体チップ１１０を能動面を上にして設置し（ＦＩＧ．１Ｃ）、電気コネクタ１０８及び半導体チップ１１０をモールド材１１４でモールドし、硬化した後（ＦＩＧ．１Ｄ）、電気コネクタ１０８の上端面１０８Ａ及び半導体チップ１１０の電気コネクタ１１２の上端面１１２Ａを露出するようにモールド材１１４を研磨し、電気コネクタ１０８及び１１２をスルーモールディングビアとする（ＦＩＧ．１Ｅ）。次いで、スルーモールディングビアである電気コネクタ１０８及び１１２に接続する内部配線層（再配線層）１１６を設け、この上に電気コネクタ１１８を形成し（ＦＩＧ．１Ｆ）、この上に第２の半導体チップ１２０を実装する（ＦＩＧ．１Ｇ）。 Also, as one of mass-produced FO-WLPs, there is a technique called InFO (Integrated Fan-Out) (see Patent Document 2). In this method, columnar electrical connectors 108 are provided on the internal wiring layer 104 provided on the support substrate 102 (FIG. 1B), and electrical connectors 112 are provided on the internal wiring layer 104 between the electrical connectors 108 . 1C), the electrical connector 108 and the semiconductor chip 110 are molded with a molding material 114, and after curing (FIG. 1D), the upper end surface 108A of the electrical connector 108 Then, the molding material 114 is polished so as to expose the upper end surface 112A of the electrical connector 112 of the semiconductor chip 110, and the electrical connectors 108 and 112 are formed as through molding vias (FIG. 1E). Next, an internal wiring layer (rewiring layer) 116 connected to the electrical connectors 108 and 112 which are through molding vias is provided, an electrical connector 118 is formed thereon (FIG. 1F), and a second semiconductor chip is formed thereon. 120 (FIG. 1G).

この手法では、柱状の電気コネクタ１０８と、半導体チップ１１０上の電気コネクタ１１２とを一緒にモールドし、その後上端面を研磨で露出する必要があり、高密度配線になるほど困難性を伴い、また、再配線層との接続にも困難性を伴う。また、柱状の電気コネクタ１０８の高さは、１５０～２００μｍ程度が限界であり、半導体チップ１１０の高さが大きい場合には製造上困難となる可能性がある。さらに、最初に半導体チップを複数実装する場合、半導体チップの高さが異なると、一方の半導体チップの電気コネクタを柱状にするなどの必要があり、対応が困難となるという問題もある。 In this method, it is necessary to mold the columnar electrical connector 108 and the electrical connector 112 on the semiconductor chip 110 together, and then expose the upper end face by polishing. Connection with the rewiring layer is also difficult. Moreover, the height of the columnar electrical connector 108 is limited to about 150 to 200 μm, and if the height of the semiconductor chip 110 is large, there is a possibility that manufacturing will become difficult. Furthermore, when a plurality of semiconductor chips are first mounted, if the heights of the semiconductor chips are different, it is necessary to make the electrical connector of one of the semiconductor chips into a pillar shape, which is difficult to handle.

特開２０１３－５８５２０号公報JP 2013-58520 A 米国特許出願公開第２０１８／０１３８０８９号明細書U.S. Patent Application Publication No. 2018/0138089

本発明は、上述した課題を解消し、柱状の電気コネクタを予め作る必要がなく、高さの異なる半導体チップも同時に実装できるビア配線形成用基板及びその製造方法並びにこれを用いて製造する半導体チップの実装方法を提供することを目的とする。 The present invention solves the above-mentioned problems, eliminates the need to fabricate columnar electrical connectors in advance, and allows semiconductor chips of different heights to be mounted at the same time. The purpose is to provide an implementation method for

前記目的を達成する本発明の第１の態様は、少なくとも一つの半導体チップを実装するためのビア配線形成用基板であって、サポート基板と、前記サポート基板上に設けられた剥離可能接着剤層と、前記剥離可能接着剤層上に設けられた絶縁層と、を具備し、前記絶縁層には、前記半導体チップの複数の接続端子のそれぞれに対応し且つ前記接続端子と接続するビア配線を形成可能なビア配線形成用ビアが前記絶縁層のみを位置ずれなしに貫通して形成されており、前記ビア配線形成用ビアは、直径が１５μｍ～７０μｍのストレートビアであり、位置精度がフォトリソグラフィー精度であることを特徴とするビア配線形成用基板にある。 A first aspect of the present invention for achieving the above object is a substrate for forming via wiring for mounting at least one semiconductor chip, comprising: a support substrate; and a peelable adhesive layer provided on the support substrate. and an insulating layer provided on the peelable adhesive layer, wherein the insulating layer includes via wiring corresponding to each of the plurality of connection terminals of the semiconductor chip and connected to the connection terminals. A via for forming a via wiring that can be formed is formed by penetrating only the insulating layer without positional deviation, and the via for forming a via wiring is a straight via with a diameter of 15 μm to 70 μm, and the positional accuracy is photolithography. A substrate for forming via wiring is characterized by accuracy.

本発明の第２の態様は、前記ビア配線形成用ビアは、ドリル加工又はレーザー加工ではなく、前記絶縁層に埋め込まれた金属柱又は感光性樹脂柱を除去して形成されたものであることを特徴とする第１の態様に記載のビア配線形成用基板にある。 A second aspect of the present invention is that the via for forming a via wiring is formed by removing metal columns or photosensitive resin columns embedded in the insulating layer, instead of drilling or laser processing. The substrate for forming a via wiring according to the first aspect, characterized by:

本発明の第３の態様は、前記絶縁層がエポキシ系封止材料からなることを特徴とする第１又は第２の態様に記載のビア配線形成用基板にある。 A third aspect of the present invention is the substrate for forming via wiring according to the first or second aspect, wherein the insulating layer is made of an epoxy-based sealing material.

本発明の第４の態様は、前記絶縁層と前記剥離可能接着剤層との間に金属層が設けられ、当該金属層を貫通して前記ビア配線形成用ビアが形成されていることを特徴とする第１～３の何れかの態様に記載のビア配線形成用基板にある。 A fourth aspect of the present invention is characterized in that a metal layer is provided between the insulating layer and the peelable adhesive layer, and the via for forming via wiring is formed through the metal layer. The substrate for forming a via wiring according to any one of the first to third aspects is characterized as:

本発明の第５の態様は、前記絶縁層と前記剥離可能接着剤層との間の前記金属層が前記剥離可能接着剤層側から第１金属層と第２金属層との２層からなることを特徴とする第４の態様に記載のビア配線形成用基板にある。 In a fifth aspect of the present invention, the metal layer between the insulating layer and the peelable adhesive layer is composed of two layers, a first metal layer and a second metal layer, from the peelable adhesive layer side. The substrate for forming a via wiring according to the fourth aspect is characterized by:

本発明の第６の態様は、前記金属層及び前記金属柱がニッケル又はニッケル合金からなることを特徴とする第４の態様に記載のビア配線形成用基板にある。 A sixth aspect of the present invention is the substrate for forming a via wiring according to the fourth aspect, wherein the metal layer and the metal columns are made of nickel or a nickel alloy.

本発明の第７の態様は、前記第１金属層及び前記金属柱がニッケル又はニッケル合金からなり、前記第２金属層が銅又は銅合金からなることを特徴とする第５の態様に記載のビア配線形成用基板にある。 A seventh aspect of the present invention is the fifth aspect, wherein the first metal layer and the metal pillars are made of nickel or a nickel alloy, and the second metal layer is made of copper or a copper alloy. It is in the substrate for via wiring formation.

本発明の第８の態様は、サポート基板と、この上に形成された剥離可能接着剤層と、この上に金属層とが積層された積層基板を用意する工程と、前記金属層にレジスト層を設け、前記レジスト層に複数のビア形成用孔を所定パターンで形成する工程と、前記ビア形成用孔の中の前記金属層上に金属を埋め込み金属柱を形成する工程と、前記レジスト層を剥離する工程と、前記金属層上に、前記金属柱を埋め込む絶縁層を形成する工程と、前記絶縁層の表面を研磨して前記金属柱の第１端面を露出する工程と、前記絶縁層および前記剥離可能接着剤層をエッチングストップ層として前記金属柱をエッチング除去してビア配線形成用ビアを形成する工程と、を具備することを特徴とするビア配線形成用基板の製造方法にある。 An eighth aspect of the present invention is a step of preparing a laminated substrate in which a support substrate, a peelable adhesive layer formed thereon, and a metal layer are laminated thereon; forming a plurality of via-forming holes in a predetermined pattern in the resist layer; embedding a metal on the metal layer in the via-forming holes to form metal columns; forming, on the metal layer, an insulating layer in which the metal pillar is embedded; polishing the surface of the insulating layer to expose a first end surface of the metal pillar; Etching away the metal columns using the peelable adhesive layer as an etching stop layer to form a via for forming a via wiring.

本発明の第９の態様は、前記金属柱の第１端面を露出する工程の後に、前記絶縁層および前記金属柱の上に第２剥離可能接着剤層を介して第２サポート基板を接着する工程と、前記剥離可能接着剤層および前記サポート基板を剥離する工程と、前記金属層を除去して前記金属柱の前記第１端面とは反対側の第２端面を露出する工程と、を具備し、その後、前記金属柱をエッチング除去してビア配線形成用ビアとすることを特徴とする第８の態様に記載のビア配線形成用基板の製造方法にある。 In a ninth aspect of the present invention, after the step of exposing the first end faces of the metal posts, a second support substrate is adhered onto the insulating layer and the metal posts via a second peelable adhesive layer. peeling off the peelable adhesive layer and the support substrate; and removing the metal layer to expose a second end surface of the metal post opposite to the first end surface. The method of manufacturing a substrate for forming a via wiring according to the eighth aspect, wherein the metal column is removed by etching to form a via for forming a via wiring.

本発明の第１０の態様は、サポート基板と、この上に形成された剥離可能接着剤層と、この上に第１金属層と第２金属層とが順次積層された積層基板を用意する工程と、前記第２金属層にレジスト層を設け、前記レジスト層に複数のビア形成用孔を所定パターンで形成する工程と、前記所定パターンの前記レジスト層をマスクとして前記第２金属層のみをエッチングする工程と、前記ビア形成用孔の中の前記第１金属層上に金属を埋め込み金属柱を形成する工程と、前記レジスト層を剥離する工程と、前記第１金属層上に、前記金属柱を埋め込む絶縁層を形成する工程と、前記絶縁層の表面を研磨して前記金属柱の第１端面を露出する工程と、前記絶縁層および前記剥離可能接着剤層をエッチングストップ層として前記金属柱及び前記第１金属層をエッチング除去してビア配線形成用ビアを形成する工程と、を具備することを特徴とするビア配線形成用基板の製造方法にある。 A tenth aspect of the present invention is a step of preparing a laminated substrate in which a support substrate, a peelable adhesive layer formed thereon, and a first metal layer and a second metal layer are sequentially laminated thereon. forming a resist layer on the second metal layer and forming a plurality of via forming holes in the resist layer in a predetermined pattern; and etching only the second metal layer using the resist layer having the predetermined pattern as a mask. embedding a metal on the first metal layer in the via-forming hole to form a metal pillar; removing the resist layer; polishing the surface of the insulating layer to expose a first end surface of the metal pillar; and using the insulating layer and the peelable adhesive layer as an etching stop layer, the metal pillar and removing the first metal layer by etching to form a via for forming a via wiring.

本発明の第１１の態様は、第１～７の何れかの態様に記載のビア配線形成用基板又は第８～１０の何れかの態様に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁体層上に前記半導体チップを接着剤を介して接合する工程と、前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、前記剥離可能接着剤層および前記サポート基板、又は前記第２剥離可能接着剤層および前記第２サポート基板を剥離する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、を具備することを特徴とする半導体チップの実装方法にある。 An eleventh aspect of the present invention is manufactured by the method for manufacturing the via wiring forming substrate according to any one of the first to seventh aspects or the via wiring forming substrate according to any one of the eighth to tenth aspects. preparing a via wiring forming substrate; preparing a semiconductor chip having copper terminals as connection terminals on the insulating layer of the via wiring forming substrate; and connecting the copper terminals to the vias of the via wiring forming substrate. bonding the semiconductor chip to the insulating layer with an adhesive so as to face the via for wiring formation; forming an embedded insulating layer in which the semiconductor chip is embedded; and the peelable adhesive. removing the adhesive layer and the support substrate or the second peelable adhesive layer and the second support substrate; filling a wiring forming via with copper to form a via wiring connected to the copper terminal.

本発明の第１２の態様は、第４又は６の態様に記載のビア配線形成用基板又は第８の態様に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁体層上に前記半導体チップを接着剤を介して接合する工程と、前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、前記剥離可能接着剤層および前記サポート基板を剥離する工程と、前記金属層を除去する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、を具備することを特徴とする半導体チップの実装方法にある。 A twelfth aspect of the present invention provides a via wiring forming substrate manufactured by the via wiring forming substrate according to the fourth or sixth aspect or the via wiring forming substrate manufacturing method according to the eighth aspect. a semiconductor chip having a copper terminal as a connection terminal is prepared on the insulating layer of the via wiring forming substrate, and the copper terminal is opposed to the via wiring forming via of the via wiring forming substrate. bonding the semiconductor chip on the insulator layer with an adhesive interposed therebetween; forming an embedded insulator layer in which the semiconductor chip is embedded; and peeling off the peelable adhesive layer and the support substrate. removing the metal layer; and filling the via-wiring-forming via with copper from the side opposite to the side of the via-wiring-forming via on which the semiconductor chip is provided and connecting it to the copper terminal. and forming a via wiring.

第１３の態様は、第５又は７の態様に記載のビア配線形成用基板又は第１０の態様に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁体層上に前記半導体チップを接着剤を介して接合する工程と、前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、前記剥離可能接着剤層および前記サポート基板を剥離する工程と、前記第１金属層を除去する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、前記第２金属層を用いて配線パターンを形成する工程と、を具備することを特徴とする半導体チップの実装方法にある。 A thirteenth aspect is a step of preparing a via wiring forming substrate manufactured by the via wiring forming substrate according to the fifth or seventh aspect or the via wiring forming substrate manufacturing method according to the tenth aspect; A semiconductor chip having a copper terminal as a connection terminal is prepared on the insulating layer of the via wiring forming substrate, and the copper terminal is opposed to the via wiring forming via of the via wiring forming substrate. bonding the semiconductor chip onto an insulator layer via an adhesive; forming an embedded insulator layer in which the semiconductor chip is embedded; and removing the peelable adhesive layer and the support substrate. a step of removing the first metal layer; and filling the via wiring forming via with copper from a side opposite to the side on which the semiconductor chip is provided of the via wiring forming via and connecting the via to the copper terminal. A method of mounting a semiconductor chip, comprising the steps of: forming wiring; and forming a wiring pattern using the second metal layer.

実施形態１に係るビア配線形成用基板の断面図である。1 is a cross-sectional view of a via wiring forming substrate according to Embodiment 1. FIG. 実施形態１に係るビア配線形成用基板の製造プロセスを示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the substrate for forming via wirings according to the first embodiment; 実施形態２に係るビア配線形成用基板の断面図である。FIG. 10 is a cross-sectional view of a via wiring forming substrate according to Embodiment 2; 実施形態２に係るビア配線形成用基板の製造プロセスを示す断面図である。10A to 10C are cross-sectional views showing the manufacturing process of the substrate for forming via wirings according to the second embodiment; 実施形態３に係るビア配線形成用基板の断面図である。FIG. 10 is a cross-sectional view of a via wiring forming substrate according to Embodiment 3; 実施形態３に係るビア配線形成用基板の製造プロセスを示す断面図である。FIG. 11 is a cross-sectional view showing a manufacturing process of a substrate for forming via wirings according to Embodiment 3; 銅ＰＡＤ及び接着層を有する半導体チップの製造プロセスを示す断面図である。FIG. 4A is a cross-sectional view showing a manufacturing process of a semiconductor chip having a copper PAD and an adhesive layer; 実施形態４に係る実装プロセスを示す断面図である。FIG. 14 is a cross-sectional view showing a mounting process according to Embodiment 4; 実施形態４に係る実装プロセスの効果を示す断面図である。FIG. 14 is a cross-sectional view showing the effect of the mounting process according to Embodiment 4; 実施形態５に係る実装プロセスを示す断面図である。FIG. 14 is a cross-sectional view showing a mounting process according to Embodiment 5; 実施形態６に係る実装プロセスを示す断面図である。FIG. 16 is a cross-sectional view showing a mounting process according to Embodiment 6; 実施形態６の変形例に係る実装プロセスを示す断面図である。FIG. 21 is a cross-sectional view showing a mounting process according to a modification of Embodiment 6; 実施形態７に係る実装プロセスを示す断面図である。FIG. 21 is a cross-sectional view showing a mounting process according to Embodiment 7;

以下、本発明をさらに詳細に説明する。
（実施形態１）
図１は、本実施形態に係るビア配線形成用基板の断面図、図２は、ビア配線形成用基板の製造プロセスを示す断面図である。 The present invention will now be described in more detail.
(Embodiment 1)
FIG. 1 is a sectional view of a via wiring forming substrate according to the present embodiment, and FIG. 2 is a sectional view showing a manufacturing process of the via wiring forming substrate.

図１に示すように、ビア配線形成用基板１は、サポート基板１１と、サポート基板１１の片側に設けられた剥離可能接着剤層１２と、剥離可能接着剤層１２上に設けられた金属層１３と絶縁層１５とを具備し、金属層１３及び絶縁層１５のみを貫通する複数のビア配線形成用ビア１７が形成されている。 As shown in FIG. 1, the via wiring forming substrate 1 includes a support substrate 11, a peelable adhesive layer 12 provided on one side of the support substrate 11, and a metal layer provided on the peelable adhesive layer 12. 13 and an insulating layer 15 , and a plurality of via wiring forming vias 17 are formed to penetrate only the metal layer 13 and the insulating layer 15 .

何れの場合も、ビア配線形成用ビア１７は、ビア配線を形成するための孔であり、例えば、製造予定のＦＯ－ＷＬＰに実装する半導体チップの接続端子の位置、および実装した半導体チップの周囲に設けられるビア配線の位置に合わせて形成されたものである。 In any case, the via wiring forming via 17 is a hole for forming a via wiring. It is formed in accordance with the position of the via wiring provided in the .

ここで、絶縁層１５は、エポキシ樹脂などの熱硬化性樹脂にシリカなどの無機系のフィラーを充填した低熱膨張整数の熱硬化性樹脂材料などで形成することができ、特にエポキシ系封止樹脂を用いることができる。何れにしても、マスクを介して部分的に感光し、未露光部を現像除去することが可能な感光性レジスト樹脂などではなく、配線基板の構造体として利用できる耐久性を有する絶縁材料からなる。よって、絶縁層１５に直接フォトリソグラフィーによってエッチング等により貫通孔を形成することはできない。 Here, the insulating layer 15 can be formed of a thermosetting resin material with a low coefficient of thermal expansion obtained by filling a thermosetting resin such as epoxy resin with an inorganic filler such as silica. can be used. In any case, it is made of a durable insulating material that can be used as a structure of a wiring board, rather than a photosensitive resist resin that can be partially exposed to light through a mask and removed by development in the unexposed areas. . Therefore, it is impossible to directly form a through-hole in the insulating layer 15 by photolithography, etching, or the like.

また、絶縁層１５は、半導体チップのアクティブ面と直接接触する可能性があるので、低不純物、ハロゲンフリーのものを用いるのが好ましく、微小ピッチでビア配線形成用ビア１７を形成するので、微小フィラーが充填された樹脂材料を用いるのが好ましい。フィラーの最大粒径としては、２０μｍ～３０μｍ程度のものを用いるのが好ましい。 Also, since the insulating layer 15 may come into direct contact with the active surface of the semiconductor chip, it is preferable to use a low-impurity, halogen-free material. It is preferable to use a resin material filled with a filler. It is preferable to use a filler having a maximum particle size of about 20 μm to 30 μm.

ビア配線形成用ビア１７は、サポート基板１１又は１１Ａ（図３参照）と、サポート基板１１又は１１Ａの片側に設けられた剥離可能接着剤層１２又は１２Ａに影響せずに、金属層１３及び絶縁層１５のみ又は絶縁層１５のみを貫通して設けられている。 The via wiring forming vias 17 are formed to form the metal layer 13 and the insulating layer without affecting the support substrate 11 or 11A (see FIG. 3) and the peelable adhesive layer 12 or 12A provided on one side of the support substrate 11 or 11A. It is provided through only the layer 15 or only through the insulating layer 15 .

ここで、ビア配線形成用ビア１７は、直径が１５μｍ～７０μｍのストレートビアであり、位置精度がフォトリソグラフィー精度である。具体的には、例えば、±５μｍ以下である。 Here, the via wiring forming via 17 is a straight via with a diameter of 15 μm to 70 μm, and the position accuracy is the photolithography accuracy. Specifically, it is ±5 μm or less, for example.

金属層１３及び絶縁層１５は、これのみでは自立できず、サポート基板１１又は１１Ａでサポートされている必要があり、また、金属層１３及び絶縁層１５のみをドリル加工やレーザー加工してビア配線形成用ビア１７を形成することができない。また、たとえドリル加工で形成しても、直径が７５μｍ程度までであり、加工精度が±５μｍであるから、７０μｍ以下の貫通孔は形成できず、また、位置精度は±１０μｍ程度となる。また、レーザー加工によると、テーパー形状の孔が形成できてしまい、ストレート孔は形成できない。このようなサポート基板１１又は１１Ａでサポートされた金属層１３及び絶縁層１５のみを貫通するビア配線形成用ビア１７は、以下のような新規なプロセスで形成することができる。 The metal layer 13 and the insulating layer 15 cannot stand on their own and need to be supported by the support substrate 11 or 11A. Formation via 17 cannot be formed. Further, even if formed by drilling, since the diameter is up to about 75 μm and the machining accuracy is ±5 μm, a through hole of 70 μm or less cannot be formed, and the positional accuracy is about ±10 μm. In addition, laser processing can form a tapered hole, and a straight hole cannot be formed. The via wiring forming vias 17 penetrating only the metal layer 13 and the insulating layer 15 supported by the support substrate 11 or 11A can be formed by the following new process.

ここで、ビア配線形成用ビア１７は、サポート基板１１上に支持された状態の金属層１３及び絶縁層１５に直接フォトリソグラフィープロセスで形成されたものと同等の精度で形成されており、これをフォトリソグラフィー精度という。すなわち、位置精度がよく、ドリル加工より微細な孔径且つピッチで形成することが可能である。ビア配線形成用ビア１７は、フォトリソグラフィープロセスで形成したレジストを利用して金属層のエッチング・めっき金属のエッチングで形成されるので、機械加工とは異なり、ビア数が多数となっても大きなコスト増にはならないという利点がある。また、ドリル加工やレーザー加工とは異なり、絶縁層１５の加工性に影響されず、フォトリソグラフィープロセスの精度で高精度に形成することができ、逆に、絶縁層１５の素材選定の自由度も大きい。
このように、ビア配線形成用ビア１７は、以下の新規なフォトリソグラフィープロセスで形成できるので、その位置精度はフォトリソグラフィー精度と同等になる。 Here, the via wiring forming vias 17 are formed in the metal layer 13 and the insulating layer 15 supported on the support substrate 11 with the same precision as those formed by a direct photolithography process. It is called photolithography accuracy. That is, it is possible to form holes with a finer pitch and a finer hole diameter than by drilling with high positional accuracy. The via wiring forming vias 17 are formed by etching a metal layer and etching a plated metal using a resist formed by a photolithography process. It has the advantage of not increasing. Moreover, unlike drilling or laser processing, the insulating layer 15 is not affected by the workability, and can be formed with high accuracy with the accuracy of the photolithography process. big.
In this way, the via wiring forming vias 17 can be formed by the following new photolithography process, so that the positional accuracy is equivalent to the photolithography accuracy.

ビア配線形成用ビア１７の孔径および最小ピッチは、ドリル加工では困難な微小領域を想定しているが、ドリル加工が可能な領域としてもよい。ビア配線形成用ビア１７の孔径は、例えば、１５μｍ～６０μｍ、好ましくは、２０μｍ～５０μｍであり、最小ピッチは、５０μｍ～２００μｍである。いずれにしても、ビア配線形成用ビア１７は、フォトリソグラフィープロセスで形成したものと同等の精度で高精度に形成された金属柱をエッチングで除去することにより形成されたものであるので、位置精度が±５μｍ以下で形成することができる。 The hole diameter and minimum pitch of the via wiring forming vias 17 are assumed to be a minute area that is difficult to drill, but may be an area where drilling is possible. The hole diameter of the via wiring forming via 17 is, for example, 15 μm to 60 μm, preferably 20 μm to 50 μm, and the minimum pitch is 50 μm to 200 μm. In any case, the via wiring forming vias 17 are formed by etching away the metal columns formed with high precision equivalent to those formed by the photolithography process, so the positional accuracy is high. can be formed within ±5 μm.

サポート基板１１は、製造プロセスでのハンドリング性を高めるために一時的に用いられる基板で、再利用可能なものである。機械的強度があり、熱膨張係数が小さくて寸法安定性の高く、また、以下のプロセスで使用するエッチング液に対する耐性を有する材料を用いればよい。また、剥離可能接着剤層１２が光照射による剥離するものである場合には、使用波長に対して透明である必要があるが、加熱によって剥離するものである場合には、透明である必要はない。サポート基板１１としては、例えば、石英ガラスなどのガラス板、金属板、樹脂板などを用いることができ、ガラス板が好適である。 The support substrate 11 is a substrate that is temporarily used in order to improve handleability in the manufacturing process, and is reusable. A material having mechanical strength, a small coefficient of thermal expansion, high dimensional stability, and resistance to the etching solution used in the following processes may be used. Further, when the peelable adhesive layer 12 is to be peeled off by light irradiation, it must be transparent to the wavelength used, but when it is to be peeled off by heating, it does not need to be transparent. do not have. As the support substrate 11, for example, a glass plate such as quartz glass, a metal plate, a resin plate, or the like can be used, and a glass plate is preferable.

剥離可能接着剤層１２は、製造プロセスでは剥離しないが、必要なときに光照射や加熱などにより剥離可能なものである。このような機能を有するものであれば、特に限定されないが、例えば、紫外線（ＵＶ）照射により剥離可能なものとして、ＪＶ剥離テープ ＳＥＬＦＡ－ＳＥ（積水化学社製）などを用いることができる。また、加熱により剥離可能となるものとしては、接着剤中に所定温度の加熱により膨張する発泡剤が含有されたものなどを挙げることができる。 The peelable adhesive layer 12 is not peeled off during the manufacturing process, but can be peeled off by light irradiation, heating, or the like when necessary. There is no particular limitation as long as it has such a function, but for example, JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) can be used as a tape that can be peeled off by ultraviolet (UV) irradiation. Examples of the adhesive that can be separated by heating include an adhesive containing a foaming agent that expands when heated to a predetermined temperature.

絶縁層１５は、上述したとおり、エポキシ樹脂などの熱硬化性樹脂にフィラーを充填したモールド樹脂などで形成することができ、特にエポキシ系封止樹脂を用いることができる。 As described above, the insulating layer 15 can be formed of a molding resin obtained by filling a thermosetting resin such as an epoxy resin with a filler, and in particular, an epoxy-based sealing resin can be used.

ビア配線形成用ビア１７は、後述する製造プロセスで示すように、フォトリソグラフィーで形成されたビアと同等な精度の穴径及びピッチで形成できるが、深さ（アスペクト比）及び穴径の深さ方向の均一性は、絶縁層１５に直接、フォトリソグラフィープロセスで加工したものより良好なものとなる。すなわち、絶縁層１５が感光性で、露光・現像によりビア加工が直接可能であっても、フィラー入りであるため、光屈折、光透過性が異なったり、塗布厚のバラツキが大きかったりするので、これらが影響して穴径が異なってしまい易いが、本発明のプロセスによると、高解像度のレジストに形成されるビアを金属柱を介して転写できるので、フォトリソグラフィーで形成されたビアと同等な精度の穴径及びピッチで形成できる。なお、サポート基板１１が存在するので、レーザー加工やドリル加工で形成するのは不可能であるが、サポート基板がない状態で加工できたとしても、これらの加工によるビアより、微細な穴径且つピッチのビアが可能であり、深さ（アスペクト比）及び深さ方向に亘って穴径が均一である良好なものとなる。 The via wiring forming vias 17 can be formed with hole diameters and pitches with the same precision as vias formed by photolithography, as will be described later in the manufacturing process. The directional uniformity is better than the photolithographic process directly on the insulating layer 15 . That is, even if the insulating layer 15 is photosensitive and can be directly subjected to via processing by exposure and development, since it contains a filler, the light refraction and light transmittance will differ, and the coating thickness will vary greatly. Due to these factors, the diameter of the hole tends to vary, but according to the process of the present invention, vias formed in a high-resolution resist can be transferred via metal pillars. It can be formed with precision hole diameter and pitch. In addition, since the support substrate 11 exists, it is impossible to form by laser processing or drill processing. Pitched vias are possible, with good uniformity in depth (aspect ratio) and hole diameter over the depth direction.

ビア配線形成用ビア１７は、実装予定の半導体チップの端子配置及び寸法並びにその周囲に設ける予定の柱状ビア配線の配置及び寸法に合わせて形成するものであり、孔径が異なるものがパターニングされた複数は位置されるものであるので、孔径やピッチは一概には限定されないが、孔径が１５μｍ～７０μｍ、好ましくは、２０μｍ～５０μｍ、最小ピッチが、５０μｍ～２００μｍ、好ましくは、５０μｍ～１２０μｍ、さらに好ましくは、５０μｍ～１００μｍである。 The via wiring forming vias 17 are formed according to the terminal arrangement and dimensions of the semiconductor chip to be mounted and the arrangement and dimensions of the columnar via wiring to be provided therearound. is positioned, the pore size and pitch are not generally limited, but the pore size is 15 μm to 70 μm, preferably 20 μm to 50 μm, and the minimum pitch is 50 μm to 200 μm, preferably 50 μm to 120 μm, more preferably is between 50 μm and 100 μm.

以下、ビア配線形成用基板１の製造プロセスの一例を図２を参照しながら説明する。
まず、例えば、ガラス製のサポート基板２１を用意し（図２（ａ））、この片面に剥離可能接着剤層２２を設ける（図２（ｂ））。剥離可能接着剤層２２は塗布によってもシート状の接着剤層を貼付してもよいが、ここでは、ＪＶ剥離テープ ＳＥＬＦＡ－ＳＥ（積水化学社製）を貼付した。 An example of the manufacturing process of the via wiring forming substrate 1 will be described below with reference to FIG.
First, for example, a support substrate 21 made of glass is prepared (FIG. 2(a)), and a peelable adhesive layer 22 is provided on one side thereof (FIG. 2(b)). The peelable adhesive layer 22 may be applied by coating or by attaching a sheet-like adhesive layer. Here, a JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) was attached.

次に、剥離可能接着剤層２２の上に金属層２３を設ける（図２（ｃ））。金属層２３は、マスクとなるレジスト層との関係から、酸性のエッチング液でエッチングされるものが好ましい。 Next, a metal layer 23 is provided on the peelable adhesive layer 22 (FIG. 2(c)). The metal layer 23 is preferably etched with an acidic etchant in view of the relationship with the resist layer that serves as a mask.

金属層２３を形成する金属としては、チタン（Ｔｉ）、銀（Ａｇ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）などから選択すればよい。Ｔｉのエッチング液は、例えば、ＮＨ４ＦＨＦ－Ｈ２Ｏ２であり、Ａｇのエッチング液は、例えば、ＣＨ３ＣＯＯＨ－Ｈ２Ｏ２であり、Ａｌのエッチング液は、例えば、ＨＣｌであり、Ｓｎのエッチング液は、ＮＨ４ＦＨＦ－Ｈ２Ｏ２であり、Ｎｉのエッチング液は、例えば、ＨＣｌである。例えば、これらの金属の何れかを一方に使用すると、これらとエッチングストップ層としてＣｕをエッチングできるエッチング液として、ＦｅＣｌ３、Ｃｕ（ＮＨ３）２、Ｈ２ＳＯ４－Ｈ２Ｏ２などを挙げることができる。
なお、本件明細書において、例えば、単に、ニッケル又は銅と呼称した場合、所望の添加元素又は不可避の微量元素を含んだものも包含するものであり、また、所望の添加元素や微量元素を含有するものをニッケル合金又は銅合金と呼称することもある。 A metal for forming the metal layer 23 may be selected from titanium (Ti), silver (Ag), aluminum (Al), tin (Sn), nickel (Ni), copper (Cu), and the like. The etchant for Ti is, for example, NH 4 FHF—H 2 O 2 , the etchant for Ag is, for example, CH 3 COOH—H 2 O 2 , the etchant for Al is, for example, HCl, An etchant for Sn is NH 4 FHF—H 2 O 2 and an etchant for Ni is, for example, HCl. For example, FeCl 3 , Cu(NH 3 ) 2 , H 2 SO 4 —H 2 O 2 , etc. are examples of etchants that can etch these metals and Cu as an etching stop layer when one of these metals is used. be able to.
In the present specification, for example, when simply referred to as nickel or copper, it also includes those containing desired additive elements or unavoidable trace elements. are sometimes called nickel alloys or copper alloys.

また、金属層２３の形成方法は、特に限定されず、各種気相法での成膜や、めっき法などによる成膜、又は箔又はシートを貼付する方法など特に限定されないが、作業効率上は、市販されている金属箔を貼付するのが好ましい。 In addition, the method of forming the metal layer 23 is not particularly limited, and is not particularly limited, such as film formation by various vapor phase methods, film formation by plating method, or a method of attaching foil or sheet, but is not limited in terms of work efficiency. , it is preferable to stick a commercially available metal foil.

本例では、金属層２３としてＮｉからなる金属箔を貼付した。また、この例では、金属層２３のＮｉ厚みは０．５μｍである。ここで、金属層２３の厚さは特に限定されないが、０．１μｍ～５μｍ程度あればよく、これ以上厚くても無駄になるだけである。 In this example, a metal foil made of Ni was attached as the metal layer 23 . Also, in this example, the Ni thickness of the metal layer 23 is 0.5 μm. Here, the thickness of the metal layer 23 is not particularly limited, but it may be about 0.1 μm to 5 μm.

次に、金属層２３の上に、レジスト層２５を形成し、常法により、フォトレジストパターニングにより、レジスト層２５を貫通する開口２６を所定パターンで形成する（図２（ｄ））。レジスト層２５の厚さは、直接的ではないがビア配線形成用基板１の絶縁層１５の厚さに影響を与え、また、そのパターニング特性、すなわち、開口２６の形状（孔径及び垂直性）が、ビア配線形成用ビア１７の形状に転写される。よって、レジスト層２５を形成するレジスト樹脂としては、ポジ型でもネガ型でもよいが、上述した要求特性を満足するようなレジスト樹脂を選定するのが好ましい。好ましいレジスト樹脂としては、フォテックＰＫＧ基板回路形成用ＲＹシリーズ（日立化成社製）などを挙げることができる。ここでは、レジスト層２５の厚さは、３５μｍ、開口２６の直径は３０μｍとした。
露光は、ＵＶを１００～３００ｍＪ／ｃｍ２照射し、Ｎａ２ＣＯ３の１％溶液を３０秒スプレーして現像し、パターニングを行った。 Next, a resist layer 25 is formed on the metal layer 23, and openings 26 passing through the resist layer 25 are formed in a predetermined pattern by photoresist patterning in a conventional manner (FIG. 2(d)). The thickness of the resist layer 25 does not directly affect the thickness of the insulating layer 15 of the via wiring forming substrate 1, and its patterning characteristics, that is, the shape (hole diameter and verticality) of the openings 26 are affected. , is transferred to the shape of the via 17 for forming the via wiring. Therefore, the resist resin that forms the resist layer 25 may be either positive type or negative type, but it is preferable to select a resist resin that satisfies the above-described required characteristics. Photech PKG substrate circuit forming RY series (manufactured by Hitachi Chemical Co., Ltd.) can be mentioned as a preferable resist resin. Here, the thickness of the resist layer 25 is set to 35 μm, and the diameter of the opening 26 is set to 30 μm.
Exposure was carried out by irradiating UV at 100 to 300 mJ/cm 2 and developing by spraying a 1% solution of Na 2 CO 3 for 30 seconds for patterning.

次いで、パターニングされたレジスト層２５をマスクとして、開口２６内に露出したＮｉからなる金属層２３を電極として、開口２６内にニッケルからなる金属柱２７を形成する（図２（ｅ））。この例では、金属柱２７の厚さは２５μｍとした。この金属柱２７の厚さは、上述したビア配線形成用ビア１７の深さに直接関係するので、必要な深さに応じて金属柱２７の厚さを決定する。 Then, using the patterned resist layer 25 as a mask and using the metal layer 23 made of Ni exposed in the opening 26 as an electrode, a metal column 27 made of nickel is formed in the opening 26 (FIG. 2(e)). In this example, the thickness of the metal column 27 was set to 25 μm. Since the thickness of the metal column 27 is directly related to the depth of the via-wiring-forming via 17 described above, the thickness of the metal column 27 is determined according to the required depth.

また、この例では金属柱２７は金属層２３と同じニッケルとしたが、金属層２３と同一金属であっても、異なる金属であってもよい。 Also, in this example, the metal column 27 is made of the same nickel as the metal layer 23, but may be made of the same metal as the metal layer 23 or a different metal.

また、金属柱２７は、電気メッキにより行ったが、開口２６内に完全に充填できる方法であれば、特にメッキに限定されない。しかしながら、電気メッキにより形成するのが、最も効率的で低コストである。 Also, although the metal columns 27 are formed by electroplating, the method is not particularly limited to plating as long as the method can completely fill the openings 26 . However, electroplating is the most efficient and cost effective method.

次いで、レジスト層２５を剥離し（図２（ｆ））、絶縁層１５となるモールド樹脂２８を塗布し（図２（ｇ））、その後、モールド樹脂２８に覆われた金属柱２７の第１端面である上面を露出するようにモールド樹脂２８を研磨する（図２（ｈ））。 Next, the resist layer 25 is peeled off (FIG. 2(f)), the mold resin 28 that becomes the insulating layer 15 is applied (FIG. 2(g)), and then the first metal column 27 covered with the mold resin 28 is formed. The mold resin 28 is polished so as to expose the upper surface, which is the end surface (FIG. 2(h)).

モールド樹脂２８としては、上述した絶縁層１５となる樹脂材料を用いればよく、厚さは、金属柱２７が覆われる程度とする。モールド樹脂２８の塗布方法は特に限定されないが、真空印刷、フィルムラミネート、金型を用いたコンプレッション成型などで行うことができる。この例では、ナガセケムテック社製Ｒ４２１２のモールド樹脂を用い、コンプレッション成形で成形条件１２０℃で１０ｍｉｎとし、ポストキュア条件を１５０℃で１ｈで硬化させて第１モールド樹脂２８とした。
また、金属柱２７の上面を露出させるための研磨は、ダイヤモンドバイトなど一般的な研磨機を用いて行うことができる。 As the mold resin 28 , the above-described resin material that forms the insulating layer 15 may be used, and the thickness is set to the extent that the metal columns 27 are covered. Although the method of applying the mold resin 28 is not particularly limited, it can be applied by vacuum printing, film lamination, compression molding using a mold, or the like. In this example, R4212 molding resin manufactured by Nagase Chemtech Co., Ltd. was used, compression molding was performed at 120° C. for 10 minutes, and post curing was performed at 150° C. for 1 hour to obtain the first molding resin 28 .
Polishing for exposing the upper surface of the metal column 27 can be performed using a general polishing machine such as a diamond tool.

次に、金属柱２７および金属層２３をエッチングで除去し、ビア配線形成用基板１のビア配線形成用ビア１７となる、ビア配線形成用ビア２９を形成する（図２（ｉ））。これにより、サポート基板１１及び剥離可能接着剤層１２上に、金属層１３及び絶縁層１５及び金属層２４を有し、金属層１３及び絶縁層１５のみを貫通するビア配線形成用ビア１７を有するビア配線形成用基板１（図１参照）となる。 Next, the metal column 27 and the metal layer 23 are removed by etching to form the via-wiring forming via 29 that becomes the via-wiring forming via 17 of the via-wiring forming substrate 1 (FIG. 2(i)). As a result, the metal layer 13, the insulating layer 15, and the metal layer 24 are provided on the support substrate 11 and the peelable adhesive layer 12, and the via wiring forming via 17 that penetrates only the metal layer 13 and the insulating layer 15 is provided. A via wiring forming substrate 1 (see FIG. 1) is obtained.

以上説明したように、ビア配線形成用ビア１７は、レジスト層２５にフォトリソグラフィープロセスで形成された開口２６が、金属柱２７を介して絶縁層１５（モールド樹脂２８）に転写されたものであるので、その寸法や位置の精度は、フォトリソグラフィープロセスで形成できる精度を有しており、これを本件ではフォトリソグラフィー精度という。 As described above, the via wiring forming via 17 is obtained by transferring the opening 26 formed in the resist layer 25 by the photolithography process to the insulating layer 15 (mold resin 28) via the metal column 27. Therefore, the dimensional and positional accuracies are such that they can be formed by a photolithographic process, and this is referred to as photolithographic accuracy in this case.

上述した例では、シリカなどのフィラーを含有するエポキシ樹脂など、一般的にモールドなどにも用いられるモールド樹脂で絶縁層１５を形成したが、一般的には、このような絶縁層１５に上述した精度のビア配線形成用ビア１７を形成することは不可能である。また、上述した実施形態では、ビア配線形成用ビア１７は、絶縁層１５と共に、金属層１３を貫通するものであり、絶縁層１５のビアと金属層１３のビアとは、上述したプロセスで形成されていることから、位置ずれなく且つ内壁がストレートに形成されているものである。また、ビア配線形成用ビア１７は、複数個がフォトリソグラフィー精度の位置精度で形成されているものであり、従来にはない新規な構造である。 In the above-described example, the insulating layer 15 is formed of a mold resin that is generally used for molding, such as an epoxy resin containing a filler such as silica. It is impossible to form vias 17 for via wiring formation with precision. Further, in the above-described embodiment, the via wiring forming via 17 passes through the metal layer 13 together with the insulating layer 15, and the via in the insulating layer 15 and the via in the metal layer 13 are formed by the process described above. Therefore, the inner wall is formed straight without positional deviation. In addition, a plurality of via wiring forming vias 17 are formed with a positional accuracy of photolithographic accuracy, which is a novel structure that has not existed in the past.

なお、絶縁層１５の材料としては、所望の強度、耐久性、所望の熱膨張係数などを得ることができるものであれば、フィラーを微量とした又は含有しないようにしたエポキシ樹脂などの熱硬化性樹脂又は光硬化・熱硬化性樹脂を用いることができる。このような材料は、一般的なモールド樹脂よりも表面平滑性が高いので、後述する実装プロセスで、表面に微細配線を形成できるなどの利点を有するので、用途に応じて使い分ければよい。また、光硬化＋熱硬化性樹脂は、光硬化後熱硬化することにより使用できる絶縁層であるが、光硬化性とはいえ、ビア配線形成用ビアを直接形成するような微細なパターニングは不可能なものである。 As the material of the insulating layer 15, if it is possible to obtain the desired strength, durability, desired coefficient of thermal expansion, etc., thermosetting epoxy resin or the like containing a small amount of filler or not containing a filler may be used. A curable resin or a photocurable/thermosetting resin can be used. Such materials have higher surface smoothness than general mold resins, and thus have advantages such as the ability to form fine wiring on the surface in the mounting process described later. In addition, photo-curing + thermosetting resins are insulating layers that can be used by thermally curing after photo-curing. It is possible.

（実施形態２）
図３は、実施形態２に係るビア配線形成用基板の断面図、図４は、ビア配線形成用基板の製造プロセスを示す断面図である。 (Embodiment 2)
FIG. 3 is a cross-sectional view of a via wiring forming substrate according to Embodiment 2, and FIG. 4 is a cross-sectional view showing a manufacturing process of the via wiring forming substrate.

図３に示すビア配線形成用基板１Ａは、サポート基板１１Ａ、サポート基板１１Ａの片側に設けられた剥離可能接着剤層１２Ａと、剥離可能接着剤層１２Ａに設けられた絶縁層１５とを具備し、絶縁層１５のみを貫通する複数のビア配線形成用ビア１７が形成されている。 A via wiring forming substrate 1A shown in FIG. 3 includes a support substrate 11A, a peelable adhesive layer 12A provided on one side of the support substrate 11A, and an insulating layer 15 provided on the peelable adhesive layer 12A. , a plurality of via wiring forming vias 17 are formed to penetrate only the insulating layer 15 .

ビア配線形成用基板１Ａの製造プロセスを図４に示す。
図４（ａ）に示すように、まず、図２（ｉ）の工程の後、サポート基板１１とは反対側に、剥離可能接着剤層１２Ａを介してサポート基板１１Ａを接着する。サポート基板１１Ａ及び剥離可能接着剤層１２Ａは、サポート基板１１及び剥離可能接着剤層１２と同様なものを用いればよい。 FIG. 4 shows the manufacturing process of the via wiring forming board 1A.
As shown in FIG. 4A, first, after the step of FIG. 2I, the support substrate 11A is adhered to the opposite side of the support substrate 11 via the peelable adhesive layer 12A. As the support substrate 11A and the peelable adhesive layer 12A, the same materials as the support substrate 11 and the peelable adhesive layer 12 may be used.

次に、サポート基板１１及び剥離可能接着剤層１２を剥離する（図４（ｂ））。そして、エッチングにより、金属層２３及び金属柱２７を除去し、ビア配線形成用基板１Ａとする（図４（ｃ））。 Next, the support substrate 11 and the peelable adhesive layer 12 are peeled off (FIG. 4(b)). Then, the metal layer 23 and the metal columns 27 are removed by etching to form the via wiring forming substrate 1A (FIG. 4(c)).

（実施形態３）
図５は、実施形態３に係るビア配線形成用基板の断面図、図６は、ビア配線形成用基板の製造プロセスを示す断面図である。 (Embodiment 3)
FIG. 5 is a cross-sectional view of a via wiring forming substrate according to Embodiment 3, and FIG. 6 is a cross-sectional view showing a manufacturing process of the via wiring forming substrate.

本実施形態のビア配線形成用基板１Ｂは、サポート基板１１の片側に設けられた剥離可能接着剤層１２と、剥離可能接着剤層１２上に設けられた２層の金属層１３及び金属層１４と、絶縁層１５とを具備し、金属層１３、金属層１４及び絶縁層１５のみを貫通する複数のビア配線形成用ビア１７が形成されている。 The via wiring forming substrate 1B of this embodiment includes a peelable adhesive layer 12 provided on one side of a support substrate 11 and two layers of metal layers 13 and 14 provided on the peelable adhesive layer 12. , and an insulating layer 15 , and a plurality of via wiring forming vias 17 are formed to penetrate only the metal layer 13 , the metal layer 14 and the insulating layer 15 .

ここで、金属層１４は、半導体チップを実装した後、形成したビア配線と接続可能な配線を形成するために用いることができ、実装後のプロセスの簡便化を図るものである。また、金属層１３と金属層１４とはエッチング特性が異なるものが好ましく、半導体チップ実装後、金属層１４を残して金属層１３のみを除去できるものが好ましい。また、マスクとなるレジスト層との関係から、酸性のエッチング液でエッチングされるものが好ましい。よって、金属層１３としてニッケルを用いた場合、金属層１４は配線層として使用することを考えると、銅とするのが好ましい。 Here, after the semiconductor chip is mounted, the metal layer 14 can be used to form a wiring that can be connected to the formed via wiring, thereby simplifying the process after mounting. Moreover, it is preferable that the metal layer 13 and the metal layer 14 have different etching characteristics, and it is preferable that only the metal layer 13 can be removed while leaving the metal layer 14 after mounting the semiconductor chip. Moreover, from the relationship with the resist layer that serves as a mask, it is preferable to etch with an acidic etchant. Therefore, when nickel is used as the metal layer 13, it is preferable to use copper as the metal layer 14 considering that it is used as a wiring layer.

以下、ビア配線形成用基板１の製造プロセスの一例を図６を参照しながら説明する。
まず、例えば、ガラス製のサポート基板２１を用意し（図６（ａ））、この片面に剥離可能接着剤層２２を設ける（図６（ｂ））。剥離可能接着剤層２２は塗布によってもシート状の接着剤層を貼付してもよいが、ここでは、ＪＶ剥離テープ ＳＥＬＦＡ－ＳＥ（積水化学社製）を貼付した。 An example of the manufacturing process of the via wiring forming substrate 1 will be described below with reference to FIG.
First, for example, a support substrate 21 made of glass is prepared (FIG. 6(a)), and a peelable adhesive layer 22 is provided on one side thereof (FIG. 6(b)). The peelable adhesive layer 22 may be applied by coating or by attaching a sheet-like adhesive layer. Here, a JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) was attached.

次に、剥離可能接着剤層２２の上に金属層２３及び金属層２４を設ける（図６（ｃ））。金属層２３及び金属層２４の形成方法は、特に限定されず、各種気相法での成膜や、めっき法などによる成膜、又は箔又はシートを貼付する方法など特に限定されないが、作業効率上は、市販されている二層金属シートを貼付するのが好ましい。 Next, a metal layer 23 and a metal layer 24 are provided on the peelable adhesive layer 22 (FIG. 6(c)). The method of forming the metal layer 23 and the metal layer 24 is not particularly limited, and is not particularly limited, such as film formation by various vapor phase methods, film formation by a plating method, or a method of attaching a foil or a sheet. A commercially available two-layer metal sheet is preferably attached to the top.

本例では、金属層２３をＮｉ、金属層２４をＣｕとなる二層金属箔を貼付した。また、この例では、金属層２３のＮｉ厚みは０．５μｍで、金属層２４のＣｕの厚みは、３μｍである。ここで、金属層２３の厚さは特に限定されないが、０．５μｍ～５μｍ程度あればよく、これ以上厚くても無駄になるだけである。一方、金属層２４の厚さは、配線層に必要な厚さとすればよく、例えば、３．５μｍ～１０μｍとすればよい。 In this example, a two-layer metal foil is attached, in which the metal layer 23 is Ni and the metal layer 24 is Cu. In this example, the Ni thickness of the metal layer 23 is 0.5 μm, and the Cu thickness of the metal layer 24 is 3 μm. Here, the thickness of the metal layer 23 is not particularly limited, but it may be about 0.5 μm to 5 μm. On the other hand, the thickness of the metal layer 24 may be set to a thickness necessary for the wiring layer, for example, 3.5 μm to 10 μm.

次に、金属層２４の上に、レジスト層２５を形成し、常法により、フォトレジストパターニングにより、レジスト層２５を貫通する開口２６を所定パターンで形成する（図６（ｄ））。レジスト層２５の厚さは、直接的ではないがビア配線形成用基板１の絶縁層１５の厚さに影響を与え、また、そのパターニング特性、すなわち、開口２６の形状（孔径及び垂直性）が、ビア配線形成用ビア１７の形状に転写される。よって、レジスト層２５を形成するレジスト樹脂としては、ポジ型でもネガ型でもよいが、上述した要求特性を満足するようなレジスト樹脂を選定するのが好ましい。好ましいレジスト樹脂としては、フォテックＰＫＧ基板回路形成用ＲＹシリーズ（日立化成社製）などを挙げることができる。ここでは、レジスト層２５の厚さは、３５μｍ、開口２６の直径は３０μｍとした。
露光は、ＵＶを１００～３００ｍＪ／ｃｍ２照射し、Ｎａ２ＣＯ３の１％溶液を３０秒スプレーして現像し、パターニングを行った。 Next, a resist layer 25 is formed on the metal layer 24, and openings 26 passing through the resist layer 25 are formed in a predetermined pattern by photoresist patterning in a conventional manner (FIG. 6(d)). The thickness of the resist layer 25 does not directly affect the thickness of the insulating layer 15 of the via wiring forming substrate 1, and its patterning characteristics, that is, the shape (hole diameter and verticality) of the openings 26 are affected. , is transferred to the shape of the via 17 for forming the via wiring. Therefore, the resist resin that forms the resist layer 25 may be either positive type or negative type, but it is preferable to select a resist resin that satisfies the above-described required characteristics. Photech PKG substrate circuit forming RY series (manufactured by Hitachi Chemical Co., Ltd.) can be mentioned as a preferable resist resin. Here, the thickness of the resist layer 25 is set to 35 μm, and the diameter of the opening 26 is set to 30 μm.
Exposure was carried out by irradiating UV at 100 to 300 mJ/cm 2 and developing by spraying a 1% solution of Na 2 CO 3 for 30 seconds for patterning.

次いで、パターニングされたレジスト層２５をマスクとして、開口２６内に露出したＣｕからなる金属層２４のみをエッチングし、開口２６に連続する開口２４ａを形成する（図６（ｅ））。 Next, using the patterned resist layer 25 as a mask, only the metal layer 24 made of Cu exposed in the opening 26 is etched to form an opening 24a continuous with the opening 26 (FIG. 6(e)).

次いで、パターニングされたレジスト層２５をマスクとして、開口２６及び開口２４ａ内に露出したＮｉからなる金属層２３を電極として、開口２６及び開口２４ａ内にニッケルからなる金属柱２７を電気メッキにより形成する（図６（ｆ））。このとき、金属層２３の上に導電性に優れた銅からなる金属層２４が開口２６近傍まで形成されているので、金属メッキの電圧降下がなく、金属柱２７を効率的に形成することができるという利点がある。 Next, using the patterned resist layer 25 as a mask and using the metal layer 23 made of Ni exposed in the openings 26 and 24a as electrodes, metal columns 27 made of nickel are formed in the openings 26 and 24a by electroplating. (FIG. 6(f)). At this time, since the metal layer 24 made of copper having excellent conductivity is formed on the metal layer 23 up to the vicinity of the opening 26, there is no voltage drop in the metal plating, and the metal columns 27 can be efficiently formed. It has the advantage of being able to

この例では、金属柱２７の厚さは２５μｍとした。この金属柱２７の厚さは、上述したビア配線形成用ビア１７の深さに直接関係するので、必要な深さに応じて金属柱２７の厚さを決定する。 In this example, the thickness of the metal column 27 was set to 25 μm. Since the thickness of the metal column 27 is directly related to the depth of the via-wiring-forming via 17 described above, the thickness of the metal column 27 is determined according to the required depth.

次いで、レジスト層２５を剥離し（図６（ｇ））、絶縁層１５となるモールド樹脂２８を塗布し（図６（ｈ））、その後、モールド樹脂２８に覆われた金属柱２７の第１端面である上面を露出するようにモールド樹脂２８を研磨する（図６（ｉ））。 Next, the resist layer 25 is peeled off (FIG. 6(g)), the mold resin 28 that will become the insulating layer 15 is applied (FIG. 6(h)), and then the first metal column 27 covered with the mold resin 28 is formed. The mold resin 28 is polished so as to expose the upper surface, which is the end surface (FIG. 6(i)).

モールド樹脂２８としては、上述した絶縁層１５となる樹脂材料を用いればよく、厚さは、金属柱２７が覆われる程度とする。モールド樹脂２８の塗布方法は特に限定されないが、真空印刷、フィルムラミネート、金型を用いたコンプレッション成形などで行うことができるこの例では、ナガセケムテック社製Ｒ４２１２のモールド樹脂を用い、コンプレッション成形で成形条件１２０℃で１０ｍｉｎとし、ポストキュア条件を１５０℃で１ｈで硬化させて第１モールド樹脂２８とした。
また、金属柱２７の上面を露出させるための研磨は、ダイヤモンドバイトなど一般的な研磨機を用いて行うことができる。 As the mold resin 28 , the above-described resin material that forms the insulating layer 15 may be used, and the thickness is set to the extent that the metal columns 27 are covered. The method of applying the mold resin 28 is not particularly limited, but it can be performed by vacuum printing, film lamination, compression molding using a mold, or the like. The molding condition was 120° C. for 10 minutes, and the post-cure condition was 150° C. for 1 hour to cure the first mold resin 28 .
Polishing for exposing the upper surface of the metal column 27 can be performed using a general polishing machine such as a diamond tool.

次に、金属柱２７および金属層２３をエッチングで除去し、ビア配線形成用基板１のビア配線形成用ビア１７となる、ビア配線形成用ビア２９を形成する（図６（ｊ））。これにより、サポート基板１１及び剥離可能接着剤層１２上に、金属層１３及び金属層１４と、絶縁層１５とを有し、金属層１３、金属層１４及び絶縁層１５のみを貫通するビア配線形成用ビア１７を有するビア配線形成用基板１Ｂ（図５参照）となる。 Next, the metal pillars 27 and the metal layer 23 are removed by etching to form the via-wiring forming vias 29 that will become the via-wiring forming vias 17 of the via-wiring forming substrate 1 (FIG. 6(j)). As a result, the metal layer 13, the metal layer 14, and the insulating layer 15 are formed on the support substrate 11 and the peelable adhesive layer 12, and the via wiring penetrating only the metal layer 13, the metal layer 14, and the insulating layer 15 is formed. A via wiring forming substrate 1B (see FIG. 5) having the forming vias 17 is obtained.

（実施形態４）
以下、ビア配線形成用基板１に半導体チップを実装するプロセスの一例を図面を参照しながら説明する。 (Embodiment 4)
An example of the process of mounting a semiconductor chip on the via wiring forming substrate 1 will be described below with reference to the drawings.

まず、銅ＰＡＤ及び接着層を有する半導体チップの製造方法の一例を図７を参照しながら説明する。 First, an example of a method of manufacturing a semiconductor chip having a copper PAD and an adhesive layer will be described with reference to FIG.

図７（ａ）に示すように、アルミＰＡＤ５１を有する半導体チップ５０を用意し、この上にシード金属層５５を設ける（図７（ｂ））。次に、感光性樹脂層５６を設け（図７（ｃ））、露光現像してパターニングしてアルミＰＡＤ５１の上方に開口５６ａを形成し（図７（ｄ））、開口５６ａ内のシード金属層５５上に電気メッキで銅ＰＡＤ５２を形成し（図７（ｅ））、感光性樹脂層５６を除去して銅ＰＡＤ５２を有する半導体チップ５０とする（図７（ｆ））。 As shown in FIG. 7A, a semiconductor chip 50 having an aluminum PAD 51 is prepared, and a seed metal layer 55 is provided thereon (FIG. 7B). Next, a photosensitive resin layer 56 is provided (FIG. 7(c)), exposed, developed and patterned to form an opening 56a above the aluminum PAD 51 (FIG. 7(d)), and a seed metal layer in the opening 56a. A copper PAD 52 is formed on 55 by electroplating (FIG. 7(e)), and the photosensitive resin layer 56 is removed to form a semiconductor chip 50 having the copper PAD 52 (FIG. 7(f)).

次いで、比較的低流動性のノンフロー接着剤を用いて銅ＰＡＤ５２を覆うように接着層６１を設け（図７（ｇ））、その後、研磨工程により銅ＰＡＤ５２のトップだしを行い、接着層６１を有する半導体チップ５０とする（図７（ｈ））。 Next, an adhesive layer 61 is provided so as to cover the copper PAD 52 using a non-flowing adhesive having a relatively low fluidity (FIG. 7(g)). It is assumed that the semiconductor chip 50 has (FIG. 7(h)).

なお、銅ＰＡＤ５２の設け方は上述した方法に限定されない。例えば、銅ＰＡＤ５２は、銅メッキによるものに限定されず、アルミＰＡＤ５１上にシード金属をスパッタした後、銅ペーストを設け、メタライゼーションするか、アルミＰＡＤ５１上に直接銅ペーストを設けてメタライゼーションすることにより形成することもできる。何れにしても、従来技術で述べたＩｎＦＯの柱状の電気コネクタと比較すると、大幅なプロセス削減となる。 Note that the method of providing the copper PAD 52 is not limited to the method described above. For example, the copper PAD 52 is not limited to copper plating, but may be formed by sputtering a seed metal on the aluminum PAD 51 and then applying copper paste and metallizing, or by applying copper paste directly on the aluminum PAD 51 and metallizing. It can also be formed by In any case, the process is greatly reduced compared to the InFO columnar electrical connector described in the prior art.

まず、このような銅ＰＡＤ５２及び接着層６１を備えた半導体チップ５０を本発明のビア配線形成用基板１に実装する工程を説明する。なお、本発明のビア配線形成用基板１は、サポート基板１１及び剥離可能接着剤層１２上に、金属層１３及び絶縁層１５を有し、金属層１３及び絶縁層１５のみを貫通するビア配線形成用ビア１７を有するものである。 First, the process of mounting the semiconductor chip 50 having the copper PAD 52 and the adhesive layer 61 on the via wiring forming substrate 1 of the present invention will be described. The via wiring forming substrate 1 of the present invention has the metal layer 13 and the insulating layer 15 on the support substrate 11 and the peelable adhesive layer 12, and the via wiring that penetrates only the metal layer 13 and the insulating layer 15 is formed. It has formation vias 17 .

次に、銅ＰＡＤ５２をビア配線形成用ビア１７に合わせた状態で、半導体チップ５０を絶縁層１５に接着層６１で接着する（図８（ａ））。具体的には、常法に従い、各半導体チップ５０を位置決めしながら加熱・加圧して仮接着し、全体を位置決めしながら加熱・加圧して本接着する。 Next, the semiconductor chip 50 is adhered to the insulating layer 15 with the adhesive layer 61 while the copper PAD 52 is aligned with the via wiring forming via 17 (FIG. 8A). Specifically, according to a conventional method, each semiconductor chip 50 is heated and pressurized while being positioned for temporary bonding, and the whole is positioned and heated and pressurized for permanent bonding.

次に、半導体チップ５０を埋め込むように、モールド樹脂層７１を設ける（図８（ｂ））。モールド樹脂層７１としては、エポキシ樹脂などの熱硬化性樹脂にフィラーを充填したモールド樹脂などで形成することができ、特にエポキシ系封止樹脂を用いることができる。モールド樹脂層７１は、半導体チップ５０のアクティブ面と直接接触するので、低不純物、ハロゲンフリーのものを用いる必要がある。なお、微小ピッチでの加工をするものではないので、絶縁層１５に用いられる樹脂材料より大きめのフィラーを含有するものでもよい。例えば、最大粒径３０μｍ～５０μｍのフィラーを含有する熱硬化性樹脂を用いることができる。 Next, a mold resin layer 71 is provided so as to embed the semiconductor chip 50 (FIG. 8B). The mold resin layer 71 can be formed of a mold resin obtained by filling a thermosetting resin such as an epoxy resin with a filler, and in particular, an epoxy-based sealing resin can be used. Since the mold resin layer 71 is in direct contact with the active surface of the semiconductor chip 50, it is necessary to use low-impurity, halogen-free resin. Since it is not processed with a fine pitch, it may contain a filler larger than the resin material used for the insulating layer 15 . For example, a thermosetting resin containing a filler with a maximum particle size of 30 μm to 50 μm can be used.

なお、モールド樹脂層７１を設けた後、剥離可能接着剤層を介してサポート基板を設けてもよい。このサポート基板は、次工程で第１サポート基板１１を剥離した後のハンドリング性を上げるためのものであり、最終工程で剥離して製品とするが、何れにしても図示は省略する。 After providing the mold resin layer 71, a support substrate may be provided via a peelable adhesive layer. This support substrate is for improving the handling property after peeling off the first support substrate 11 in the next step, and is peeled off in the final step to form a product, but the illustration is omitted anyway.

次に、剥離可能接着剤層１２を介してサポート基板１１を剥離する（図８（ｃ））。すなわち、剥離可能接着剤層１２としてＪＶ剥離テープ ＳＥＬＦＡ－ＳＥ（積水化学社製）を用いた場合には、ＵＶ照射によりサポート基板１１を剥離することができる。
次に、例えば、Ｎｉからなる金属層１３をエッチングで除去する（図８（ｄ））。ここで、金属層１３は、Ｎｉからなるので、銅ＰＡＤ５２に影響を与えることなく、酸性エッチング液、例えば、塩酸溶液、硫酸、又は過水硫酸（Ｈ２ＳＯ４－Ｈ２Ｏ２）を用いてエッチングすることができる。 Next, the support substrate 11 is peeled off via the peelable adhesive layer 12 (FIG. 8(c)). That is, when JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) is used as the peelable adhesive layer 12, the support substrate 11 can be peeled off by UV irradiation.
Next, for example, the metal layer 13 made of Ni is removed by etching (FIG. 8D). Here, since the metal layer 13 is made of Ni, an acidic etchant such as hydrochloric acid solution, sulfuric acid, or sulfuric acid perhydrate (H 2 SO 4 —H 2 O 2 ) can be used without affecting the copper PAD 52 . can be etched with

次に、ビア配線形成用ビア１７内に、電気メッキによりビア配線を形成する。具体的には、ビア配線形成用ビア１７内に化学銅シード又はスパッタシードからなるシード層５７を設け（図８（ｅ））、その後、電気メッキによりビア配線を含む配線層５８を形成する（図８（ｆ））。なお、絶縁層１５の表面に形成された配線層５８は所定の大きさにパターニングしてビア配線５９とする（図８（ｇ））。 Next, a via wiring is formed in the via wiring forming via 17 by electroplating. Specifically, a seed layer 57 made of a chemical copper seed or a sputter seed is provided in the via 17 for forming the via wiring (FIG. 8(e)), and then a wiring layer 58 including the via wiring is formed by electroplating (see FIG. 8(e)). FIG. 8(f)). The wiring layer 58 formed on the surface of the insulating layer 15 is patterned to a predetermined size to form a via wiring 59 (FIG. 8(g)).

次に、図８（ｈ）に示すように、ビア配線５９を形成した絶縁層１５上に、常法により再配線層８０を複数（図示では３層）形成し、半導体チップ実装部品３とする。なお、再配線層８０は、絶縁層と、絶縁層を貫通するビア配線と、絶縁層上に設けられた配線パターン９１とからなる。また、絶縁層としては、感光性ポリイミド樹脂などの感光性樹脂か、熱硬化性樹脂が用いられる。 Next, as shown in FIG. 8(h), a plurality of rewiring layers 80 (three layers in the figure) are formed by a conventional method on the insulating layer 15 on which the via wiring 59 is formed, thereby forming the semiconductor chip mounting component 3. . The rewiring layer 80 is composed of an insulating layer, via wiring that penetrates the insulating layer, and wiring patterns 91 provided on the insulating layer. As the insulating layer, a photosensitive resin such as a photosensitive polyimide resin or a thermosetting resin is used.

なお、図８（ａ）～図８（ｇ）では、半導体チップ５０の接続端子５１を１つのみ表記したが、図８（ｈ）では複数個の接続端子５１を表記した。また、１つのビア配線形成用基板１に複数の半導体チップ５０を配置することもでき、また、半導体チップ５０と共に他の機能性部品を実装することも可能である。 Although only one connection terminal 51 of the semiconductor chip 50 is shown in FIGS. 8A to 8G, a plurality of connection terminals 51 are shown in FIG. 8H. Also, a plurality of semiconductor chips 50 can be arranged on one via wiring forming substrate 1, and other functional components can be mounted together with the semiconductor chip 50. FIG.

何れにしても、本発明のビア配線形成用基板１を用いると、高密度の接続端子を有する半導体チップや機能性部品に合わせて、ビア配線形成用ビア１７を高精度に形成することができるので、種々の半導体チップや機能性部品を容易に実装可能である。また、この際、接合端子側をビア配線形成用基板１に接着した後、複数の半導体チップ５０や機能性部品をモールドするので、複数の半導体チップ５０や機能性部品の高さが異なっても、容易に実装することができるという利点がある。 In any case, by using the via wiring forming substrate 1 of the present invention, the via wiring forming vias 17 can be formed with high accuracy in accordance with the semiconductor chips and functional parts having high-density connection terminals. Therefore, various semiconductor chips and functional parts can be easily mounted. In this case, since the plurality of semiconductor chips 50 and the functional parts are molded after the bonding terminal side is adhered to the via wiring forming substrate 1, even if the heights of the plurality of semiconductor chips 50 and the functional parts are different. , which has the advantage of being easy to implement.

このような実装例を図９に示す。図９（ａ）は、本発明のビア配線形成用基板１に高さの異なる半導体チップ５０１及び５０２を実装した場合であり、図９（ｂ）は、半導体チップ５０１と受動部品５１０とを実装した場合を示す。これら何れも場合も、半導体チップ５０１、５０２や受動部品５１０の端子側を本発明のビア配線形成用基板１に接着するので、半導体チップ５０１、５０２や受動部品５１０は、問題とならない。 An example of such an implementation is shown in FIG. 9A shows a case where semiconductor chips 501 and 502 having different heights are mounted on the via wiring forming substrate 1 of the present invention, and FIG. 9B shows a case where the semiconductor chip 501 and passive component 510 are mounted. indicates the case. In any of these cases, the terminal sides of the semiconductor chips 501 and 502 and the passive component 510 are bonded to the via wiring forming substrate 1 of the present invention, so the semiconductor chips 501 and 502 and the passive component 510 do not pose a problem.

一方、従来技術で述べたＩｎＦＯでは、柱状の電気コネクタ１０８と、半導体チップ１１０上の電気コネクタ１１２とを一緒にモールドし、その後上端面を研磨で露出する必要があり、高密度配線になるほど困難性を伴い、また、再配線層との接続にも困難性を伴う。また、柱状の電気コネクタ１０８の高さは、１５０～２００μｍ程度が限界であり、半導体チップ１１０の高さが大きい場合には製造上困難となる可能性がある。さらに、最初に半導体チップを複数実装する場合、半導体チップの高さが異なると、一方の半導体チップの電気コネクタを柱状にするなどの必要があり、対応が困難となるという問題もある。 On the other hand, in the InFO described in the prior art, it is necessary to mold the columnar electrical connector 108 and the electrical connector 112 on the semiconductor chip 110 together, and then expose the upper end surface by polishing. Also, connection with the rewiring layer is accompanied by difficulty. Moreover, the height of the columnar electrical connector 108 is limited to about 150 to 200 μm, and if the height of the semiconductor chip 110 is large, there is a possibility that manufacturing will become difficult. Furthermore, when a plurality of semiconductor chips are first mounted, if the heights of the semiconductor chips are different, it is necessary to make the electrical connector of one of the semiconductor chips into a pillar shape, which is difficult to handle.

なお、ビア配線形成用基板１Ａを用いた半導体チップの実装方法では、金属層１３の除去工程がない以外は、上述した例と同様であるので、詳細な説明は省略する。 The method of mounting a semiconductor chip using the via wiring forming substrate 1A is the same as the above-described example except that the step of removing the metal layer 13 is omitted, so detailed description thereof will be omitted.

（実施形態５）
以下、ビア配線形成用基板１Ｂに半導体チップを実装するプロセスの他の例を図９を参照しながら説明する。 (Embodiment 5)
Another example of the process of mounting a semiconductor chip on the via wiring forming substrate 1B will be described below with reference to FIG.

本発明のビア配線形成用基板１Ｂを用意する。このビア配線形成用基板１Ｂは、サポート基板１１及び剥離可能接着剤層１２上に、金属層１３及び金属層１４と、絶縁層１５と有し、金属層１３及び金属層１４と、絶縁層１５のみを貫通するビア配線形成用ビア１７を有するものである。 A via wiring forming substrate 1B of the present invention is prepared. This via wiring forming substrate 1B has metal layers 13 and 14 and an insulating layer 15 on a support substrate 11 and a peelable adhesive layer 12. It has a via wiring forming via 17 penetrating only.

次に、銅ＰＡＤ５２をビア配線形成用ビア１７に合わせた状態で、半導体チップ５０を絶縁層１５に接着層６１で接着する（図１０（ａ））。 Next, the semiconductor chip 50 is adhered to the insulating layer 15 with the adhesive layer 61 while the copper PAD 52 is aligned with the via wiring forming via 17 (FIG. 10(a)).

次に、半導体チップ５０を埋め込むように、モールド樹脂層７１を設ける（図１０（ｂ））。モールド樹脂層７１としては、エポキシ樹脂などの熱硬化性樹脂にフィラーを充填したモールド樹脂などで形成することができ、特にエポキシ系封止樹脂を用いることができる。 Next, a mold resin layer 71 is provided so as to embed the semiconductor chip 50 (FIG. 10(b)). The mold resin layer 71 can be formed of a mold resin obtained by filling a thermosetting resin such as an epoxy resin with a filler, and in particular, an epoxy-based sealing resin can be used.

次に、剥離可能接着剤層１２を介してサポート基板１１を剥離する（図１０（ｃ））。すなわち、剥離可能接着剤層１２としてＪＶ剥離テープ ＳＥＬＦＡ－ＳＥ（積水化学社製）を用いた場合には、ＵＶ照射によりサポート基板１１を剥離することができる。 Next, the support substrate 11 is peeled off via the peelable adhesive layer 12 (FIG. 10(c)). That is, when JV peeling tape SELFA-SE (manufactured by Sekisui Chemical Co., Ltd.) is used as the peelable adhesive layer 12, the support substrate 11 can be peeled off by UV irradiation.

次に、例えば、Ｎｉからなる金属層１３をエッチングで除去する（図１０（ｄ））。ここで、金属層１３は、Ｎｉからなるので、銅ＰＡＤ５２に影響を与えることなく、酸性エッチング液、例えば、塩酸溶液、硫酸、又は過水硫酸（Ｈ２ＳＯ４－Ｈ２Ｏ２）を用いてエッチングすることができる。 Next, for example, the metal layer 13 made of Ni is removed by etching (FIG. 10(d)). Here, since the metal layer 13 is made of Ni, an acidic etchant such as hydrochloric acid solution, sulfuric acid, or sulfuric acid perhydrate (H 2 SO 4 —H 2 O 2 ) can be used without affecting the copper PAD 52 . can be etched with

次に、ビア配線形成用ビア１７内に、電気メッキによりビア配線を形成する。具体的には、本実施形態では、銅を含む導電性ペーストをビア配線形成用ビア１７内に充填してビア配線６６とする（図１０（ｅ））。勿論、上述したように、ビア配線形成用ビア１７内に化学銅シート又はスパッタシードを設けた後、電気メッキにより形成してもよい。 Next, a via wiring is formed in the via wiring forming via 17 by electroplating. Specifically, in the present embodiment, a conductive paste containing copper is filled in the via 17 for via wiring formation to form the via wiring 66 (FIG. 10(e)). Of course, as described above, it may be formed by electroplating after providing a chemical copper sheet or a sputter seed in the via 17 for forming the via wiring.

その後、ビア配線６６の盛り部６６ａを研磨し（図１０（ｆ））、絶縁層１５上の金属層１４に所定のパターニングを施し、ビア配線６７とすると共に、必要な配線パターン６８を形成することができる。なお、ビア配線６６の盛り部６６ａはそのまま残しておいてもよく、ビア配線と表面の配線層との導通がより確実になるという利点がある。 After that, the raised portion 66a of the via wiring 66 is polished (FIG. 10(f)), and the metal layer 14 on the insulating layer 15 is subjected to predetermined patterning to form the via wiring 67 and the required wiring pattern 68. be able to. It should be noted that the raised portion 66a of the via wiring 66 may be left as it is, and there is an advantage that the conduction between the via wiring and the wiring layer on the surface becomes more reliable.

なお、次工程以降は上述した実施形態と同様であり、ビア配線６７及び配線パターン６８を形成した絶縁層１５上に、常法により再配線層を複数形成し、半導体チップ実装部品とすることができる。
この場合、本実施形態では、絶縁層１５上に配線を直接形成できるので、再配線層を一層省略できるという利点がある。なお、その他の効果は上述した例と同様である。 The subsequent steps are the same as in the above-described embodiment, and a plurality of rewiring layers can be formed by a conventional method on the insulating layer 15 on which the via wiring 67 and the wiring pattern 68 are formed to form a semiconductor chip mounting component. can.
In this case, since the wiring can be directly formed on the insulating layer 15 in this embodiment, there is an advantage that the rewiring layer can be further omitted. Other effects are the same as in the above example.

このようなフィラー入のモールド樹脂からなる絶縁層１５の下層に銅からなる金属層１４を有するビア配線形成用基板１Ｂを用いると、実装後、サポート基板１１を除去すると、絶縁層１５上に銅からなる金属層１４が存在し、必要に応じて配線等に利用できる点は、大きなメリットとなる。すなわち、フィラー入りの絶縁層１５は、表面平滑性が優れたものではないので、配線層との密着性も良好ではなく、配線層を形成して微細加工するのが困難であるが、この場合には、絶縁層１５を形成時から存在するので、密着性も良好で、微細加工も可能となる。よって、種々の応用が考えられるが、以下のそのいくつかを紹介する。 When using the via wiring forming substrate 1B having the metal layer 14 made of copper under the insulating layer 15 made of such filler-containing molding resin, when the support substrate 11 is removed after mounting, the copper on the insulating layer 15 is removed. It is a great advantage that the metal layer 14 composed of the metal layer 14 is present and can be used for wiring or the like as necessary. That is, since the insulating layer 15 containing the filler does not have excellent surface smoothness, it does not have good adhesion to the wiring layer, and it is difficult to form the wiring layer and perform fine processing. , since the insulating layer 15 is present from the time of formation, the adhesion is good and microfabrication is possible. Therefore, various applications are conceivable, and some of them are introduced below.

（実施形態６）
ビア配線形成用基板１Ｂに半導体チップを実装するプロセスの他の例を図１１を参照しながら説明する。このプロセスは、実施形態５の図１０（ａ）～図１０（ｄ）の工程は同様であるので、その後の工程を示している。 (Embodiment 6)
Another example of the process of mounting a semiconductor chip on the via wiring forming substrate 1B will be described with reference to FIG. This process is similar to the steps of FIGS. 10(a) to 10(d) of Embodiment 5, so the subsequent steps are shown.

まず、図１１（ａ）に示すように、シード層５７を設け、その後、電気メッキを施して、ビア配線形成用ビア１７を埋込み、配線層５８を形成する（図１１（ｂ））。
次に、レジスト層を設けてパターニングしたレジスト層７５を形成し（図１１（ｃ））、配線層５８及び金属層１４をパターニングし、ビア配線５９及び配線６０を形成する（図１１（ｄ））。 First, as shown in FIG. 11A, a seed layer 57 is provided, and then electroplating is applied to fill the via wiring forming vias 17 to form a wiring layer 58 (FIG. 11B).
Next, a resist layer is provided and patterned to form a resist layer 75 (FIG. 11(c)), the wiring layer 58 and the metal layer 14 are patterned, and via wiring 59 and wiring 60 are formed (FIG. 11(d)). ).

このような配線６０を形成するプロセスはこれに限定されず、例えば、図１２に示すようにしてもよい。
図１２も実施形態５の図１０（ａ）～図１０（ｄ）の工程の後工程を示し、図１２（ａ）に示すように、シード層５７を設けた後、先にレジスト層を設けてパターニングしたレジスト層７５を形成し、その後、電気メッキを施して、ビア配線形成用ビア１７を埋込み、ビア配線５９及び配線６０を形成（図１２（ｂ））、最後にレジスト層７５及びレジスト層７５の下のシード層５７及び金属層１４を除去する（図１２（ｃ））。
なお、本実施形態の効果は上述した例と同様である。 The process of forming such wiring 60 is not limited to this, and may be as shown in FIG. 12, for example.
FIG. 12 also shows the steps after the steps of FIGS. 10A to 10D in Embodiment 5. As shown in FIG. After that, electroplating is applied to fill the vias 17 for via wiring formation, via wirings 59 and wirings 60 are formed (FIG. 12B), and finally the resist layer 75 and the resist are formed. Seed layer 57 and metal layer 14 under layer 75 are removed (FIG. 12(c)).
In addition, the effect of this embodiment is the same as that of the example described above.

（実施形態７）
ビア配線形成用基板１Ｂに半導体チップを実装するプロセスの他の例を図１３を参照しながら説明する。このプロセスは、実施形態５の図１０（ａ）～図１０（ｄ）の工程は同様であるので、その後の工程を示している。 (Embodiment 7)
Another example of the process of mounting a semiconductor chip on the via wiring forming substrate 1B will be described with reference to FIG. This process is similar to the steps of FIGS. 10(a) to 10(d) of Embodiment 5, so the subsequent steps are shown.

まず、図１３（ａ）に示すように、半導体チップ５０を実装し、サポート基板１１を剥離した後、例えば、再配線層などに用いられる絶縁材料でビア配線形成用ビア１７及び金属層１４を埋込み、絶縁層８２を設ける（図１３（ｂ））。そして、半導体チップ５０の銅ＰＡＤ５２を露出させる貫通孔８３及び所望の箇所の金属層１４を露出させる貫通孔８４を形成する（図１３（ｃ））。これらの貫通孔８３、８４の形成は、絶縁材料として感光性ポリイミドなどの感光性樹脂を用いた場合には、フォトリソグラフィーの露光、現像工程を行えばよく、また、熱硬化性樹脂を用いた場合には、レーザー加工により行えばよい。そして、例えば、図１１に示した方法に準じて貫通孔８３、８４を埋込と共に絶縁層８２を覆うように銅からなる配線層を設けてパターニングして、ビア配線５９Ａと、配線６０Ａを形成する（図１３（ｄ））。なお、ビア配線５９Ａと、配線６０Ａを形成する方法は、これに限定されず、図１２に示した方法に準じて行ってもよいし、銅ペーストを用いて形成してもよい。
なお、本実施形態の効果は上述した例と同様である。 First, as shown in FIG. 13A, after the semiconductor chip 50 is mounted and the support substrate 11 is peeled off, the via wiring forming vias 17 and the metal layer 14 are formed with an insulating material used for a rewiring layer, for example. A buried insulating layer 82 is provided (FIG. 13(b)). Then, a through hole 83 for exposing the copper PAD 52 of the semiconductor chip 50 and a through hole 84 for exposing the metal layer 14 at a desired portion are formed (FIG. 13(c)). When a photosensitive resin such as photosensitive polyimide is used as the insulating material, these through holes 83 and 84 may be formed by exposure and development steps of photolithography. In some cases, laser processing may be used. Then, for example, according to the method shown in FIG. 11, a wiring layer made of copper is provided so as to fill the through holes 83 and 84 and cover the insulating layer 82, and patterning is performed to form the via wiring 59A and the wiring 60A. (Fig. 13(d)). The method of forming the via wiring 59A and the wiring 60A is not limited to this, and they may be formed according to the method shown in FIG. 12 or may be formed using copper paste.
In addition, the effect of this embodiment is the same as that of the example described above.

（その他の実施形態）
本発明のビア配線形成用基板は、上述した製造プロセスに限定されず、他の製造プロセスでも製造可能である。 (Other embodiments)
The via wiring forming substrate of the present invention is not limited to the manufacturing process described above, and can be manufactured by other manufacturing processes.

例えば、図２（i）に示すように、ビア配線形成用ビア１７を形成するために図２（ｄ）～図２（ｆ）に示すプロセスでフォトリソグラフィーと同等の精度で金属柱２７を形成したが、絶縁層１５に埋め込まれた状態から選択的に除去可能な材料からなる感光性樹脂で精度よく、金属柱２７の替わりとなる樹脂柱を形成できるものであれば、直接樹脂柱をフォトリソグラフィーで形成し、その後、図２（ｇ）～図２（ｉ）のプロセスを実施してビア配線形成用基板を製造してもよい。なお、このようなプロセスが実施可能な感光性樹脂としては、感光性シリコーン樹脂、感光性アクリル樹脂などを挙げることができる。 For example, as shown in FIG. 2(i), a metal column 27 is formed with the same precision as photolithography in the process shown in FIGS. However, if a photosensitive resin made of a material that can be selectively removed from the state embedded in the insulating layer 15 can be used to accurately form the resin pillars instead of the metal pillars 27, the resin pillars can be directly photo-etched. It may be formed by lithography, and then the processes of FIGS. In addition, photosensitive silicone resin, photosensitive acrylic resin, etc. can be mentioned as a photosensitive resin with which such a process can be performed.

１，１Ａ，１Ｂ ビア配線形成用基板
１１，１１Ａ，２１ サポート基板
１２，１２Ａ，２２ 剥離可能接着剤層
１３ 金属層
１４ 金属層
１５ 絶縁層
１７ ビア配線形成用ビア
２７ 金属柱
２８ モールド樹脂
５０ 半導体チップ
５１ 接続端子
５２ 銅ＰＡＤ
６１ 接着層
７１ モールド樹脂層
８０ 再配線層
Reference Signs List 1, 1A, 1B via wiring forming substrate 11, 11A, 21 support substrate 12, 12A, 22 peelable adhesive layer 13 metal layer 14 metal layer 15 insulating layer 17 via for via wiring forming 27 metal column 28 mold resin 50 semiconductor Chip 51 Connection terminal 52 Copper PAD
61 adhesive layer 71 mold resin layer 80 rewiring layer

Claims (14)

少なくとも一つの半導体チップを実装するためのビア配線形成用基板であって、
サポート基板と、
前記サポート基板上に設けられた剥離可能接着剤層と、
前記剥離可能接着剤層上に設けられた絶縁層と、を具備し、
前記絶縁層には、前記半導体チップの複数の接続端子のそれぞれに対応し且つ前記接続端子と接続するビア配線を形成可能なビア配線形成用ビアが前記絶縁層のみを位置ずれなしに貫通して形成されており、
前記ビア配線形成用ビアは、直径が１５μｍ～７０μｍのストレートビアであり、位置精度がフォトリソグラフィー精度であることを特徴とするビア配線形成用基板。 A substrate for forming via wiring for mounting at least one semiconductor chip,
a support substrate;
a peelable adhesive layer provided on the support substrate;
an insulating layer provided on the peelable adhesive layer,
In the insulating layer, vias for forming via wirings corresponding to the plurality of connecting terminals of the semiconductor chip and capable of forming via wirings connected to the connecting terminals penetrate only the insulating layer without positional deviation. is formed and
The substrate for forming a via wiring, wherein the via for forming a via wiring is a straight via having a diameter of 15 μm to 70 μm and a positional accuracy of which is photolithographic accuracy. 前記ビア配線形成用ビアは、ドリル加工又はレーザー加工ではなく、前記絶縁層に埋め込まれた金属柱又は感光性樹脂柱を除去して形成されたものであることを特徴とする請求項１記載のビア配線形成用基板。 2. The method according to claim 1, wherein said via for forming a via wiring is formed by removing a metal column or a photosensitive resin column embedded in said insulating layer instead of drilling or laser processing. Substrate for forming via wiring. 前記金属柱がニッケル又はニッケル合金からなることを特徴とする請求項２記載のビア配線形成用基板。 3. A substrate for forming a via wiring according to claim 2, wherein said metal column is made of nickel or a nickel alloy. 前記絶縁層がエポキシ系封止材料からなることを特徴とする請求項１～３の何れか一項記載のビア配線形成用基板。 4. The substrate for forming a via wiring according to claim 1, wherein the insulating layer is made of an epoxy sealing material. 前記絶縁層と前記剥離可能接着剤層との間に金属層が設けられ、当該金属層を貫通して前記ビア配線形成用ビアが形成されていることを特徴とする請求項１記載のビア配線形成用基板。 2. The via wiring according to claim 1 , wherein a metal layer is provided between said insulating layer and said peelable adhesive layer, and said via for forming a via wiring is formed through said metal layer. Forming substrate. 前記金属層がニッケル又はニッケル合金からなることを特徴とする請求項５記載のビア配線形成用基板。 6. A substrate for forming via wiring according to claim 5 , wherein said metal layer is made of nickel or a nickel alloy. 前記絶縁層と前記剥離可能接着剤層との間の前記金属層が前記剥離可能接着剤層側から第１金属層と第２金属層との２層からなることを特徴とする請求項５又は６記載のビア配線形成用基板。 6. The metal layer between the insulating layer and the peelable adhesive layer comprises two layers of a first metal layer and a second metal layer from the peelable adhesive layer side. 7. The substrate for forming via wiring according to 6 above. 前記絶縁層と前記剥離可能接着剤層との間の前記金属層が前記剥離可能接着剤層側から第１金属層と第２金属層との２層からなり、前記第１金属層がニッケル又はニッケル合金からなり、前記第２金属層が銅又は銅合金からなることを特徴とする請求項５記載のビア配線形成用基板。 The metal layer between the insulating layer and the peelable adhesive layer is composed of two layers, a first metal layer and a second metal layer, from the peelable adhesive layer side, and the first metal layer is nickel or 6. The substrate for forming via wiring according to claim 5, wherein the substrate is made of a nickel alloy, and the second metal layer is made of copper or a copper alloy. 第１サポート基板と、この上に形成された第１剥離可能接着剤層と、この上に金属層とが積層された積層基板を用意する工程と、
前記金属層にレジスト層を設け、前記レジスト層に複数のビア形成用孔を所定パターンで形成する工程と、
前記ビア形成用孔の中の前記金属層上に金属を埋め込み金属柱を形成する工程と、
前記レジスト層を剥離する工程と、
前記金属層上に、前記金属柱を埋め込む絶縁層を形成する工程と、
前記絶縁層の表面を研磨して前記金属柱の第１端面を露出する工程と、
前記絶縁層および前記第１剥離可能接着剤層をエッチングストップ層として前記金属柱をエッチング除去してビア配線形成用ビアを形成する工程と、を具備することを特徴とするビア配線形成用基板の製造方法。 preparing a laminated substrate in which a first support substrate, a first peelable adhesive layer formed thereon, and a metal layer are laminated thereon;
providing a resist layer on the metal layer, and forming a plurality of via forming holes in a predetermined pattern in the resist layer;
embedding a metal on the metal layer in the via formation hole to form a metal pillar;
a step of stripping the resist layer;
forming, on the metal layer, an insulating layer in which the metal pillars are embedded;
polishing the surface of the insulating layer to expose the first end faces of the metal columns;
and forming a via for forming a via wiring by etching away the metal column using the insulating layer and the first peelable adhesive layer as an etching stop layer. Production method. 前記金属柱の第１端面を露出する工程の後に、
前記絶縁層および前記金属柱の上に第２剥離可能接着剤層を介して第２サポート基板を接着する工程と、
前記第１剥離可能接着剤層および前記第１サポート基板を剥離する工程と、
前記金属層を除去して前記金属柱の前記第１端面とは反対側の第２端面を露出する工程と、
を具備し、その後、前記金属柱をエッチング除去してビア配線形成用ビアとすることを特徴とする請求項９記載のビア配線形成用基板の製造方法。 After the step of exposing the first end surface of the metal column,
adhering a second support substrate onto the insulating layer and the metal posts via a second peelable adhesive layer;
peeling the first peelable adhesive layer and the first support substrate;
removing the metal layer to expose a second end surface of the metal column opposite to the first end surface;
10. The method of manufacturing a substrate for forming a via wiring according to claim 9 , further comprising: removing the metal column by etching to form the via for forming the via wiring. サポート基板と、この上に形成された剥離可能接着剤層と、この上に第１金属層と第２金属層とが順次積層された積層基板を用意する工程と、
前記第２金属層にレジスト層を設け、前記レジスト層に複数のビア形成用孔を所定パターンで形成する工程と、
前記所定パターンの前記レジスト層をマスクとして前記第２金属層のみをエッチングする工程と、
前記ビア形成用孔の中の前記第１金属層上に金属を埋め込み金属柱を形成する工程と、
前記レジスト層を剥離する工程と、
前記第１金属層上に、前記金属柱を埋め込む絶縁層を形成する工程と、
前記絶縁層の表面を研磨して前記金属柱の第１端面を露出する工程と、
前記絶縁層および前記剥離可能接着剤層をエッチングストップ層として前記金属柱及び前記第１金属層をエッチング除去してビア配線形成用ビアを形成する工程と、を具備することを特徴とするビア配線形成用基板の製造方法。 preparing a laminated substrate in which a support substrate, a peelable adhesive layer formed thereon, and a first metal layer and a second metal layer are sequentially laminated thereon;
providing a resist layer on the second metal layer, and forming a plurality of via formation holes in a predetermined pattern in the resist layer;
etching only the second metal layer using the resist layer having the predetermined pattern as a mask;
embedding a metal on the first metal layer in the via-forming hole to form a metal pillar;
a step of stripping the resist layer;
forming, on the first metal layer, an insulating layer in which the metal pillars are embedded;
polishing the surface of the insulating layer to expose the first end faces of the metal columns;
forming a via for forming a via wiring by etching away the metal pillar and the first metal layer using the insulating layer and the peelable adhesive layer as an etching stop layer. A method for manufacturing a forming substrate. 請求項１～８の何れか一項に記載のビア配線形成用基板又は請求項１０～１１の何れか一項に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、
前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁層上に前記半導体チップを接着剤を介して接合する工程と、
前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、
前記剥離可能接着剤層および前記サポート基板、又は前記第２剥離可能接着剤層および前記第２サポート基板を剥離する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、を具備することを特徴とする半導体チップの実装方法。 A via wiring forming substrate according to any one of claims 1 to 8 or a via wiring forming substrate manufactured by the method for manufacturing a via wiring forming substrate according to any one of claims 10 to 11 is prepared. and
A semiconductor chip having a copper terminal as a connection terminal is prepared on the insulating layer of the via wiring forming substrate, and the copper terminal is opposed to the via wiring forming via of the via wiring forming substrate . bonding the semiconductor chip onto an insulating layer with an adhesive;
forming a buried insulator layer that embeds the semiconductor chip;
The step of peeling the peelable adhesive layer and the support substrate or the second peelable adhesive layer and the second support substrate, and the side of the via wiring forming via on which the semiconductor chip is provided are opposite to each other. filling the via for forming via wiring from the side with copper to form a via wiring connected to the copper terminal. 請求項５又は６に記載のビア配線形成用基板又は請求項９に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、
前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁層上に前記半導体チップを接着剤を介して接合する工程と、
前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、
前記剥離可能接着剤層および前記サポート基板、又は前記第１剥離可能接着剤層および前記第１サポート基板を剥離する工程と、前記金属層を除去する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅で埋め込んで前記銅端子と接続するビア配線を形成する工程と、
を具備することを特徴とする半導体チップの実装方法。 A step of preparing a via wiring forming substrate according to claim 5 or 6 or a via wiring forming substrate manufactured by the method for manufacturing a via wiring forming substrate according to claim 9 ;
A semiconductor chip having a copper terminal as a connection terminal is prepared on the insulating layer of the via wiring forming substrate, and the copper terminal is opposed to the via wiring forming via of the via wiring forming substrate . bonding the semiconductor chip onto an insulating layer with an adhesive;
forming a buried insulator layer that embeds the semiconductor chip;
removing the peelable adhesive layer and the support substrate or the first peelable adhesive layer and the first support substrate; removing the metal layer; forming a via wiring connected to the copper terminal by burying the via for forming the via wiring with copper from the side opposite to the side on which the chip is provided;
A method of mounting a semiconductor chip, comprising: 請求項７又は８に記載のビア配線形成用基板又は請求項１１に記載のビア配線形成用基板の製造方法で製造したビア配線形成用基板を用意する工程と、
前記ビア配線形成用基板の前記絶縁層上に、接続端子を銅端子とした半導体チップを用意し、前記銅端子を前記ビア配線形成用基板の前記ビア配線形成用ビアに対向させた状態で前記絶縁層上に前記半導体チップを接着剤を介して接合する工程と、
前記半導体チップを埋め込む埋込絶縁体層を形成する工程と、
前記剥離可能接着剤層および前記サポート基板を剥離する工程と、前記第１金属層を除去する工程と、前記ビア配線形成用ビアの前記半導体チップが設けられた側とは反対側から前記ビア配線形成用ビアを銅めっき又は導電性ペーストで埋め込んで前記銅端子と接続するビア配線を形成する工程と、前記第２金属層を用いて配線パターンを形成する工程と、を具備することを特徴とする半導体チップの実装方法。 A step of preparing a via wiring forming substrate according to claim 7 or 8 or a via wiring forming substrate manufactured by the method for manufacturing a via wiring forming substrate according to claim 11 ;
A semiconductor chip having a copper terminal as a connection terminal is prepared on the insulating layer of the via wiring forming substrate, and the copper terminal is opposed to the via wiring forming via of the via wiring forming substrate . bonding the semiconductor chip onto an insulating layer with an adhesive;
forming a buried insulator layer that embeds the semiconductor chip;
a step of removing the peelable adhesive layer and the support substrate; a step of removing the first metal layer; The method comprises a step of embedding a formation via with copper plating or a conductive paste to form a via wiring connected to the copper terminal, and a step of forming a wiring pattern using the second metal layer. semiconductor chip mounting method.
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