JP7196458B2 - 絶縁ゲート型半導体装置の製造方法 - Google Patents
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Description
本発明の第1実施形態に係る絶縁ゲート型半導体装置は、MISトランジスタに属するプレーナゲート型MOSFETである。図1に示すように一導電型(p型)のチャネル形成領域(ベース領域)3を備え、チャネル形成領域3の表面に反転チャネルを形成する。反対導電型(n-型)の輸送領域(ドリフト領域)2を更に備え、チャネル形成領域3は輸送領域2の上部に設けられている。輸送領域2はチャネル形成領域3の表面に形成された反転チャネルを介して注入されたキャリア(電子)がドリフト電界で輸送される領域である。図1の断面図上、輸送領域2は逆T字型をなしている。そして逆T字型の上部を挟むように、チャネル形成領域3が、輸送領域2の上部の左右に対向して配置されている。チャネル形成領域3の上面と、逆T字型をなす輸送領域2の最上面は、同一の面をなしている。それぞれのチャネル形成領域3の上部には、輸送領域2よりも高不純物密度のn+型のソース領域(第1主電極領域)4が選択的に設けられる。左右のソース領域4を跨いでチャネル形成領域3及び輸送領域2の上面に、V族元素で終端された終端層8を介して絶縁ゲート型電極構造(9,10)が設けられる。絶縁ゲート型電極構造(9,10)は、酸化膜等からなるゲート絶縁膜9及びゲート絶縁膜9上のゲート電極(制御電極)10で構成される。ゲート電極10は、チャネル形成領域3の表面ポテンシャルを、ゲート絶縁膜9を介して静電的に制御して、チャネル形成領域3の表面に反転チャネルを形成する。
次に、図3~図8に示す工程図を用いて、第1実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型MOSFETの場合を一例に説明する。なお、以下に述べるMOSFETの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
本発明の第2実施形態に係る絶縁ゲート型半導体装置は、図14に示すように、チャネル形成領域3の上に設けられた終端層8a及び終端層8aの上に設けられたゲート絶縁膜9を備える。終端層8aは、図15に示す、Si/C比率が1.2以上、1.5以下となるように過剰なSi原子を有する相対シリコン過剰層17を窒化することで形成される。第2実施形態に係る絶縁ゲート型半導体装置は、相対シリコン過剰層17の作製方法が第1実施形態と異なる。他の構成は第1実施形態と同様であるので重複する記載は省略する。
次に、図15~図17に示す工程図を用いて、第2実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型MOSFETの場合を一例に説明する。なお、以下に述べるMOSFETの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
本発明の第3実施形態に係る絶縁ゲート型半導体装置は、図20に示すように、チャネル形成領域(ベース領域)3の上に設けられた終端層8、終端層8の上に設けられた界面保護層27、及び界面保護層27の上に設けられたゲート絶縁膜9を備える。界面保護層27には、禁制帯幅が6.2eVの窒化アルミニウム(AlN)が用いられる。第3実施形態に係る絶縁ゲート型半導体装置は、終端層8とゲート絶縁膜9との間に界面保護層27が設けられる点が第1及び第2実施形態に係る絶縁ゲート型半導体装置と異なる。他の構成は第1及び第2実施形態に係る絶縁ゲート型半導体装置と同様であるので重複する記載は省略する。
次に、図21~図23に示す工程図を用いて、第3実施形態に係る絶縁ゲート型半導体装置の製造方法を、プレーナゲート型MOSFETの場合を一例に説明する。なお、以下に述べるMOSFETの製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
上記のように、本発明の第1~第3実施形態に係る絶縁ゲート型半導体装置を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
1s…基板
2…輸送領域(ドリフト領域)
3…チャネル形成領域(ベース領域)
4…ソース領域(第1主電極領域)
6…トレンチ
7…相対シリコン過剰層
8、8a、18、18a、18b…終端層
9…ゲート絶縁膜
10…ゲート電極(制御電極)
11…層間絶縁膜
12…ソースコンタクト層
13…バリアメタル層
14…表面電極(ソース電極)
15…裏面電極(ドレイン電極)
27…界面保護層
30…半導体層
40…表面電極
41…裏面電極
Claims (10)
- 炭化シリコンからなる一導電型のチャネル形成領域の上面に炭素原子の数に比べてシリコン原子の数が多い相対シリコン過剰層を形成する工程と、
前記相対シリコン過剰層をV族元素からなる置換原子を含むガスで熱処理して、前記置換原子を前記相対シリコン過剰層の余剰シリコンと結合させた終端層を形成する工程と、
前記チャネル形成領域の上方に前記終端層あるいは前記相対シリコン過剰層を介してゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、前記チャネル形成領域の表面ポテンシャルを制御するゲート電極を形成する工程と、
を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。 - 反対導電型の輸送領域の上部の一部に、前記チャネル形成領域の前記上面が前記輸送領域の上面と共通の面となるように、前記チャネル形成領域を埋め込む工程と、
前記チャネル形成領域の上部の一部に、前記輸送領域よりも高不純物密度で反対導電型の主電極領域を埋め込む工程と
を更に含むことを特徴とする請求項1に記載の絶縁ゲート型半導体装置の製造方法。 - 前記相対シリコン過剰層は、大気圧の水素ガス雰囲気中、1300℃以上、1500℃以下の範囲での熱処理により炭素原子が格子位置から抜けた空格子点を有することを特徴とする請求項1又は2に記載の絶縁ゲート型半導体装置の製造方法。
- 前記相対シリコン過剰層は、前記炭素原子の数に対する前記シリコン原子の数の比率が1.2以上、1.5以下であることを特徴とする請求項1~3のいずれか1項に記載の絶縁ゲート型半導体装置の製造方法。
- 前記相対シリコン過剰層は、前記チャネル形成領域の前記上面にシリコン原子層を堆積して形成されることを特徴とする請求項1又は2に記載の絶縁ゲート型半導体装置の製造方法。
- 前記置換原子が窒素原子であり、前記ゲート絶縁膜を形成する前に、前記相対シリコン過剰層を大気圧の窒素ガス雰囲気中、1200℃以上、1500℃以下の範囲で熱処理して、前記終端層が形成されることを特徴とする請求項1~5のいずれか1項に記載の絶縁ゲート型半導体装置の製造方法。
- 前記終端層の上面に単結晶の窒化アルミニウムを堆積して界面保護層を形成することを特徴とする請求項6に記載の絶縁ゲート型半導体装置の製造方法。
- 前記置換原子が窒素原子であり、前記ゲート絶縁膜を形成した後に、前記相対シリコン過剰層を大気圧の一酸化窒素ガス雰囲気中、1300℃以上、1500℃以下の範囲で熱処理して前記終端層が形成されることを特徴とする請求項1~5のいずれか1項に記載の絶縁ゲート型半導体装置の製造方法。
- 前記置換原子の90%以上が前記シリコン原子と3配位の結合状態を取ることを特徴とする請求項1~8のいずれか1項に記載の絶縁ゲート型半導体装置の製造方法。
- 前記チャネル形成領域の前記上面の面方位が、(0001)面、(000-1)面、(11-20)面、及び(1-100)面のいずれかであることを特徴とする請求項1~9のいずれか1項に記載の絶縁ゲート型半導体装置の製造方法。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005010974A1 (ja) | 2003-07-28 | 2005-02-03 | Japan Science And Technology Agency | 電界効果トランジスタ及びその製造方法 |
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Patent Citations (6)
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---|---|---|---|---|
WO2005010974A1 (ja) | 2003-07-28 | 2005-02-03 | Japan Science And Technology Agency | 電界効果トランジスタ及びその製造方法 |
JP2011146580A (ja) | 2010-01-15 | 2011-07-28 | Mitsubishi Electric Corp | 炭化珪素半導体装置の製造方法 |
US20140145211A1 (en) | 2012-11-26 | 2014-05-29 | Global Power Devices Company | Protective interface in silicon carbide semiconductor devices |
WO2014155651A1 (ja) | 2013-03-29 | 2014-10-02 | 株式会社日立製作所 | 炭化珪素半導体装置及びその製造方法 |
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