JP7165328B2

JP7165328B2 - 半導体装置および半導体装置の製造方法

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Publication number: JP7165328B2
Application number: JP2019017158A
Authority: JP
Inventors: 宏司塩崎; 賢二白石; 徹加地; 健太長川; 哲生成田; 大悟菊田
Original assignee: Toyota Central R&D Labs Inc; Tokai National Higher Education and Research System NUC
Current assignee: Toyota Central R&D Labs Inc; Tokai National Higher Education and Research System NUC
Priority date: 2019-02-01
Filing date: 2019-02-01
Publication date: 2022-11-04
Anticipated expiration: 2039-02-01
Also published as: JP2020126892A

Description

本明細書で開示する技術は、半導体装置および半導体装置の製造方法に関する。

特許文献１には、窒化物半導体上にゲート絶縁膜を有する半導体装置が開示されている。この半導体装置において、ゲート絶縁膜は酸化アルミニウムと酸化シリコンとを含む混合膜である。

特開２０１７－２１６３９３

一般的に、ゲート絶縁膜が酸化アルミニウムのみを含む場合における窒化物半導体とゲート絶縁膜の界面近傍の欠陥準位は、ゲート絶縁膜が酸化シリコンのみを含む場合における窒化物半導体とゲート絶縁膜の界面近傍の欠陥準位よりも多くなる。窒化物半導体とゲート絶縁膜の界面近傍における欠陥準位が多い程、ゲート閾値電圧の再現性が低下する。また、酸化アルミニウムのみを含むゲート絶縁膜の誘電率は、酸化シリコンのみを含むゲート絶縁膜の誘電率よりも大きい。誘電率が小さい程、一定のゲート電圧に対して、反転層の濃度が低下し、チャネル抵抗が増加する。

特許文献１の半導体装置では、ゲート絶縁膜が酸化アルミニウムと酸化シリコンとを含んでいる。このため、ゲート絶縁膜が酸化アルミニウムのみを含んでいる場合と比較して、窒化物半導体とゲート絶縁膜の界面近傍における欠陥準位が低減される。従って、ゲート絶縁膜が酸化アルミニウムのみを含んでいる場合と比較して、ゲート閾値電圧の再現性が高い。また、ゲート絶縁膜が酸化シリコンのみを含んでいる場合と比較して、ゲート絶縁膜全体の誘電率が高い。従って、ゲート絶縁膜が酸化アルミニウムのみを含んでいる場合と比較して、一定のゲート電圧に対するチャネル抵抗が低い。

半導体装置の性能を向上させるために、ゲート閾値電圧の再現性、及び、ゲート絶縁膜の誘電率をより高めることが望まれる。しかしながら、特許文献１の半導体装置では、ゲート閾値電圧の再現性を高めるために、ゲート絶縁膜におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の混合比を高めると、ゲート絶縁膜の誘電率が低下してしまう。また、ゲート絶縁膜の誘電率を高めるために、ゲート絶縁膜におけるシリコン原子とアルミニウム原子の総和におけるアルミニウム原子の混合比を高めると、ゲート閾値電圧の再現性が低下してしまう。従って、ゲート閾値電圧の再現性、及び、ゲート絶縁膜の誘電率をより高めることが困難である。

本明細書では、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる半導体装置を提供することを目的とする。

本明細書で開示する半導体装置の一実施形態は、窒化物半導体上に設けられたゲート絶縁膜を有する半導体装置である。前記ゲート絶縁膜は、前記窒化物半導体上に設けられており、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層と、前記第１のゲート絶縁層上に設けられている第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の第１の混合比よりも小さい、前記第２のゲート絶縁層と、を備える。

上記の構成では、ゲート絶縁膜は、第１のゲート絶縁層と第２のゲート絶縁層とを備える。そして、第１のゲート絶縁層は、窒化物半導体上に設けられている。このため、第１のゲート絶縁層における第１の混合比を調整することで、窒化物半導体と第１のゲート絶縁層の界面近傍における欠陥準位を低減することができる。また、上記の半導体装置では、第２のゲート絶縁層における第２の混合比は、第１のゲート絶縁層における第１の混合比よりも小さい。従って、第１のゲート絶縁層及び第２のゲート絶縁層を含むゲート絶縁膜全体におけるリコン原子とアルミニウム原子の総和におけるシリコン原子の混合比は、ゲート絶縁膜全体における混合比が第１の混合比である場合よりも小さくなる。従って、ゲート絶縁膜全体における混合比が第１の混合比である場合よりも、ゲート絶縁膜全体の誘電率を高めることができる。従って、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる。

第１の混合比は、２０％以上であってもよい。効果の詳細は実施例で説明する。

第１のゲート絶縁層と第２のゲート絶縁層が積層されている方向における第１のゲート絶縁層の膜厚は、５ｎｍ以上であってもよい。効果の詳細は実施例で説明する。

第２の混合比は、１３％以上であってもよい。効果の詳細は実施例で説明する。

本明細書が開示する半導体装置の製造方法は、窒化物半導体上に、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層を成膜する工程と、前記第１のゲート絶縁層上に、第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比よりも小さい、前記第２のゲート絶縁層を成膜する工程と、前記窒化物半導体上に積層されている前記第１のゲート絶縁層と前記第２のゲート絶縁層とを熱処理する工程と、備える。効果の詳細は実施例で説明する。

第１実施例の半導体装置の要部断面図を模式的に示す。第１実施例の半導体装置の製造方法を示すフローチャートである。第１実施例の半導体装置の製造工程を示す図である。第１実施例の半導体装置の製造工程を示す図である。熱処理前における窒化物半導体と第１ゲート絶縁層の界面近傍の準位を示す図である。熱処理後における窒化物半導体と第１ゲート絶縁層の界面近傍の準位を示す図である。ゲート絶縁層中の混合比とゲート絶縁層中のＳｉ－Ｏ－Ｓｉ結合の割合の相関図である。第２実施例の半導体装置の要部断面図を模式的に示す。第３実施例の半導体装置の要部断面図を模式的に示す。第４実施例の半導体装置の要部断面図を模式的に示す。第５実施例の半導体装置の要部断面図を模式的に示す。第６実施例の半導体装置の要部断面図を模式的に示す。

（第１実施例）
（半導体装置１の構造）
図１の要部断面図に示されるように、半導体装置１は、横型のＭＯＳＦＥＴである。半導体装置１は、半導体基板１０、窒化物半導体２０、ドレイン電極３２、ソース電極３４、及び、絶縁ゲート４０を備えている。

半導体基板１０は、窒化物半導体２０の下地基板であり、窒化物半導体２０が結晶成長可能な組成の材料で構成されている。半導体基板１０は、いわゆる窒化物半導体基板であり、例えばＧａＮの単結晶基板である。

窒化物半導体２０は、半導体基板１０の表面上に設けられている。窒化物半導体２０は、ＧａＮの単結晶からなる。窒化物半導体２０は、ｐ型のボディ領域２２、ｎ^＋型のドレイン領域２４、及び、ｎ^＋型のソース領域２６を有している。

ボディ領域２２は、ＧａＮのエピ成長層であり、ドレイン領域２４とソース領域２６を隔てるように設けられている。ドレイン領域２４は、ボディ領域２２上に設けられており、窒化物半導体２０の表層部の一部に設けられており、窒化物半導体２０の表面に露出している。ドレイン領域２４は、窒化物半導体２０の表面上の一部に設けられているドレイン電極３２にオーミック接触している。ソース領域２６は、ボディ領域２２上に設けられており、窒化物半導体２０の表層部の一部に設けられており、窒化物半導体２０の表面に露出している。ソース領域２６は、窒化物半導体２０の表面上の一部に設けられているソース電極３４にオーミック接触している。このように、ボディ領域２２の一部は、ドレイン領域２４とソース領域２６の間に配置されており、窒化物半導体２０の表面に露出している。なお、ボディ領域２２は、ｐ型に代えてｉ型であってもよい。

絶縁ゲート４０は、ドレイン領域２４とソース領域２６の間に位置するボディ領域２２に対向するように、窒化物半導体２０の表面上に設けられており、ゲート絶縁膜４２及びゲート電極４４を有している。ゲート絶縁膜４２は、窒化物半導体２０（詳細にはボディ領域２２）の表面に接しており、窒化物半導体２０とゲート電極４４の間に配置されている。ゲート絶縁膜４２は、第１のゲート絶縁層４２ａと第２のゲート絶縁層４２ｂとを有している。第１のゲート絶縁層４２ａは、窒化物半導体２０の表面上に設けられており、酸化アルミニウム（Ａｌ_２Ｏ_３）と酸化シリコン（ＳｉＯ_２）とを含む。第１のゲート絶縁層４２ａにおいて、第１のゲート絶縁層４２ａにおけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比は、５０％である。第１ゲート絶縁膜の膜厚ｔ１は、１０ｎｍである。第２のゲート絶縁層４２ｂは、第１のゲート絶縁層４２ａ上に設けられており、酸化アルミニウム（Ａｌ_２Ｏ_３）と酸化シリコン（ＳｉＯ_２）とを含む。第２のゲート絶縁層４２ｂにおいて、第２のゲート絶縁層４２ｂにおけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比は、１５％である。即ち、第２の混合比は、第１の混合比よりも小さい。ゲート電極４４は、ゲート絶縁膜４２（詳細には第２のゲート絶縁層４２ｂ）上に設けられている。ゲート電極４４は、ゲート絶縁膜４２を介してドレイン領域２４とソース領域２６の間に位置するボディ領域２２に対向している。ゲート電極４４は、例えばアルミニウムである。

次に、半導体装置１の動作を説明する。ゲート電極４４にオン電圧が印加されると、ゲート絶縁膜４２の下方のボディ領域２２に反転層が形成される。これにより、ドレイン電極３２に接続するドレイン領域２４とソース電極３４に接続するソース領域２６が反転層を介して接続され、ドレイン電極３２とソース電極３４が導通する。以下では、ドレイン電極３２とソース電極３４との間の導通が開始される際に、ゲート電極４４に印加される電圧をゲート閾値電圧と呼ぶ。

（半導体装置１の製造方法）
図２～図４を参照して、半導体装置１の製造方法について説明する。図２のフローチャートのステップＳ１において、窒化物半導体形成工程が行われる。具体的には、ＧａＮの単結晶基板である半導体基板１０を用意し、周知の有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いて、半導体基板１０上に、２～４μｍ程度の窒化物半導体２０を成長させる。

ステップＳ２において、窒化物半導体２０に、ドレイン領域２４及びソース領域２６を形成する（ドレイン領域、ソース領域形成工程）。具体的には、周知のフォトリソグラフィー技術及びドライエッチング加工を用いて、窒化物半導体２０上に、ドレイン領域２４及びソース領域２６が開口しているマスクを加工する。次いで、マスクを介してＳｉイオンを注入する。次いで、窒化物半導体２０上のマスクを除去し、窒化物半導体２０上に、保護膜（例えば、ＳｉＯ_２、ＡｌＮ膜）を成膜し、窒素中において、熱処理する。これにより、窒化物半導体２０に注入されたＳｉイオンが活性化され、ドレイン領域２４及びソース領域２６が形成される。その後、窒化物半導体２０上の保護膜を除去する。

ステップＳ３において、窒化物半導体２０の表面に形成される酸化膜（ＧａＯ膜）を洗浄する（表面洗浄工程）。表面洗浄工程では、希フッ酸（ＤＨＦ）が利用される。

ステップＳ４において、原子層堆積法（ＡＬＤ法）を利用して、窒化物半導体２０上に、第１のゲート絶縁層４２ａを成膜する（第１成膜工程）。原子層堆積法では、酸化アルミニウム（Ａｌ_２Ｏ_３）層を成膜する工程（酸化アルミニウム成膜工程）と、酸化シリコン（ＳｉＯ_２）層を成膜する工程（酸化シリコン成膜工程）と、が行われる。第１成膜工程では、第１のゲート絶縁層４２ａにおける混合比が第１の混合比（５０％）となるように、酸化アルミニウム成膜工程のサイクル数と酸化シリコン成膜工程のサイクル数とを調整する。これにより、図３に示す構造が形成される。なお、変形例では、第１のゲート絶縁層４２ａは、化学気相堆積法（ＣＶＤ法）やスパッタリング法等の公知の方法を用いて成膜されてもよい。この時点において、第１のゲート絶縁層４２ａ内の一部の酸化アルミニウムには、酸素空孔が生じている。即ち、第１のゲート絶縁層４２ａ中の一部の酸化アルミニウムは、Ａｌ－Ａｌ結合を有する。第１のゲート絶縁層４２ａ中に酸化アルミニウムの酸素空孔の影響で、図５に示すように、窒化物半導体２０とゲート絶縁膜４２（詳細には第１のゲート絶縁層４２ａ）の界面近傍における価電子帯ＶＢと伝導体ＣＢとの間の禁制帯ＦＢ中に欠陥準位ＤＬが存在する。

ステップＳ５において、原子層堆積法を利用して、第１のゲート絶縁層４２ａ上に、第２のゲート絶縁層４２ｂを成膜する（第２成膜工程）。第２成膜工程では、第２のゲート絶縁層４２ｂにおける混合比が第２の混合比（１５％）となるように、酸化アルミニウム成膜工程のサイクル数と酸化シリコン成膜工程のサイクル数とを調整する。これにより、図４に示す構造が形成される。なお、第２のゲート絶縁層４２ｂ内の一部の酸化アルミニウムにも、酸素空孔が生じている。

ステップＳ６において、熱処理が行われる（熱処理工程）。熱処理の条件は、第１のゲート絶縁層４２ａと第２のゲート絶縁層４２ｂとを含むゲート絶縁膜４２中のＡｌ－Ａｌ結合と、当該Ａｌ－Ａｌ結合に隣接するＳｉ－Ｏ－Ｓｉ結合が反応するように、調整される。本実施例では、３ｅＶ以上のエネルギーが与えられるように、熱処理の条件が設定される。これにより、ゲート絶縁膜４２全体において、Ａｌ－Ａｌ結合と、当該Ａｌ－Ａｌ結合に隣接するＳｉ－Ｏ－Ｓｉ結合が反応し、Ａｌ－Ｏ－Ａｌ結合及びＳｉ－Ｓｉ結合が形成される。本実施例では、第１のゲート絶縁層４２ａにおける第１の混合比は５０％であり、第２の混合比は１５％である。この場合、第１のゲート絶縁層４２ａでは、第２のゲート絶縁層４２ｂと比較して、多くのＡｌ－Ａｌ結合がＡｌ－Ｏ－Ａｌ結合に変化する。なお、Ｓｉ－Ｏ－Ｓｉ結合がＳｉ－Ｓｉ結合に変化することで、酸化シリコンに酸素空孔が生じる。しかしながら、酸化シリコンに酸素空孔が生じても、禁制帯ＦＢ中に欠陥準位ＤＬを生じない。このため、第１のゲート絶縁層４２ａ中の酸化アルミニウムの酸素空孔が低減することで、図６に示すように、禁制帯ＦＢ中に欠陥準位ＤＬが存在しなくなる。

ステップＳ７において、ゲート絶縁膜４２上に、ゲート電極４４を形成する（ゲート電極形成工程）。次いで、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、絶縁ゲート４０以外の領域に形成されているＡｌ層を除去する。これにより、ゲート電極４４が形成される。

ステップＳ８において、窒化物半導体２０上に、ドレイン電極３２及びソース電極３４を形成する（ドレイン電極、ソース電極形成工程）。具体的には、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、ドレイン電極３２及びソース電極３４を形成する領域のゲート絶縁膜４２を除去する。次いで、Ｔｉ層及びＡｌ層の積層膜を成膜する。次いで、周知のフォトリソグラフィー技術およびドライエッチング加工を用いて、Ｔｉ層およびＡｌ層を、ドレイン電極３２及びソース電極３４に加工する。次いで、窒素中で熱処理を行う。これにより、図１に示す半導体装置１が形成される。

（本実施例の効果）
一般的に、ＭＯＳＦＥＴ等の半導体装置では、ゲート閾値電圧の再現性が高く、かつ、ゲート絶縁膜４２の誘電率が高いことが望ましい。ゲート閾値電圧の再現性は、窒化物半導体２０とゲート絶縁膜４２の界面近傍における価電子帯ＶＢと伝導体ＣＢとの間の禁制帯ＦＢ中の欠陥準位ＤＬに依存する。禁制帯ＦＢ中に欠陥準位ＤＬが存在すると、電子、ホールが捕獲され得る。このため、禁制帯ＦＢ中に欠陥準位ＤＬが存在すると、ゲート絶縁膜４２に帯電が生じ、この結果、ゲート閾値電圧の変動が引き起こされる。従って、ゲート電圧の再現性を高めるためには、禁制帯ＦＢ中における欠陥準位ＤＬを低減する必要がある。また、ゲート絶縁膜の誘電率が小さい程、一定のゲート電圧に対して、反転層の濃度が低下し、チャネル抵抗が増加する。従って、一定のゲート電圧に対するチャネル抵抗を低減させるためには、ゲート絶縁膜の誘電率を高くする必要がある。

そこで、本実施例の半導体装置１では、ゲート絶縁膜４２は、第１のゲート絶縁層４２ａと第２のゲート絶縁層４２ｂとを備えている。そして、第１のゲート絶縁層４２ａが、窒化物半導体２０上に設けられている。このため、第１のゲート絶縁層４２ａにおける第１の混合比を調整することで、窒化物半導体２０と第１のゲート絶縁層４２ａの界面近傍における禁制帯ＦＢ中の欠陥準位ＤＬを低減することができる。また、本実施例の半導体装置１では、第２のゲート絶縁層４２ｂにおける第２の混合比は、第１のゲート絶縁層４２ａにおける第１の混合比よりも小さい。従って、第１のゲート絶縁層４２ａ及び第２のゲート絶縁層４２ｂを含むゲート絶縁膜４２全体におけるリコン原子とアルミニウム原子の総和におけるシリコン原子の混合比は、ゲート絶縁膜４２全体における混合比が第１の混合比である場合よりも小さくなる。従って、ゲート絶縁膜４２全体における混合比が第１の混合比である場合よりも、ゲート絶縁膜４２全体の誘電率を高めることができる。従って、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる。

また、上記の半導体装置１では、第１の混合比は５０％であり、２０％よりも大きい。図７に、ゲート絶縁層中の混合比とゲート絶縁層中の酸化シリコンに占めるＳｉ－Ｏ－Ｓｉ結合の割合の相関が示されている。図７において、近似直線ＰＬは、混合比が２０％以上である場合に、混合比が２０％未満である場合と比較して、ゲート絶縁層中の混合比が大きくなることに応じてゲート絶縁層中のＳｉ－Ｏ－Ｓｉ結合の割合が大きくなりやすい傾向にあることを示す直線である。本発明者らは、第１のゲート絶縁層４２ａにおける第１の混合比が２０％以上である場合に、禁制帯ＦＢ中に欠陥準位ＤＬが存在しなくなることを見出した。従って、第１の混合比を２０％以上にすることで、禁制帯ＦＢ中に欠陥準位ＤＬが存在しなくすることができ、この結果、ゲート閾値電圧の変動をより抑制することができる。

また、上記の半導体装置１では、第１のゲート絶縁層４２ａの膜厚ｔ１は、１０ｎｍであり、５ｎｍ以上である。禁制帯ＦＢ中に欠陥準位ＤＬが存在する場合において、帯電は、窒化物半導体２０とゲート絶縁膜４２との界面から約５ｎｍの範囲で発生する。このため、第１のゲート絶縁層４２ａの膜厚ｔ１を５ｎｍ以上にすることで、禁制帯ＦＢ中の帯電する領域内に欠陥準位ＤＬが存在しないようにすることができ、この結果、ゲート絶縁膜４２中に帯電が発生することを防止することができる。

また、上記の半導体装置１では、第２のゲート絶縁層４２ｂの第２の混合比は、１５％であり、１３％以上である。本発明者らは、ゲート絶縁層の混合比が１３％未満である場合に、熱処理が行われると、ゲート絶縁層が微結晶化しやすい傾向にあることを見出した。ゲート絶縁層が微結晶化すると、結晶粒界を介してリーク電流が流れやすくなり、この結果、半導体装置１の絶縁破壊電界強度が低下する。このため、第２のゲート絶縁層４２ｂの第２の混合比を１３％以上にすることで、図２のステップＳ６の熱処理において、第２のゲート絶縁層４２ｂが微結晶化することが抑制される。従って、半導体装置１の絶縁破壊電界強度が低下することを抑制することができる。

（第２実施例）
図８に、第２実施例の半導体装置２０１の要部断面図を模式的に示す。半導体装置２０１は、縦型のＭＯＳＦＥＴであり、トレンチゲート型である。半導体装置２０１は、半導体基板２１０、窒化物半導体２２０、シリコン酸化膜からなる絶縁膜２２８、ドレイン電極２３２、ソース電極２３４、及び、絶縁ゲート２４０を備える。半導体基板２１０は、ＧａＮの単結晶基板である。窒化物半導体２２０は、ｎ^－型のドリフト領域２２２と、ｐ型のボディ領域２２４と、ｎ^＋型のソース領域２２６と、を備える。

半導体装置２０１の表層部には、トレンチ型の絶縁ゲート２４０が形成されている。絶縁ゲート２４０は、トレンチ２４０Ｔ内に設けられている。トレンチ２４０Ｔは、絶縁膜２２８、ソース領域２２６、及び、ボディ領域２２４を貫通してドリフト領域２２２の一部に到達している。絶縁ゲート２４０は、ゲート絶縁膜２４２及びゲート電極２４４を備えている。ゲート絶縁膜２４２は、第１のゲート絶縁層２４２ａ及び第２のゲート絶縁層２４２ｂを備えている。第１のゲート絶縁層２４２ａ、第２のゲート絶縁層２４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。ゲート電極２４４は、ゲート絶縁膜２４２上に設けられている。

ソース領域２２６の表面の一部には、ソース電極２３４が配置されている。ソース電極２３４とゲート電極２４４とは、絶縁膜２２８によって絶縁されている。上述のように、第２のゲート絶縁層２４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層２４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置２０１は、第１実施例の半導体装置１と同様の効果を奏することができる。

（第３実施例）
図９に第３実施例の半導体装置３０１の要部断面図を模式的に示す。半導体装置３０１は、縦型のＭＯＳＦＥＴであり、プレーナゲート型である。半導体装置３０１は、半導体基板３１０、窒化物半導体３２０、シリコン酸化膜からなる絶縁膜３２８、ドレイン電極３３２、ソース電極３３４、及び、絶縁ゲート３４０を備える。半導体基板３１０は、ＧａＮの単結晶基板である。

窒化物半導体３２０は、半導体基板３１０の表面上に設けられている。窒化物半導体３２０は、ｎ^－型のドリフト領域３２２と、ｐ型のボディ領域３２４と、ｎ^＋型のソース領域３２６と、を備える。ドリフト領域３２２は、窒化物半導体３２０の表層部の一部に設けられており、窒化物半導体３２０の表面に露出している。ボディ領域３２４は、ドリフト領域３２２の上に設けられており、互いに離間している。ボディ領域３２４の一部は、窒化物半導体３２０の表面に露出している。ソース領域３２６は、ボディ領域３２４に囲まれており、窒化物半導体３２０の表面に露出している。

絶縁ゲート３４０は、ドリフト領域３２２、ボディ領域３２４、及び、ソース領域３２６に対向するように、窒化物半導体３０の表面上に設けられており、ゲート絶縁膜３４２及びゲート電極３４４を備えている。ゲート絶縁膜３４２は、第１のゲート絶縁層３４２ａ及び第２のゲート絶縁層３４２ｂを備えている。第１のゲート絶縁層３４２ａ、第２のゲート絶縁層３４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。ゲート電極３４４は、ゲート絶縁膜３４２上に設けられている。

ボディ領域３２４、及び、ソース領域３２６の表面の一部には、ソース電極３３４が配置されている。ソース電極３３４とゲート電極３４４とは、絶縁膜３２８によって絶縁されている。上述のように、第２のゲート絶縁層３４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層３４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置３０１は、第１実施例の半導体装置１と同様の効果を奏することができる。

（第４実施例）
図１０に、第４実施例の半導体装置４０１の要部断面図を模式的に示す。半導体装置４０１は、ＨＥＭＴ（High Electron Mobility Transistor）であり、ノーマリオン型である。半導体装置４０１は、半導体基板４１０、窒化物半導体４２０、シリコン酸化膜からなる絶縁膜４２６、ドレイン電極４３２、ソース電極４３４、及び、絶縁ゲート４４０を備えている。半導体基板４１０は、Ｓｉの単結晶基板である。窒化物半導体４２０は、超格子（ＡｌＮ／ＧａＮ）又は窒化アルミニウムガリウム（ＡｌＧａＮ）からなるバッファ層４２１、アンドープのＧａＮからなる電子走行層４２２、ＡｌＧａＮからなる電子供給層４２４が積層している構造を備える。窒化物半導体４２０の表面には、ドレイン電極４３２及びソース電極４３４が配置されている。ドレイン電極４３２、ソース電極４３４は、絶縁膜４２６によって絶縁されている。

半導体装置４０１の表層部には、トレンチ型の絶縁ゲート４４０が形成されている。絶縁ゲート４４０は、トレンチ４４０Ｔ内に設けられている。トレンチ４４０Ｔは、絶縁膜４２６を貫通し、窒化物半導体４２０の表面に到達している。絶縁ゲート４４０は、ゲート絶縁膜４４２及びゲート電極４４４を備えている。ゲート絶縁膜４４２は、第１のゲート絶縁層４４２ａ及び第２のゲート絶縁層４４２ｂを備えている。第１のゲート絶縁層４４２ａ、第２のゲート絶縁層４４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。即ち、第２のゲート絶縁層４４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層４４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置４０１は、第１実施例の半導体装置１と同様の効果を奏することができる。

（第５実施例）
図１１に、第５実施例の半導体装置５０１の要部断面図を模式的に示す。半導体装置５０１は、ＨＥＭＴであり、ノーマリオフ型である。第５実施例の半導体基板５１０、窒化物半導体５２０（バッファ層５２１、電子走行層５２２、電子供給層５２４）、ドレイン電極５３２、ソース電極５３４は、それぞれ、第４実施例の半導体基板４１０、窒化物半導体４２０（バッファ層４２１、電子走行層４２２、電子供給層４２４）、ドレイン電極４３２、ソース電極４３４と同様の構造を有する。

半導体装置５０１の表層部には、トレンチ型の絶縁ゲート５４０が形成されている。絶縁ゲート５４０は、トレンチ５４０Ｔ内に設けられている。トレンチ５４０Ｔは、絶縁層５２６、電子供給層５２４を貫通し、電子走行層５２２の一部に到達している。絶縁ゲート５４０は、ゲート絶縁膜５４２及びゲート電極５４４を備えている。ゲート絶縁膜５４２は、第１のゲート絶縁層５４２ａ及び第２のゲート絶縁層５４２ｂを備えている。第１のゲート絶縁層５４２ａ、第２のゲート絶縁層５４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。即ち、第２のゲート絶縁層５４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層５４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置５０１は、第１実施例の半導体装置１と同様の効果を奏することができる。

（第６実施例）
図１２に、第６実施例の半導体装置６０１の要部断面図を模式的に示す。半導体装置６０１は、横型のＭＯＳＦＥＴの一実施形態である。半導体装置６０１は、半導体基板６１０、窒化物半導体６２０、シリコン酸化膜からなる絶縁膜６２８、ドレイン電極６３２、ソース電極６３４、及び、絶縁ゲート６４０を備える。

窒化物半導体６２０は、バッファ層６２１と、ｐ型のボディ領域６２２、ｎ^－型の第１ドレイン領域６２４、ｎ^＋型の第２ドレイン領域６２５、ｎ^＋型のソース領域６２６を有している。窒化物半導体６２０の表面には、ドレイン電極６３２、ソース電極６３４、及び、絶縁膜６２８が設けられている。ドレイン電極６３２、ソース電極６３４は、絶縁膜６２８によって絶縁されている。

半導体装置６０１の表層部には、トレンチ型の絶縁ゲート６４０が形成されている。絶縁ゲート６４０は、トレンチ６４０Ｔ内に設けられている。トレンチ６４０Ｔは、絶縁膜６２８を貫通し、窒化物半導体６２０の表面に到達している。絶縁ゲート６４０は、ゲート絶縁膜６４２及びゲート電極６４４を備えている。ゲート絶縁膜６４２は、第１のゲート絶縁層６４２ａ及び第２のゲート絶縁層６４２ｂを備えている。第１のゲート絶縁層６４２ａ、第２のゲート絶縁層６４２ｂは、それぞれ、第１実施例の第１のゲート絶縁層４２ａ、第２のゲート絶縁層４２ｂと同様の構造を有する。即ち、第２のゲート絶縁層６４２ｂにおける第２の混合比（１５％）は、第１のゲート絶縁層６４２ａにおける第１の混合比（５０％）よりも小さい。従って、半導体装置６０１は、第１実施例の半導体装置１と同様の効果を奏することができる。

第２実施例～第６実施例に示すように、本明細書が開示するゲート絶縁膜は、種々の半導体装置に用いることができる。これらの半導体装置においても、電極と窒化物半導体との間に本明細書が開示するゲート絶縁膜を配置することによって、ゲート閾値電圧の変動を抑制し、かつ、誘電率を高めることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置、１０：半導体基板、２０：窒化物半導体、２２：ボディ領域、２４：ソース領域、２６：ドレイン領域、３２：ソース電極、３４：ドレイン電極、４０：絶縁ゲート、４２：ゲート絶縁膜、４２ａ：第１のゲート絶縁層、４２ｂ：第２のゲート絶縁層、４４：ゲート電極

Claims

窒化物半導体上に設けられたゲート絶縁膜を有する半導体装置であって、
前記ゲート絶縁膜は、
前記窒化物半導体上に設けられており、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層と、
前記第１のゲート絶縁層上に設けられている第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比よりも小さい、前記第２のゲート絶縁層と、
を備える、半導体装置。
前記第１の混合比は、２０％以上である、請求項１に記載の半導体装置。
前記第１のゲート絶縁層と前記第２のゲート絶縁層が積層されている方向における前記第１のゲート絶縁層の厚みは、５ｎｍ以上である、請求項１又は２に記載の半導体装置。
前記第２の混合比は、１３％以上である、請求項１～３のいずれか一項に記載の半導体装置。
半導体装置の製造方法であって、
窒化物半導体上に、酸化アルミニウムと酸化シリコンとを含む第１のゲート絶縁層を成膜する工程と、
前記第１のゲート絶縁層上に、第２のゲート絶縁層であって、酸化アルミニウムと酸化シリコンとを含み、前記第２のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第２の混合比が、前記第１のゲート絶縁層におけるシリコン原子とアルミニウム原子の総和におけるシリコン原子の割合である第１の混合比よりも小さい、前記第２のゲート絶縁層を成膜する工程と、
前記窒化物半導体上に積層されている前記第１のゲート絶縁層と前記第２のゲート絶縁層とを熱処理する工程と、
を備える、半導体装置の製造方法。