JP7182177B2 - Thin film forming method - Google Patents

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Description

本発明は、銅を含む酸化物の薄膜を形成する薄膜形成方法に関する。 The present invention relates to a thin film forming method for forming a thin film of an oxide containing copper.

アルカリ土類金属（Ａ＝Ｃａ，Ｓｒ，Ｂａ）－銅（Ｃｕ）－酸素（Ｏ）からなり、ＡＣｕＯ2の組成式を持つ化合物は、銅酸化物高温超伝導体の母物質の１つとして知られている。この物質は、図３に示すよう、アルカリ土類金属による層を挟むＣｕＯ2の原子層が無限に積み重なる結晶構造を持つことから、無限層銅酸化物と呼ばれる。 A compound consisting of alkaline earth metals (A=Ca, Sr, Ba)-copper (Cu)-oxygen (O) and having a composition formula of ACuO 2 is one of the base materials for copper oxide high-temperature superconductors. Are known. This material is called infinite layer copper oxide because it has a crystal structure in which atomic layers of CuO 2 sandwiching layers of alkaline earth metal are infinitely stacked as shown in FIG.

理論計算ならびに経験則によれば、銅酸化物は共通してＣｕＯ2面に電子もしくはホールをドープすることによって金属化して超伝導を示すようになる。特に、無限層銅酸化物は、銅酸化物超伝導体の中で最も単純な結晶構造を持つことから、ホールもしくは電子ドープ制御に対する本質的な知見が得られることが期待される。さらに、この制御性が確立した場合、無限層銅酸化物は、この物性を利用した超伝導材料・デバイスとしての応用も期待される。しかしながら、無限層銅酸化物は、超伝導体として最適なキャリアの種類（電子かホールか）、およびキャリアのドープ量が未だ明確になっていない。 According to theoretical calculations and empirical rules, copper oxides commonly become metallized and exhibit superconductivity by doping electrons or holes on the CuO 2 surface. In particular, infinite-layer cuprates have the simplest crystal structure among cuprate superconductors, and are expected to provide fundamental knowledge about hole or electron doping control. Furthermore, if this controllability is established, infinite layer cuprates are expected to be applied as superconducting materials and devices utilizing this physical property. However, the optimal carrier type (either electrons or holes) and carrier doping amount for infinite layer copper oxide as a superconductor have not yet been clarified.

この酸化物に電気伝導性を持たせる技術として、ＣｕＯ2面内の酸素欠損を極限までなくした上で、アルカリ土類金属による層に過剰な酸素を取り込むことにより、ホールキャリアを導入する方法がある（非特許文献１参照）。また、上記物質に電気伝導性を持たせる方法として、アルカリ土類金属の元素位置を価数の違う希土類元素（ＲＥ＝Ｌａ，Ｎｄ）で置き換えて電子キャリアを導入する方法がある（非特許文献２参照）。 As a technique for imparting electrical conductivity to this oxide, there is a method of introducing hole carriers by eliminating oxygen vacancies in the CuO2 plane as much as possible and then introducing excess oxygen into the alkaline earth metal layer. There is (see Non-Patent Document 1). In addition, as a method of imparting electrical conductivity to the above substances, there is a method of introducing electron carriers by replacing the element positions of alkaline earth metals with rare earth elements (RE=La, Nd) having different valences (Non-patent document 2).

上述した方法において、キャリアドープした無限層銅酸化物の薄膜を形成するためには、組成比の精密制御が可能な分子線エピタキシー（ＭＢＥ）法などの物理的堆積法が主として用いられてきた。この場合、薄膜の厚さの違いによる性能を評価する際、厚さ毎にキャリアドープした無限層銅酸化物の薄膜を作製することになる。 In the above-described methods, physical deposition methods such as molecular beam epitaxy (MBE), which can precisely control the composition ratio, have been mainly used to form carrier-doped infinite layer copper oxide thin films. In this case, when evaluating the performance depending on the difference in the thickness of the thin film, a carrier-doped infinite layer copper oxide thin film is prepared for each thickness.

D. Di Castro et al., "High-Tc Superconductivity at the Interface between the CaCuO2 and SrTiO3 Insulating Oxides", Physical Review Letters, PRL 115, 147001, 2015.D. Di Castro et al., "High-Tc Superconductivity at the Interface between the CaCuO2 and SrTiO3 Insulating Oxides", Physical Review Letters, PRL 115, 147001, 2015. Y. Krockenberger et al., "Molecular Beam Epitaxy and Transport Properties of Infinite-Layer Sr0.90La0.10CuO2 Thin Films", Applied Physics Express, vol. 5, no. 4, 043101, 2012.Y. Krockenberger et al., "Molecular Beam Epitaxy and Transport Properties of Infinite-Layer Sr0.90La0.10CuO2 Thin Films", Applied Physics Express, vol. 5, no. 4, 043101, 2012.

前述したように、超伝導材料・デバイスなどへの応用のためには、キャリアドープした無限層銅酸化物の薄膜の作製で、第１に、広範なキャリアドーピング量を正確に制御することが重要となる。例えば、元素置換による不純物ドーピングでは、ドーパントとして用いる金属原料の供給量を正確に制御することで、キャリアドーピング量を変えることができる。しかしながら、超低ドーピング量の状態でキャリアドープした無限層銅酸化物の薄膜の作製は、原料の供給量を制御することが技術的に困難である。また、元素置換では、固溶限界を超えるキャリアドーピングは不可能である。 As mentioned above, for the application to superconducting materials and devices, it is important to precisely control the amount of carrier doping over a wide range in the fabrication of thin films of carrier-doped infinite-layer copper oxide. becomes. For example, in impurity doping by element substitution, the amount of carrier doping can be changed by accurately controlling the supply amount of the metal raw material used as the dopant. However, it is technically difficult to control the supply amount of raw materials for the fabrication of carrier-doped infinite-layer copper oxide thin films in the state of ultra-low doping. Further, in element substitution, carrier doping exceeding the solid solubility limit is impossible.

また、キャリアドープした無限層銅酸化物の薄膜の作製では、キャリアの種類を電子からホールまで変化させることも重要となる。ところが、元素置換による不純物ドーピングでは、イオン半径の大きさの違いなど化学的な制約により、ドーパントの選定に大きな制限がある。また、この技術では、適当な置換元素がないため、結晶性を保ったまま電子からホールへ（あるいはホールから電子へ）キャリアの種類を変化させることができない系が多々あり、銅酸化物超伝導体がそのひとつである。 It is also important to change the type of carrier from electrons to holes in the fabrication of carrier-doped infinite-layer copper oxide thin films. However, in impurity doping by element substitution, selection of dopants is greatly restricted due to chemical restrictions such as differences in ion radius. In addition, in this technology, there are many systems in which the type of carriers cannot be changed from electrons to holes (or from holes to electrons) while maintaining crystallinity because there is no suitable substitution element. The body is one of them.

また、キャリアドープした無限層銅酸化物の薄膜の作製では、同一組成で厚さを制御しながら変化させることも重要となる。例えば、電気二重層トランジスタ構造によるキャリアドーピングでは、ドーピング量は薄膜の厚さでも変化する。このため、キャリアドープした無限層銅酸化物のキャリアドーピング量依存性を調べるためには、同一組成で厚さの異なる試料を多数用意することが必要となっていた。しかしながら、厚さのみが異なる同一組成のキャリアドープした無限層銅酸化物の薄膜の作製からデバイス化まで行う過程で、薄膜作製とデバイス化のそれぞれのプロセスで、わずかなランダムな誤差が生じ得る。 In addition, it is also important to change the thickness while controlling the thickness of the carrier-doped infinite layer copper oxide thin film. For example, in carrier doping using an electric double layer transistor structure, the doping amount varies depending on the thickness of the thin film. Therefore, in order to investigate the carrier doping amount dependence of infinite layer copper oxide doped with carriers, it was necessary to prepare a large number of samples with the same composition but different thicknesses. However, in the process from fabrication of carrier-doped infinite layer copper oxide thin films of the same composition with different thicknesses to fabrication of devices, slight random errors may occur in each of the thin film fabrication and device fabrication processes.

上述したように、超伝導材料・デバイスなどへの応用を目的とした、キャリアドープした無限層銅酸化物の薄膜の作製では、超低濃度から超高濃度までキャリアドーピングを行い、ドーピング量を正確に制御すること、同じ物質において結晶性を保ったまま電子からホールへキャリアの符号を変化させる技術、真にある物性のキャリアドーピング量依存性を調べるために、同じ組成、同じデバイスで膜厚だけを変化させることなどの技術が重要となる。 As mentioned above, in the fabrication of carrier-doped infinite layer copper oxide thin films for the purpose of application to superconducting materials and devices, carrier doping is performed from ultra-low concentrations to ultra-high concentrations, and the doping amount is accurately controlled. technology to change the sign of carriers from electrons to holes while maintaining crystallinity in the same material, and to examine the dependence of true physical properties on the amount of carrier doping. technology such as changing the

本発明は、以上のような問題点を解消するためになされたものであり、無限層銅酸化物における、厚さ、キャリアの種類、キャリアの濃度の制御がより容易により正確に実施できるようにすることを目的とする。 The present invention has been made in order to solve the above-described problems, and to enable easier and more accurate control of the thickness, carrier type, and carrier concentration in infinite layer copper oxide. intended to

本発明に係る薄膜形成方法は、ＡＣｕＯ2（Ａ＝Ｂａ、Ｓｒ、Ｃａ）、または、Ａの一部を希土類元素で置換したＡ1-xＲxＣｕＯ2（Ｒは希土類元素）を有する化合物から構成された薄膜を形成する第１工程と、薄膜の処理領域の表面に互いに離間してソース電極およびドレイン電極を設ける第２工程と、処理領域の表面に接する状態でイオン液体を配置する第３工程と、ソース電極、ドレイン電極、および薄膜とは離間して、イオン液体に接触するゲート電極を設ける第４工程と、ゲート電極に第１ゲート電圧を印加することで、処理領域をエッチングする第５工程と、ゲート電極に、第１ゲート電圧より低い第２ゲート電圧を印加することで、処理領域にキャリアが導入されたキャリア導入層を形成する第６工程とを備える。 A thin film forming method according to the present invention uses ACuO 2 (A=Ba, Sr, Ca) or a compound having A 1-x R x CuO 2 (R is a rare earth element) in which part of A is substituted with a rare earth element. a second step of providing a source electrode and a drain electrode separated from each other on the surface of the processing region of the thin film; and a second step of disposing an ionic liquid in contact with the surface of the processing region. 3, a fourth step of providing a gate electrode in contact with the ionic liquid away from the source electrode, the drain electrode, and the thin film, and applying a first gate voltage to the gate electrode to etch the processing region. A fifth step and a sixth step of forming a carrier introduction layer in which carriers are introduced into the processing region by applying a second gate voltage lower than the first gate voltage to the gate electrode.

上記薄膜形成方法の一構成例において、第５工程は、ソース電極とドレイン電極との間の抵抗値に対応させて第１ゲート電圧の印加を、例えば一定温度で制御することで、処理領域のエッチング量を制御する。 In one configuration example of the above-described thin film forming method, the fifth step includes controlling the application of the first gate voltage at, for example, a constant temperature in correspondence with the resistance value between the source electrode and the drain electrode, thereby increasing the processing area. Control the amount of etching.

上記薄膜形成方法の一構成例において、第６工程は、ソース電極とドレイン電極との間の抵抗値に対応させて第２ゲート電圧の印加を制御することで、キャリア導入層におけるキャリア濃度を制御する。 In one configuration example of the thin film formation method, the sixth step controls the application of the second gate voltage in correspondence with the resistance value between the source electrode and the drain electrode, thereby controlling the carrier concentration in the carrier introduction layer. do.

上記薄膜形成方法の一構成例において、第５工程に連続して第６工程を実施し、第６工程は、第５工程でエッチングされた処理領域にキャリア導入層を形成する。 In one structural example of the above thin film forming method, the sixth step is performed in succession to the fifth step, and the sixth step forms a carrier introduction layer in the treated region etched in the fifth step.

以上説明したように、本発明によれば、処理対象の薄膜の処理領域の表面に、ソース電極、ドレイン電極、イオン液体、およびゲート電極を配置し、ゲート電極に第１ゲート電圧を印加してエッチングし、ゲート電極に、第２ゲート電圧を印加してキャリア導入層を形成するので、無限層銅酸化物における、厚さ、キャリアの種類、キャリアの濃度の制御がより容易により正確に実施できる。 As described above, according to the present invention, the source electrode, the drain electrode, the ionic liquid, and the gate electrode are arranged on the surface of the processing region of the thin film to be processed, and the first gate voltage is applied to the gate electrode. Etching is performed and the second gate voltage is applied to the gate electrode to form the carrier introduction layer, so that the thickness, carrier type, and carrier concentration of the infinite layer copper oxide can be controlled more easily and accurately. .

図１Ａは、本発明の実施の形態に係る薄膜形成方法の途中工程の薄膜状態を説明するための断面図である。FIG. 1A is a cross-sectional view for explaining a thin film state in an intermediate step of a thin film forming method according to an embodiment of the present invention. 図１Ｂは、本発明の実施の形態に係る薄膜形成方法の途中工程の薄膜状態を説明するための断面図である。FIG. 1B is a cross-sectional view for explaining a thin film state in an intermediate step of the thin film forming method according to the embodiment of the present invention. 図１Ｃは、本発明の実施の形態に係る薄膜形成方法の途中工程の薄膜状態を説明するための断面図である。FIG. 1C is a cross-sectional view for explaining a thin film state in an intermediate step of the thin film forming method according to the embodiment of the present invention. 図１Ｄは、本発明の実施の形態に係る薄膜形成方法の途中工程の薄膜状態を説明するための断面図である。FIG. 1D is a cross-sectional view for explaining a thin film state in an intermediate step of the thin film forming method according to the embodiment of the present invention. 図１Ｅは、本発明の実施の形態に係る薄膜形成方法の途中工程の薄膜状態を説明するための断面図である。FIG. 1E is a cross-sectional view for explaining a thin film state in an intermediate step of the thin film forming method according to the embodiment of the present invention. 図１Ｆは、本発明の実施の形態に係る薄膜形成方法の途中工程の薄膜状態を説明するための断面図である。FIG. 1F is a cross-sectional view for explaining a thin film state in an intermediate step of the thin film forming method according to the embodiment of the present invention. 図２は、ＣａＣｕＯ2からなる薄膜１０１による電気二重層トランジスタ構造で、ゲート電圧の変化に対するソース電極１０２とドレイン電極１０３との間の電気抵抗の変化を示す特性図である。FIG. 2 is a characteristic diagram showing changes in electrical resistance between the source electrode 102 and the drain electrode 103 with respect to changes in gate voltage in an electric double layer transistor structure with a thin film 101 made of CaCuO 2 . 図３は、ＡＣｕＯ2（Ａ＝Ｃａ，Ｓｒ，Ｂａ）の結晶構造を示す斜視図である。FIG. 3 is a perspective view showing the crystal structure of ACuO 2 (A=Ca, Sr, Ba).

以下、本発明の実施の形態に係る薄膜形成方法について図１Ａ～図１Ｆを参照して説明する。 A method for forming a thin film according to an embodiment of the present invention will be described below with reference to FIGS. 1A to 1F.

まず、図１Ａに示すように、ＡＣｕＯ2（Ａ＝Ｂａ、Ｓｒ、Ｃａ）、または、Ａの一部を希土類元素で置換したＡ1-xＲxＣｕＯ2（Ｒは希土類元素）を有する化合物、いわゆる無限層銅酸化物から構成された薄膜１０１を形成する（第１工程）。薄膜１０１は、例えば、ＣａＣｕＯ2から構成され、厚さ７０ｎｍに形成されている。薄膜１０１は、例えば、（ＬａＡｌＯ3）0.3－（ＳｒＡｌ0.5Ｔａ0.5Ｏ3）0.7の単結晶からなる基板（不図示）の上に、よく知られた分子線エピタキシー（ＭＢＥ）法により形成することができる。 First, as shown in FIG. 1A, a compound having ACuO 2 (A=Ba, Sr, Ca) or A 1-x R x CuO 2 (R is a rare earth element) in which part of A is substituted with a rare earth element , a thin film 101 composed of so-called infinite layer copper oxide is formed (first step). The thin film 101 is made of, for example, CaCuO 2 and has a thickness of 70 nm. The thin film 101 is formed by the well-known molecular beam epitaxy (MBE) method on a substrate (not shown) made of a single crystal of (LaAlO 3 ) 0.3 -(SrAl 0.5 Ta 0.5 O 3 ) 0.7 , for example. can be done.

次に、図１Ｂに示すように、薄膜１０１の処理領域１０１ａの表面に互いに離間してソース電極１０２およびドレイン電極１０３を設ける（第２工程）。例えば、よく知られた金属堆積技術により堆積した電極となる金属の膜を、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、ソース電極１０２およびドレイン電極１０３が形成できる。 Next, as shown in FIG. 1B, a source electrode 102 and a drain electrode 103 are provided separately from each other on the surface of the processing region 101a of the thin film 101 (second step). For example, the source electrode 102 and the drain electrode 103 can be formed by patterning a metal film that will be electrodes deposited by a well-known metal deposition technique by a known lithography technique and etching technique.

次に、図１Ｃに示すように、処理領域１０１ａの表面に接する状態でイオン液体１０４を配置する（第３工程）。イオン液体１０４は、例えば、Ｎ，Ｎ－ジエチル－Ｎ－メチル－Ｎ－（２－メトキシエチル）アンモニウムビス（トリフルオロメタンスルホニル）イミド［N,N-Diethyl-N-methyl-N-(2-methoxyethyl)ammonium bis(trifluoro methanesulfonyl)imide：DEME-TFSI］である。なお、この例では、イオン液体１０４は、ソース電極１０２およびドレイン電極１０３にも接触している。 Next, as shown in FIG. 1C, the ionic liquid 104 is placed in contact with the surface of the treatment region 101a (third step). The ionic liquid 104 is, for example, N,N-diethyl-N-methyl-N-(2-methoxyethyl)ammonium bis(trifluoromethanesulfonyl)imide [N,N-Diethyl-N-methyl-N-(2-methoxyethyl )ammonium bis(trifluoromethanesulfonyl)imide: DEME-TFSI]. Note that in this example, the ionic liquid 104 is also in contact with the source electrode 102 and the drain electrode 103 .

次に、図１Ｄに示すように、ソース電極１０２、ドレイン電極１０３、および薄膜１０１とは離間して、イオン液体１０４に接触するゲート電極１０５を設ける（第４工程）。 Next, as shown in FIG. 1D, a gate electrode 105 is provided in contact with the ionic liquid 104, separated from the source electrode 102, the drain electrode 103, and the thin film 101 (fourth step).

次に、図１Ｅに示すように、ゲート電極１０５に第１ゲート電圧を印加する。この第１ゲート電圧の印加により、処理領域１０１ａをエッチングし、図１Ｆに示すように、処理領域１０１ａにおける薄膜１０１を薄層化する（第５工程）。この工程では、ソース電極１０２とドレイン電極１０３との間の抵抗値を測定しながら、第１ゲート電圧を印加する。また、この工程では、ソース電極１０２とドレイン電極１０３との間の抵抗値に対応させ、第１ゲート電圧の印加を、例えば一定温度で制御することで、処理領域１０１ａのエッチング量を制御する。 Next, as shown in FIG. 1E, a first gate voltage is applied to gate electrode 105 . By applying the first gate voltage, the processing region 101a is etched to thin the thin film 101 in the processing region 101a as shown in FIG. 1F (fifth step). In this step, the first gate voltage is applied while measuring the resistance value between the source electrode 102 and the drain electrode 103 . Also, in this step, the etching amount of the processing region 101a is controlled by controlling the application of the first gate voltage, for example, at a constant temperature corresponding to the resistance value between the source electrode 102 and the drain electrode 103.

この後、ゲート電極１０５に、第１ゲート電圧より低い第２ゲート電圧を印加することで、処理領域１０１ａにキャリアが導入されたキャリア導入層１０６を形成する（第６工程）。後述するように、エッチングが起きない範囲の第２ゲート電圧印加により、エッチングすることなくキャリアの導入が実施できる。第５工程に連続して第６工程を実施し、第６工程は、第５工程でエッチングされた処理領域１０１ａにキャリア導入層を形成する。この工程では、ソース電極１０２とドレイン電極１０３との間の抵抗値を測定しながら、第２ゲート電圧を印加する。また、この工程では、ソース電極１０２とドレイン電極１０３との間の抵抗値に対応させ、第２ゲート電圧の印加を制御することで、キャリア導入層１０６におけるキャリア濃度を制御する。 Thereafter, a second gate voltage lower than the first gate voltage is applied to the gate electrode 105 to form a carrier introduction layer 106 in which carriers are introduced into the processing region 101a (sixth step). As will be described later, carriers can be introduced without etching by applying a second gate voltage within a range in which etching does not occur. A sixth step is performed following the fifth step, and the sixth step forms a carrier introduction layer in the treated region 101a etched in the fifth step. In this step, the second gate voltage is applied while measuring the resistance value between the source electrode 102 and the drain electrode 103 . Further, in this step, the carrier concentration in the carrier introduction layer 106 is controlled by controlling the application of the second gate voltage corresponding to the resistance value between the source electrode 102 and the drain electrode 103 .

以下、より詳細に説明する。図２に、初期の厚さ７０ｎｍのＣａＣｕＯ2からなる薄膜１０１と、ソース電極１０２、ドレイン電極１０３、イオン液体１０４、およびゲート電極１０５からなる電気二重層トランジスタ構造における、ゲート電圧を変化した場合の、ソース電極１０２とドレイン電極１０３との間の電気抵抗の変化を示す。 A more detailed description will be given below. FIG. 2 shows the change in gate voltage in an electric double layer transistor structure consisting of a thin film 101 of CaCuO 2 with an initial thickness of 70 nm, a source electrode 102, a drain electrode 103, an ionic liquid 104, and a gate electrode 105. , shows the change in electrical resistance between the source electrode 102 and the drain electrode 103 .

まず、黒丸で示すように、負の大きなゲート電圧（－５Ｖ）により、ソース・ドレイン間の電気抵抗が急激に増大する。－５Ｖでのゲート電圧印加中における、黒丸から白丸へ変位するソース・ドレイン間の電気抵抗の急激な増大は、処理領域１０１ａにおける薄膜１０１のエッチングにより、処理領域１０１ａの薄層化が、清浄表面を保ったまま進むことを示す。ゲート電圧印加により、処理領域１０１ａの薄膜１０１には、キャリアが導入（ドープ）されるが（図１Ｅ）、この段階では、処理領域１０１ａの薄膜１０１の表面の清浄度が低いため、キャリアがドープされる状態が、ソース・ドレイン間の電気抵抗の測定結果には反映されない。 First, as indicated by black circles, a large negative gate voltage (-5 V) causes a sudden increase in electrical resistance between the source and the drain. A sharp increase in the electrical resistance between the source and the drain, which changes from a black circle to a white circle, during the application of the gate voltage at −5 V, is due to the etching of the thin film 101 in the processing region 101a, and the thinning of the processing region 101a leads to a clean surface. indicates to proceed while keeping By applying a gate voltage, carriers are introduced (doped) into the thin film 101 in the processing region 101a (FIG. 1E). state is not reflected in the measurement result of the electrical resistance between the source and the drain.

また、上述したソース・ドレイン間の電気抵抗の解析より、ゲート電極１０５に印加するゲート電圧を－５Ｖとし、これを１４６分程度継続することで、処理領域１０１ａにおける薄膜１０１の厚さを、７０ｎｍから５９ｎｍへ減少させた。なお、電気化学的エッチングにおけるエッチングレートの指標は、ゲート電圧を印加したときに流れるゲート電流（時間あたりの電気化学反応量）であり、エッチングレートとゲート電流とは、比例関係にある。電気化学的エッチングにおける、エッチング量を制御するパラメータは、ゲート電圧、処理温度、処理時間の３つである。ゲート電流は、処理対象ごとにゲート電圧と処理温度とを固定することで決定され、処理時間を変化（制御）することで、目的とする厚さを得ることができる。図２は、ゲート電圧を＋２Ｖから－５Ｖまで変化させた結果を示している。ゲート電圧を－５Ｖ、処理温度２００Ｋで、処理時間を１４６分として処理することで、薄膜１０１の厚さが７０ｎｍから５９ｎｍまで減少した。上記ゲート電圧および処理温度の条件では、ゲート電流は約１０ｎＡとなり、エッチングレートが４．５ｎｍ／ｈと見積もられた。 Further, from the analysis of the electrical resistance between the source and the drain described above, the gate voltage applied to the gate electrode 105 was set to -5 V, and by continuing this for about 146 minutes, the thickness of the thin film 101 in the processing region 101a was reduced to 70 nm. to 59 nm. An index of the etching rate in electrochemical etching is the gate current (the amount of electrochemical reaction per time) that flows when a gate voltage is applied, and the etching rate and the gate current are in a proportional relationship. There are three parameters for controlling the etching amount in electrochemical etching: gate voltage, processing temperature, and processing time. The gate current is determined by fixing the gate voltage and the processing temperature for each processing object, and by changing (controlling) the processing time, a target thickness can be obtained. FIG. 2 shows the results of varying the gate voltage from +2V to -5V. The thickness of the thin film 101 was reduced from 70 nm to 59 nm by processing with a gate voltage of −5 V, a processing temperature of 200 K, and a processing time of 146 minutes. Under the above gate voltage and processing temperature conditions, the gate current was approximately 10 nA and the etching rate was estimated to be 4.5 nm/h.

また、この後のゲート電圧増加（－５Ｖから＋２Ｖ）により、白丸で示すように、ソース・ドレイン間の電気抵抗の上昇と下降が起こっていることがわかる。ゲート電圧が－５Ｖから－２Ｖまでのソース・ドレイン間の電気抵抗の上昇は、ホールキャリア密度の減少、ゲート電圧が－２Ｖから＋２Ｖでの電気抵抗の下降は、電子キャリア密度の増加を示していることが分かる。また、ゲート電圧が－２Ｖの電荷中性点を境に、キャリア導入層１０６におけるキャリアの種類が、ホールから電子へと連続的に制御されていることがわかる。この段階は、エッチングにより、処理領域１０１ａの薄膜１０１の表面が清浄になり、キャリアがドープされる状態が、ソース・ドレイン間の電気抵抗の測定結果には反映されるようになる。なお、エッチングにより薄膜１０１の膜厚が薄くなっているため、全体に、ソース・ドレイン間の電気抵抗が、エッチング前の初期より高くなっている。 It can also be seen that the subsequent increase in gate voltage (from -5 V to +2 V) causes the electrical resistance between the source and the drain to rise and fall, as indicated by the white circles. An increase in electrical resistance between the source and drain when the gate voltage is from -5 V to -2 V indicates a decrease in hole carrier density, and a decrease in electrical resistance when the gate voltage is from -2 V to +2 V indicates an increase in electron carrier density. I know there is. It can also be seen that the type of carriers in the carrier introduction layer 106 is continuously controlled from holes to electrons with the charge neutral point of the gate voltage of -2V as a boundary. At this stage, etching cleans the surface of the thin film 101 in the processing region 101a, and the carrier-doped state is reflected in the measurement result of the electrical resistance between the source and the drain. Since the thickness of the thin film 101 is reduced by etching, the electrical resistance between the source and the drain is generally higher than the initial value before etching.

上述同様な、エッチング工程およびキャリアドープ工程の繰り返しにより、最終的に原子層の厚さまでの膜厚制御とキャリア制御ができ、無限層銅酸化物を所望とする厚さとし、また、所望とするキャリア濃度とした様々な調査（測定）が、１つの薄膜で実施できる。さらに、実施の形態に係る薄膜形成方法によれば、任意のゲート電圧（キャリア数）からのエッチングを温度調節のみにより実施可能であり、所望のキャリア数と膜厚における物性の評価を、正確かつ効率よく実施することができる。なお、（Ｃａ1-xＮｄx）ＣｕＯ2単結晶薄膜を用いた同様な実験後の電子顕微鏡による断面観察により、初期膜厚８０ｎｍの上記の単結晶薄膜が、３０ｎｍ程度まで無限層構造を保ったまま薄膜化していることも実際に確かめられている。また、アルカリ土類元素Ａ、および、希土類元素Ｒを変えても同様の結果が得られている。 By repeating the same etching process and carrier doping process as described above, the film thickness control and carrier control can be finally achieved to the thickness of the atomic layer, and the infinite layer copper oxide can be made to the desired thickness and the desired carrier Various investigations (measurements) in terms of concentration can be performed on one thin film. Furthermore, according to the thin film forming method according to the embodiment, etching from an arbitrary gate voltage (number of carriers) can be performed only by temperature control, and physical properties can be evaluated accurately and accurately at a desired number of carriers and film thickness. It can be implemented efficiently. Cross-sectional observation with an electron microscope after a similar experiment using a (Ca 1-x Nd x )CuO 2 single crystal thin film revealed that the above single crystal thin film with an initial thickness of 80 nm maintained an infinite layer structure up to about 30 nm. It has been actually confirmed that the film is thinned as it is. Similar results were obtained even when the alkaline earth element A and the rare earth element R were changed.

以上に説明したように、本発明によれば、処理対象の薄膜の処理領域の表面に、ソース電極、ドレイン電極、イオン液体、およびゲート電極を配置し、ゲート電極に第１ゲート電圧を印加してエッチングし、ゲート電極に、第２ゲート電圧を印加してキャリア導入層を形成するので、無限層銅酸化物における、厚さ、キャリアの種類、キャリアの濃度の制御がより容易により正確に実施できるようになる。 As described above, according to the present invention, the source electrode, the drain electrode, the ionic liquid, and the gate electrode are arranged on the surface of the processing region of the thin film to be processed, and the first gate voltage is applied to the gate electrode. and applying the second gate voltage to the gate electrode to form the carrier introduction layer, the thickness, carrier type, and carrier concentration of the infinite layer copper oxide can be controlled more easily and accurately. become able to.

ところで、電気二重層トランジスタ構造を用い、ゲート電圧印加により発生する電界効果を用いることで、静電的にキャリアをドープする技術は、すでに知られている。この技術は、組成制御法を伴わないキャリアドープ法であるが、キャリアをドープした層の厚さは、この層がもともと持つ電気伝導度によって異なる（電気伝導度が大きいほど薄くなる）という難点があった。 By the way, a technique of electrostatically doping carriers by using an electric double layer transistor structure and using a field effect generated by applying a gate voltage is already known. This technique is a carrier doping method that does not involve a composition control method, but it has the disadvantage that the thickness of the carrier-doped layer varies depending on the original electrical conductivity of the layer (the higher the electrical conductivity, the thinner the layer becomes). there were.

このため、有限な電気伝導度を有する無限層銅酸化物に、上述した電界効果によるキャリアドープを可能にするためには、単純には、酸素欠損のない高品質な単結晶の薄膜を形成し、この薄膜の表面の清浄度を保ったまま、電気二重層トランジスタ構造とすることが重要となる。従来では、表面の清浄度が保たれた酸素欠損のない高品質な単結晶の薄膜の形成工程と、電気二重層トランジスタ構造とする工程とを、個別に行うことになっていた。 Therefore, in order to enable carrier doping by the above-described electric field effect in infinite layer copper oxide having finite electrical conductivity, it is simply necessary to form a high-quality single-crystal thin film free of oxygen deficiency. Therefore, it is important to form an electric double layer transistor structure while maintaining the cleanness of the surface of this thin film. Conventionally, the step of forming a high-quality single-crystal thin film free of oxygen vacancies and having a clean surface and the step of forming an electric double-layer transistor structure have been performed separately.

上述した従来技術に対し、本発明では、膜厚とキャリアドーピング量を単一の素子構造のみで独立かつ連続的に可変できるので、無限層銅酸化物の薄膜形成、形成した薄膜の評価に要する時間を大幅に削減でき、材料開発の効率化向上につながる。本発明では、電気二重層トランジスタ構造を用いた電気化学的エッチングにより、無限層構造を持つＣａＣｕＯ2または（Ｃａ1-xＮｄx）ＣｕＯ2薄膜の厚さを、清浄表面を保ったまま、連続的に減少させる。従来では、例えば、膜厚による物性の変化を調べる場合、調査対象の膜厚の数だけ薄膜を作製していた。これに対し、本発明によれば、１つの薄膜で、簡便かつ品質を保ったまま、物性の膜厚依存性評価が可能となる。 In contrast to the above-described prior art, the present invention can independently and continuously vary the film thickness and carrier doping amount with only a single element structure, so it is necessary to form an infinite layer copper oxide thin film and evaluate the formed thin film. The time can be greatly reduced, leading to improved efficiency in material development. In the present invention, the thickness of a CaCuO 2 or (Ca 1-x Nd x )CuO 2 thin film having an infinite layer structure is continuously reduced while maintaining a clean surface by electrochemical etching using an electric double layer transistor structure. decrease Conventionally, for example, when examining changes in physical properties due to film thickness, thin films were prepared in the same number as the film thickness to be investigated. In contrast, according to the present invention, it is possible to easily evaluate the film thickness dependence of physical properties with a single thin film while maintaining quality.

また、１つの薄膜において、ホール領域から電子領域までキャリアドーピングが可能になったことで、ホール／電子領域でそれぞれ異なるスイッチング温度を有するホールドープ超伝導・絶縁体・電子ドープ超伝導スイッチング素子の作製が可能となる。 In addition, by enabling carrier doping from the hole region to the electron region in one thin film, fabrication of hole-doped superconducting/insulator/electron-doped superconducting switching devices with different switching temperatures in the hole/electron regions. becomes possible.

対象となる無限層銅酸化物へキャリアドープする従来の方法は、ホールドープでは過剰酸素導入、電子ドープでは希土類元素置換である。このため、従来の方法では、ホールと電子の両極性キャリアドープの効果を調べるには、各々異なった作製プロセスおよび異なった構造の試料を作り分け、これらを比較せざるを得ない。加えて、従来の方法では、上述した資料におけるドープ範囲は限られていた。これに対し、本発明によれば、同一結晶構造をもつ同一厚さの無限層銅酸化物において、ホール領域から電子領域わたるキャリアドープが可能となる。本発明により、初めて無限層銅酸化物の両極性ドーピングが実現された。さらに、両極性ドーピングと電気化学的エッチングによる厚さ制御とを、同じ対象に対して実施した前例はなく、本発明はこれを可能とする新規の技術である。 Conventional methods for carrier doping into the target infinite layer copper oxide are excess oxygen introduction for hole doping and rare earth element substitution for electron doping. For this reason, in the conventional method, in order to examine the effect of bipolar carrier doping of holes and electrons, samples with different fabrication processes and different structures have to be prepared and compared. In addition, prior art methods limited the doping range in the above-mentioned materials. In contrast, according to the present invention, carrier doping from the hole region to the electron region becomes possible in the infinite layer copper oxide having the same crystal structure and the same thickness. According to the present invention, for the first time, ambipolar doping of infinite layer copper oxide has been realized. Furthermore, there is no precedent for performing both polar doping and thickness control by electrochemical etching on the same object, and the present invention is a novel technique that makes this possible.

なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。 It should be noted that the present invention is not limited to the embodiments described above, and many modifications and combinations can be implemented by those skilled in the art within the technical concept of the present invention. It is clear.

１０１…薄膜、１０１ａ…処理領域、１０２…ソース電極、１０３…ドレイン電極、１０４…イオン液体、１０５…ゲート電極、１０６…キャリア導入層。 DESCRIPTION OF SYMBOLS 101... Thin film, 101a... Processing area, 102... Source electrode, 103... Drain electrode, 104... Ionic liquid, 105... Gate electrode, 106... Carrier introduction layer.

Claims (4)

ＡＣｕＯ2（Ａ＝Ｂａ、Ｓｒ、Ｃａ）、または、Ａの一部を希土類元素で置換したＡ1-xＲxＣｕＯ2（Ｒは希土類元素）を有する化合物から構成された薄膜を形成する第１工程と、
前記薄膜の処理領域の表面に互いに離間してソース電極およびドレイン電極を設ける第２工程と、
前記処理領域の表面に接する状態でイオン液体を配置する第３工程と、
前記ソース電極、前記ドレイン電極、および前記薄膜とは離間して、前記イオン液体に接触するゲート電極を設ける第４工程と、
前記ゲート電極に第１ゲート電圧を印加することで、前記処理領域をエッチングする第５工程と、
前記ゲート電極に、前記第１ゲート電圧より低い第２ゲート電圧を印加することで、前記処理領域にキャリアが導入されたキャリア導入層を形成する第６工程と
を備える薄膜形成方法。 A thin film composed of a compound having ACuO 2 (A=Ba, Sr, Ca) or A 1-x R x CuO 2 (R is a rare earth element) in which part of A is substituted with a rare earth element is formed. 1 step;
a second step of providing spaced apart source and drain electrodes on the surface of the treated region of the thin film;
a third step of disposing the ionic liquid in contact with the surface of the treatment region;
a fourth step of providing a gate electrode separated from the source electrode, the drain electrode, and the thin film and in contact with the ionic liquid;
a fifth step of etching the processing region by applying a first gate voltage to the gate electrode;
and a sixth step of forming a carrier introduction layer in which carriers are introduced into the processing region by applying a second gate voltage lower than the first gate voltage to the gate electrode. 請求項１記載の薄膜形成方法において、
前記第５工程は、前記ソース電極と前記ドレイン電極との間の抵抗値に対応させて前記第１ゲート電圧の印加を制御することで、前記処理領域のエッチング量を制御することを特徴とする薄膜形成方法。 In the method for forming a thin film according to claim 1,
The fifth step is characterized in that the etching amount of the processing region is controlled by controlling the application of the first gate voltage corresponding to the resistance value between the source electrode and the drain electrode. Thin film forming method. 請求項１または２記載の薄膜形成方法において、
前記第６工程は、前記ソース電極と前記ドレイン電極との間の抵抗値に対応させて前記第２ゲート電圧の印加を制御することで、前記キャリア導入層におけるキャリア濃度を制御することを特徴とする薄膜形成方法。 In the thin film formation method according to claim 1 or 2,
In the sixth step, the carrier concentration in the carrier introduction layer is controlled by controlling the application of the second gate voltage in accordance with the resistance value between the source electrode and the drain electrode. thin film formation method. 請求項１～３のいずれか１項に記載の薄膜形成方法において、
前記第５工程に連続して前記第６工程を実施し、
前記第６工程は、前記第５工程でエッチングされた前記処理領域に前記キャリア導入層を形成する
ことを特徴とする薄膜形成方法。 In the thin film formation method according to any one of claims 1 to 3,
Carrying out the sixth step continuously with the fifth step,
A method of forming a thin film, wherein the sixth step forms the carrier introduction layer in the processing region etched in the fifth step.
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