JP7177720B2 - 負荷電流検出回路 - Google Patents
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Description
図1に本発明の第1実施例に係る負荷駆動制御回路を示す。以下で説明するMOSトランジスタは、特別に指摘しない限りエンハンスメント型である。M1はNMOSの出力トランジスタであり、ゲートが駆動端子3に接続され、ドレインが第1電源端子1に接続され、ソースが電圧出力端子2に接続されている。第1電源端子1の電圧はVdd1である。M2は出力トランジスタM1と構造相似(サイズ比が例えばM1:M2=1000:1)のNMOSの検出トランジスタであり、ゲートが駆動端子3に接続され、ドレインが第1電源端子1に接続され、ソースがノードN1に接続されている。ノードN1と電圧出力端子2との間には検出抵抗R1が接続されている。負荷4は電圧出力端子2と接地GNDの間に接続されている。また、駆動端子3にはチャージポンプ5から電源が供給されてON/OFF信号(“H”/“L”)を出力する負荷駆動制御回路6が接続されている。
VR1=R1×(Id2+Iref) (1)
Vgs4=Vgs3+VR1 (2)
Id3=(βn/2)×(Vgs3-Vtn)2 (3)
Id4=(βn/2)×(Vgs4-Vtn)2 (4)
Vef3=Vgs3-Vtn (5)
となり、この飽和ドレイン電圧Vef3を用いて表すと、式(3)、(4)は以下のようになる。
Id3=(βn/2)×(Vef3)2 (6)
Id4=(βn/2)×(Vgs3+VR1-Vtn)2
=(βn/2)×(Vef3+VR1)2 (7)
ΔId=Id4-Id3
=(βn/2)×VR1×(VR1+2×Vef3) (8)
式(8)は電圧VR1の2次関数であるが、VR1よりも「2×Vef3」がある程度大きければ、「(βn/2)×(VR1+2×Vef3)」を係数としたVR1の1次関数とみなすことができる。
Vds3=Vgs3=Vgs4=(2×Iref/βn)1/2+Vtn
=900mV (9)
である。VR1=20mVのときのトランジスタM4のゲート・ソース間電圧Vgs4は、電圧Vds3よりも20mVだけ増大するので、
Vgs4=900mV+20mV=920mV (10)
となる。この電圧Vgs4を式(4)に当てはめると、Id4=12.1μAとなる。この電流Id4がトランジスタM10、M11から供給されることになる。
Vds11=Vgs11=(2×Id11/βp)1/2+Vtp
=-792mV (11)
となる。Vtp=-0.7V、βp=500μA/V2である。
Id9=(βp/2)×(Vgs9-Vtp)2×(1-λ×Vds9)
=10μA (12)
Id10=(βp/2)×(Vgs10-Vtp)2×(1-λ×Vds10)
=9.983μA (13)
となる。
Id10/Id9=9.983/10.034≒0.9949 (14)
となり、トランジスタM10の電流Id10はトランジスタM9の電流Id9より約0.51%少ないと算出される。このように値が0.5%を超えていることと、計算途中で近似していることから、上記したトランジスタM9、M10のカレントミラー比のずれは約0.6%と見積もることができる。この値は誤差として許容できる十分に小さい値であるということができる。
Vgs4=900mV+180mV=1080mV (15)
に上昇して、トランジスタM4のドレイン電流Id4は、
Id4=(βp/2)×(Vgs4-Vtn)2=36μA (16)
となる。
Vgs5=(2×Id5/βn)1/2+Vtn≒360mV (17)
となる。
Vds4=Vgs4-Vgs5
=1080mV-360mV=720mV (18)
となる。
図2は本発明の第2実施例を示したものである。第2実施例は、図1で説明した第1実施例において、トランジスタM12の出力側をカスコード構成にしたものである。トランジスタM12のドレインにPMOSトランジスタM13を追加接続して、そのトランジスタM13のゲートを外部電流端子7に接続し、ドレインを電流出力端子9に接続している。第1実施例では電流出力端子9が接続される先の回路構成と第2電源端子8の電圧により、トランジスタM12のソース・ドレイン間電圧が変わりチャネル長変調効果でトランジスタM11、M12のカレントミラー比が変動することがあるが、トランジスタM13を追加してカスコード接続にすることで、トランジスタM12のソース・ドレイン間電圧は一定となり、カレントミラー比の変動を低減できる。
図3に本発明の第3実施例の負荷電流検出回路を示す。本実施例は、図1におけるノードN2にデプレッション型のNMOSトランジスタM14のソースとゲートを接続し、ドレインをノードN5に接続して、そのトランジスタM14を定電流Irefを生成する電流源として働かすものである。PMOSトランジスタM15はトランジスタM14で生成される定電流IrefをトランジスタM10にミラーするトランジスタであり、ゲートとドレインがノードN5に接続され、ソースが第2電源端子8に接続されている。トランジスタM10はゲートがノードN5に接続されている。その他は、図1で説明した第1実施例の負荷電流検出回路の構成と同じである。トランジスタM14は請求項記載の第1電流源回路を構成し、トランジスタM15、M10は請求項記載の第2電流源回路を構成し、トランジスタM11は請求項記載の第3電流源回路を構成している。
図4は本発明の第4実施例の負荷電流検出回路を示したものである。第4実施例の負荷電流検出回路は、図3で説明した第3実施例の負荷電流検出回路において、トランジスタM12の出力側をカスコード構成にしたものである。ここでは、トランジスタM12のドレインにPMOSトランジスタM13のソースを追加接続し、そのトランジスタM13のゲートをノードN5に接続し、ドレインを電流出力端子9に接続したものである。
M1、M2、M3、M4:NMOSトランジスタ
M5:デプレッション型NMOSトランジスタ
M6、M7、M8、M9、M10、M11、M12、M13、M15:エンハンスメント型PMOSトランジスタ
M14:デプレッション型NMOSトランジスタ
Claims (7)
- ゲートが駆動端子に接続されドレインが第1電源端子に接続されソースが電圧出力端子に接続された第1極性の出力用の第1トランジスタに流れる負荷電流を検出する負荷電流検出回路において、
ゲートが前記駆動端子に接続されドレインが前記第1電源に接続されソースが第1ノードに接続され前記第1トランジスタと相似構造の第1極性の第2トランジスタと、
前記第1ノードと前記電圧出力端子の間に接続された検出抵抗と、
ドレインとゲートが第2ノードに接続されソースが前記第1ノードに接続された第1極性の第3トランジスタと、
ゲートが前記第2ノードに接続されソースが前記電圧出力端子に接続された第1極性の第4トランジスタと、
ゲートが前記第2ノードに接続されソースが前記第4トランジスタのドレインに接続されドレインが第3ノードに接続された第1極性の第5トランジスタと、
前記第2ノードと前記第1電源端子より高い電圧の第2電源端子の間に接続され前記第2ノードに定電流を供給する第1電流源回路と、
前記第3ノードと前記第2電源端子の間に接続され前記第3ノードに前記定電流を供給する第2電流源回路と、
前記第3ノードと前記第2電源端子の間に接続され前記第3トランジスタのドレイン電流と前記第4トランジスタのドレイン電流の差分電流を前記第3ノードに供給する第3電流源回路と、
を備え、前記差分電流をミラーした電流が電流出力端子から検出電流として出力されることを特徴とする負荷電流検出回路。 - 請求項1に記載の負荷電流検出回路において、
前記第5トランジスタは、前記定電流がドレインに流れるときゲート・ソース間電圧が0Vとなるデプレッション型であることを特徴とする負荷電流検出回路。 - 請求項1又は2に記載の負荷電流検出回路において、
前記第1電流源回路は、前記定電流を外部電流端子から取り込む第2極性の第8トランジスタと、該第8トランジスタにカレントミラー接続されドレインが前記第2ノードに接続されソースが前記第2電源端子に接続された第2極性の第9トランジスタで構成され、
前記第2電流源回路は、前記第8トランジスタと、前記第8トランジスタにカレントミラー接続されドレインが前記第3ノードに接続されソースが前記第2電源端子に接続された第2極性の第10トランジスタで構成され、
前記第3電流源回路は、前記第3ノードにドレインとゲートが接続されソースが前記第2電源端子に接続された第2極性の第11トランジスタで構成されている、
ことを特徴とする負荷電流検出回路。 - 請求項3に記載の負荷電流検出回路において、
前記第1電流源回路を、ゲートとドレインが前記外部電流端子に接続されソースが第4ノードに接続された第2極性の第6トランジスタと、ゲートが前記外部電流端子に接続されドレインが前記第2ノードに接続された第2極性の第7トランジスタと、ゲートとドレインが前記第4ノードに接続されソースが前記第2電源端子に接続された第8トランジスタと、ゲートが前記第4ノードに接続されドレインが前記第7トランジスタのソースに接続されソースが前記第2電源端子に接続された第2極性の第9トランジスタとからなる回路に置き換えたことを特徴とする負荷電流検出回路。 - 請求項3又は4に記載の負荷電流検出回路において、
ゲートが前記第3ノードに接続されソースが前記第2電源端子に接続された第2極性の第12トランジスタと、ゲートが前記外部電流端子に接続されソースが前記第12トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第2極性の第13トランジスタと、を備えることを特徴とする負荷電流検出回路。 - 請求項1又は2に記載の負荷電流検出回路において、
前記第1電流源回路は、ゲートとソースが前記第2ノードに接続されドレインが第5ノードに接続されたデプレッション型で第1極性の第14トランジスタで構成され、
前記第2電流源回路は、前記第1電流源回路の電流がミラーされる第2極性の第10トランジスタで構成され、
前記第3電流源回路は、ドレインとゲートが前記第3ノードに接続されソースが前記第2電源端子に接続された第2極性の第11トランジスタで構成されている、
ことを特徴とする負荷電流検出回路。 - 請求項6に記載の負荷電流検出回路において、
ゲートが前記第3ノードに接続されソースが前記第2電源端子に接続された第2極性の第12トランジスタと、ゲートが前記第5ノードに接続されソースが前記第12トランジスタのドレインに接続され、ドレインが前記電流出力端子に接続された第2極性の第13トランジスタと、を備えることを特徴とする負荷電流検出回路。
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