JP7157773B2 - プログラマブルデバイス及びこれを用いた制御コントローラ - Google Patents

プログラマブルデバイス及びこれを用いた制御コントローラ Download PDF

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Description

本発明は、プログラマブルデバイス及びこれを用いた制御コントローラの動作継続性を向上させる技術に関する。
プラント制御などのミッションクリティカルなアプリケーション向けの制御コントローラでは、安全規格へ準拠することを求められている。また、コストやセキュリティ、ＥＯＬ（Ｅｎｄ ｏｆ Ｌｉｆｅ）対策などの観点から、制御コントローラへのＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の活用が行われている。
ユーザによって内部論理回路を定義・変更できるプログラマブルデバイスであるＦＰＧＡは、コンフィギュレーションメモリ（以下、ＣＲＡＭと記す）を構成するデバイスにより、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型とＦｌａｓｈメモリ型があるが、それぞれには、性能とノイズ耐性のトレードオフがあり、要求性能により使い分けが行われている。ノイズ耐性が比較的低いＳＲＡＭ型ＦＰＧＡを活用する場合、ＣＲＡＭのデータを順番に読み出し冗長コードでエラー検出訂正を行う、ＣＲＡＭ巡回検査が従来行われている。
背景技術としては、国際公開第２０１５／０６８２８５号（特許文献１）がある。特許文献１には、「コンフィギュレーションメモリ９を有するプログラマブルデバイス１００において、コンフィギュレーションメモリの診断手段として、コンフィギュレーションメモリのデータをリード、ライトするリードライト部２と、コンフィギュレーションメモリのデータに対してエラーチェックを行う機能ブロック部７と、リードライト部と機能ブロック部に対し、コンフィギュレーションメモリ内の所定の領域のデータを所定の順序でエラーチェックを行うよう制御するシーケンサ部５と、を備える構成とする。これにより、コンフィギュレーションメモリ９のソフトエラー発生時の検出時間および訂正時間を短縮させる。」と記載されている。
国際公開第２０１５／０６８２８５号
ＳＲＡＭ型ＦＰＧＡは高性能かつ高機能であるが、宇宙線などの外部からのノイズ耐性が低くＣＲＡＭ格納データの一時的な反転（ソフトエラー）が発生することが知られている。そのため、制御装置などにＳＲＡＭ型ＦＰＧＡを適用する場合、安全系などに用いられる多重化などのユーザ回路に対するエラーチェック機構に加え、ＣＲＡＭの常時検査機構を搭載し、ＣＲＡＭの正常性を常に確認する必要がある。しかし、エラーが発生してからエラー訂正までの時間を０にすることは原理的に不可能であるため、その間はＣＲＡＭにエラーが残存する。そのため、本機構を制御装置に適用した場合、制御装置が誤った値を出力するという課題がある。また、ユーザ回路にエラーチェック機構を搭載してあれば、ＣＲＡＭで発生したソフトエラーを、ＣＲＡＭ巡回検査で検出する前にエラーチェック機構でエラーを検出して機能異常と判定し、装置停止となり、可用性（動作継続性）が低下するという課題がある。
また、特許文献１では、ＦＰＧＡ内のＣＲＡＭのうち、所定の領域を所定の順番でエラーチェックする機構について記載されている。この方法では、エラーチェック領域と順番を適切に設定することで、エラー検出までの時間を短縮できるが、原理的にエラー検出時間を０にすることは不可能であるため、前述の課題がある。
本発明の目的は、多重化などのユーザ回路に対するエラーチェック機構が検出したエラーにより、ＳＲＡＭ型ＦＰＧＡ及びこれを用いた制御コントローラがシャットダウンすることを抑制して、ＳＲＡＭ型ＦＰＧＡ及びこれを用いた制御コントローラの可用性（動作継続性）を向上させることである。
本発明のプログラマブルデバイスの好ましい例では、ユーザ論理を定義するＣＲＡＭデータをロードするＣＲＡＭを有するプログラマブルデバイスにおいて、多重化されたユーザ論理ブロックよりエラー検出して通知するエラーチェック機構と、最終ユーザ論理ブロックの出力端に接続して、制御周期ごとにユーザ論理ブロックの出力値を取込んで出力する前値保持部と、前記エラーチェック機構より受けたエラー発生通知によりスキャン割込みがかかり、ＣＲＡＭ上のスキャン領域をリードして、エラー検出、およびエラー訂正を実施して、エラー訂正の成否を通知するＣＲＡＭ検査部と、前記エラー発生通知を受けた時に、前記前値保持部にユーザ論理ブロックの前出力を保持する指示を送信し、前記ＣＲＡＭ検査部よりエラー訂正の成功の通知を受けた時に、前記前値保持部に前値保持を解除する指示を送信すると共に、エラーに該当するユーザ論理ブロックに論理リセット指示を送信するエラー対処部とを備えて構成する。
また、本発明の他の特徴として、前記プログラマブルデバイスにおいて、前記ＣＲＡＭ検査部は、ＣＲＡＭを巡回検査、またはスキャン割込みの場合はＣＲＡＭ上のスキャン領域の検査を実行して、リードアドレスごとに読み出したＣＲＡＭデータに対して、ＥＣＣチェック、およびＣＲＣチェックを実施して、ＣＲＣエラーが発生する場合は、正常なＣＲＡＭデータでＣＲＡＭを上書きしてＣＲＡＭ上のエラー訂正の成否を判定する。
また、本発明の他の特徴として、前記プログラマブルデバイスにおいて、前記前値保持部は、前記エラー対処部から通知されるユーザ論理ブロックの前出力を保持する指示を受けた時点から、前値保持を解除する指示を受けた時点までの間は、各制御周期の値取得タイミングごとに最終ユーザ論理ブロックの出力値を取込んで出力する動作を停止して、ＣＲＡＭ上のエラー訂正の期間に、最終ユーザ論理ブロックからの出力値がプログラマブルデバイスの出力値となることを防ぐ。
本発明によれば、ソフトエラーにより機能異常が発生した場合であっても、プログラマブルデバイスが誤った値を出力することを防止し、かつ、停止することなく動作継続することを可能とし、可用性向上が可能となる。
本発明の第１の実施形態に係るＦＰＧＡ及びこれを用いた制御コントローラの構成図である。 ＣＲＡＭデータ正当性チェック動作を示すフローチャートである。 エラー対処部の動作を示すフローチャートである。 前値保持部７の機能について説明する図である。 本発明の第２の実施形態に係るＦＰＧＡ及びこれを用いた制御コントローラの構成図である。 第２の実施形態のＣＲＡＭデータ正当性チェック動作を示すフローチャートである。 検査回数テーブルとＣＲＡＭアドレス範囲情報テーブルの構成例を示す図である。
以下、実施例を、図面を用いて説明する。
図１は、実施例１のＦＰＧＡ１を搭載した制御コントローラ１１の構成例である。ＦＰＧＡ１は、論理回路情報を定義したＣＲＡＭデータを格納した例えばフラッシュＲＯＭからなるＣＡＭデータ格納部１２を外部に接続する。ＦＰＧＡ１に電源が投入されると、ＣＡＭデータ格納部１２に格納されたＣＲＡＭデータがＣＲＡＭアクセスインタフェース回路５を介してＣＲＡＭ２にダウンロードされ、ＦＰＧＡ１はユーザ定義の論理回路が決定して動作を開始する。
ＦＰＧＡ１は、論理回路情報を記憶する領域を表すＣＲＡＭ２と、ユーザロジックの制御のための演算を行うユーザ論理部３と、ユーザロジックのエラー診断部４と、ユーザロジックのシャットダウン制御部１０と、ＣＲＡＭアクセスインタフェース回路５とで構成される。
ユーザ論理部３は、制御コントローラ機能を実現するための２重化したユーザ論理ブロック（６ａ～６ｃ）と、エラー診断部４からの指示により、ユーザ論理ブロックのうち最後段のユーザ論理ブロック（６ｃ）の出力を保持する前値保持部７とから構成される。ユーザ論理部３は、入力データ２０が入力されると、ユーザ論理ブロック（６ａ～６ｃ）で演算を実行し、演算実行結果を前値保持部７で保持し、出力データ２１を出力する。各ユーザ論理ブロックは２重化されており、両ユーザ論理ブロックの演算結果は比較器で比較されて、もし不一致の場合は、エラー診断部４の前値保持指示部へエラー発生通知３３する。
エラー診断部４は、ＣＲＡＭ巡回検査を行うＣＲＡＭ検査部８と、ＦＰＧＡ内で発生したエラーがソフトエラー起因であるか、否かの判定に応じて、エラー対処の指示を発するエラー対処部９とで構成される。
ＣＲＡＭ検査部８は、ユーザ論理部３の構成情報(論理回路情報)を格納するＣＲＡＭ２に対して、データリードして、データ正当性をチェックする。ＣＲＡＭ検査部８は、エラー対処部９から、スキャン領域情報を含むスキャン割込み信号３１（例えば、ユーザ論理ブロック２(６ｂ)の演算結果が不一致となった場合には、その旨の通知(エラー発生通知)３３がエラー対処部９へ届き、エラー対処部９の割込みスキャン指示部が、ユーザ論理ブロック２の構成を定義しているＣＲＡＭ２に格納されたＣＲＡＭデータのアドレスをスキャン領域情報として、スキャン割込み信号３１を発する。）が入力されると、常時実行しているＣＲＡＭ巡回検査のデータ正当性チェックを中断し、入力されたスキャン領域情報で指定された領域のＣＲＡＭデータの正当性をチェックする。チェックが完了したら、エラー訂正可否結果を含む正当性チェック結果３２をエラー対処部９に通知する。
ＣＲＡＭ検査部８で実行する、ＣＲＡＭデータの正当性チェックの手法の例として、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）とＣＲＣ（Ｃｙｃｒｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｏｄｅ）を利用した方法を示す。ＥＣＣは、エラー検出能力は高くはないがエラー訂正が出来て、ＣＲＣは、エラー検出だけが出来るがエラー検出能力は高い両方法を組み合わせる。
ＣＲＡＭ検査部８のＣＲＡＭデータの正当性チェックの処理のフローチャートを図２に示す。
初めに、データ正当性をチェックするＣＲＡＭ２に格納されたＣＲＡＭデータのリードアドレスを初期化する（Ｓ１０１）。
リードアドレスに従い、ＣＲＡＭデータを読み出して、ＥＣＣを用いてエラーチェックを行い（Ｓ１０２）、エラーが発生しているかを確認する（Ｓ１０３）。
Ｓ１０３でエラー発生時には、エラー訂正を行う（Ｓ１０４）。本手順でのエラー訂正は、用いるＥＣＣにより、１ｂｉｔ訂正可能や２ｂｉｔ訂正可能など、性能に差がある。例えば、１ｂｉｔ訂正可能なＥＣＣを用いて２ｂｉｔエラーが発生しているデータに対して訂正を行った場合、正しく訂正されないか、エラーなしと誤って認識することがある。
Ｓ１０４でのエラー訂正が正しく行われたかを確認するために、ＣＲＡＭデータを再リードしてＣＲＣチェックを行い（Ｓ１０５）、ＣＲＣエラーの有無を確認する（Ｓ１０６）。
Ｓ１０６でＣＲＣエラーが発生していない場合は、前記手順Ｓ１０４でエラー訂正を行ったか判定し（Ｓ１０７）、訂正を行っていた場合はエラー訂正可通知をエラー対処部９に送信した（Ｓ１０８）後、リードアドレスを更新し（Ｓ１０９）、次のＣＲＡＭデータのチェック（Ｓ１０２）に移行する。Ｓ１０９のリードアドレスの更新処理は、ＣＲＡＭ巡回検査時であれば、次のＣＲＡＭのリードアドレスに更新する。また、スキャン割込み信号を受けて、スキャン領域情報を検査中であれば、スキャン領域情報内の次のＣＲＡＭのリードアドレスに更新する。もし、スキャン領域情報内の全てのリードアドレスの検査が終了した場合であれば、スキャン割込み信号を受信した時点で中断したＣＲＡＭ巡回検査のリードアドレスに更新する。
手順Ｓ１０６でＣＲＣエラーが発生していることが分かった場合、ＣＲＡＭデータ格納部１２から、リードアドレスに該当するＣＲＡＭデータを読み出し、ＣＲＡＭデータを上書き訂正する（Ｓ１１０）。
手順Ｓ１１０でエラーが訂正できたかを確認するために、ＣＲＡＭ２からＣＲＡＭデータを再リードして、ＣＲＣチェックを行い（Ｓ１１１）、ＣＲＣエラーの有無を確認する（Ｓ１１２）。
Ｓ１１２でＣＲＣエラーが発生していない場合、ＣＲＡＭ２のＣＲＡＭデータのソフトエラーは訂正済と判定して、エラー訂正済通知３２をエラー対処部９に送信（Ｓ１０８）して、Ｓ１０９のリードアドレスを更新する処理へ移行する。
Ｓ１１２でＣＲＣエラーが発生していた場合、エラーの訂正が出来なかった、またはソフトエラー以外のエラー(ハードエラー等)が発生したと判定して、エラー訂正不可通知３２をエラー対処部９に通知し（Ｓ１１３）、動作を終了する。
なお、エラー対処部９からスキャン割込み信号３１が入力された場合、リードアドレス初期化手順Ｓ１０１に戻り、スキャン領域情報で指定された領域のＣＲＡＭデータアドレスをリードアドレスに設定し、手順Ｓ１０２以降の動作を行う。手順Ｓ１０９のリードアドレスの更新では、指定されたスキャン領域内のアドレスを設定する。
以上のＣＲＡＭデータのＥＣＣ処理、及びＣＲＣ処理を実行するために、ＥＣＣ，ＣＲＣ用冗長ビットを、例えばＦＰＧＡ１内のＳＲＡＭ(図示せず)に保持しておいて、ＣＡＭデータ格納部１２からＣＲＡＭデータがダウンロードされる際に両方の冗長ビットが付加されて、ＣＲＡＭ２に記憶される。
または、ＣＡＭデータ格納部１２のＣＲＡＭデータに、予めＥＣＣ，ＣＲＣ用冗長ビットを付加しておくことも考えられる。
エラー対処部９の動作のフローチャートを図３に示す。
ユーザ論理ブロック（６ａ～６ｃ）からエラー発生通知３３があるかを確認し（Ｓ２０１）、エラー発生通知があった場合、前値保持部７に前値保持開始指示信号３４を送信し（Ｓ２０２）、ＣＲＡＭ検査部８にスキャン割込み信号を送信する（Ｓ２０３）。その際、エラー発生通知を送信したユーザ論理ブロックの構成情報(論理回路情報)が格納されたＣＲＡＭ２の領域をスキャン領域情報として同時に送信する。
ＣＲＡＭ検査部８からエラー訂正済通知３２または、エラー訂正不可通知３２を受信するまで待機する（Ｓ２０４）。
Ｓ２０４でエラー訂正不可通知３２を受信した場合は、シャットダウン指示３６をシャットダウン制御部１０に送信し（Ｓ２０８）、終了する。シャットダウン制御部１０は、ＦＰＧＡ１をシャットダウンする。
Ｓ２０４でエラー訂正済通知３２を受信した場合は、リセットするユーザ論理ブロックを決定して（Ｓ２０５）、論理リセット指示３５を送信する（Ｓ２０６）。リセットするユーザ論理ブロックの決定方法としては、例えば、エラーが発生したユーザ論理ブロックと、そのブロックに続くユーザ論理ブロックをリセット対象とする方法がある。例えば、制御回路は基本的に全て組合わせ回路で構成されていると仮定すると、ユーザ論理ブロック２（６ｂ）でエラーが発生した場合、ユーザ論理ブロック２（６ｂ）とユーザ論理ブロック３（６ｃ）をリセット対象として論理リセット指示３５を送信し、それらのユーザ論理ブロックの中に含まれている全てのＦＦ(フリップフロップ)の値を初期値に戻す。
論理リセット指示後、一定時間経過後に前値保持部７に前値保持解除信号３４を送信し（Ｓ２０７）、続いてＳ２０１へ移行して動作継続する。
図１の前値保持部７の機能について、図４において説明する。ユーザ論理ブロック３（６ｃ）から出てくるデータは、Ｄ１，Ｄ２，Ｄ３と変わって出力される。前値保持部７は、通常は制御周期信号の値取得タイミング４１の時に、ユーザ論理ブロック３（６ｃ）の出力の値を受け取って、自身の出力とすることを制御周期ごとに繰り返す。
ユーザ論理ブロック（６ａ～６ｃ）でエラー発生が起こり、エラー発生通知３３に従い、エラー対処部９が前値保持開始指示信号３４を送信すると、前値保持部７の前値保持の状態がオン４２となり、その後、ＣＲＡＭ２に記憶されるＣＲＡＭデータのエラー訂正が成功後、エラー対処部９が前値保持解除信号３４を送信して、前値保持部７の前値保持の状態がオフ４３となるまで、前値保持部７は出力値を維持する。すなわち、前値保持の状態がオン４２からオフ４３の間に、制御周期信号が値取得タイミング４１となっても、ユーザ論理ブロック３の出力値を受け取ることはせずに、前値Ｄ１の出力を維持する。
これは、ＣＲＡＭ２に記憶されるＣＲＡＭデータの該当領域のエラー訂正が終了して、ユーザ論理ブロック３（６ｃ）の出力値が正常に戻るまでに、１制御周期の時間範囲に収まるであろうと想定されることによる。すなわち、ユーザ論理ブロック３（６ｃ）の出力値Ｄ２は、ＣＲＡＭ２のＣＲＡＭデータのソフトエラーに起因して信用出来ない値と予想されるので、前値保持部７の出力とはせずに前値Ｄ１にて代用する方法である。
前値保持部７にエラーが発生すると、出力の前値保持が不可能となり、シャットダウンなどの対策が必要となり、制御コントローラの可用性が低下する可能性がある。しかし、前値保持部７の論理規模は、演算などの主機能（６ａ～６ｃ）と比較して小さいため、主機能にソフトエラーが発生したことによるシャットダウンが可用性低下の支配的要因である。従って、本実施例の構成で可用性を向上させることができる。さらに可用性を向上させるためには、前値保持部７に高ノイズ耐性の部品、例えば、ディスクリート部品や、Ｆｌａｓｈ型ＦＰＧＡなどを用いる、という構成がある。すなわち、前値保持部７を図１のＦＰＧＡ１内ではなくて、外に出して制御コントローラ１１上に配置することも考えられる。
エラー診断部４にエラーが発生した場合、ＦＰＧＡ１の機能は維持できるが、ユーザ論理ブロック（６ａ～６ｃ）にエラーが発生しても検出訂正することができなくなる。エラー診断部４のエラー訂正信頼性を向上させるためにエラー診断部４を多重化する方法が考えられる。多重化した各エラー診断部の出力の不一致を監視するエラー診断部のエラー監視部を設け、前記エラー監視部は、出力の不一致発生時にシャットダウン制御部１０へシャットダウン制御信号を出力するようにすればよい。
また、エラー診断部４の正常性を診断するために、例えば、ＣＲＡＭ検査部８とエラー対処部９の動作の各ステップごとに、診断データを出力し、外部からチェックする方法などが考えられる。
本実施例のＦＰＧＡ１によれば、多重化などのユーザ回路に対するエラーチェック機構が検出したエラーにより、制御コントローラがシャットダウンすることを抑制でき、制御コントローラの可用性を向上させることができる。
なお、本実施例のＦＰＧＡ１は、制御コントローラとしての用途以外に使用しても、同様の効果が期待できる。
図５は第二の実施例である。図１と同じ部分には同じ符号を付しており、構成、動作が同じであるので、説明を省略する。本実施例は、ユーザ論理ブロックに対して、優先度をつけてＣＲＡＭ検査を実行する形態である。本実施例によるＦＰＧＡ１４は、図１のＦＰＧＡ１の構成要素であるエラー診断部４に代えて、ＣＲＡＭ検査の検査順序を決定する検査順序決定部１７と、検査順序決定部１７で決定する検査順序に従い、ＣＲＡＭ検査を常時実行するＣＲＡＭ検査部１６を含むエラー診断部１５を構成要素として持つ。
図６に、ＣＲＡＭ検査部１６の動作フローを示す。図２の動作フローと同じ部分には同じステップ番号を付しており、動作が同じであるので、説明を省略する。
ＣＲＡＭ検査部１６は、ＣＲＡＭ検査動作（Ｓ１０２～Ｓ１１３）を始める前に検査順序決定部１７から検査する領域情報を取得する（Ｓ１１４）。領域情報として、少なくとも、領域内に含まれるＣＲＡＭアドレス範囲が１つ以上含まれる。
ＣＲＡＭ検査部１６は、取得した領域情報のＣＲＡＭアドレス範囲内のアドレスの１つをリードアドレスとして設定し（Ｓ１１５）、ＣＲＡＭ検査動作（Ｓ１０２～Ｓ１１３）を実行する。
ＣＲＡＭ検査動作を、エラー無し、または、エラー訂正済通知を送信して完了すると、Ｓ１１４で検査順序決定部１７から取得した領域内の全てのＣＲＡＭアドレスのＣＲＡＭデータの検査が完了したか判定する（Ｓ１１６）。判定方法としては、例えば、Ｓ１１４で取得した領域情報に含まれるＣＲＡＭアドレス範囲に対して、候補となる全てのアドレス値をリスト化し、ステップＳ１１５でリードアドレスとして設定したら、対象アドレスをリストから削除していき、ステップＳ１１６でリストが空であれば領域内のすべてのＣＲＡＭ検査が完了したと判定する、という方法がある。
ステップＳ１１６で領域内の全てのＣＲＡＭデータの検査が完了していなければ、Ｓ１１５へ移行して、再度リードアドレスを決定して（Ｓ１１５）、ＣＲＡＭ検査動作を繰り返す。
ステップＳ１１６で領域内の全てのＣＲＡＭデータの検査が完了していれば、Ｓ１１4へ移行して、検査順序決定部１７から次の検査領域情報を取得して（Ｓ１１４）、リードアドレスを設定し（Ｓ１１５）、ＣＲＡＭ検査動作を繰り返す。
検査順序決定部１７は、ＣＲＡＭ検査部１６から領域情報リクエストを受けると、内部に持つ、検査回数テーブルと、ＣＲＡＭアドレス範囲情報テーブルを用いて領域情報を生成し、ＣＲＡＭ検査部１６へ送信する。図７は、検査回数テーブル５１と、ＣＲＡＭアドレス範囲情報テーブル５２の構成例である。
検査回数テーブル５１は、検査対象ブロックの名称（５３）とそのブロックの検査回数（５４）との対応を表すテーブルである。例えば図７の例では、ユーザ論理ブロック１を２０回検査、ユーザ論理ブロック３を１回検査、ユーザ論理ブロック２を１回検査、という順番で検査することを示している。
ＣＲＡＭアドレス範囲情報テーブル５２は、ブロックの名称（５５）と、そのブロックを形成するＣＲＡＭの１つ以上のアドレス範囲（５６）との対応を表すテーブルである。
検査順序決定部１７は、ＣＲＡＭ検査部１６から領域情報リクエストを受けると、検査回数テーブル５１を使って決定した検査対象ブロックに該当する、ＣＲＡＭアドレス範囲情報テーブル５２を使ってＣＲＡＭアドレス範囲５６に変換し、ＣＲＡＭ検査部１６へ送信する。
本機能を設けることで、制御コントローラ１８に搭載されたＦＰＧＡ１４内のユーザ論理ブロックに対するＣＲＡＭ検査頻度を自由に設定することができる。検査頻度の設定の考え方としては、例えば、ＦＰＧＡリソース不足などの理由により、２重化などのエラーチェック機構を設けることができずエラー耐性が低いユーザ論理ブロック（図５では６ｄ）は高頻度に、２重化などのエラーチェック機構を設けているユーザ論理ブロック（図５では６ｂ、６ｃ）は低頻度にＣＲＡＭ検査を行うようにするなどの方法がある。
その他の例としては、ユーザ論理ブロックを、シーケンサなどの制御機能と、演算などのデータ処理機能とに分割し、制御機能を実現するユーザ論理ブロックのＣＲＡＭを高頻度に、データ処理機能を実現するユーザ論理ブロックのＣＲＡＭを低頻度に検査するなどの方法がある。
本実施例によれば、ユーザ論理ブロック毎にＣＲＡＭ検査頻度を自由に設定可能となり、エラーチェック機構を持たないユーザ論理ブロックが含まれる制御コントローラ１８であっても可用性を向上させることができる。
なお、本実施例のＦＰＧＡ１４は、制御コントローラとしての用途以外に使用しても、同様の効果が期待できる。
１…ＦＰＧＡ、２…論理回路情報を記憶する領域を表すＣＲＡＭ、３…ユーザ論理部、４…エラー診断部、５…ＣＲＡＭアクセスインタフェース回路、６ａ、６ｂ、６ｃ、６ｄ…ユーザ論理ブロック、７…前値保持部、８…ＣＲＡＭ検査部、９…エラー対処部、１０…シャットダウン制御部、１１…制御コントローラ、１２…ＣＡＭデータ格納部、１４…実施例２のＦＰＧＡ、１５…実施例２のエラー診断部、１６…実施例２のＣＲＡＭ検査部、１７…検査順序決定部、１８…実施例２の制御コントローラ、２０…入力データ、２１…出力データ、３１…スキャン割込み信号、３２…エラー訂正可否結果を含む正当性チェック結果、３３…エラー発生通知、３４…前値保持開始指示信号・前値保持解除信号、３５…論理リセット指示、３６…シャットダウン指示、４１…制御周期信号の値取得タイミング、４２…前値保持の状態がオン、４３…前値保持の状態がオフ、５１…検査回数テーブル、５２…ＣＲＡＭアドレス範囲情報テーブル、５３…検査対象ブロックの名称、５４…検査回数、５５…ブロックの名称、５６…ＣＲＡＭアドレス範囲。

Claims (8)

  1. ユーザ論理を定義するＣＲＡＭデータをロードするＣＲＡＭを有するプログラマブルデバイスにおいて、
    多重化されたユーザ論理ブロックよりエラー検出して通知するエラーチェック機構と、
    最終ユーザ論理ブロックの出力端に接続して、制御周期ごとにユーザ論理ブロックの出力値を取込んで出力する前値保持部と、
    前記エラーチェック機構より受けたエラー発生通知によりスキャン割込みがかかり、ＣＲＡＭ上のスキャン領域をリードして、エラー検出、およびエラー訂正を実施して、エラー訂正の成否を通知するＣＲＡＭ検査部と、
    前記エラー発生通知を受けた時に、前記前値保持部にユーザ論理ブロックの前出力を保持する指示を送信し、前記ＣＲＡＭ検査部よりエラー訂正の成功の通知を受けた時に、前記前値保持部に前値保持を解除する指示を送信すると共に、エラーに該当するユーザ論理ブロックに論理リセット指示を送信するエラー対処部と、
    を備えることを特徴とするプログラマブルデバイス。
  2. 前記エラー対処部は、前記エラーチェック機構からエラー発生通知を受けた時に、前記前値保持部にユーザ論理ブロックの前出力を保持する指示を送信すると共に、エラー発生箇所のユーザ論理ブロックの構成情報を格納するＣＲＡＭの領域をスキャン領域情報として、スキャン割込み信号を前記ＣＲＡＭ検査部へ送信することを特徴とする請求項１に記載のプログラマブルデバイス。
  3. 前記プログラマブルデバイスをシャットダウンさせるシャットダウン制御部を更に備え、
    前記エラー対処部は、前記ＣＲＡＭ検査部からエラー訂正不可通知を受けた場合には、シャットダウン指示を前記シャットダウン制御部へ送信することを特徴とする請求項１に記載のプログラマブルデバイス。
  4. 前記ＣＲＡＭ検査部は、ＣＲＡＭを巡回検査、またはスキャン割込みの場合はＣＲＡＭ上のスキャン領域の検査を実行して、リードアドレスごとに読み出したＣＲＡＭデータに対して、ＥＣＣチェック、およびＣＲＣチェックを実施して、ＣＲＣエラーが発生する場合は、正常なＣＲＡＭデータでＣＲＡＭを上書きしてＣＲＡＭ上のエラー訂正の成否を判定することを特徴とする請求項１に記載のプログラマブルデバイス。
  5. 前記前値保持部は、前記エラー対処部から通知されるユーザ論理ブロックの前出力を保持する指示を受けた時点から、前値保持を解除する指示を受けた時点までの間は、各制御周期の値取得タイミングごとに最終ユーザ論理ブロックの出力値を取込んで出力する動作を停止して、ＣＲＡＭ上のエラー訂正の期間に、最終ユーザ論理ブロックからの出力値がプログラマブルデバイスの出力値となることを防ぐことを特徴とする請求項１に記載のプログラマブルデバイス。
  6. 前記ＣＲＡＭ検査部のＣＲＡＭ検査順序と検査回数を定める検査順序決定部を更に備え、
    前記検査順序決定部は、少なくとも
    ユーザ論理ブロックごとの検査回数を定めた検査回数テーブルと、
    ユーザ論理ブロックごとの構成情報(ＣＲＡＭデータ)が格納されているＣＲＡＭのアドレス範囲を定めたＣＲＡＭアドレス情報テーブル
    を有しており、
    前記ＣＲＡＭ検査部は、次に検査すべきＣＲＡＭのアドレス範囲を前記検査順序決定部から取得して、取得した範囲内の全てのＣＲＡＭアドレスのＣＲＡＭデータをリードして、エラー検出、およびエラー訂正を実施して、エラー訂正の成否を通知する処理を繰り返すことを特徴とする請求項１に記載のプログラマブルデバイス。
  7. 前記ＣＲＡＭ検査部、および前記エラー対処部は多重化構成され、それぞれの多重化回路同士の出力の不一致を監視する診断部エラー監視部を更に備え、
    前記診断部エラー監視部は、出力不一致発生時にシャットダウン制御部にシャットダウン制御信号を出力することを特徴とする請求項１に記載のプログラマブルデバイス。
  8. 請求項１、または請求項５に記載のプログラマブルデバイスにおいて、
    前記前値保持部を、Ｆｌａｓｈ型ＦＰＧＡで構成して、プログラマブルデバイスの外に配置したことを特徴とする制御コントローラ。
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