JP2018156712A - 半導体装置及び半導体装置の診断方法 - Google Patents
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Abstract
Description
《半導体装置の概略構成》
図1は、本発明の実施の形態1による半導体装置の主要部の構成例を示す概略図である。図1に示す半導体装置DEVは、一つの半導体チップで構成され、特に限定はされないが、マイクロコントローラチップ等である。当該半導体装置DEVは、ユーザ回路ULG1,ULG2と、メモリMEMと、BIST回路BSTCと、選択回路MUXとを備える。メモリMEMは、必ずしも限定されないが、例えば、SRAM(Static Random Access Memory)等である。
図3(a)は、図1における判定回路の構成例を示す回路図であり、図3(b)は、図3(a)におけるラッチ回路の構成例を示す回路図である。図4(a)、図4(b)および図4(c)は、図3(a)の判定回路を用いたテスト時の動作例を示す模式図である。図3(a)において、メモリMEMからのリードデータRDおよびテストデータ生成回路TDGからの期待値データEXDは、共に、nビット(この例では、説明の簡素化のため4ビット)となっている。
図5は、図1におけるシステム制御回路の主要部の処理内容の一例を示すフロー図である。システム制御回路SYSCTは、半導体装置DEVの電源投入を検知したのち(ステップS101)、BIST回路BSTCにメモリのテスト(起動時診断)を実行させる(ステップS102)。メモリのテストが終了すると、システム制御回路SYSCTは、BIST回路BSTCから最終テスト結果を受信する(ステップS103)。
図13は、本発明の比較例1となる半導体装置の主要部の構成例を示す概略図である。図13に示す比較例1の半導体装置DEV’は、図1および図2に示した半導体装置DEVと比較して、BIST回路BSTC’内にエラー訂正可否判定回路ECJGが設けられない構成となっている。システム制御回路SYSCT’は、良否判定信号PFSのみに基づいて、メモリMEMのエラーの有無を判定し、ひいてはシステム障害の有無を判定する。
そこで、実施の形態1の半導体装置を用いると、代表的には、BIST回路によって、ECC回路によるエラー訂正可否を判定することが可能になる。これにより、比較例1の方式と異なり、ECC回路で訂正可能なエラーが生じた場合には、システム障害を生じさせずに済む。また、比較例2の方式と比較して、ソフトウエア処理による診断が不要となるため、半導体装置DEVの起動時間の短縮が図れる。さらに、比較例3の方式と異なり、BIST回路を量産テストでも利用することができ、また、物理アドレスおよび物理データを用いてテストを行えるため、メモリの物理構造等を反映した最適なテストを行うことができる。
《判定回路(変形例[1])の詳細》
図6は、本発明の実施の形態2による半導体装置において、図1の判定回路の構成例を示す回路図である。図7(a)は、図6の判定回路における主要な信号の機能を表す補足図であり、図7(b)および図7(c)は、図6の判定回路を用いたテスト時の動作例を示す模式図である。図6において、リードデータRDおよび期待値データEXDは、共に、nビット(nは2以上の整数)であり、ここでは、説明の簡素化のためn=4となっている。
以上、実施の形態2の半導体装置を用いることで、実施の形態1の場合と同様の効果が得られる。さらに、実施の形態1の方式では正しく判定できないエラーを、正しく判定することが可能になる。すなわち、図3(a)の判定回路JDG1を用いた場合、例えば、図7(b)に示したように、1ビットエラーが、異なるビットで複数生じるような状況で、カウンタ回路CUNT1のカウント値が“2”となるため、訂正不可能ケースと判定されてしまう。この場合、フェイルセーフの観点では問題は無いが、訂正可能と判定できる範囲が狭まってしまう。図6の判定回路JDG2を用いると、図3(a)の構成例と比較して、回路構成は複雑化するものの、訂正可能ケースを正しく判定することができる。
《判定回路(変形例[2])の詳細》
図9は、本発明の実施の形態3による半導体装置において、図1の判定回路の構成例を示す回路図である。図10は、図9の判定回路を用いたテスト時の動作例を示す模式図である。図9において、リードデータRDおよび期待値データEXDは、共に、nビット(ここでは、説明の簡素化のため4ビット)である。
以上、実施の形態3の半導体装置を用いることで、実施の形態2の場合と同様の効果が得られる。さらに、ECC回路によるエラー訂正能力が著しく低下している、もしくは無効となっている状況を検知し、アラーム信号ARMによってシステム制御回路SYSCT等に通知することが可能になる。システム制御回路SYSCTは、当該アラーム信号ARMを受信した場合、例えば、図5のステップS108の場合と同様に取り扱えばよい。なお、図9において、例えば、ECC回路でエラー訂正可能なビット数が2ビットの場合には、1ビットエラーデコード回路DEC1の場合と同様の2ビットエラーデコード回路を追加すればよい。
《半導体装置(応用例)の概略構成》
図11は、本発明の実施の形態4による半導体装置の主要部の構成例を示す概略図である。図12は、図11の半導体装置におけるテスト時の動作例を示す模式図である。図11に示す半導体装置DEVは、複数のメモリMEM1,MEM2と、複数のBIST回路BSTC1,BSTC2と、複数の選択回路MUX1,MUX2と、ECC回路(ECG,ECE)と、ユーザ回路ULGとに加えて、総合判定回路TJGを備える。
以上、実施の形態4の半導体装置を用いることで、実施の形態1〜3の場合と同様の効果が得られる。さらに、複数のメモリ毎にBIST回路が設けられ、かつ複数のメモリに共通でECC回路が設けられるようなシステムに対しても、ECC回路によるエラー訂正可否を正しく判定することが可能になる。
ADR アドレス
ADRG アドレス生成回路
BSTC BIST回路
CMD コマンド
CMDG コマンド生成回路
CMP カウント値比較回路
CMPB ビット比較回路
CUNT カウンタ回路
Cth 閾値
ECE ECC実行回路
ECG ECCコード生成回路
ECS 訂正可否判定信号
EXD 期待値データ
JDG 判定回路
LT ラッチ回路
MEM メモリ
MUX 選択回路
OR オアゲート
PFS 良否判定信号
R 比較結果信号
RD リードデータ
SYSCT システム制御回路
TDG テストデータ生成回路
TJG 総合判定回路
ULG ユーザ回路
WD ライトデータ
XOR 排他的論理和ゲート
Claims (17)
- メモリと、
前記メモリを診断するBIST(Built In Self Test)回路とを有する半導体装置であって、
前記BIST回路は、
前記メモリにおけるテスト対象のアドレスを生成するアドレス生成回路と、
前記アドレスへのライトデータと、前記アドレスからのリードデータに対する期待値データとを生成するテストデータ生成回路と、
前記アドレス毎に、前記リードデータと前記期待値データとの一致・不一致をビット毎に比較し、不一致となるビット数がECC(Error Correcting Code)回路によるエラー訂正可能なビット数の範囲内の場合にエラー訂正可能と判定し、範囲外の場合にエラー訂正不可能と判定する判定回路と、
を有する、
半導体装置。 - 請求項1記載の半導体装置において、
前記判定回路は、前記アドレス毎に、前記ビット毎の比較結果が全て一致することでパスと判定する第1のケースか、前記エラー訂正可能と判定する第2のケースか、前記エラー訂正不可能と判定する第3のケースかを区別し、前記テスト対象のアドレス内で前記第3のケースが発生した場合には、最終テスト結果としてエラー訂正不可能を表す第1の信号を出力し、前記テスト対象のアドレス内で前記第3のケースが発生せず、かつ前記第2のケースが発生した場合には、前記最終テスト結果としてエラー訂正可能を表す第2の信号を出力する、
半導体装置。 - 請求項2記載の半導体装置において、
前記判定回路は、前記テスト対象のアドレス内で前記第2のケースが発生した回数をカウントする第1のカウンタ回路を有する、
半導体装置。 - 請求項2記載の半導体装置において、さらに、
ユーザに応じた機能を備えるユーザ回路と、
前記半導体装置の起動時制御を行うシステム制御回路と、
を有し、
前記システム制御回路は、前記半導体装置の電源投入後に前記BIST回路にテストを行わせたのち、前記判定回路から前記第1の信号を受信した場合には、前記ユーザ回路を起動せず、前記第2の信号を受信した場合には前記ユーザ回路を起動する、
半導体装置。 - 請求項1記載の半導体装置において、さらに、
前記メモリのライト動作時にECCコードを付加したライトデータを生成するECCコード生成回路と、
前記メモリのリード動作時に前記ECCコードに基づきエラー訂正を実行するECC実行回路と、
前記ECCコード生成回路からの前記ライトデータか、前記BIST回路からの前記ライトデータのいずれか一方を選択して前記メモリへ出力する選択回路と、
を有する、
半導体装置。 - 請求項1記載の半導体装置において、
前記判定回路は、
前記アドレス毎に、nビットの前記リードデータとnビットの前記期待値データとの一致・不一致をそれぞれ比較し、当該ビット毎の一致/不一致に応じて各ビットが第1の論理レベル/第2の論理レベルとなるnビットの比較結果信号を出力するビット比較回路と、
前記nビットの比較結果信号をそれぞれラッチするnビットのラッチ回路と、
テストが終了した段階で、前記nビットのラッチ回路の中から前記第2の論理レベルをラッチしているビット数をカウントする第2のカウンタ回路と、
前記第2のカウンタ回路のカウント値と、予め定めた閾値とを比較することで、前記不一致となるビット数がECC回路によるエラー訂正可能なビット数の範囲内か否かを判定するカウント値比較回路と、
を有する、
半導体装置。 - 請求項1記載の半導体装置において、
前記判定回路は、
2入力の論理レベルの一致/不一致に応じて第1の論理レベル/第2の論理レベルを出力する複数の第1の論理ゲートと、
2入力の論理レベルが共に前記第2の論理レベルの場合に所定の論理レベルを出力する複数の第2の論理ゲートと、
前記複数の第2の論理ゲートの中の少なくとも一つが前記所定の論理レベルを出力したか否かを判定する第3の論理ゲートと、
を備え、
前記複数の第1の論理ゲートは、前記アドレス毎のnビットの前記リードデータとnビットの前記期待値データとを1段目の入力として、最終段の出力が1個となるように順にトーナメントツリー状に結合され、
前記複数の第2の論理ゲートは、前記トーナメントツリー状の2段目から前記最終段に設けられる前記第1の論理ゲートにそれぞれ対応する形で、前記2段目から前記最終段に設けられる前記第1の論理ゲートと同じ入力となるように設けられる、
半導体装置。 - 請求項7記載の半導体装置において、
前記判定回路は、さらに、前記テスト対象のアドレス内で前記複数の第1の論理ゲートの前記最終段の出力が前記第2の論理レベルとなった回数をカウントする第1のカウンタ回路を有する、
半導体装置。 - 請求項1記載の半導体装置において、
前記判定回路は、
前記アドレス毎に、nビットの前記リードデータとnビットの前記期待値データとの一致・不一致をそれぞれ比較し、当該ビット毎の一致/不一致に応じて各ビットが第1の論理レベル/第2の論理レベルとなるnビットの比較結果信号を出力するビット比較回路と、
前記nビットの比較結果信号の中の少なくとも1ビットが前記第2の論理レベルであるか否かを判定する第4の論理ゲートと、
前記nビットの比較結果信号の中の1ビットのみが前記第2の論理レベルであるか否かを判定し、1ビットのみが前記第2の論理レベルである場合に所定の論理レベルを出力する1ビットエラーデコード回路と、
を有する、
半導体装置。 - 請求項9記載の半導体装置において、
前記判定回路は、さらに、前記テスト対象のアドレス内で前記1ビットエラーデコード回路が前記所定の論理レベルを出力した回数をカウントする第1のカウンタ回路を有する、
半導体装置。 - 論理アドレスに対する論理データの一部のビットを保持する第1のメモリと、
前記論理アドレスに対する前記論理データの他の一部のビットを保持する第2のメモリと、
前記第1のメモリを診断する第1のBIST(Built In Self Test)回路と、
前記第2のメモリを診断する第2のBIST回路と、
総合判定回路と、
を有する半導体装置であって、
前記第1のBIST回路および前記第2のBIST回路のそれぞれは、
対応するメモリにおけるテスト対象のアドレスを生成するアドレス生成回路と、
前記アドレスへのライトデータと、前記アドレスからのリードデータに対する期待値データとを生成するテストデータ生成回路と、
前記アドレス毎に、前記リードデータと前記期待値データとの一致・不一致をビット毎に比較し、不一致となるビット数がECC(Error Correcting Code)回路によるエラー訂正可能なビット数の範囲内の場合にエラー訂正可能と判定し、範囲外の場合にエラー訂正不可能と判定する判定回路と、
を有し、
前記総合判定回路は、前記第1のBIST回路内の前記判定回路と前記第2のBIST回路内の前記判定回路が、同一の前記論理アドレスにおいて共に前記エラー訂正可能と判定した場合に、最終テスト結果としてエラー訂正不可能と判定する、
半導体装置。 - 請求項11記載の半導体装置において、さらに、
前記論理アドレスに対するライト動作時にECCコードを付加したライトデータを生成するECCコード生成回路と、
前記論理アドレスに対するリード動作時に前記ECCコードに基づきエラー訂正を実行するECC実行回路と、
前記ECCコード生成回路からの前記ライトデータか、前記第1のBIST回路からの前記ライトデータのいずれか一方を選択して前記第1のメモリへ出力する第1の選択回路と、
前記ECCコード生成回路からの前記ライトデータか、前記第2のBIST回路からの前記ライトデータのいずれか一方を選択して前記第2のメモリへ出力する第2の選択回路と、
を有する、
半導体装置。 - メモリを有する半導体装置の診断方法であって、
前記メモリにおけるテスト対象のアドレスを生成する第1のステップと、
前記アドレスへのライトデータと、前記アドレスからのリードデータに対する期待値データとを生成する第2のステップと、
前記アドレス毎に、前記リードデータと前記期待値データとの一致・不一致をビット毎に比較し、不一致となるビット数がECC(Error Correcting Code)回路によるエラー訂正可能なビット数の範囲内の場合にエラー訂正可能と判定し、範囲外の場合にエラー訂正不可能と判定する第3のステップと、
を有する、
半導体装置の診断方法。 - 請求項13記載の半導体装置の診断方法において、
前記第3のステップは、
前記アドレス毎に、前記ビット毎の比較結果が全て一致することでパスと判定する第1のケースか、前記エラー訂正可能と判定する第2のケースか、前記エラー訂正不可能と判定する第3のケースかを区別する第3Aのステップと、
前記テスト対象のアドレス内で前記第3のケースが発生した場合には、最終テスト結果としてエラー訂正不可能を表す第1の信号を出力し、前記テスト対象のアドレス内で前記第3のケースが発生せず、かつ前記第2のケースが発生した場合には、前記最終テスト結果としてエラー訂正可能を表す第2の信号を出力する第3Bのステップと、
を有する、
半導体装置の診断方法。 - 請求項14記載の半導体装置の診断方法において、
前記第1のステップ、前記第2のステップおよび前記第3のステップは、前記半導体装置が有するBIST(Built In Self Test)回路によって実行される、
半導体装置の診断方法。 - 請求項15記載の半導体装置の診断方法において、
前記半導体装置は、さらに、ユーザに応じた機能を備えるユーザ回路を有し、
前記診断方法は、
前記半導体装置の電源投入後に前記BIST回路にテストを行わせる第4のステップと、
前記第4のステップののち、前記BIST回路から前記第1の信号を受信した場合には、前記ユーザ回路を起動せず、前記第2の信号を受信した場合には前記ユーザ回路を起動する第5のステップと、
を有する、
半導体装置の診断方法。 - 請求項14記載の半導体装置の診断方法において、
前記第3のステップは、さらに、前記テスト対象のアドレス内で前記第2のケースが発生した回数をカウントする第3Cのステップを有する、
半導体装置の診断方法。
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