JP7156161B2

JP7156161B2 - Communication device

Info

Publication number: JP7156161B2
Application number: JP2019082920A
Authority: JP
Inventors: 博樹角井
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-04-24
Filing date: 2019-04-24
Publication date: 2022-10-19
Anticipated expiration: 2039-04-24
Also published as: JP2020182060A

Description

本発明は、差動のクロック信号と差動のデータ信号とが入力される通信装置に関する。 The present invention relates to a communication device to which differential clock signals and differential data signals are input.

例えばマイコンから周辺ＩＣにシリアル通信でデータを送信する場合、マイコンは、クロック信号とそのクロック信号に同期したデータ信号を送信する。近年、通信速度の高速化が要求されており、ノイズがある環境下でも高速で通信エラーのない安定した通信を行うためには、差動形式のクロック信号と差動形式のデータ信号を用いることが有効である。周辺ＩＣは、これらクロック信号とデータ信号を差動レシーバにより受信し、各差動レシーバから出力されるクロック信号とデータ信号を、それぞれ同期回路であるシフトレジスタのクロック端子とデータ端子に与えている。 For example, when data is transmitted from a microcomputer to a peripheral IC by serial communication, the microcomputer transmits a clock signal and a data signal synchronized with the clock signal. In recent years, there has been a demand for higher communication speeds, and in order to achieve high-speed, error-free and stable communication even in noisy environments, differential clock signals and differential data signals are used. is valid. The peripheral IC receives these clock signals and data signals through differential receivers, and supplies the clock signal and data signal output from each differential receiver to the clock terminal and data terminal of the shift register, which is a synchronous circuit. .

特開２０１４－１７８０７号公報JP 2014-17807 A

差動レシーバは、その遅延特性が立ち上がりと立下りとで異なっているのが一般的である。そのため、公差条件においてクロック，データ間のセットアップ時間及びホールド時間を長めに設定する必要があり、通信速度を制約することに繋がってしまう。 Differential receivers generally have different delay characteristics between rising and falling edges. Therefore, it is necessary to set a relatively long setup time and hold time between clock and data in the tolerance condition, which leads to restriction of communication speed.

本発明は上記事情に鑑みてなされたものであり、その目的は、受信側でのクロック，データ間のスキューをより小さくし、通信速度を向上させることができる通信装置を提供することにある。 SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and its object is to provide a communication apparatus capable of reducing the skew between the clock and data on the receiving side and improving the communication speed.

請求項１記載の通信装置によれば、受信側同期回路は、何れも差動入力形式である第２レシーバから出力される受信データ信号を、第１レシーバから出力されるクロック信号に同期させる。第１及び第２レシーバは、差動入力部より入力される信号のレベルをシフトして出力する差動出力部を有する全差動コンパレータと、全差動コンパレータから出力される相補信号のエッジに同期させて、相補信号よりシングルエンドの合成信号を生成する論理回路とを備える。 According to the communication apparatus of claim 1, the reception-side synchronization circuit synchronizes the reception data signal output from the second receiver, which is of differential input type, with the clock signal output from the first receiver. The first and second receivers include a fully differential comparator having a differential output section for shifting the level of a signal input from a differential input section and outputting the same, and a complementary signal output from the fully differential comparator. and logic circuitry for synchronously generating a single-ended composite signal from the complementary signals.

このように構成すれば、全差動コンパレータの立上り遅延時間と立下り遅延時間とが異なっていても、論理回路によって生成される合成信号における、相補信号のエッジからの立上り遅延時間と立下り遅延時間との差が縮小される。したがって、第１レシーバから出力されるクロック信号に対する、第２レシーバから出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。 With this configuration, even if the rise delay time and the fall delay time of the fully differential comparator are different, the rise delay time and the fall delay from the edge of the complementary signal in the composite signal generated by the logic circuit The difference with time is reduced. Therefore, the setup time and hold time of the received data signal output from the second receiver with respect to the clock signal output from the first receiver are ensured without considering an extra margin. Thereby, the communication speed can be improved.

また、全差動コンパレータの差動出力部は、差動入力部より入力される信号のレベルをシフトする機能を備えている。これにより、シングルエンドの合成信号が入力される回路の電源電圧が、差動入力部の電源電圧よりも低く設定されているため、信号のレベルシフトが必要とされる際に、レベルシフト回路をコンパレータの外部に別途設ける必要がなくなる。したがって、通信装置を小型に構成できる。
加えて、データ信号を出力するデータ出力部と、このデータ出力部より出力されるデータ信号を、クロック信号に同期させる送信側同期回路と、この送信側同期回路より入力されるデータ信号に応じて、差動のデータ信号を送信するドライバとを備え、送信側同期回路を同期させるクロック信号を、第１レシーバを構成する全差動コンパレータの出力端子から送信側同期回路に入力する。論理回路は、相補信号の立下りエッジが早い場合は、合成信号の立上り，立下りエッジを共に早い方の立下りエッジに同期して変化させ、相補信号の立上がりエッジが早い場合は、合成信号の立上りエッジを早い方の立上がりエッジに同期して変化させ、合成信号の立下りエッジを遅い方の立下りエッジに同期して変化させる。 Also, the differential output section of the fully differential comparator has a function of shifting the level of the signal input from the differential input section. As a result, the power supply voltage of the circuit to which the single-ended composite signal is input is set lower than the power supply voltage of the differential input section. It is no longer necessary to separately provide it outside the comparator. Therefore, the communication device can be made compact.
In addition, a data output section for outputting a data signal, a transmitting side synchronous circuit for synchronizing the data signal output from the data output section with a clock signal, and a data signal input from the transmitting side synchronous circuit. , and a driver for transmitting differential data signals, and a clock signal for synchronizing the transmission-side synchronization circuit is input to the transmission-side synchronization circuit from the output terminal of the fully differential comparator that constitutes the first receiver. If the complementary signal has an early falling edge, the logic circuit changes both the rising edge and the falling edge of the composite signal in synchronization with the earlier falling edge. is changed in synchronism with the earlier rising edge, and the falling edge of the combined signal is changed in synchronism with the later falling edge.

請求項２記載の通信装置によれば、論理回路を、相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路と、ラッチ回路からの出力信号に応じて、相補信号の何れか一方を選択して出力するセレクタとで構成する。すなわち、上記のようなラッチ回路は、正転信号と反転信号との双方のレベルが変化した時点で、出力する二値レベル信号が変化する。そして、ラッチ回路の出力信号により、セレクタを介して、相補信号の何れか一方を選択して出力すれば、相補信号のエッジに同期させて、シングルエンドの合成信号を生成できる。 According to the communication device of claim 2, the latch circuit that toggles the output binary level signal according to the level change of the complementary signal, and the output signal from the latch circuit, and a selector that selects and outputs one of the complementary signals. That is, the latch circuit as described above changes the output binary level signal when the levels of both the non-inverted signal and the inverted signal change. Then, by selecting and outputting one of the complementary signals via a selector according to the output signal of the latch circuit, a single-ended composite signal can be generated in synchronization with the edge of the complementary signal.

請求項３記載の通信装置によれば、論理回路は、相補信号のうちレベルが早く変化する方のエッジに同期させて、相補信号をラッチ回路の入力端子に出力する同期回路を備える。請求項２の論理回路では、相補信号のエッジが発生するタイミングの組み合わせによっては、変化が遅い方のエッジに同期して合成信号が出力される場合がある。これに対して、請求項３の論理回路は同期回路を備えることで、エッジが発生するタイミングの組み合わせがどのようなケースであっても、変化が早い方のエッジに同期して合成信号を出力できる。 According to the communication device of claim 3, the logic circuit includes a synchronization circuit that outputs the complementary signal to the input terminal of the latch circuit in synchronization with the edge of the complementary signal whose level changes faster. In the logic circuit of claim 2, depending on the combination of the timings at which the edges of the complementary signals occur, the combined signal may be output in synchronization with the slower edge. On the other hand, the logic circuit of claim 3 is provided with a synchronizing circuit, so that the composite signal is output in synchronization with the edge that changes faster regardless of the combination of timings at which the edges occur. can.

第１実施形態であり、第１レシーバの回路構成を示す図1 is a diagram showing the circuit configuration of a first receiver according to the first embodiment; FIG. 差動入力部から入力される信号に応じた差動出力部の動作を示す図A diagram showing the operation of the differential output section according to the signal input from the differential input section. シングル化ロジック部の真理値表を示す図Diagram showing the truth table of the single logic part シングル化ロジック部の動作を示すタイミングチャートTiming chart showing the operation of the single logic part マイコン及びＡＳＩＣの概略構成を示すブロック図（その１）Block diagram showing schematic configuration of microcomputer and ASIC (part 1) マイコン及びＡＳＩＣの概略構成を示すブロック図（その２）Block diagram showing schematic configuration of microcomputer and ASIC (part 2) 第２実施形態であり、第１レシーバの回路構成を示す図FIG. 11 is a diagram showing the circuit configuration of the first receiver according to the second embodiment; 第３実施形態であり、ＡＳＩＣの概略構成を示すブロック図Block diagram showing a schematic configuration of an ASIC, which is the third embodiment 第１レシーバの回路構成を示す図Diagram showing the circuit configuration of the first receiver 第４実施形態であり、差動出力部の回路構成を示す図FIG. 14 is a diagram showing a circuit configuration of a differential output section according to the fourth embodiment; 第５実施形態であり、シングル化ロジック部の回路構成を示す図FIG. 15 is a fifth embodiment showing a circuit configuration of a single logic unit; シングル化ロジック部の真理値表を示す図Diagram showing the truth table of the single logic part シングル化ロジック部の動作を示すタイミングチャートTiming chart showing the operation of the single logic part 第６実施形態であり、シングル化ロジック部の回路構成を示す図FIG. 16 is a sixth embodiment showing a circuit configuration of a single logic unit;

（第１実施形態）
図５に示すように、例えば車両のエンジンＥＣＵ（Electronic Control Unit）には、マイコン１の他にＡＳＩＣ（Application Specific IC）２などの周辺ＩＣが搭載されている。マイコン１とＡＳＩＣ２とは、互いにシリアル通信を行うための通信回路を備えている。ＡＳＩＣ２は通信装置に相当する。 (First embodiment)
As shown in FIG. 5, for example, an engine ECU (Electronic Control Unit) of a vehicle is equipped with peripheral ICs such as an ASIC (Application Specific IC) 2 in addition to a microcomputer 1 . The microcomputer 1 and the ASIC 2 have communication circuits for serial communication with each other. ASIC 2 corresponds to a communication device.

マイコン１は、通信線ＣＬ１，ＣＬ２を介して差動のクロック信号ＣＬＫＰ，ＣＬＫＮを送信すると共に、通信線ＣＬ３，ＣＬ４を介してクロック信号に同期した差動のデータ信号ＲＸＤＰ，ＲＸＤＮを送信し、通信線ＣＬ５を介してクロック信号に同期したシングルエンドのチップセレクト信号ＣＳを送信する。 The microcomputer 1 transmits differential clock signals CLKP and CLKN via communication lines CL1 and CL2, and transmits differential data signals RXDP and RXDN synchronized with the clock signals via communication lines CL3 and CL4, A single-ended chip select signal CS synchronized with the clock signal is transmitted via the communication line CL5.

ＡＳＩＣ２は、クロック信号，データ信号を受信する差動入力形式の第１レシーバ３，第２レシーバ４と、ＣＳ信号を受信するシュミットトリガバッファ５を備えている。シュミットトリガバッファ５の出力端子は、ロジック部６の入力端子に接続されている。マイコン１がＣＳ信号をローレベルにしている期間に、マイコン１とＡＳＩＣ２との間で通信が行われる。 The ASIC 2 includes a differential input type first receiver 3 and second receiver 4 for receiving a clock signal and a data signal, and a Schmitt trigger buffer 5 for receiving a CS signal. An output terminal of the Schmitt trigger buffer 5 is connected to an input terminal of the logic section 6 . Communication is performed between the microcomputer 1 and the ASIC 2 while the microcomputer 1 keeps the CS signal at low level.

第２レシーバ４の出力端子は、受信側同期回路であるＤフリップフロップ７のデータ端子Ｄに接続されている。Ｄフリップフロップ７の出力端子Ｑは、ロジック部６の入力端子に接続されている。第１レシーバ３の出力端子は、ロジック部６の入力端子に接続されていると共に、Ｄフリップフロップ７の負論理クロック端子Ｃに接続されている。レシーバ３及び４並びにＤフリップフロップ７は、受信部８を構成している。 The output terminal of the second receiver 4 is connected to the data terminal D of the D flip-flop 7, which is the reception-side synchronization circuit. An output terminal Q of the D flip-flop 7 is connected to an input terminal of the logic section 6 . The output terminal of the first receiver 3 is connected to the input terminal of the logic section 6 and to the negative logic clock terminal C of the D flip-flop 7 . Receivers 3 and 4 and D flip-flop 7 constitute a receiving section 8 .

ロジック部６の出力端子は、送信側同期回路であるＤフリップフロップ９のデータ端子Ｄに接続されている。Ｄフリップフロップ９の出力端子Ｑは、差動出力構成のドライバ１０の入力端子に接続されている。これらは送信部１１を構成している。ＡＳＩＣ２は、送信部１１及び通信線ＣＬ６，ＣＬ７を介してクロック信号に同期した差動データ信号ＴＸＤＰ，ＴＸＤＮをマイコン１に送信する。尚、差動通信線間には、抵抗値１００Ωの終端抵抗が接続されている。尚、各信号の名称は、ＡＳＩＣ２の端子の名称としても使用することがある。 An output terminal of the logic section 6 is connected to a data terminal D of a D flip-flop 9, which is a synchronous circuit on the transmission side. An output terminal Q of the D flip-flop 9 is connected to an input terminal of a driver 10 having a differential output configuration. These constitute the transmission section 11 . The ASIC 2 transmits the differential data signals TXDP and TXDN synchronized with the clock signal to the microcomputer 1 via the transmitter 11 and the communication lines CL6 and CL7. A terminating resistor with a resistance value of 100Ω is connected between the differential communication lines. The name of each signal may also be used as the name of the terminal of the ASIC2.

尚、ＡＳＩＣ２に替えて、本実施形態は、図６に示すＡＳＩＣ２Ａについても適用が可能である。ＡＳＩＣ２Ａでは、受信部８に替わる受信部８Ａにおいて、ＣＳ信号を受信するコンパレータ１２の出力信号についても、Ｄフリップフロップ１３によりクロック信号に同期させてロジック部６に入力する構成である。 In place of the ASIC 2, this embodiment can also be applied to the ASIC 2A shown in FIG. In the ASIC 2A, the output signal of the comparator 12 that receives the CS signal is also input to the logic section 6 in synchronization with the clock signal by the D flip-flop 13 in the receiving section 8A that replaces the receiving section 8A.

図１は、第１レシーバ３の内部構成を示すが、第２レシーバ４の内部構成も第１レシーバ３と同じである。第１レシーバ３は、全差動コンパレータ２１及びシングル化ロジック部２２を備えている。全差動コンパレータ２１は、差動入力部２３及び差動出力部２４を有している。差動入力部２３は、ソースが５Ｖの第１電源に接続されるＰチャネルＭＯＳＦＥＴ２５Ｐ及び２５Ｍの差動対と、ソースがグランドに接続されるＮチャネルＭＯＳＦＥＴ２６Ｐ及び２６Ｍの差動対との直列回路を備えている。ＦＥＴ２６Ｐ，２６Ｍには、それぞれＮチャネルＭＯＳＦＥＴ２７Ｐ，２７Ｍが並列に接続されている。 Although FIG. 1 shows the internal configuration of the first receiver 3, the internal configuration of the second receiver 4 is the same as that of the first receiver 3. As shown in FIG. The first receiver 3 has a fully differential comparator 21 and a single logic section 22 . The fully differential comparator 21 has a differential input section 23 and a differential output section 24 . The differential input unit 23 is a series circuit of a differential pair of P-channel MOSFETs 25P and 25M whose sources are connected to a first power supply of 5V and a differential pair of N-channel MOSFETs 26P and 26M whose sources are connected to the ground. I have. N-channel MOSFETs 27P and 27M are connected in parallel to the FETs 26P and 26M, respectively.

ＦＥＴ２５Ｐ，２５Ｍのゲートは差動入力端子ＩＮＰ，ＩＮＭとなっている。ＦＥＴ２６Ｐ，２６Ｍのゲートは、それぞれＦＥＴ２６Ｍ，２６Ｐのドレインに接続されている。ＦＥＴ２７Ｐ，２７Ｍのゲートは、それぞれ自身のドレインに接続されている。 Gates of the FETs 25P and 25M are differential input terminals INP and INM. Gates of the FETs 26P and 26M are connected to drains of the FETs 26M and 26P, respectively. The gates of FETs 27P and 27M are connected to their respective drains.

差動出力部２４は、ソースが１．８Ｖの第２電源に接続されるＰチャネルＭＯＳＦＥＴ２８Ｐ及び２８Ｎの差動対と、ソースがグランドに接続されるＮチャネルＭＯＳＦＥＴ３０Ｐ及び３０Ｎの差動対とを有している。ＦＥＴ２８Ｐ，２８ＮのドレインとＦＥＴ３０Ｐ，３０Ｎのドレインとの間には、それぞれＰチャネルＭＯＳＦＥＴ２９Ｐ，２９Ｎが挿入されている。ＦＥＴ２８Ｐ及び２８Ｎのゲートは、それぞれＦＥＴ３０Ｐ，３０Ｎのドレインに接続されている。ＦＥＴ２９Ｐ，３０Ｐのゲートは、ＦＥＴ２７Ｐのゲートに共通に接続されており、ＦＥＴ２９Ｎ，３０Ｎのゲートは、ＦＥＴ２７Ｍのゲートに共通に接続されている。すなわち、差動出力部２４が、ＦＥＴ２８Ｐ及び２８ＮとＦＥＴ２９Ｐ及び２９Ｎとを備えることで、５Ｖの入力信号を１．８Ｖの信号にレベルシフトして出力する機能を備えている。 The differential output section 24 has a differential pair of P-channel MOSFETs 28P and 28N whose sources are connected to the second power supply of 1.8V, and a differential pair of N-channel MOSFETs 30P and 30N whose sources are connected to ground. is doing. P-channel MOSFETs 29P and 29N are inserted between the drains of the FETs 28P and 28N and the drains of the FETs 30P and 30N, respectively. The gates of FETs 28P and 28N are connected to the drains of FETs 30P and 30N, respectively. The gates of FETs 29P and 30P are commonly connected to the gate of FET 27P, and the gates of FETs 29N and 30N are commonly connected to the gate of FET 27M. That is, the differential output unit 24 includes FETs 28P and 28N and FETs 29P and 29N, and has a function of level-shifting a 5V input signal to a 1.8V signal and outputting the signal.

シングル化ロジック部２２は、３つのＮＯＴゲート３１Ｐ，３１Ｎ及び３２と、ＮＡＮＤゲート３３Ｐ及び３３Ｎと、セレクタ３４とを備えている。ＮＯＴゲート３１Ｐ，３１Ｎの入力端子は、それぞれＦＥＴ３０Ｐ，３０Ｎのドレインに接続されている。ＮＯＴゲート３１Ｐの出力端子は、ＮＯＴゲート３２を介してセレクタ３４の入力端子Ａ１に接続されている。ＮＯＴゲート３１Ｎの出力端子は、セレクタ３４の入力端子Ａ０に接続されている。 The single logic unit 22 includes three NOT gates 31P, 31N and 32, NAND gates 33P and 33N, and a selector . Input terminals of the NOT gates 31P and 31N are connected to drains of the FETs 30P and 30N, respectively. The output terminal of NOT gate 31P is connected to input terminal A1 of selector 34 via NOT gate 32 . The output terminal of the NOT gate 31N is connected to the input terminal A0 of the selector .

ＮＡＮＤゲート３３Ｐ，３３Ｎの入力端子の一方は、それぞれＮＯＴゲート３１Ｐ，３１Ｎの出力端子に接続されている。ＮＡＮＤゲート３３Ｐ，３３Ｎの入力端子の他方は、それぞれＮＡＮＤゲート３３Ｎ，３３Ｐの出力端子に接続されており、これらはラッチ回路３５を構成している。ＮＡＮＤゲート３３Ｐの出力端子は、セレクタ３４の制御端子Ｓに接続されている。セレクタ３４の出力端子からは、全差動コンパレータ２１の差動出力信号を論理合成したシングルエンド形式の信号ＳＯＵＴが出力される。 One of the input terminals of the NAND gates 33P and 33N is connected to the output terminals of the NOT gates 31P and 31N, respectively. The other input terminals of the NAND gates 33P and 33N are connected to the output terminals of the NAND gates 33N and 33P, respectively, which form a latch circuit 35. FIG. The output terminal of the NAND gate 33P is connected to the control terminal S of the selector 34. FIG. From the output terminal of the selector 34, a single-ended signal SOUT obtained by logically synthesizing the differential output signals of the fully differential comparator 21 is output.

差動入力部２３では、例えば差動入力端子ＩＮＰのレベルがローになると、ＦＥＴ２５Ｐがオンしてそのドレイン電位ＶＰがハイレベルになる。すると、ＦＥＴ２６Ｍがオンするので、そのドレイン電位ＶＭがローレベルになる。同様に、差動入力端子ＩＮＭのレベルがローになると、ＦＥＴ２６Ｐのドレイン電位ＶＰがローレベルになる。 In the differential input section 23, for example, when the level of the differential input terminal INP becomes low, the FET 25P is turned on and its drain potential VP becomes high level. Then, the FET 26M is turned on, so that its drain potential VM becomes low level. Similarly, when the level of the differential input terminal INM becomes low, the drain potential VP of the FET 26P becomes low level.

尚、以下では、ドレイン電位ＶＰ，ＶＭを「ノードＶＰ，ＶＭの電位」と称することがある。また、ＦＥＴ３０Ｐ，３０Ｎのドレイン電位も同様に「ノードＶＰＰ，ＶＮＮの電位」と称することがある。また、図２中の表記は、図１に示されているように以下の対応関係にある。
ＭＮＰＭＰＰＭＮＮＭＰＮＬＰＰＬＰＮ
ＦＥＴ：３０Ｐ２９Ｐ３０Ｎ２９Ｎ２８Ｐ２８Ｎ Note that the drain potentials VP and VM are hereinafter sometimes referred to as "potentials of the nodes VP and VM". Similarly, the drain potentials of the FETs 30P and 30N may also be referred to as "the potentials of the nodes VPP and VNN". Also, the notations in FIG. 2 have the following correspondence as shown in FIG.
MNP MPP MNN MPN LPP LPN
FETs: 30P 29P 30N 29N 28P 28N

ノードＶＰ，ＶＭの電位が排他的にローレベルになるのに応じて、ＦＥＴ２９Ｐ，２９Ｎがそれぞれオンする。またこの時、ＦＥＴ３０Ｐ，３０Ｎがそれぞれオフするので、ＦＥＴ２８Ｎ，２８Ｐがそれぞれオンする。これにより、ノードＶＮＮ，ＶＰＰの電位がそれぞれハイレベルになる。したがって、差動入力端子ＩＮＰ，ＩＮＭのレベルが同期して変化すれば、全差動コンパレータ２１の差動出力端子のレベルは、差動入力端子のレベルを反転させたものとなる。 The FETs 29P and 29N are turned on in response to the potentials of the nodes VP and VM becoming exclusively low level. At this time, since the FETs 30P and 30N are turned off, the FETs 28N and 28P are turned on. As a result, the potentials of the nodes VNN and VPP become high level. Therefore, if the levels of the differential input terminals INP and INM change synchronously, the level of the differential output terminal of the fully differential comparator 21 will be the level of the differential input terminal inverted.

また、図２に示すように、差動入力端子ＩＮＰ，ＩＮＭのレベルが共にローになると差動出力端子のレベルは変化せず「前値保持」となり、差動入力端子ＩＮＰ，ＩＮＭのレベルが共にハイになると差動出力端子のレベルは何れもローになる。 Further, as shown in FIG. 2, when the levels of the differential input terminals INP and INM both become low, the levels of the differential output terminals do not change and become "previous value holding", and the levels of the differential input terminals INP and INM are changed to When both of them become high, the levels of the differential output terminals all become low.

シングル化ロジック部２２において、セレクタ３４の入力端子Ａ０，Ａ１のレベルは、ノードＶＰＰのレベルに等しくなる。つまり、セレクタ３４の入力端子Ａ０，Ａ１のレベルは、差動入力端子ＩＮＰのレベルに等しくなる。 In the single logic section 22, the levels of the input terminals A0 and A1 of the selector 34 are equal to the level of the node VPP. That is, the levels of the input terminals A0 and A1 of the selector 34 are equal to the level of the differential input terminal INP.

シングル化ロジック部２２において、セレクタ３４は、選択信号Ｓのレベルのハイ／ローに応じて入力端子Ａ１／Ａ０を選択する。ラッチ回路３５は、全差動コンパレータ２１の差動出力端子のレベルが同期して変化すれば、ＮＯＴゲート３１Ｎ，３１Ｐの出力端子のレベルＶＮＮＢのロー／ハイに応じて、選択信号Ｓのレベルをロー／ハイに切換える。また、図３に示すように、前記差動出力端子のレベルが共にローになると選択信号Ｓは変化せず「前値保持」となり、差動出力端子のレベルが共にハイになると選択信号Ｓはハイレベルになる。 In the single logic unit 22, the selector 34 selects the input terminals A1/A0 depending on whether the level of the selection signal S is high/low. If the levels of the differential output terminals of the fully differential comparator 21 change synchronously, the latch circuit 35 changes the level of the selection signal S according to the low/high level VNNB of the output terminals of the NOT gates 31N and 31P. Switch to low/high. Further, as shown in FIG. 3, when the levels of the differential output terminals are both low, the selection signal S does not change and becomes "previous value hold", and when the levels of the differential output terminals are both high, the selection signal S is become high level.

次に、本実施形態の作用について説明する。図４に示すように、全差動コンパレータ２１の構成によっては、ノードＶＮＮ，ＶＰＰの立下りエッジが早い場合と、立上がりエッジが早い場合とがある。これに対して、シングル化ロジック部２２により合成される信号ＳＯＵＴは、立下りエッジが早い場合は立上り，立下りエッジが共に、早い方の立下りエッジに同期して変化する。 Next, the operation of this embodiment will be described. As shown in FIG. 4, depending on the configuration of the fully differential comparator 21, the nodes VNN and VPP may have an early falling edge or an early rising edge. On the other hand, in the signal SOUT synthesized by the single logic unit 22, when the falling edge is early, both the rising edge and the falling edge change in synchronization with the earlier falling edge.

一方、立上がりエッジが早い場合、信号ＳＯＵＴの立上りエッジは、早い方の立上がりエッジに同期して変化するが、立下りエッジは遅い方の立上りエッジに同期して変化する。例えばクロック信号がこのように合成されても、エッジの変化に対応して確保すべき、例えばデータのセットップ時間やホールド時間等のマージン量を低減することができる。 On the other hand, when the rising edge is early, the rising edge of signal SOUT changes in synchronization with the earlier rising edge, but the falling edge changes in synchronization with the later rising edge. For example, even if the clock signal is synthesized in this way, it is possible to reduce the amount of margin, such as data set-up time and hold time, which should be ensured in response to edge changes.

以下に、マイコン１ＡＳＩＣ２間の動作概要を述べる。
（１）マイコン１がＣＳ信号をアクティブにすると、ＡＳＩＣ２が動作を開始する。
（２）送信部１１のドライバ１０の差動出力端子ＴＸＤＰ，ＴＸＤＮは、ハイインピーダンス状態から、ハイ，ロー何れかのレベルを出力する。
（３）マイコン１は、差動クロック信号ＣＬＫＰ，ＣＬＫＮの出力を開始すると共に、差動データ信号ＲＸＤＰ，ＲＸＤＮの出力を開始する。
（４）ＣＬＫレシーバである第１レシーバ３からは、クロック信号ＳＯＵＴが出力される。ＲＸレシーバである第２レシーバ４からも、クロック信号ＳＯＵＴと同様に合成されたシングルエンド形式のデータ信号が出力される。 An outline of the operation between the microcomputer 1 ASIC 2 will be described below.
(1) When the microcomputer 1 activates the CS signal, the ASIC 2 starts operating.
(2) Differential output terminals TXDP and TXDN of the driver 10 of the transmitter 11 output either high or low level from the high impedance state.
(3) The microcomputer 1 starts outputting the differential clock signals CLKP and CLKN and also starts outputting the differential data signals RXDP and RXDN.
(4) A clock signal SOUT is output from the first receiver 3, which is a CLK receiver. The second receiver 4, which is an RX receiver, also outputs a synthesized single-ended data signal in the same manner as the clock signal SOUT.

その結果、クロック信号ＳＯＵＴの立下りエッジを基準とするデータ信号の立上りまでの時間であるセットアップ時間ｔｓｕと、データ信号の立下りまでの時間であるホールド時間ｔｈとは、十分に確保される。したがって、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７がクロック信号ＳＯＵＴの立下りエッジでデータ信号をトリガし、ロジック部６はデータ信号を確実にサンプリングできる。 As a result, the setup time tsu, which is the time until the data signal rises relative to the falling edge of the clock signal SOUT, and the hold time th, which is the time until the data signal falls, are sufficiently ensured. Therefore, in the receiving section 8 of the ASIC 2, the D flip-flop 7 triggers the data signal at the falling edge of the clock signal SOUT, and the logic section 6 can reliably sample the data signal.

以上のように本実施形態によれば、ＡＳＩＣ２の受信部８において、Ｄフリップフロップ７は、第２レシーバ４から出力される受信データ信号を、第１レシーバ３から出力されるクロック信号ＳＯＵＴに同期させる。第１及び第２レシーバ３及び４は、差動入力部２３より入力される信号のレベルをシフトして出力する差動出力部２４を有する全差動コンパレータ２１と、コンパレータ２１から出力される相補信号ＶＮＮ，ＶＰＰのエッジに同期させて、相補信号よりシングルエンドの合成信号を生成するシングル化ロジック部２２とを備える。 As described above, according to this embodiment, in the receiver 8 of the ASIC 2, the D flip-flop 7 synchronizes the received data signal output from the second receiver 4 with the clock signal SOUT output from the first receiver 3. Let The first and second receivers 3 and 4 are a fully differential comparator 21 having a differential output section 24 that shifts the level of the signal input from the differential input section 23 and outputs it, and a complementary signal output from the comparator 21 . A single-singling logic unit 22 is provided for generating a single-ended combined signal from the complementary signals in synchronization with the edges of the signals VNN and VPP.

このように構成すれば、全差動コンパレータ２１の立上り遅延時間と立下り遅延時間とが異なっていても、シングル化ロジック部２２によって生成される合成信号における、相補信号のエッジからの立上り遅延時間と立下り遅延時間との差を縮小できる。したがって、第１レシーバ３から出力されるクロック信号に対する、第２レシーバ４から出力される受信データ信号のセットアップ時間とホールド時間とは、余分なマージンを考慮することなく確保される。これにより、通信速度を向上させることができる。 With this configuration, even if the rise delay time and the fall delay time of the fully differential comparator 21 are different, the rise delay time from the edge of the complementary signal in the composite signal generated by the single logic unit 22 is and the fall delay time can be reduced. Therefore, the setup time and hold time of the received data signal output from the second receiver 4 with respect to the clock signal output from the first receiver 3 are ensured without considering an extra margin. Thereby, the communication speed can be improved.

また、全差動コンパレータ２１の差動出力部２４は、差動入力部２３より入力される信号のレベルをシフトする機能を備えている。これにより、シングルエンドの合成信号が入力されるロジック部６の電源電圧が、差動入力部２４の電源電圧よりも低く設定されているため、信号のレベルシフトが必要とされる際に、レベルシフト回路をコンパレータ２１の外部に別途設ける必要がなくなる。したがって、ＡＳＩＣ２を小型に構成できる。 Also, the differential output section 24 of the fully differential comparator 21 has a function of shifting the level of the signal input from the differential input section 23 . As a result, since the power supply voltage of the logic section 6 to which the single-ended combined signal is input is set lower than the power supply voltage of the differential input section 24, when signal level shift is required, the level There is no need to separately provide a shift circuit outside the comparator 21 . Therefore, the ASIC 2 can be made compact.

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図７に示すように、第２実施形態の第１レシーバ４１は、全差動コンパレータ２１に替わる全差動コンパレータ４２を備えている。全差動コンパレータ４２は、全差動コンパレータ２１の差動入力部２３を差動入力部４３に置き換えたもので、差動入力信号を受けるＦＥＴがＮチャネルＭＯＳＦＥＴ４４Ｐ，４４Ｍの差動対で構成されている。それに伴い、第１電源とＦＥＴ４４Ｐ，４４Ｍのドレインとの間には、ＰチャネルＭＯＳＦＥＴ４５Ｐａ，４５Ｍａがそれぞれ接続されている。 (Second embodiment)
Hereinafter, the same parts as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted, and different parts will be described. As shown in FIG. 7, the first receiver 41 of the second embodiment includes a fully differential comparator 42 that replaces the fully differential comparator 21 . The fully differential comparator 42 is obtained by replacing the differential input section 23 of the fully differential comparator 21 with a differential input section 43, and the FETs that receive the differential input signal are composed of a differential pair of N-channel MOSFETs 44P and 44M. ing. Accordingly, P-channel MOSFETs 45Pa and 45Ma are connected between the first power supply and the drains of the FETs 44P and 44M, respectively.

ＦＥＴ４５ＰａはＦＥＴ４５Ｐｂと、ＦＥＴ４５ＭａはＦＥＴ４５Ｍｂとそれぞれミラー対を構成している。ＦＥＴ４５Ｐａ及び４５ＰｂのゲートはＦＥＴ４５Ｐａのドレインに接続され、ＦＥＴ４５Ｍａ及び４５ＭｂのゲートはＦＥＴ４５Ｍａのドレインに接続されている。そして、ＦＥＴ４５Ｐｂ，４５Ｍａのドレインは、それぞれノードＶＰ，ＶＭに接続されている。差動入力部４３が以上のように構成されていても、差動出力部２４及びシングル化ロジック部２２は第１実施形態と同様の構成で対応できる。 FET 45Pa forms a mirror pair with FET 45Pb, and FET 45Ma forms a mirror pair with FET 45Mb. The gates of FETs 45Pa and 45Pb are connected to the drain of FET 45Pa, and the gates of FETs 45Ma and 45Mb are connected to the drain of FET 45Ma. The drains of the FETs 45Pb and 45Ma are connected to the nodes VP and VM, respectively. Even if the differential input section 43 is configured as described above, the differential output section 24 and the single logic section 22 can be configured in the same manner as in the first embodiment.

（第３実施形態）
図８に示すように、第３実施形態のＡＳＩＣ５１は、第１レシーバ５２を備えている。第３実施形態では、ＡＳＩＣ５１がデータ信号の受信に使用するクロック信号ＳＯＵＴと、データ信号の送信に使用するクロック信号ＣＬＫＯＵＴとを分離しており、クロック信号ＣＬＫＯＵＴは、第１レシーバ５２の内部より導出されている。具体的には、図９に示すように、クロック信号ＣＬＫＯＵＴは、ノードＶＰＰより、正転バッファ５３を介して外部に出力されている。 (Third embodiment)
As shown in FIG. 8, the ASIC 51 of the third embodiment has a first receiver 52. As shown in FIG. In the third embodiment, the clock signal SOUT used by the ASIC 51 for receiving data signals and the clock signal CLKOUT used for transmitting data signals are separated, and the clock signal CLKOUT is derived from the inside of the first receiver 52. It is Specifically, as shown in FIG. 9, the clock signal CLKOUT is output to the outside from the node VPP via the non-inverting buffer 53 .

尚、受信部８の図示は省略している。また、送信部５４については、Ｄフリップフロップ９と送信ドライバ１０との間にレベルシフタ５５を配置しており、ロジック部６において１．８Ｖ電源で処理された信号は、５Ｖ電源でレベルシフトされて送信される。すなわち、ロジック部６が１．８Ｖ系であるため、Ｄフリップフロップ９も同じく１．８Ｖ系で構成される。したがって、上記のように配置することで、レベルシフタ５５を１つだけ用意すれば良くなる。 Note that the illustration of the receiving unit 8 is omitted. As for the transmission section 54, a level shifter 55 is arranged between the D flip-flop 9 and the transmission driver 10, and the signal processed by the 1.8V power supply in the logic section 6 is level-shifted by the 5V power supply. sent. That is, since the logic section 6 is of the 1.8V system, the D flip-flop 9 is also constructed of the 1.8V system. Therefore, by arranging them as described above, only one level shifter 55 needs to be prepared.

（第４実施形態）
図１０に示す第４実施形態は、差動出力部２４に替わる差動出力部５６を示す。差動出力部５６は、差動出力部２４よりＦＥＴ２９Ｎ及び２９Ｐを削除した構成である。これにより、差動出力部２４に比較して消費電流は増加するが、差動出力部５６をより少ない素子数で小型に構成できる。 (Fourth embodiment)
The fourth embodiment shown in FIG. 10 shows a differential output section 56 that replaces the differential output section 24 . The differential output section 56 has a configuration in which the FETs 29N and 29P are removed from the differential output section 24. FIG. As a result, the differential output section 56 can be configured in a small size with a smaller number of elements, although the current consumption is increased compared to the differential output section 24 .

（第５実施形態）
図１１に示すように、第５実施形態は、シングル化ロジック部２２に替わるシングル化ロジック部６１を示す。シングル化ロジック部６１は、シングル化ロジック部２２におけるＮＯＴゲート３１Ｎ，３１Ｐとセレクタ３４の入力端子Ａ０，Ａ１との間に、ＮＯＴゲート６２Ｎ，６２Ｐ及びＮＡＮＤゲート６３Ｎ，６３Ｐを追加した構成である。これらの追加した論理素子により、同期回路６４が構成されている。 (Fifth embodiment)
As shown in FIG. 11 , the fifth embodiment shows a single logic unit 61 that replaces the single logic unit 22 . The single logic section 61 has a configuration in which NOT gates 62N and 62P and NAND gates 63N and 63P are added between the NOT gates 31N and 31P in the single logic section 22 and the input terminals A0 and A1 of the selector . A synchronization circuit 64 is composed of these added logic elements.

同期回路６４を備えたことで、図１２に示すようにシングル化ロジック部６１では、ノードＶＮＮ，ＶＰＰの電位が共にハイレベルになった場合が、前記電位が共にローレベルになった場合と同様に、選択信号Ｓが「前値保持」となる。その結果、図１３に示すように、シングル化ロジック部２２とは異なり、信号ＳＯＵＴの立上りエッジ及び立下りエッジは、ノードＶＮＮ，ＶＰＰの立上がりエッジが早い場合についても、何れも早い方の立上がりエッジに同期して変化するようになる。 By providing the synchronization circuit 64, in the single logic unit 61 as shown in FIG. 12, when the potentials of the nodes VNN and VPP both become high level, it is the same as when both the potentials become low level. Then, the selection signal S becomes "previous value hold". As a result, as shown in FIG. 13, unlike the single logic unit 22, the rising edge and the falling edge of the signal SOUT are the rising edge of the earlier one even when the rising edges of the nodes VNN and VPP are earlier. will change in sync with

以上のように第５実施形態によれば、シングル化ロジック部６１に、相補信号のうちレベルが早く変化する方のエッジに同期させて、相補信号をラッチ回路３５の入力端子に出力する同期回路６４を備える。これにより、相補信号のエッジが発生するタイミングの組み合わせがどのようなケースであっても、変化が早い方のエッジに同期して合成信号を出力できる。 As described above, according to the fifth embodiment, the synchronizing circuit for outputting the complementary signal to the input terminal of the latch circuit 35 in synchronization with the edge of the complementary signal whose level changes faster in the single logic unit 61. 64. As a result, regardless of the combination of timings at which the edges of the complementary signals occur, the combined signal can be output in synchronization with the edge that changes faster.

（第６実施形態）
図１４に示す第６実施形態のシングル化ロジック部７１は、シングル化ロジック部６１と同一の論理構成を異なる素子で実現したもので、ＮＡＮＤゲート６３Ｎ，６３Ｐに替えてＡＮＤゲート７２Ｎ，７２Ｐを配置し、ＮＡＮＤゲート３３Ｎ，３３Ｐに替えてＮＯＲゲート７３Ｎ，７３Ｐを配置している。セレクタ３４の選択信号Ｓは、ＮＯＲゲート７３Ｎの出力端子より与えられる。前者は同期回路７４を、後者はラッチ回路７５を構成している。また、セレクタ３４の出力信号は、ＮＯＴゲート７６により反転されて合成信号ＳＯＵＴになる。 (Sixth embodiment)
The single logic section 71 of the sixth embodiment shown in FIG. 14 has the same logic configuration as the single logic section 61 but uses different elements, and AND gates 72N and 72P are arranged instead of the NAND gates 63N and 63P. However, NOR gates 73N and 73P are arranged in place of the NAND gates 33N and 33P. A selection signal S of the selector 34 is given from the output terminal of the NOR gate 73N. The former constitutes a synchronization circuit 74 and the latter constitutes a latch circuit 75 . Also, the output signal of the selector 34 is inverted by the NOT gate 76 to become the combined signal SOUT.

（その他の実施形態）
レベルシフトは、５Ｖ－１．８Ｖ間に限ることはない。
論理回路は、シングル化ロジック部２２，６１以外のロジックを用いても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 (Other embodiments)
Level shifting is not limited to between 5V and 1.8V.
As the logic circuit, logic other than the single logic units 22 and 61 may be used.
Although the present disclosure has been described with reference to examples, it is understood that the present disclosure is not limited to such examples or structures. The present disclosure also includes various modifications and modifications within the equivalent range. In addition, various combinations and configurations, as well as other combinations and configurations, including single elements, more, or less, are within the scope and spirit of this disclosure.

図面中、１はマイコン、２はＡＳＩＣ、３は第１レシーバ、４は第２レシーバ、６はロジック部、７及び９はＤフリップフロップ、１０はドライバ、２１は全差動コンパレータ、２２はシングル化ロジック部を示す。 In the drawings, 1 is a microcomputer, 2 is an ASIC, 3 is a first receiver, 4 is a second receiver, 6 is a logic section, 7 and 9 are D flip-flops, 10 is a driver, 21 is a fully differential comparator, and 22 is a single. Logic part is shown.

Claims

差動のクロック信号が入力される差動入力形式の第１レシーバ（３，４１，５２）と、
前記クロック信号に同期して送信された差動のデータ信号が入力される差動入力形式の第２レシーバ（４）と、
この第２レシーバから出力されるデータ信号を、前記第１レシーバから出力されるクロック信号に同期させる受信側同期回路（７）とを備え、
前記第１及び第２レシーバは、
差動入力部（２３，４３）と、この差動入力部より入力される信号のレベルをシフトして出力する差動出力部（２４，５６）とを有する全差動コンパレータ（２１，４２）と、
この全差動コンパレータから出力される相補信号のエッジに同期させて、前記相補信号よりシングルエンドの合成信号を生成する論理回路（２２，６１，７１）と、
データ信号を出力するデータ出力部（６）と、
このデータ出力部より出力されるデータ信号を、クロック信号に同期させる送信側同期回路（９）と、
この送信側同期回路より入力されるデータ信号に応じて、差動のデータ信号を送信するドライバ（１０）とを備え、
前記送信側同期回路を同期させるクロック信号を、前記第１レシーバ（５２）を構成する全差動コンパレータの出力端子から前記送信側同期回路に入力し、
前記論理回路は、前記相補信号の立下りエッジが早い場合は、前記合成信号の立上り，立下りエッジを共に早い方の立下りエッジに同期して変化させ、
前記相補信号の立上がりエッジが早い場合は、前記合成信号の立上りエッジを早い方の立上がりエッジに同期して変化させ、前記合成信号の立下りエッジを遅い方の立下りエッジに同期して変化させる通信装置。 a differential input type first receiver (3, 41, 52) to which a differential clock signal is input;
a differential input type second receiver (4) into which a differential data signal transmitted in synchronization with the clock signal is input;
a receiving side synchronization circuit (7) for synchronizing the data signal output from the second receiver with the clock signal output from the first receiver;
The first and second receivers are
A fully differential comparator (21, 42) having a differential input section (23, 43) and a differential output section (24, 56) for shifting the level of a signal input from the differential input section and outputting it When,
a logic circuit (22, 61, 71) for generating a single-ended synthesized signal from the complementary signals in synchronization with the edge of the complementary signal output from the fully differential comparator ;
a data output unit (6) for outputting a data signal;
a transmission-side synchronization circuit (9) for synchronizing the data signal output from the data output unit with a clock signal;
a driver (10) for transmitting a differential data signal according to the data signal input from the transmission-side synchronization circuit;
inputting a clock signal for synchronizing the transmission-side synchronization circuit to the transmission-side synchronization circuit from an output terminal of a fully differential comparator constituting the first receiver (52);
the logic circuit changes both the rising edge and the falling edge of the composite signal in synchronization with the earlier falling edge when the complementary signal has an earlier falling edge;
When the rising edge of the complementary signal is early, the rising edge of the composite signal is changed in synchronization with the earlier rising edge, and the falling edge of the composite signal is changed in synchronization with the later falling edge. Communication device.

前記論理回路は、前記相補信号のレベルが変化するのに応じて、出力する二値レベル信号をトグルさせるラッチ回路（３５，７５）と、
このラッチ回路からの出力信号に応じて、前記相補信号の何れか一方を選択して出力するセレクタ（３４）とで構成される請求項１記載の通信装置。 The logic circuit includes a latch circuit (35, 75) that toggles a binary level signal to be output in response to a change in the level of the complementary signal;
2. A communication device according to claim 1, further comprising a selector (34) for selecting and outputting one of said complementary signals according to the output signal from said latch circuit.

前記論理回路（６１，７１）は、前記相補信号のうちレベルが早く変化する方のエッジに同期させて、前記相補信号を前記ラッチ回路の入力端子に出力する同期回路（６４，７４）を備える請求項２記載の通信装置。 The logic circuit (61, 71) includes a synchronization circuit (64, 74) for outputting the complementary signal to the input terminal of the latch circuit in synchronization with the edge of the complementary signal whose level changes faster. 3. A communication device according to claim 2.