JP2013009118A - Differential input interface circuit, display driver ic, display panel module and image display device - Google Patents
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Abstract
Description
本発明は、差動信号を受信してシングルエンドの信号を出力する差動入力インターフェース回路に関し、特に高速に伝送されてくる小振幅差動信号（ＬＶＤＳ；Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｅｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）などの差動信号の受信に好適な差動入力インターフェース回路に関する。 The present invention relates to a differential input interface circuit that receives a differential signal and outputs a single-ended signal, and in particular, a differential signal such as a low amplitude differential signal (LVDS) transmitted at high speed. The present invention relates to a differential input interface circuit suitable for reception of a signal.
近年、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などで高精細化、大画面化が進んできており、これらに伴い取り扱う画像データ量の増加や長配線によるノイズ対策、低消費電力化への対策が重要になってきており、高速にデジタルデータを送受信するインターフェースとしてＬＶＤＳ用の小振幅差動入力インターフェース回路が用いられている。 In recent years, PDP (Plasma Display Panel) and the like have been developed to have higher definition and larger screens, and accordingly, measures to increase the amount of image data handled, to prevent noise due to long wiring, and to reduce power consumption have become important. A low-amplitude differential input interface circuit for LVDS is used as an interface for transmitting and receiving digital data at high speed.
従来の小振幅差動インターフェース回路でデータ信号を受信する技術として、クロック信号とデータ信号のタイミングのずれを調整するために、元となる差動クロック信号を複数の経路に分割してそれぞれの経路に遅延量の異なる遅延回路を設け、それぞれのクロック信号でデータ信号をフリップフロップ回路により取り込み、それらの結果を比較することにより、クロックの最終的な遅延量を決定し、データ信号とのタイミングを調整する技術がある（例えば、特許文献１参照）。 As a technique for receiving a data signal with a conventional small amplitude differential interface circuit, in order to adjust the timing difference between the clock signal and the data signal, the original differential clock signal is divided into a plurality of paths and each path is divided. Are provided with delay circuits with different delay amounts, the data signals are fetched by flip-flop circuits with the respective clock signals, and the results are compared to determine the final delay amount of the clock, and the timing with the data signal is determined. There is a technique for adjusting (see, for example, Patent Document 1).
また、差動クロック信号の両エッジで差動データ信号を受信する技術として、正相クロック入力信号と負相クロック入力信号とを２つの差動アンプに入力し、そのときに、一方の差動アンプには正相クロック入力信号を正極入力端子に入力するとともに負相クロック入力信号を負極入力端子に入力し、一方、他方の差動アンプには正相クロック入力信号を負極入力端子に入力するとともに負相クロック入力信号を正極入力端子に入力することで、正相クロック信号と負相クロック信号のエッジタイミングを揃え、クロック信号の経路に遅延調整回路を用いることなく安定したタイミングでデータを受信するという技術がある（例えば、特許文献２参照）。 As a technique for receiving a differential data signal at both edges of a differential clock signal, a positive-phase clock input signal and a negative-phase clock input signal are input to two differential amplifiers. A positive phase clock input signal is input to the positive input terminal and a negative phase clock input signal is input to the negative input terminal of the amplifier, while a positive phase clock input signal is input to the negative input terminal of the other differential amplifier. In addition, by inputting the negative phase clock input signal to the positive input terminal, the edge timings of the positive phase clock signal and the negative phase clock signal are aligned, and data is received at a stable timing without using a delay adjustment circuit in the clock signal path. There is a technique of performing (see, for example, Patent Document 2).
しかしながら、これら従来の技術では、正相クロック信号、負相クロック信号共にデータ信号を安定して取り込めるタイミングを満足するようにデータ経路に遅延調整回路を設ける必要がある。ところが、より高速なデータ伝送では、データ信号の経路に遅延調整回路が設けられていると、その遅延調整回路に起因して、相対的にデータ信号とクロック信号の位相関係が崩れ、調整したタイミングから外れてしまうという懸念がある。そのために、より高速なデータ信号を受信するためには、差動クロックの片エッジでの伝送受信が求められる。しかしながら、差動クロックの片エッジで差動データ信号を受信する場合であっても、データ信号の経路に遅延調整回路が設けられていると、同様の懸念が発生する。 However, in these conventional techniques, it is necessary to provide a delay adjustment circuit in the data path so as to satisfy the timing at which both the positive phase clock signal and the negative phase clock signal can be taken in stably. However, in higher-speed data transmission, if a delay adjustment circuit is provided in the data signal path, the phase relationship between the data signal and the clock signal is relatively lost due to the delay adjustment circuit, and the adjusted timing There is a concern that it will deviate from. Therefore, in order to receive a higher-speed data signal, transmission / reception at one edge of the differential clock is required. However, even when a differential data signal is received at one edge of the differential clock, the same concern arises if a delay adjustment circuit is provided in the data signal path.
本発明は、上記課題を解決するものであり、差動アンプで取り込んだデータ信号の経路に遅延調整回路を設けることなく、高速にデータ伝送が行われても、データ信号を、クロック信号との位相関係を保ったまま、安定的に受信することのできる差動入力インターフェース回路等を提供することを目的とする。 The present invention solves the above-described problem, and even if data transmission is performed at high speed without providing a delay adjustment circuit in the path of the data signal taken in by the differential amplifier, the data signal is connected to the clock signal. An object of the present invention is to provide a differential input interface circuit or the like that can stably receive signals while maintaining the phase relationship.
前記課題を解決するために、本発明の一形態に関わる差動入力インターフェース回路は、差動信号を受信し、シングルエンドのデータ信号を出力する差動入力インターフェース回路であって、正相データ入力信号が入力される正極入力端子と、負相データ入力信号が入力される負極入力端子とを有し、正相データ信号を出力する第１の差動アンプと、前記正相データ入力信号が入力される負極入力端子と、前記負相データ入力信号が入力される正極入力端子とを有し、負相データ信号を出力する第２の差動アンプと、正相クロック入力信号と負相クロック入力信号が入力され、シングルエンドのクロック信号を出力する第３の差動アンプと、前記正相データ信号と前記負相データ信号とを前記クロック信号に同期してラッチすることにより、ラッチ出力信号を出力するデータラッチ回路と、前記ラッチ出力信号より前記データ信号を生成し、生成した前記データ信号を出力するデータ生成回路とを備える。 In order to solve the above-described problem, a differential input interface circuit according to an aspect of the present invention is a differential input interface circuit that receives a differential signal and outputs a single-ended data signal. A first differential amplifier having a positive input terminal for receiving a signal and a negative input terminal for receiving a negative phase data input signal and outputting a positive phase data signal; and the positive phase data input signal being input A second differential amplifier that outputs a negative phase data signal, a positive phase clock input signal, and a negative phase clock input A third differential amplifier that receives a signal and outputs a single-ended clock signal; and latches the positive-phase data signal and the negative-phase data signal in synchronization with the clock signal, Comprises a data latch circuit that outputs a pitch output signal, the generating the data signal from the latch output signal, and a data generation circuit for outputting the generated the data signal.
このような構成により、データ経路に遅延調整回路を設けることなく、かつ、データラッチ回路はデータ信号の立ち上がり時では正相データ信号をクロック信号に同期してラッチし、データ信号の立ち下がり時では負相データ信号をクロック信号に同期してラッチする。よって、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されるので、データ入力に用いる差動アンプの製造プロセス、電源電圧、温度、小振幅信号のコモンモード信号、小振幅信号の振幅によるＤｕｔｙ比のばらつきといった各種ばらつきに対して、ラッチ回路でのデータ信号のラッチにおけるタイミングマージンの減少が改善され、高速伝送の実現が可能となる。これにより、差動アンプで取り込んだデータ信号の経路に遅延調整回路を設けることなく、高速にデータ伝送が行われてきたデータ信号を、クロック信号との位相関係を保ったまま、安定的に受信することができる。 With this configuration, the data latch circuit does not provide a delay adjustment circuit in the data path, and the data latch circuit latches the positive phase data signal in synchronization with the clock signal at the rising edge of the data signal, and at the falling edge of the data signal. The negative phase data signal is latched in synchronization with the clock signal. Therefore, the differential signal is converted into a single-ended signal under the influence of only the propagation delay time at the rise of the propagation delay time at the rise and the propagation delay time at the fall in the differential amplifier. In the latch of the data signal in the latch circuit, various variations such as the manufacturing process of the differential amplifier used for data input, the power supply voltage, the temperature, the common mode signal of the small amplitude signal, and the variation of the duty ratio due to the amplitude of the small amplitude signal Reduction of timing margin is improved, and high-speed transmission can be realized. As a result, a data signal that has been transmitted at high speed can be stably received while maintaining the phase relationship with the clock signal without providing a delay adjustment circuit in the path of the data signal captured by the differential amplifier. can do.
具体的には、第１の態様として、前記データラッチ回路は、前記正相データ信号を前記クロック信号に同期してラッチして第１のラッチ出力信号を生成する第１のラッチ回路と、前記負相データ信号を前記クロック信号に同期してラッチして第２のラッチ出力信号を生成する第２のラッチ回路とを備え、前記データ生成回路は、前記正相データ信号と前記負相データ信号とから、前記正相データ信号および前記負相データ信号のどちらかを選択するための制御信号であるセレクト信号を生成するセレクト信号生成回路と、前記セレクト信号に基づいて前記第１のラッチ出力信号と前記第２のラッチ出力信号のどちらかを選択し、前記データ信号として出力するセレクタ回路とを備えてもよい。 Specifically, as a first mode, the data latch circuit latches the positive phase data signal in synchronization with the clock signal to generate a first latch output signal; and A second latch circuit that latches a negative phase data signal in synchronization with the clock signal to generate a second latch output signal, the data generation circuit including the positive phase data signal and the negative phase data signal A select signal generating circuit for generating a select signal which is a control signal for selecting either the positive phase data signal or the negative phase data signal, and the first latch output signal based on the select signal And a selector circuit that selects one of the second latch output signals and outputs the selected signal as the data signal.
このような構成により、データ信号入力に用いる差動アンプの製造プロセス等の各種ばらつきに対して、データ信号の立ち上がり時では第１のラッチ回路で正相データ信号をクロック信号に同期してラッチし、データ信号の立ち下がり時では第２のラッチ回路で負相データ信号をクロック信号に同期してラッチする動作となるため、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることとなり、ラッチ回路でのデータ信号のラッチにおけるタイミングマージンの減少が改善され、高速転送の実現が可能となる。 With such a configuration, the positive phase data signal is latched in synchronization with the clock signal by the first latch circuit at the rising edge of the data signal against various variations in the manufacturing process of the differential amplifier used for the data signal input. When the data signal falls, the second latch circuit latches the negative phase data signal in synchronization with the clock signal. Therefore, the propagation delay time at the rise of the signal and the propagation at the fall in the differential amplifier. The differential signal is converted to a single-ended signal, affected only by the propagation delay time at the rising edge of the delay time, and the reduction of the timing margin in the latch of the data signal in the latch circuit is improved, and high-speed transfer Can be realized.
また、第２の態様として、前記データラッチ回路は、前記正相データ信号を分周し、第１の分周回路出力信号を出力する第１の分周回路と、前記負相データ信号を分周し、第２の分周回路出力信号を出力する第２の分周回路と、前記第１の分周回路出力信号と前記第２の分周回路出力信号とを演算処理し、演算出力信号を出力する第１の演算回路と、前記演算出力信号を前記クロック信号に同期してラッチしてラッチ出力信号を出力する第３のラッチ回路とを備えてもよい。 As a second aspect, the data latch circuit divides the positive-phase data signal and outputs a first divider circuit output signal, and the negative-phase data signal. A second frequency dividing circuit that outputs a second frequency dividing circuit output signal, an arithmetic processing of the first frequency dividing circuit output signal and the second frequency dividing circuit output signal, and an arithmetic output signal And a third latch circuit that latches the arithmetic output signal in synchronization with the clock signal and outputs a latch output signal.
このような構成により、データ信号入力に用いる差動アンプの製造プロセス等の各種ばらつきに対して、正相データ信号を分周した信号と負相データ信号を分周した信号とを演算し、その出力信号に対しクロック信号に同期してラッチする動作となるため、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることとなり、ラッチ回路でのデータ信号のラッチにおけるタイミングマージンの減少が改善され、高速転送の実現が可能になるとともに、上記第１の態様の回路構成におけるセレクタ回路とデータラッチ用のラッチ回路を削減することができるため、特性改善と回路規模が小さくなるコストメリットも実現することができる。 With such a configuration, a signal obtained by dividing the positive-phase data signal and a signal obtained by dividing the negative-phase data signal are calculated for various variations such as the manufacturing process of the differential amplifier used for data signal input. Since the output signal is latched in synchronization with the clock signal, only the propagation delay time at the rise of the propagation delay time at the rise of the signal and the propagation delay time at the fall of the differential amplifier is affected. In response, the differential signal is converted into a single-ended signal, the reduction of the timing margin in the latch of the data signal in the latch circuit is improved, high-speed transfer can be realized, and the circuit of the first aspect Since the number of selector circuits and latch circuits for data latching can be reduced, the cost can be improved and the circuit scale can be reduced. Tsu door can also be realized.
また、第３の態様として、前記データラッチ回路は、前記正相データ信号を分周し、第３の分周回路出力信号を出力する第３の分周回路と、前記負相データ信号を分周し、第４の分周回路出力信号を出力する第４の分周回路と、前記第３の分周回路出力信号を前記クロック信号に同期してラッチして第４のラッチ出力信号を生成する第４のラッチ回路と、前記第４の分周回路出力信号を前記クロック信号に同期してラッチして第５のラッチ出力信号を生成する第５のラッチ回路とを備え、前記データ生成回路は、前記第４のラッチ出力信号と前記第５のラッチ出力信号とを演算処理し、前記データ信号を出力する第２の演算回路を備えてもよい。 As a third aspect, the data latch circuit divides the positive phase data signal and outputs a third frequency divider circuit output signal, and the negative phase data signal. A fourth frequency dividing circuit that outputs a fourth frequency dividing circuit output signal, and generates a fourth latch output signal by latching the third frequency dividing circuit output signal in synchronization with the clock signal. A fourth latch circuit for latching, and a fifth latch circuit for latching the fourth frequency divider output signal in synchronization with the clock signal to generate a fifth latch output signal. May include a second arithmetic circuit that performs arithmetic processing on the fourth latch output signal and the fifth latch output signal and outputs the data signal.
このような構成により、データ信号入力に用いる差動アンプの製造プロセス等の各種ばらつきに対して、正相クロック信号に同期して、正相データ信号が分周された信号が第６のラッチ回路においてラッチされるとともに、負相データ信号が分周された信号が第７のラッチ回路においてラッチされるため、差動アンプにおける信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることになることに加えて、上記第２の態様の構成に比べて、より長いセットアップタイムが確保された周期の長いＨｉデータおよびＬｏデータが別々にラッチされるので、データが高速化された場合に更なるタイミング特性の改善が期待できる。 With such a configuration, a signal obtained by dividing the positive-phase data signal in synchronization with the positive-phase clock signal with respect to various variations in the manufacturing process of the differential amplifier used for data signal input is the sixth latch circuit. Since the signal obtained by frequency division of the negative phase data signal is latched by the seventh latch circuit, the propagation delay time at the rising edge and the propagation delay time at the falling edge of the differential amplifier In addition to the fact that the differential signal is converted into a single-ended signal under the influence of only the propagation delay time at the rise time, a longer setup time is ensured compared to the configuration of the second aspect. Since Hi data and Lo data having a long period are separately latched, further improvement in timing characteristics can be expected when the data is speeded up.
また、前記第１の差動アンプと前記第２の差動アンプとは、差動信号を受信して差動信号を出力する第１の全差動アンプを構成してもよい。このような構成により、差動アンプを２つ用いる場合に比べ、入力容量が削減できるので、より高速動作が可能となる。 The first differential amplifier and the second differential amplifier may constitute a first fully differential amplifier that receives a differential signal and outputs a differential signal. With such a configuration, the input capacitance can be reduced as compared with the case where two differential amplifiers are used, so that higher speed operation is possible.
また、前記第１の差動アンプ、前記第２の差動アンプおよび前記第３の差動アンプは、同じ種類の回路で構成されていてもよい。このような構成により、製造プロセスでのばらつき等が生じても、差動アンプの特性は同じ方向に変動するので、データ信号とクロック信号の相対関係は常に保たれ、高速な差動信号を安定して受信することができる。 The first differential amplifier, the second differential amplifier, and the third differential amplifier may be configured by the same type of circuit. With this configuration, even if there are variations in the manufacturing process, the differential amplifier characteristics change in the same direction, so the relative relationship between the data signal and the clock signal is always maintained, and high-speed differential signals are stable. Can be received.
また、本発明は、差動の画像信号を受信し、表示パネルに駆動信号を出力する表示ドライバＩＣであって、前記差動の画像信号を前記差動信号として受信し、シングルエンドのデータ信号を出力する上記差動入力インターフェース回路と、前記差動入力インターフェース回路から出力されるデータ信号を増幅する出力回路とを備える表示ドライバＩＣとして実現してもよい。このような構成により、上述した特徴を有する差動入力インターフェース回路を備える表示ドライバＩＣが実現される。 The present invention also provides a display driver IC that receives a differential image signal and outputs a drive signal to a display panel, receives the differential image signal as the differential signal, and is a single-ended data signal. May be realized as a display driver IC including the differential input interface circuit that outputs the data signal and an output circuit that amplifies the data signal output from the differential input interface circuit. With such a configuration, a display driver IC including the differential input interface circuit having the above-described features is realized.
また、本発明は、上記表示ドライバＩＣと、前記表示ドライバＩＣから出力される駆動信号により、画像を表示する表示パネルとを備える表示パネルモジュールとして実現してもよい。このような構成により、上述した特徴を有する差動入力インターフェース回路を具備した表示ドライバＩＣを高速データ伝送が必要な表示パネルモジュールに使用することができる。 In addition, the present invention may be realized as a display panel module including the display driver IC and a display panel that displays an image by a drive signal output from the display driver IC. With such a configuration, the display driver IC including the differential input interface circuit having the above-described features can be used for a display panel module that requires high-speed data transmission.
また、本発明は、前記画像信号を出力する画像信号処理部と、前記画像信号処理部から出力された画像信号に従って画像を表示する上記表示パネルモジュールとを備える画像表示装置として実現してもよい。 In addition, the present invention may be realized as an image display device including an image signal processing unit that outputs the image signal and the display panel module that displays an image according to the image signal output from the image signal processing unit. .
このような構成により、本発明で提案した差動入力インターフェース回路を用いた表示パネルモジュールは高精細化、大画面化が著しく、特に高速データ伝送が必要となっている画像信号処理部を備えたテレビセット等の画像表示装置に使用することができる。 With such a configuration, the display panel module using the differential input interface circuit proposed in the present invention is provided with an image signal processing unit that is remarkably high-definition and large-screen and particularly requires high-speed data transmission. It can be used for an image display device such as a television set.
本発明により、差動アンプで取り込んだデータ信号の経路に遅延調整回路を設けることなく、高速にデータ伝送が行われてもデータ信号を、クロック信号との位相関係を保ったまま、安定的に受信することのできる差動入力インターフェース回路等が実現される。そして、本発明により、データ信号が入力される差動アンプの特性ばらつきによるタイミングマージンの減少を改善することができ、高速転送が可能となる。 According to the present invention, without providing a delay adjustment circuit in the path of the data signal taken in by the differential amplifier, the data signal can be stably maintained while maintaining the phase relationship with the clock signal even if data transmission is performed at high speed. A differential input interface circuit or the like that can be received is realized. Further, according to the present invention, it is possible to improve the reduction in timing margin due to the characteristic variation of the differential amplifier to which the data signal is input, and high speed transfer is possible.
よって、ＰＤＰ等の画像表示装置における高精細化、大画面化が進んできた今日において、高速にデジタルデータを受信するインターフェースとして、本発明の実用的価値は極めて高い。 Therefore, in today's high definition and large screen in image display devices such as PDPs, the practical value of the present invention is extremely high as an interface for receiving digital data at high speed.
以下、本発明に関わる差動入力インターフェース回路、表示ドライバＩＣ、表示パネルモジュールおよび画像表示装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、構成要素、構成要素の配置位置及び接続形態、手順、信号のタイミングなどは、一例であり、本発明を限定する主旨ではない。本発明は、特許請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。 Hereinafter, embodiments of a differential input interface circuit, a display driver IC, a display panel module, and an image display apparatus according to the present invention will be described with reference to the drawings. Each of the embodiments described below shows a preferred specific example of the present invention. Numerical values, components, arrangement positions and connection forms of components, procedures, signal timings, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention. The invention is limited only by the claims. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims indicating the highest concept of the present invention are not necessarily required to achieve the object of the present invention. It will be described as constituting a preferred form.
図１は、本発明の差動入力インターフェース回路１の回路構成を示すブロック図である。
FIG. 1 is a block diagram showing a circuit configuration of a differential
この差動入力インターフェース回路１は、差動信号（一対の正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎ）を受信し、シングルエンドのデータ信号Ｌ１３を出力する回路である。この差動入力インターフェース回路１は、（１）正相データ入力信号Ａ１Ｐが入力される正極入力端子と、負相データ入力信号Ａ１Ｎが入力される負極入力端子とを有し、正相データ信号ＰＡ１１を出力する第１の差動アンプ（差動アンプ１０３）と、（２）正相データ入力信号Ａ１Ｐが入力される負極入力端子と、負相データ入力信号Ａ１Ｎが入力される正極入力端子とを有し、負相データ信号ＮＡ１１を出力する第２の差動アンプ（差動アンプ１０４）と、（３）一対の正相クロック入力信号ＦＸＰと負相クロック入力信号ＦＸＮが入力され、シングルエンドの正相クロック信号ＦＸ１１を出力する第３の差動アンプ（差動アンプ１０５）と、（４）正相データ信号ＰＡ１１と負相データ信号ＮＡ１１とを正相クロック信号ＦＸ１１に同期してラッチすることにより、ラッチ出力信号（ＰＤ）を出力するデータラッチ回路３０３と、（５）ラッチ出力信号ＰＤを受信してデータ信号Ｌ１３を生成し、生成したデータ信号Ｌ１３をデータ表示処理部等へ出力するデータ生成回路３０２とを備える。
The differential
このような構成により、データ経路に遅延調整回路を設けることなく、かつ、データラッチ回路３０３はデータ信号（Ａ１Ｐ、Ａ１Ｎ）の立ち上がり時では正相データ入力信号Ａ１Ｐを正相クロック信号ＦＸ１１に同期してラッチし、データ信号（Ａ１Ｐ、Ａ１Ｎ）の立ち下がり時では負相データ入力信号Ａ１Ｎを正相クロック信号ＦＸ１１に同期してラッチする。これにより、差動アンプ１０３および１０４における信号の立ち上がり時の伝播遅延時間および立ち下がり時の伝播遅延時間のうちの立ち上がり時の伝播遅延時間だけの影響を受けて差動信号がシングルエンド信号に変換されることになるので、データ入力に用いる差動アンプ１０３〜１０５の製造プロセス、電源電圧、温度、小振幅信号のコモンモード信号、小振幅信号の振幅によるＤｕｔｙ比のばらつきといった各種ばらつきに対して、データラッチ回路３０３でのデータ信号（Ａ１Ｐ、Ａ１Ｎ）のラッチにおけるタイミングマージンの減少が改善され、高速伝送の実現が可能となる。
With this configuration, the
よって、差動アンプ１０３および１０４で取り込んだデータ信号（Ａ１Ｐ、Ａ１Ｎ）の経路に遅延調整回路を設けることなく、高速にデータ伝送が行われてきたデータ信号を、クロック信号（ＦＸＰ、ＦＸＮ）との位相関係を保ったまま、安定的に受信することができる。
Therefore, a data signal that has been transmitted at high speed without providing a delay adjustment circuit in the path of the data signal (A1P, A1N) taken in by the
以下、本発明に係る差動入力インターフェース回路、および、その応用例の具体的な形態について、実施の形態１〜４として、説明する。 Hereinafter, specific embodiments of the differential input interface circuit according to the present invention and application examples thereof will be described as first to fourth embodiments.
（実施の形態１）
まず、本発明の実施の形態１における差動入力インターフェース回路を説明する。図２は本発明の実施の形態１における差動入力インターフェース回路１０の回路図である。本実施の形態における差動入力インターフェース回路１０は、図１に示された差動入力インターフェース回路１をより具体化した一例である。図１と同一の構成要素および対応する構成要素には同一の符号をしている。図１と相違する点を中心に説明する。
(Embodiment 1)
First, the differential input interface circuit according to the first embodiment of the present invention will be described. FIG. 2 is a circuit diagram of the differential
本実施の形態では、データラッチ回路３０３は、第１のラッチ回路（ここでは、フリップフロップ回路２０２）と、第２のラッチ回路（フリップフロップ回路２０３）とから構成される。
In this embodiment mode, the
フリップフロップ回路２０２は、正相データ信号ＰＡ１１を正相クロック信号ＦＸ１１に同期してラッチし、非反転出力端子Ｑから、ラッチ出力信号ＰＤ１１を出力する、例えば、Ｄ型フリップフロップである。
The flip-
フリップフロップ回路２０３は、負相データ信号ＮＡ１１を正相クロック信号ＦＸ１１に同期してラッチし、反転出力端子Ｑｂａｒから、ラッチ出力信号ＰＤ１２を出力する、例えば、Ｄ型フリップフロップ回路である。
The flip-
また、本実施の形態では、データ生成回路３０２は、大きく分けて、正相データ信号ＰＡ１１と負相データ信号ＮＡ１１とから、正相データ信号ＰＡ１１および負相データ信号ＮＡ１１のどちらかを選択するための制御信号であるセレクト信号Ｓ１を生成するセレクト信号生成回路（分周回路２０４、分周回路２０５、ＥＸＯＲ回路６０１、遅延回路５０２で構成される回路）と、そのセレクト信号Ｓ１に基づいてラッチ出力信号ＰＤ１１およびＰＤ１２のどちらかを選択し、データ信号Ｌ１３としてデータ表示処理部等へ出力するセレクタ回路３０１とを備える。
In this embodiment, the
分周回路２０４は、正相データ信号ＰＡ１１を入力とし、２分周した後に、分周回路出力信号ＰＡ１３を出力する分周回路である。
The
分周回路２０５は、負相データ信号ＮＡ１１を入力とし、２分周した後に、分周回路出力信号ＮＡ１３を出力する分周回路である。
The
ＥＸＯＲ回路６０１は、分周回路出力信号ＰＡ１３およびＮＡ１３を入力とし、演算処理（ここでは、排他的論理和）をした後に、演算出力信号Ｒ１を出力する論理演算回路である。
The
遅延回路５０２は、ＥＸＯＲ回路６０１からの演算出力信号Ｒ１を、後述する時間だけ遅延させ、セレクト信号Ｓ１として出力する遅延回路である。
The
セレクタ回路３０１は、遅延回路５０２によって遅延させたセレクト信号Ｓ１によってフリップフロップ回路２０２の出力であるラッチ出力信号ＰＤ１１とフリップフロップ回路２０３の出力であるラッチ出力信号ＰＤ１２のどちらかを選択し、データ信号Ｌ１３として出力するセレクタである。
The
次に、以上のように構成された実施の形態１の差動入力インターフェース回路１０について、以下その動作を説明する。図３は図２で示した実施の形態１における各信号のタイミングを示す駆動タイミングチャートである。
Next, the operation of the differential
外部より入力される正相クロック入力信号ＦＸＰおよび負相クロック入力信号ＦＸＮと正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎと、それらの入力に対して生成される、正相クロック信号ＦＸ１１、正相データ信号ＰＡ１１、負相データ信号ＮＡ１１、分周回路出力信号ＰＡ１３、分周回路出力信号ＮＡ１３、演算出力信号Ｒ１、セレクト信号Ｓ１、フリップフロップ回路２０２からのラッチ出力信号ＰＤ１１、フリップフロップ回路２０３からのラッチ出力信号ＰＤ１２、セレクタ回路の出力であるデータ信号Ｌ１３の波形が示されている。
Positive phase clock input signal FXP and negative phase clock input signal FXN, positive phase data input signal A1P and negative phase data input signal A1N inputted from the outside, and positive phase clock signal FX11 generated for those inputs, Positive phase data signal PA11, negative phase data signal NA11, frequency divider circuit output signal PA13, frequency divider circuit output signal NA13, operation output signal R1, select signal S1, latch output signal PD11 from
なお、本実施の形態における差動アンプ１０３、１０４および１０５は、全て同じ回路構成を備える（つまり、同じ種類の回路で構成されている）。このような構成により、製造プロセスでの変動等による特性ばらつきが生じても差動アンプ１０３、１０４および１０５の特性は同じ方向に変動するので、データ信号（Ａ１Ｐ、Ａ１Ｎ）とクロック信号（ＦＸＰ、ＦＸＮ）の相対関係は常に一定に保たれ、安定した高速動作が可能になる。
Note that the
また、説明容易化のため、外部より入力される正相クロック入力信号ＦＸＰおよび負相クロック入力信号ＦＸＮと正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎとが、図３に示すようなタイミングで入力されたとして、以下、説明する。 For ease of explanation, the positive-phase clock input signal FXP and the negative-phase clock input signal FXN, the positive-phase data input signal A1P, and the negative-phase data input signal A1N that are input from the outside are timed as shown in FIG. Will be described below.
この差動入力インターフェース回路１０の入力である差動信号（Ａ１Ｐ、Ａ１Ｎ）と出力であるシングルエンドのデータ信号Ｌ１３に着目すると、差動信号（Ａ１Ｐ、Ａ１Ｎ）が差動のクロック信号（ＦＸＰ、ＦＸＮ）に同期してシングルエンドのデータ信号Ｌ１３に変換されていることが分かる。ここで、特徴的なことは、（１）データ経路に遅延調整回路を設けていない点、および、（２）正相データ信号ＰＡ１１と負相データ信号ＮＡ１１のいずれも正相クロック入力信号ＦＸＰに同期してラッチされることで、それぞれ、ラッチ出力信号ＰＤ１１およびラッチ出力信号ＰＤ１２が生成され、それらラッチ出力信号ＰＤ１１およびラッチ出力信号ＰＤ１２の一方が選択されて出力されている点である。この特徴について、フリップフロップ回路２０２および２０３のセットアップタイムの観点から詳細に説明する。
When attention is paid to the differential signal (A1P, A1N) that is the input of the differential
いま、差動アンプ１０３、１０４および１０５は、いずれも、立ち上がり時として時間ｒの伝播遅延時間、立ち下がり時として時間ｆ（＞ｒ）の伝播遅延時間を持っているとする。なお、差動アンプにおいては、その回路の構成上、一般的に、立ち上がり時の伝播遅延時間ｒと立ち下がり時の伝播遅延時間ｆとを同じにすることは難しい。
Now, it is assumed that each of the
また、正相クロック入力信号ＦＸＰと正相データ入力信号Ａ１Ｐとは、正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎに対して、時間ｔ１の時間差（つまり、セットアップタイムとホールドタイムの位相差）で入力されているものとする。 The positive phase clock input signal FXP and the positive phase data input signal A1P are different from the positive phase data input signal A1P and the negative phase data input signal A1N by a time difference of time t1 (that is, a phase difference between the setup time and the hold time). ).
正相データ信号ＰＡ１１と負相データ信号ＮＡ１１は、それぞれ、フリップフロップ回路２０２および２０３において、正相クロック信号ＦＸ１１の立ち上がりエッジに同期してラッチされる。
The positive phase data signal PA11 and the negative phase data signal NA11 are latched in synchronization with the rising edge of the positive phase clock signal FX11 in the flip-
ここで、正相クロック信号ＦＸ１１の立ち上がりエッジにてＨｉデータ信号をラッチすることを考える。クロック信号とデータ信号の時間関係は、差動アンプ１０３および１０４への入力前では、クロック信号の立ち上がりエッジに対するデータのセットアップタイムが時間ｔ１だけあり十分であったが、差動アンプ１０３および１０４の通過後は、差動アンプ１０３および１０４のトランジスタ回路構成の特性上、データ信号のＤｕｔｙ比が変化するため、立ち上がり遅延（時間ｒ）を立ち下がり遅延（時間ｆ）より小にした差動アンプ１０３および１０４の通過後では、クロック信号の立ち上がりエッジに対するデータのセットアップタイムが時間ｔ２よりも短い時間ｔ３になってしまう。つまり、正相データ信号ＰＡ１１については、セットアップタイムが時間ｔ２だけあってデータ信号をラッチするのに十分であるのに対し、負相データ信号ＮＡ１１については、セットアップタイムが時間ｔ２よりも短い時間ｔ３しか確保されず、データ信号をラッチできない恐れがある。同様に、Ｌｏデータ信号をラッチする場合も、負相データ信号ＮＡ１１については、セットアップタイムが時間ｔ２だけあってデータ信号をラッチするのに十分であるのに対し、正相データ信号ＰＡ１１については、セットアップタイムが時間ｔ２よりも短い時間ｔ３しか確保されず、データ信号をラッチできない恐れがある。
Here, it is considered to latch the Hi data signal at the rising edge of the positive phase clock signal FX11. As for the time relationship between the clock signal and the data signal, the data setup time with respect to the rising edge of the clock signal is sufficient for the time t1 before the input to the
そこで、本実施の形態では、クロック信号に同期してＨｉデータ信号をラッチする場合は、正相データ信号ＰＡ１１をフリップフロップ回路２０２によりラッチして得られるラッチ出力信号ＰＤ１１を選択して出力し、Ｌｏデータ信号をラッチする場合は、負相データ信号ＮＡ１１をフリップフロップ回路２０３によりラッチして得られるラッチ出力信号ＰＤ１２を選択して出力している。これにより、差動アンプ１０３および１０４の通過時間としては、どちらも、立ち上がり時の伝播遅延時間ｒおよび立ち下がり時の伝播遅延時間ｆのうちの立ち上がり時の伝播遅延時間ｒとして扱えるので、セットアップタイムが十分確保された状態でデータ信号（Ｈｉデータ信号およびＬｏデータ信号）を受信することが可能になる。
Therefore, in the present embodiment, when the Hi data signal is latched in synchronization with the clock signal, the latch output signal PD11 obtained by latching the positive phase data signal PA11 by the flip-
ラッチ出力信号ＰＤ１１とラッチ出力信号ＰＤ１２のどちらを選択するかは、セレクタ回路３０１を用い、正相データ信号ＰＡ１１が入力される分周回路２０４の分周回路出力信号ＰＡ１３と負相データ信号ＮＡ１１が入力される分周回路２０５の分周回路出力信号ＮＡ１３をＥＸＯＲ回路６０１にて排他的論理和演算をし、その結果である演算出力信号Ｒ１を遅延回路５０２にてタイミング調整（一定時間だけ遅延）されたセレクト信号Ｓ１によって選択され、データ信号Ｌ１３として伝送される。
Whether the latch output signal PD11 or the latch output signal PD12 is selected is determined using the
以上のような回路構成にすることにより、本実施の形態の差動入力インターフェース回路１０によれば、クロック信号に同期してＨｉデータ信号をラッチする場合は、正相データ信号ＰＡ１１を正相クロック信号ＦＸ１１に同期してラッチし、クロック信号に同期してＬｏデータ信号をラッチする場合は、負相データ信号ＮＡ１１を正相クロック信号ＦＸ１１に同期してラッチする動作となる。よって、差動アンプにおける信号の立ち上がり時の伝播遅延時間ｒおよび立ち下がり時の伝播遅延時間ｆのうちの立ち上がり時の伝播遅延時間ｒだけの影響を受けて差動信号がシングルエンド信号に変換され、差動アンプ１０３および１０４を介することによってデータ信号のＤｕｔｙ比の変化することによるフリップフロップ回路でのデータラッチのタイミングマージンの減少が改善され、高速転送の実現が可能となる。
With the circuit configuration as described above, according to the differential
なお、本実施の形態の変形例として、図４に示す差動入力インターフェース回路１ａのように、差動アンプ１０５に入力される一対の正相クロック入力信号ＦＸＰと負相クロック入力信号ＦＸＮについて、正相クロック入力信号ＦＸＰを差動アンプ１０５の負極入力端子に入力し、負相クロック入力信号ＦＸＮを差動アンプ１０５の正極入力端子に入力することもできる。
As a modification of the present embodiment, a pair of positive phase clock input signal FXP and negative phase clock input signal FXN input to the
このような構成にすることにより、クロック信号の立ち下がりエッジでのデータラッチが可能となり、クロック信号の立ち下がりエッジでデータをラッチする高速動作が可能な差動入力インターフェース回路１ａが実現される。 With such a configuration, data latching at the falling edge of the clock signal is possible, and the differential input interface circuit 1a capable of high-speed operation for latching data at the falling edge of the clock signal is realized.
また、本実施の形態の別の変形例として、図５に示す差動入力インターフェース回路の１ｂのように、図１で示した差動アンプ１０３と差動アンプ１０４とを、差動の入力信号を受信して差動の出力信号を出力する第１の全差動アンプ（全差動アンプ１０６）として、一つにまとめることもできる。
As another modification of the present embodiment, the
このような構成にすることにより、差動アンプを２つ用いる場合に比べ、入力容量が削減できるので、より高速動作が可能となる。更に、図５に示されるように、図１で示した差動アンプ１０５を全差動アンプ１０６と同じ構成の全差動アンプ１０７で構成することで、通常の差動アンプの場合（実施の形態１）と同様、製造プロセスでの変動等による特性ばらつきが生じても、データ入力信号用の差動アンプとクロック入力信号用の差動アンプのいずれもが同じタイプの全差動アンプで構成されるので、データ信号とクロック信号の相対関係は常に保たれるためより、タイミング特性としては改善される。
By adopting such a configuration, the input capacitance can be reduced as compared with the case where two differential amplifiers are used, so that higher speed operation is possible. Further, as shown in FIG. 5, the
（実施の形態２）
次に、本発明の実施の形態２における差動入力インターフェース回路を説明する。図６は本発明の実施の形態２における差動入力インターフェース回路２０の回路図である。本実施の形態における差動入力インターフェース回路２０は、図１に示された差動入力インターフェース回路１をより具体化した一例である。図１と同一の構成要素および対応する構成要素には同一の符号をしている。図１と相違する点を中心に説明する。
(Embodiment 2)
Next, a differential input interface circuit according to Embodiment 2 of the present invention will be described. FIG. 6 is a circuit diagram of the differential
本実施の形態では、データラッチ回路３０３は、正相データ信号ＰＡ１１を分周（ここでは、２分周）し、第１の分周回路出力信号（分周回路出力信号ＰＡ１４）を出力する第１の分周回路（分周回路２０７）と、負相データ信号ＮＡ１１を分周（ここでは、２分周）し、第２の分周回路出力信号（分周回路出力信号ＮＡ１４）を出力する第２の分周回路（分周回路２０８）と、分周回路２０７からの分周回路出力信号ＰＡ１４と分周回路２０８からの分周回路出力信号ＮＡ１４とを演算処理（ここでは、排他的論理和演算）をし、演算出力信号ＤＡ１１を出力する第１の演算回路（ＥＸＯＲ回路６０２）と、正相クロック信号ＦＸ１１をタイミング調整（一定時間だけ遅延）して遅延クロック信号ＦＸ２１を出力する遅延回路５０３と、ＥＸＯＲ回路６０２からの演算出力信号ＤＡ１１を遅延クロック信号ＦＸ２１に同期してラッチし、ラッチ出力信号ＰＤ１３を出力する第３のラッチ回路（フリップフロップ回路２０９）とを備える。
In the present embodiment, the
また、データ生成回路３０２は、ラッチ出力信号ＰＤ１３を入力とし、電流増幅して、表示用のデータ信号Ｌ１３をデータ表示処理部等へ出力するバッファアンプである。なお、このデータ生成回路３０２は、必ずしも、設けなくてもよい。
The
ここで、分周回路２０７および２０８の初期状態として、非反転出力端子ＱはＬｏ信号を出力しているものとする。
Here, as an initial state of the
次に、以上のように構成された実施の形態２の差動入力インターフェース回路２０について、以下その動作を説明する。図７は図６で示した実施の形態２における各信号のタイミングを示す駆動タイミングチャートである。
Next, the operation of the differential
外部より入力される正相クロック入力信号ＦＸＰおよび負相クロック入力信号ＦＸＮと正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎと、それらの入力に対して生成される、正相データ信号ＰＡ１１、負相データ信号ＮＡ１１、分周回路出力信号ＰＡ１４、分周回路出力信号ＮＡ１４、ＥＸＯＲ回路６０２の演算出力信号ＤＡ１１、遅延クロック信号ＦＸ２１、フリップフロップ回路２０９の出力であるラッチ出力信号ＰＤ１３の波形が示されている。
Positive phase data input signal FXP, negative phase clock input signal FXN, positive phase data input signal A1P and negative phase data input signal A1N inputted from outside, positive phase data signal PA11 generated for those inputs, The waveforms of the negative phase data signal NA11, the frequency divider circuit output signal PA14, the frequency divider circuit output signal NA14, the operation output signal DA11 of the
なお、本実施の形態における差動アンプ１０３、１０４および１０５は全て同じ回路構成を備える（つまり、同じ種類の回路で構成されている）。また、説明容易化のため、外部より入力される正相クロック入力信号ＦＸＰおよび負相クロック入力信号ＦＸＮと正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎとが図７に示すようなタイミングで入力されたとして、以下、説明する。
Note that the
この差動入力インターフェース回路２０の入力である差動信号（Ａ１Ｐ、Ａ１Ｎ）と出力のデータ信号Ｌ１３に対応するラッチ出力信号ＰＤ１３に着目すると、差動信号（Ａ１Ｐ、Ａ１Ｎ）が差動のクロック信号（ＦＸＰ、ＦＸＮ）に同期してラッチ出力信号ＰＤ１３に変換されていることが分かる。ここで、特徴的なことは、（１）データ経路に遅延調整回路を設けていない点、および、（２）正相データ信号ＰＡ１１と負相データ信号ＮＡ１１のいずれも２分周されることで、それぞれ、その立ち上がりエッジおよび立ち下りエッジのうち立ち上がりエッジだけの影響を受けた分周回路出力信号ＰＡ１４および分周回路出力信号ＮＡ１４が生成され、それら分周回路出力信号ＰＡ１４および分周回路出力信号ＮＡ１４の変化点を併せ持つ演算出力信号ＤＡ１１が出力されている点である。この特徴について、フリップフロップ回路２０９のセットアップタイムの観点から詳細に説明する。
When attention is paid to the differential signal (A1P, A1N) which is an input of the differential
いま、差動アンプ１０３、１０４および１０５は、いずれも、立ち上がり時として時間ｒの伝播遅延時間、立ち下がり時として時間ｆの伝播遅延時間を持っているとする。
Now, it is assumed that each of the
また、正相クロック入力信号ＦＸＰと正相データ入力信号Ａ１Ｐとは、正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎに対して、時間ｔ１の時間差（つまり、セットアップタイムとホールドタイムの位相差）で入力されているものとする。 The positive phase clock input signal FXP and the positive phase data input signal A1P are different from the positive phase data input signal A1P and the negative phase data input signal A1N by a time difference of time t1 (that is, a phase difference between the setup time and the hold time). ).
正相データ信号ＰＡ１１と負相データ信号ＮＡ１１は、それぞれ、分周回路２０７および２０８へ入力され、その出力である分周回路出力信号ＰＡ１４と分周回路出力信号ＮＡ１４とがＥＸＯＲ回路６０２によって排他的論理和演算され、演算出力信号ＤＡ１１となる。このような演算を行うことにより、演算出力信号ＤＡ１１の立ち上がりエッジと立ち下がりエッジは正相データ入力信号ＦＸＰの立ち上がりエッジおよび立ち下がりエッジに対し時間ｒだけ遅延した波形となる。つまり、演算出力信号ＤＡ１１は、差動アンプ１０３および１０４における信号の立ち上がり時の伝播遅延時間ｒおよび立ち下がり時の伝播遅延時間ｆのうちの立ち上がり時の伝播遅延時間ｒだけの影響を受けた波形をもつ。
The positive phase data signal PA11 and the negative phase data signal NA11 are input to the
この演算出力信号ＤＡ１１を、正相クロック信号ＦＸ１１を遅延回路５０３によってタイミング調整された遅延クロック信号ＦＸ２１に同期してフリップフロップ回路２０９にてラッチすることにより、Ｈｉデータ信号をラッチする場合、Ｌｏデータ信号をラッチする場合共に十分なセットアップタイムｔ４を確保することができる。そして、このフリップフロップ回路２０９からのラッチ出力信号ＰＤ１３はデータ生成回路３０２に入力され、データ信号Ｌ１３として出力される。
When the Hi data signal is latched by latching the arithmetic output signal DA11 in the flip-
以上のような回路構成にすることにより、本実施の形態の差動入力インターフェース回路２０によれば、差動アンプ１０３および１０４における信号の立ち上がり時の伝播遅延時間ｒだけの影響を受けた演算出力信号ＤＡ１１を用いて差動信号がシングルエンドの信号に変換されるので、差動アンプを通過することで発生するＤｕｔｙ比が変化することによるラッチ回路でのデータラッチのタイミングマージンの減少を改善しつつ、実施の形態１で必要とされたセレクタ回路とデータ信号ラッチ用のラッチ回路を削減することができるため、特性改善と回路規模が小さくなるコストメリットの双方を実現することが可能となる。
With the circuit configuration as described above, according to the differential
（実施の形態３）
次に、本発明の実施の形態３における差動入力インターフェース回路を説明する。図８は本発明の実施の形態３における差動入力インターフェース回路３０の回路図である。本実施の形態における差動入力インターフェース回路３０は、図１に示された差動入力インターフェース回路１をより具体化した一例である。図１と同一の構成要素および対応する構成要素には同一の符号をしている。図１と相違する点を中心に説明する。
(Embodiment 3)
Next, a differential input interface circuit according to
本実施の形態では、データラッチ回路３０３は、正相データ信号ＰＡ１１を分周（ここでは、２分周）し、第３の分周回路出力信号（分周回路出力信号ＰＡ１４）を出力する第３の分周回路（分周回路２０７）と、負相データ信号ＮＡ１１を分周（ここでは、２分周）し、第４の分周回路出力信号（分周回路出力信号ＮＡ１４）を出力する第４の分周回路（分周回路２０８）と、正相クロック信号ＦＸ１１をタイミング調整（一定時間だけ遅延）して遅延クロック信号ＦＸ２１を出力する遅延回路５０４と、分周回路２０７からの分周回路出力信号ＰＡ１４を遅延クロック信号ＦＸ２１に同期してラッチする第４のラッチ回路（フリップフロップ回路２１０）と、分周回路２０８の分周回路出力信号ＮＡ１４を遅延クロック信号ＦＸ２１に同期してラッチする第５のラッチ回路（フリップフロップ回路２１１）により構成される。
In the present embodiment, the
また、データ生成回路３０２は、フリップフロップ回路２１０からのラッチ出力信号ＰＤ１４とフリップフロップ回路２１１からのラッチ出力信号ＰＤ１５とを演算処理（ここでは、排他的論理和演算）をし、データ信号Ｌ１３をデータ表示処理部等へ出力する第２の演算回路（ＥＸＯＲ回路６０３）により構成される。
In addition, the
ここで、分周回路２０７および２０８の初期状態として、非反転出力端子ＱはＬｏ信号を出力しているものとする。
Here, as an initial state of the
次に、以上のように構成された実施の形態３の差動入力インターフェース回路３０について、以下その動作を説明する。図９は図８で示した実施の形態３における各信号のタイミングを示す駆動タイミングチャートである。
Next, the operation of the differential
外部より入力される正相クロック入力信号ＦＸＰおよび負相クロック入力信号ＦＸＮと正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎと、それらの入力に対して生成される、正相データ信号ＰＡ１１、負相データ信号ＮＡ１１、分周回路出力信号ＰＡ１４、分周回路出力信号ＮＡ１４、遅延クロック信号ＦＸ２１、フリップフロップ回路２１０の出力であるラッチ出力信号ＰＤ１４、フリップフロップ回路２１１の出力であるラッチ出力信号ＰＤ１５、ＥＸＯＲ回路６０３の出力信号であるデータ信号Ｌ１３の波形が示されている。
Positive phase data input signal FXP, negative phase clock input signal FXN, positive phase data input signal A1P and negative phase data input signal A1N inputted from outside, positive phase data signal PA11 generated for those inputs, Negative phase data signal NA11, frequency divider circuit output signal PA14, frequency divider circuit output signal NA14, delayed clock signal FX21, latch output signal PD14 output from flip-
なお、本実施の形態における差動アンプ１０３、１０４および１０５は全て同じ回路構成を備える（つまり、同じ種類の回路で構成されている）。また、説明容易化のため、外部より入力される正相クロック入力信号ＦＸＰおよび負相クロック入力信号ＦＸＮと正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎとが図９に示すようなタイミングで入力されたとして、以下、説明する。
Note that the
この差動入力インターフェース回路３０の入力である差動信号（Ａ１Ｐ、Ａ１Ｎ）と出力のデータ信号Ｌ１３に着目すると、差動信号（Ａ１Ｐ、Ａ１Ｎ）が差動のクロック信号（ＦＸＰ、ＦＸＮ）に同期してデータ信号Ｌ１３に変換されていることが分かる。ここで、特徴的なことは、（１）データ経路に遅延調整回路を設けていない点、および、（２）正相データ信号ＰＡ１１と負相データ信号ＮＡ１１のいずれも２分周されることで、それぞれ、その立ち上がりエッジおよび立ち下りエッジのうち立ち上がりエッジだけの影響を受けた分周回路出力信号ＰＡ１４および分周回路出力信号ＮＡ１４が生成され、それら分周回路出力信号ＰＡ１４および分周回路出力信号ＮＡ１４がフリップフロップ回路でラッチされている点である。この特徴について、フリップフロップ回路２１０および２１１のセットアップタイムの観点から詳細に説明する。
Focusing on the differential signals (A1P, A1N) and the output data signal L13 which are inputs of the differential
いま、差動アンプ１０３、１０４および１０５は、いずれも、立ち上がり時として時間ｒの伝播遅延時間、立ち下がり時として時間ｆの伝播遅延時間を持っているとする。
Now, it is assumed that each of the
正相データ信号ＰＡ１１と負相データ信号ＮＡ１１は、それぞれ、分周回路２０７および２０８へ入力される。そして、分周回路２０７からの分周回路出力信号ＰＡ１４はフリップフロップ回路２１０にて遅延クロック信号ＦＸ２１に同期してラッチされ、一方、分周回路２０８からの分周回路出力信号ＮＡ１４はフリップフロップ回路２１１にて遅延クロック信号ＦＸ２１に同期してラッチされる。
The positive phase data signal PA11 and the negative phase data signal NA11 are input to the
このような構成にすることにより、実施の形態２では、遅延クロック信号ＦＸ２１に同期してＨｉデータとＬｏデータとをまとめた周期が短いデータ信号（つまり、演算出力信号ＤＡ１１）をラッチしていたのに対し、本実施の形態では、セットアップタイムｔ５が確保された周期が長いＨｉデータおよびＬｏデータという別々データ信号（つまり、分周回路出力信号ＰＡ１４および分周回路出力信号ＮＡ１４）をそれぞれラッチするので、データが高速化された場合にタイミングマージンとして余裕が確保される。 By adopting such a configuration, in the second embodiment, the data signal (that is, the operation output signal DA11) having a short cycle in which the Hi data and the Lo data are combined in synchronization with the delayed clock signal FX21 is latched. On the other hand, in the present embodiment, separate data signals (that is, the frequency divider circuit output signal PA14 and the frequency divider circuit output signal NA14) of Hi data and Lo data with a long period in which the setup time t5 is secured are latched. Therefore, a margin is secured as a timing margin when the data speed is increased.
このような回路構成にすることにより、本実施の形態の差動入力インターフェース回路３０によれば、実施の形態２における差動入力インターフェース回路２０に比べ、遅延クロック信号ＦＸ２１に同期して、正相データ入力信号（つまり、分周回路出力信号ＰＡ１４）はフリップフロップ回路２１０において、一方、負相データ入力信号（つまり、分周回路出力信号ＮＡ１４）はフリップフロップ回路２１１において、それぞれ、別々にラッチされるため、ラッチにおけるセットアップタイムがより十分に確保され、さらにデータが高速化された場合にタイミング特性を改善することができる。
By adopting such a circuit configuration, according to the differential
（実施の形態４）
次に、本発明に係る差動入力インターフェース回路の応用例を、実施の形態４として、説明する。図１０と図１１は、いずれも、本発明に係る差動入力インターフェース回路を含む応用例の回路図である。
(Embodiment 4)
Next, an application example of the differential input interface circuit according to the present invention will be described as a fourth embodiment. 10 and 11 are both circuit diagrams of application examples including the differential input interface circuit according to the present invention.
図１０は本発明の差動入力インターフェース回路を用いた表示ドライバＩＣの回路構成を示すブロック図である。 FIG. 10 is a block diagram showing a circuit configuration of a display driver IC using the differential input interface circuit of the present invention.
図１０において、表示ドライバＩＣ７０３は、差動の画像信号を受信し、表示パネルに駆動信号を出力する駆動用のＩＣであって、複数対の差動入力信号（正相データ入力信号Ａ１Ｐおよび負相データ入力信号Ａ１Ｎ、正相データ入力信号Ａ２Ｐおよび負相データ入力信号Ａ２Ｎ、・・、正相データ入力信号Ａ６Ｐおよび負相データ入力信号Ａ６Ｎ）を受信しラッチ出力信号ＰＤ１７を出力する差動入力インターフェース回路７１０と、ラッチ出力信号ＰＤ１７と正相クロック信号ＦＸ１１を受信し、正相クロック信号ＦＸ１１に同期してラッチ出力信号ＰＤ１７をラッチして３８４ビットの並列信号に変換し、電流増幅して出力信号Ｙ１〜Ｙ３８４を送信する出力回路７０６とによって構成される１チップのＬＳＩ等である。
In FIG. 10, a
差動入力インターフェース回路７１０は、複数対の差動入力信号を受信し、ラッチ出力信号ＰＤ１６を出力する差動入力回路７０４と、一対の差動クロック信号（正相クロック入力信号ＦＸＰと負相クロック入力信号ＦＸＮ）を受信し、正相クロック信号ＦＸ１１を出力する差動アンプ１０５と、差動入力回路７０４からのラッチ出力信号ＰＤ１６と正相クロック信号ＦＸ１１とを受信し、ラッチ出力信号ＰＤ１７を出力するデータレジスタ７０５によって構成される。
The differential
ここで、差動入力回路７０４は、実施の形態１〜３における差動アンプ１０３および１０４、または、全差動アンプ１０６を、複数個集めた回路に相当する。また、データレジスタ７０５は、実施の形態１〜３におけるデータラッチ回路３０３とデータ生成回路３０２とを併せた回路に相当する。差動入力インターフェース回路７１０から出力されるラッチ出力信号ＰＤ１７は、上記実施の形態における差動入力インターフェース回路１、１０、２０および３０が出力するデータ信号Ｌ１３に相当する。つまり、上記実施の形態における差動入力インターフェース回路１、１０、２０および３０は、一対の差動信号を１つのシングルエンドの信号に変換する回路であったが、本実施の形態における差動入力インターフェース回路７１０は、複数対の差動信号を複数の複数のシングルエンドの信号に変換する回路である。
Here, the
また、出力回路７０６は、データ表示処理部の一例であり、本実施の形態では、６ビットのラッチ出力信号ＰＤ１７を３８４ビットのパラレルデータに変換するシフトレジスタと、シフトレジスタからの各出力信号を電流増幅することで出力信号Ｙ１〜Ｙ３８４として表示パネル（図示しない）に出力するバッファアンプとを有するドライバ回路である。
The
図１１は、図１０に示される表示ドライバＩＣ７０３を用いた表示パネルモジュール７０７から成る画像表示装置（ここでは、図１２に示されるような外観を有するテレビセット７０８）の構成を示すブロック図である。
FIG. 11 is a block diagram showing a configuration of an image display apparatus (here, a
図１１において、テレビセット７０８は、本発明に係る画像表示装置の一例であり、表示パネルモジュール７０７と、表示パネルモジュール７０７に表示させる画像信号を出力する画像信号処理部７０２とによって構成される。
In FIG. 11, a
表示パネルモジュール７０７は、マトリックス状に画素が配置されたＰＤＰ等の表示パネル７０１、画像信号に応じて表示パネル７０１の画素を発光させる駆動信号を提供する、図１０に示される表示ドライバＩＣ７０３を実装した複数の表示ドライバモジュール７０９、表示パネル７０１の走査線を駆動する走査線駆動回路７１１によって構成される。表示ドライバモジュール７０９は画像信号処理部７０２から画像信号を受信し、その画像信号に応じて、表示パネル７０１の各画素ブロックを駆動して発光させる。
The
このように、表示ドライバモジュール７０９に用いられる表示ドライバＩＣ７０３の入力回路に、上記実施の形態における差動入力インターフェース回路１、１０、２０、３０および７１０を用いることにより、半導体製造プロセスや電源電圧、差動信号の中心電圧、温度などの条件がある程度ばらついたとしても、高速データ伝送が必要な表示パネルモジュールに対処することができ、安定して高速に動作する画像表示装置（テレビセット、パーソナルコンピュータのディスプレイ装置等）を実現することができる。
As described above, by using the differential
以上、本発明に係る差動入力インターフェース回路、表示ドライバＩＣ、表示パネルモジュールおよび画像表示装置について、実施の形態１〜４に基づいて説明したが、本発明は、このような実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態の構成要素を任意に組み合わせて得られる形態も、本発明に含まれる。 As described above, the differential input interface circuit, the display driver IC, the display panel module, and the image display device according to the present invention have been described based on the first to fourth embodiments, but the present invention is limited to such embodiments. Not. The form obtained by subjecting each embodiment to various modifications conceived by those skilled in the art without departing from the spirit of the present invention, and the form obtained by arbitrarily combining the components of each embodiment are also included in the present invention. include.
たとえば、実施の形態１〜３における差動入力インターフェース回路は、１対の差動信号をシングルエンド信号に変換したが、図１０に示される差動入力回路７０４のように、複数対の差動信号のそれぞれをシングルエンド信号に変換してもよい。そのためには、データ経路を構成する回路を複数セット設ければよい。
For example, the differential input interface circuits in the first to third embodiments convert a pair of differential signals into a single-ended signal. However, as in the
また、実施の形態４における表示ドライバＩＣは、１チップのＬＳＩとして構成されたが、複数チップのＩＣから構成されてもよい。このことは他の実施の形態についても同様である。つまり、いかなる範囲の回路を１チップのＩＣとして集積化するかについては、適宜、設計事項として決定すればよい。 Further, the display driver IC in the fourth embodiment is configured as a one-chip LSI, but may be configured from a plurality of chips. The same applies to the other embodiments. In other words, what range of circuits should be integrated as a one-chip IC may be appropriately determined as a design matter.
また、本実施の形態における差動入力インターフェース回路、表示ドライバＩＣ、表示パネルモジュールおよび画像表示装置は、固定の回路で実現されるだけでなく、再構成可能な回路で実現されてもよい。これにより、差動入力インターフェース回路を実装した後であっても、他の種類の差動入力インターフェース回路に変更することができる。 In addition, the differential input interface circuit, the display driver IC, the display panel module, and the image display device in the present embodiment may be realized not only by a fixed circuit but also by a reconfigurable circuit. Thereby, even after the differential input interface circuit is mounted, it can be changed to another type of differential input interface circuit.
本発明は、差動信号を受信し、シングルエンドのデータ信号を出力する差動入力インターフェース回路として、特に、データ信号の差動アンプによる立ち上がり時、立ち下がり時の遅延差により悪化するセットアップタイムの特性を改善することができ、ラッチ回路のラッチタイミングのばらつきが低減され、高速転送が可能となるので、テレビセット等に用いられる表示パネル用のデジタルデータを高速に行うインターフェース回路として有用である。 The present invention is a differential input interface circuit that receives a differential signal and outputs a single-ended data signal, and in particular, has a setup time that deteriorates due to a delay difference at the rise and fall of the data signal by a differential amplifier. The characteristics can be improved, variation in latch timing of the latch circuit is reduced, and high-speed transfer is possible. Therefore, it is useful as an interface circuit that performs high-speed digital data for a display panel used in a television set or the like.
Ａ１Ｐ、Ａ２Ｐ、Ａ６Ｐ 正相データ入力信号
Ａ１Ｎ、Ａ２Ｎ、Ａ６Ｎ 負相データ入力信号
ＦＸＰ 正相クロック入力信号
ＦＸＮ 負相クロック入力信号
ＰＡ１１ 正相データ信号
ＮＡ１１ 負相データ信号
ＦＸ１１ 正相クロック信号
ＦＸ２１ 遅延クロック信号
ＰＤ、ＰＤ１１、ＰＤ１２、ＰＤ１３、ＰＤ１４、ＰＤ１５、ＰＤ１６、ＰＤ１７ ラッチ出力信号
Ｓ１ セレクト信号
Ｙ１〜Ｙ３８４ 出力信号（表示パネルへの駆動信号）
Ｌ１３ データ信号（データ表示処理部への伝送データ）
１、１ａ、１ｂ、１０、２０、３０、７１０ 差動入力インターフェース回路
１０３、１０４、１０５ 差動アンプ
１０６、１０７ 全差動アンプ
２０２、２０３、２０９、２１０、２１１ フリップフロップ回路
２０４、２０５、２０７、２０８ 分周回路
３０１ セレクタ回路
３０２ データ生成回路
３０３ データラッチ回路
５０２、５０３、５０４ 遅延回路
６０１、６０２、６０３ ＥＸＯＲ回路
７０１ 表示パネル
７０２ 画像信号処理部
７０３ 表示ドライバＩＣ
７０４ 差動入力回路
７０５ データレジスタ
７０６ 出力回路
７０７ 表示パネルモジュール
７０８ テレビセット
７０９ 表示ドライバモジュール
A1P, A2P, A6P Positive phase data input signal A1N, A2N, A6N Negative phase data input signal FXP Positive phase clock input signal FXN Negative phase clock input signal PA11 Positive phase data signal NA11 Negative phase data signal FX11 Positive phase clock signal FX21 Delay clock Signal PD, PD11, PD12, PD13, PD14, PD15, PD16, PD17 Latch output signal S1 Select signal Y1-Y384 Output signal (drive signal to display panel)
L13 Data signal (Transmission data to the data display processing unit)
1, 1a, 1b, 10, 20, 30, 710 Differential
704
Claims (9)
正相データ入力信号が入力される正極入力端子と、負相データ入力信号が入力される負極入力端子とを有し、正相データ信号を出力する第１の差動アンプと、
前記正相データ入力信号が入力される負極入力端子と、前記負相データ入力信号が入力される正極入力端子とを有し、負相データ信号を出力する第２の差動アンプと、
正相クロック入力信号と負相クロック入力信号が入力され、シングルエンドのクロック信号を出力する第３の差動アンプと、
前記正相データ信号と前記負相データ信号とを前記クロック信号に同期してラッチすることにより、ラッチ出力信号を出力するデータラッチ回路と、
前記ラッチ出力信号より前記データ信号を生成し、生成した前記データ信号を出力するデータ生成回路と
を備える差動入力インターフェース回路。 A differential input interface circuit that receives a differential signal and outputs a single-ended data signal,
A first differential amplifier having a positive input terminal to which a positive phase data input signal is input and a negative input terminal to which a negative phase data input signal is input, and outputting a positive phase data signal;
A second differential amplifier having a negative input terminal to which the positive phase data input signal is input and a positive input terminal to which the negative phase data input signal is input, and outputting a negative phase data signal;
A third differential amplifier that receives a positive-phase clock input signal and a negative-phase clock input signal and outputs a single-ended clock signal;
A data latch circuit that outputs a latch output signal by latching the positive phase data signal and the negative phase data signal in synchronization with the clock signal;
And a data generation circuit for generating the data signal from the latch output signal and outputting the generated data signal.
前記正相データ信号を前記クロック信号に同期してラッチして第１のラッチ出力信号を生成する第１のラッチ回路と、
前記負相データ信号を前記クロック信号に同期してラッチして第２のラッチ出力信号を生成する第２のラッチ回路とを備え、
前記データ生成回路は、
前記正相データ信号と前記負相データ信号とから、前記正相データ信号および前記負相データ信号のどちらかを選択するための制御信号であるセレクト信号を生成するセレクト信号生成回路と、
前記セレクト信号に基づいて前記第１のラッチ出力信号と前記第２のラッチ出力信号のどちらかを選択し、前記データ信号として出力するセレクタ回路と
を備える請求項１記載の差動入力インターフェース回路。 The data latch circuit includes:
A first latch circuit that latches the positive phase data signal in synchronization with the clock signal to generate a first latch output signal;
A second latch circuit that latches the negative phase data signal in synchronization with the clock signal to generate a second latch output signal;
The data generation circuit includes:
A select signal generating circuit that generates a select signal that is a control signal for selecting either the positive phase data signal or the negative phase data signal from the positive phase data signal and the negative phase data signal;
The differential input interface circuit according to claim 1, further comprising: a selector circuit that selects either the first latch output signal or the second latch output signal based on the select signal and outputs the selected signal as the data signal.
前記正相データ信号を分周し、第１の分周回路出力信号を出力する第１の分周回路と、
前記負相データ信号を分周し、第２の分周回路出力信号を出力する第２の分周回路と、
前記第１の分周回路出力信号と前記第２の分周回路出力信号とを演算処理し、演算出力信号を出力する第１の演算回路と、
前記演算出力信号を前記クロック信号に同期してラッチしてラッチ出力信号を出力する第３のラッチ回路と
を備える請求項１記載の差動入力インターフェース回路。 The data latch circuit includes:
A first frequency divider that divides the positive phase data signal and outputs a first frequency divider output signal;
A second frequency divider that divides the negative phase data signal and outputs a second frequency divider output signal;
A first arithmetic circuit that performs arithmetic processing on the first frequency divider output signal and the second frequency divider output signal and outputs an arithmetic output signal;
The differential input interface circuit according to claim 1, further comprising: a third latch circuit that latches the operation output signal in synchronization with the clock signal and outputs a latch output signal.
前記正相データ信号を分周し、第３の分周回路出力信号を出力する第３の分周回路と、
前記負相データ信号を分周し、第４の分周回路出力信号を出力する第４の分周回路と、
前記第３の分周回路出力信号を前記クロック信号に同期してラッチして第４のラッチ出力信号を生成する第４のラッチ回路と、
前記第４の分周回路出力信号を前記クロック信号に同期してラッチして第５のラッチ出力信号を生成する第５のラッチ回路とを備え、
前記データ生成回路は、
前記第４のラッチ出力信号と前記第５のラッチ出力信号とを演算処理し、前記データ信号を出力する第２の演算回路を備える
請求項１記載の差動入力インターフェース回路。 The data latch circuit includes:
A third frequency divider that divides the positive phase data signal and outputs a third frequency divider output signal;
A fourth frequency divider that divides the negative phase data signal and outputs a fourth frequency divider output signal;
A fourth latch circuit that latches the third divider output signal in synchronization with the clock signal to generate a fourth latch output signal;
A fifth latch circuit that latches the fourth divider output signal in synchronization with the clock signal to generate a fifth latch output signal;
The data generation circuit includes:
The differential input interface circuit according to claim 1, further comprising: a second arithmetic circuit that performs arithmetic processing on the fourth latch output signal and the fifth latch output signal and outputs the data signal.
請求項１記載の差動入力インターフェース回路。 The differential input interface according to claim 1, wherein the first differential amplifier and the second differential amplifier constitute a first fully differential amplifier that receives a differential signal and outputs the differential signal. circuit.
請求項１記載の差動入力インターフェース回路。 The differential input interface circuit according to claim 1, wherein the first differential amplifier, the second differential amplifier, and the third differential amplifier are configured by the same type of circuit.
前記差動の画像信号を前記差動信号として受信し、シングルエンドのデータ信号を出力する請求項１から請求項６のいずれか１項に記載の差動入力インターフェース回路と、
前記差動入力インターフェース回路から出力されるデータ信号を増幅する出力回路と
を備える表示ドライバＩＣ。 A display driver IC that receives a differential image signal and outputs a drive signal to a display panel,
The differential input interface circuit according to any one of claims 1 to 6, wherein the differential image signal is received as the differential signal, and a single-ended data signal is output.
A display driver IC comprising: an output circuit that amplifies a data signal output from the differential input interface circuit.
前記表示ドライバＩＣから出力される駆動信号により、画像を表示する表示パネルと
を備える表示パネルモジュール。 A display driver IC according to claim 7;
A display panel module comprising: a display panel that displays an image by a drive signal output from the display driver IC.
前記画像信号処理部から出力された画像信号に従って画像を表示する請求項８に記載の表示パネルモジュールと
を備える画像表示装置。 An image signal processing unit for outputting the image signal;
An image display device comprising: the display panel module according to claim 8, wherein an image is displayed according to an image signal output from the image signal processing unit.
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-
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