JP2003124788A - Amplifier circuit and waveform shaping circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To symmetrically amplify a signal to a high potential side and a low potential side in a well-balanced manner. SOLUTION: When a voltage Vi1 of a sine waveform and a voltage Vi2 being a direct current level of the voltage Vi1 are inputted to a differential amplifier circuit 12, a power supply voltage Vdd is outputted to a high potential side and voltages Vo1 and Vo2 limited by a VDS1 (Q13) are outputted to a lower potential side centering on a balanced voltage (Vdd-VGS1 (Q14-Q17)). A level shift circuit 14 outputs voltages Vo10 and Vo20 obtained by shifting the voltages Vo1 and Vo2 to a high potential side as much as VGS2 (Q19 and Q20). In this case, amplitude of a high potential side becomes equal to amplitude of a low potential side with respect to a balanced voltage (Vdd-VGS1 (Q14-Q 17)+VGS2 (Q19 and Q20) of the voltages Vo10 and Vo20 by setting VGS1 (Q14-Q17) so as to satisfy the relation of VGS1 (Q14-Q17)-VGS2 (Q19 and Q20)=Vdd-VGS1 (Q14-Q17)-VDS1 (Q13).

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、差動増幅を行う増
幅回路および当該増幅回路を用いた波形整形回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an amplifier circuit for performing differential amplification and a waveform shaping circuit using the amplifier circuit.

【０００２】[0002]

【発明が解決しようとする課題】例えばＥＴＣ（Electr
onic Toll Collection System ：ノンストップ自動料金
収受システム）車載器においては、路上器アンテナから
送信されてくる電波を受信し、その受信信号に対し包絡
線検波を行って２５０ｋＨｚ／５００ｋＨｚの周波数変
調（ＦＭ０）された正弦波状の復調信号を得る。この復
調信号の振幅は、ＥＴＣ車載器と路上器アンテナとの距
離に応じて例えば１ｍＶから２００ｍＶまでの範囲内で
変化する。復調信号はマイクロコンピュータで処理され
るため、振幅の中点電位（正弦波信号では直流分電位に
等しい）を基準レベルとして矩形波信号に変換する波形
整形回路が必要となる。[Problems to be Solved by the Invention] For example, ETC (Electr
onic Toll Collection System: A non-stop automatic toll collection system) On-board equipment receives radio waves transmitted from the roadside antenna, performs envelope detection on the received signals, and frequency-modulates 250 kHz / 500 kHz (FM0). To obtain a sinusoidal demodulated signal. The amplitude of this demodulated signal changes within a range of, for example, 1 mV to 200 mV according to the distance between the ETC vehicle-mounted device and the roadside antenna. Since the demodulated signal is processed by the microcomputer, a waveform shaping circuit for converting the midpoint potential of the amplitude (equal to the DC component potential in the sine wave signal) into a rectangular wave signal is required.

【０００３】（第１の従来構成）図９は、波形整形回路
の第１の従来構成を示している。この波形整形回路１
は、バンドパスフィルタ２、非反転増幅回路３、比較回
路４および基準電圧Ｖｆを生成する基準電圧発生回路５
から構成されている。(First Conventional Structure) FIG. 9 shows a first conventional structure of a waveform shaping circuit. This waveform shaping circuit 1
Is a bandpass filter 2, a non-inverting amplifier circuit 3, a comparison circuit 4, and a reference voltage generation circuit 5 for generating a reference voltage Vf.
It consists of

【０００４】バンドパスフィルタ２は、上記復調信号で
ある入力信号Ｄinの中点電位を基準電圧Ｖｆにバイアス
した状態で所定の周波数成分のみを通過させる。非反転
増幅回路３は、オペアンプＯＰ１と抵抗Ｒ１、Ｒ２とか
ら構成され、バンドパスフィルタ２を通過した信号を基
準電圧Ｖｆを中点電位として（Ｒ１＋Ｒ２）／Ｒ１倍に
増幅する。The band pass filter 2 allows only a predetermined frequency component to pass while the midpoint potential of the input signal Din which is the demodulated signal is biased to the reference voltage Vf. The non-inverting amplifier circuit 3 includes an operational amplifier OP1 and resistors R1 and R2, and amplifies the signal that has passed through the bandpass filter 2 by (R1 + R2) / R1 times with the reference voltage Vf as the midpoint potential.

【０００５】比較回路４は、ハイパスフィルタ６とコン
パレータＣＰ１とから構成され、非反転増幅回路３の出
力電圧Ｖｏを基準電圧Ｖｆと比較することにより矩形波
形の出力信号Ｄout を生成する。ここで、コンデンサＣ
１と抵抗Ｒ３とからなるハイパスフィルタ６は、オペア
ンプＯＰ１からそのオフセット電圧に起因して出力され
る直流電圧を遮断する作用を持っている。The comparison circuit 4 is composed of a high-pass filter 6 and a comparator CP1 and compares the output voltage Vo of the non-inverting amplifier circuit 3 with a reference voltage Vf to generate a rectangular waveform output signal Dout. Where capacitor C
The high-pass filter 6 including 1 and the resistor R3 has a function of blocking the DC voltage output from the operational amplifier OP1 due to the offset voltage.

【０００６】この構成において入力信号Ｄinの振幅が大
きいと、非反転増幅回路３の出力電圧Ｖｏが上限電圧
（ほぼ電源電圧Ｖdd）または下限電圧（ほぼグランド電
位０Ｖ）に達し制限（クランプ）される。この制限によ
り出力電圧Ｖｏの直流分電位が基準電圧Ｖｆからずれる
と、ハイパスフィルタ６を通過した後の信号がそのずれ
た電圧分だけシフトして出力信号Ｄout の変化タイミン
グがずれ、入力信号Ｄinの持つ本来のデューティ比と出
力信号Ｄout のデューティ比との間に誤差が生じる。従
って、出力電圧Ｖｏが入力信号Ｄinの中点電位を中心と
して高電位側と低電位側とで対称に制限されるように、
基準電圧Ｖｆは１／２・Ｖddに設定されている。In this configuration, when the amplitude of the input signal Din is large, the output voltage Vo of the non-inverting amplifier circuit 3 reaches the upper limit voltage (approximately power supply voltage Vdd) or the lower limit voltage (approximately ground potential 0V) and is limited (clamped). . When the DC potential of the output voltage Vo deviates from the reference voltage Vf due to this limitation, the signal after passing through the high-pass filter 6 shifts by the deviated voltage, the change timing of the output signal Dout deviates, and the input signal Din changes. An error occurs between the original duty ratio of the output signal and the duty ratio of the output signal Dout. Therefore, the output voltage Vo is symmetrically limited on the high potential side and the low potential side about the midpoint potential of the input signal Din.
The reference voltage Vf is set to 1/2 · Vdd.

【０００７】この波形整形回路１をマイクロプロセッサ
等のディジタル処理ＩＣに内蔵しようとすると、これら
ディジタル処理ＩＣの多くがＣＭＯＳプロセスを採用し
ているため、上記オペアンプＯＰ１やコンパレータＣＰ
１などにＣＭＯＳタイプのものを用いる必要がある。し
かし、一般的なＣＭＯＳのオペアンプは、１ＭＨｚ程度
の高周波信号を増幅するための十分な周波数特性を持っ
ていない。また、非反転増幅回路３のようにフィードバ
ックをかけた使用においては位相補償回路が不可欠であ
るため、周波数特性が一層悪化して増幅波形に歪みが生
じる。従って、非反転増幅回路３の出力電圧Ｖｏがその
中点電位を基準に矩形波に変換されたとしても、出力信
号Ｄout の変化タイミングつまりデューティ比に誤差が
生じる虞がある。When the waveform shaping circuit 1 is to be built in a digital processing IC such as a microprocessor, many of these digital processing ICs employ a CMOS process, and therefore the operational amplifier OP1 and the comparator CP are used.
It is necessary to use a CMOS type for 1 and the like. However, a general CMOS operational amplifier does not have sufficient frequency characteristics for amplifying a high frequency signal of about 1 MHz. In addition, since the phase compensation circuit is indispensable in the use in which feedback is applied like the non-inverting amplifier circuit 3, the frequency characteristic is further deteriorated and the amplified waveform is distorted. Therefore, even if the output voltage Vo of the non-inverting amplifier circuit 3 is converted into a rectangular wave with the midpoint potential as a reference, an error may occur in the change timing of the output signal Dout, that is, the duty ratio.

【０００８】さらに、ＥＴＣ車載器のように電池を使用
し且つ低消費電流動作を要求されるシステムにあって
は、電源電圧が低く設定されているので、ＣＭＯＳのオ
ペアンプを用いると周波数特性が一層悪化し上記波形歪
みが増大する。従って、実際に図９に示す波形整形回路
１を実現するためには高速オペアンプや高速コンパレー
タ等が作り込まれた専用アナログＩＣを用いなければな
らず、コスト高を招くという問題があった。Further, in a system such as an ETC vehicle-mounted device that uses a battery and is required to operate with low current consumption, since the power supply voltage is set low, the frequency characteristics are further improved by using a CMOS operational amplifier. It deteriorates and the waveform distortion increases. Therefore, in order to actually realize the waveform shaping circuit 1 shown in FIG. 9, it is necessary to use a dedicated analog IC in which a high-speed operational amplifier, a high-speed comparator and the like are built, which causes a problem of high cost.

【０００９】（第２の従来構成）特開平６−１０４７０
４号公報には、オペアンプではなく縦続接続された差動
増幅回路を用いて構成した入力回路（波形整形回路に相
当）が開示されている。差動増幅回路は、オペアンプと
異なりフィードバック回路がないため高速動作が可能と
なる。しかしながら、上記入力回路は、差動増幅回路が
有するオフセット電圧に起因する直流電圧が後段に伝搬
されてしまうため、数ｍＶといった微小な信号を扱うこ
とが困難であるという問題がある。(Second Conventional Configuration) Japanese Patent Laid-Open No. 6-10470
Japanese Patent No. 4 discloses an input circuit (corresponding to a waveform shaping circuit) configured by using cascaded differential amplifier circuits instead of operational amplifiers. Unlike the operational amplifier, the differential amplifier circuit does not have a feedback circuit, and thus can operate at high speed. However, the above-mentioned input circuit has a problem that it is difficult to handle a minute signal such as several mV because a DC voltage caused by the offset voltage of the differential amplifier circuit is propagated to the subsequent stage.

【００１０】（第３の従来構成）そこで、本願発明者ら
は、オフセット電圧の影響を排除した波形整形回路とし
て、差動増幅回路をハイパスフィルタを介して縦続接続
した構成について検討した。図１０は、この波形整形回
路の電気的構成を示すもので、波形整形回路７は、バン
ドパスフィルタ２、差動増幅回路８、ハイパスフィルタ
９、差動増幅回路８、ハイパスフィルタ９およびコンパ
レータＣＰ１が縦続に接続されるとともに、基準電圧発
生回路５と定電流回路１０が付加された構成となってい
る。(Third Conventional Configuration) Therefore, the inventors of the present application have studied a configuration in which differential amplifier circuits are cascade-connected via a high-pass filter as a waveform shaping circuit that eliminates the influence of an offset voltage. FIG. 10 shows an electrical configuration of this waveform shaping circuit. The waveform shaping circuit 7 includes a bandpass filter 2, a differential amplifier circuit 8, a highpass filter 9, a differential amplifier circuit 8, a highpass filter 9 and a comparator CP1. Are connected in cascade, and a reference voltage generating circuit 5 and a constant current circuit 10 are added.

【００１１】この波形整形回路７によれば、オフセット
電圧に起因して差動増幅回路８から出力される直流電圧
がハイパスフィルタ９により遮断されるため、縦続接続
の段数を増やすことによりオフセット電圧の影響を受け
ることなくゲインを高めることができる。この波形整形
回路７を２Ｖ程度の低い電源電圧でも高速に動作させる
ためには、差動増幅回路８におけるトランジスタＱ１、
Ｑ２のゲート電圧を、Ｎチャネル型ＭＯＳトランジスタ
のしきい値電圧Ｖtn以上の電圧にバイアスする必要があ
る。このため、基準電圧発生回路５が出力する基準電圧
Ｖｆを、例えば３／４・Ｖddといった電源電圧Ｖddに近
い電圧に設定する必要がある。以下、この電圧設定に伴
って生じる問題点を図１１も参照しながら説明する。According to the waveform shaping circuit 7, since the DC voltage output from the differential amplifier circuit 8 is cut off by the high-pass filter 9 due to the offset voltage, the offset voltage of the offset voltage can be increased by increasing the number of cascaded stages. The gain can be increased without being affected. In order to operate the waveform shaping circuit 7 at high speed even with a low power supply voltage of about 2V, the transistor Q1 in the differential amplifier circuit 8 is
It is necessary to bias the gate voltage of Q2 to a voltage equal to or higher than the threshold voltage Vtn of the N-channel type MOS transistor. Therefore, it is necessary to set the reference voltage Vf output by the reference voltage generation circuit 5 to a voltage close to the power supply voltage Vdd such as 3/4 · Vdd. Hereinafter, problems caused by the voltage setting will be described with reference to FIG.

【００１２】図１１（ａ）に示すように、差動増幅回路
８に入力される電圧Ｖi1は、その振幅の中点電位（直流
分電位）が基準電圧Ｖｆ（＝３／４・Ｖdd）にバイアス
された正弦波電圧であり、電圧Ｖi2は基準電圧Ｖｆであ
る。また、図１１（ｂ）に示すように、差動増幅回路８
が出力する電圧Ｖo11 、Ｖo21 はともに（Ｖdd−ＶGS1
）を中心（平衡電位）として変化し、高電位側に対し
ては電源電圧Ｖddで制限され低電位側に対してはＶDS1
で制限される。ここで、ＶGS1 はトランジスタＱ３、Ｑ
４のゲート・ソース間電圧で、トランジスタＱ５に流す
定電流値とトランジスタＱ３、Ｑ４の特性により決ま
る。また、ＶDS1 は定電流回路１０のバイアス電圧Ｖｂ
とトランジスタＱ５の特性により決まる。As shown in FIG. 11A, in the voltage Vi1 input to the differential amplifier circuit 8, the midpoint potential (DC component potential) of the amplitude becomes the reference voltage Vf (= 3/4 · Vdd). It is a biased sinusoidal voltage and the voltage Vi2 is the reference voltage Vf. Further, as shown in FIG. 11B, the differential amplifier circuit 8
The voltages Vo11 and Vo21 output by both are (Vdd-VGS1
) As the center (equilibrium potential), the high potential side is limited by the power supply voltage Vdd, and the low potential side is VDS1.
Limited by. Here, VGS1 is the transistor Q3, Q
The gate-source voltage of 4 is determined by the constant current value flowing in the transistor Q5 and the characteristics of the transistors Q3 and Q4. Further, VDS1 is the bias voltage Vb of the constant current circuit 10.
And the characteristics of the transistor Q5.

【００１３】さらに、図１１（ｃ）に示すように、ハイ
パスフィルタ９を通過した後の電圧Ｖi11 、Ｖi21 は、
その中点電位（直流分電位）が基準電圧Ｖｆに等しくな
り、それぞれ電圧Ｖo11 、Ｖo21 の直流分電位を（３／
４・Ｖdd−（Ｖdd−ＶGS1 ））だけ高電位側にシフトし
た電圧となる。Further, as shown in FIG. 11C, the voltages Vi11 and Vi21 after passing through the high pass filter 9 are as follows.
The midpoint potential (DC component potential) becomes equal to the reference voltage Vf, and the DC component potentials of the voltages Vo11 and Vo21 are (3 /
The voltage is shifted to the high potential side by 4.Vdd- (Vdd-VGS1).

【００１４】この場合、電圧Ｖo11 の振幅が上記平衡電
位に対して高電位側にＶGS1 、低電位側に（Ｖdd−ＶGS
1 −ＶDS1 ）に非対称に制限されていると、電圧Ｖo11
の直流分電位が上記平衡電位からずれる（図１１（ｂ）
においては低電位側にずれる）。このため、ハイパスフ
ィルタ９を通過することによる電圧Ｖi11 の高電位側へ
のシフト量が電圧Ｖi21 のシフト量よりも大きくなり、
コンパレータＣＰ１の出力信号Ｄout の変化タイミング
つまりデューティ比に誤差が生じる。In this case, the amplitude of the voltage Vo11 is VGS1 on the high potential side and (Vdd-VGS) on the low potential side with respect to the equilibrium potential.
1-VDS1) asymmetrically limited, the voltage Vo11
DC component potential of is deviated from the equilibrium potential (Fig. 11 (b))
In the shift to the low potential side). Therefore, the amount of shift of the voltage Vi11 to the high potential side by passing through the high pass filter 9 becomes larger than the amount of shift of the voltage Vi21,
An error occurs in the change timing of the output signal Dout of the comparator CP1, that is, the duty ratio.

【００１５】また、電圧Ｖo1の高電位側が電源電圧Ｖdd
で制限されている時、電圧Ｖi11 は電源電圧Ｖddを超え
たレベルとなる。波形整形回路７がＩＣとして構成され
且つ抵抗Ｒ４などがＰチャネルの拡散抵抗で作られてい
る場合には、電源電圧Ｖdd側に寄生ダイオードが形成さ
れている。従って、電圧Ｖi11 が電源電圧Ｖddを超える
と、この寄生ダイオードを通した電荷抜けにより電圧Ｖ
i11 の波形が一層歪み、出力信号Ｄout のデューティ比
に一層大きな誤差が生じてしまう。The high potential side of the voltage Vo1 is the power supply voltage Vdd.
When the voltage is limited by, the voltage Vi11 becomes a level exceeding the power supply voltage Vdd. When the waveform shaping circuit 7 is configured as an IC and the resistor R4 and the like are made of P-channel diffused resistors, a parasitic diode is formed on the power supply voltage Vdd side. Therefore, when the voltage Vi11 exceeds the power source voltage Vdd, the voltage V11 is lost due to the charge leakage through the parasitic diode.
The waveform of i11 is further distorted, and a larger error occurs in the duty ratio of the output signal Dout.

【００１６】本発明は上記事情に鑑みてなされたもの
で、その目的は、信号を高電位側、低電位側に対しバラ
ンス良く対称に増幅可能な増幅回路を提供すること、お
よびこの増幅回路を用いた波形整形回路を提供すること
にある。The present invention has been made in view of the above circumstances, and an object thereof is to provide an amplifier circuit capable of amplifying a signal symmetrically with respect to a high potential side and a low potential side in a well-balanced manner, and this amplifier circuit. It is to provide a waveform shaping circuit used.

【００１７】[0017]

【課題を解決するための手段】請求項１に記載した手段
によれば、差動増幅回路の差動対において差動入力トラ
ンジスタの負荷回路が対称的な回路構成を有しているた
め、差動増幅回路は互いに逆位相で振幅が等しい差動出
力電圧を出力する。この差動出力電圧は、差動増幅回路
の構成上、第１の電源電位側の出力限界電圧と第２の電
源電位側の出力限界電圧とにより制限される。According to the means described in claim 1, since the load circuit of the differential input transistors in the differential pair of the differential amplifier circuit has a symmetrical circuit configuration, The dynamic amplifier circuit outputs differential output voltages having opposite phases and the same amplitude. This differential output voltage is limited by the output limit voltage on the first power supply potential side and the output limit voltage on the second power supply potential side due to the configuration of the differential amplifier circuit.

【００１８】同相信号入力時における差動出力電圧（以
下、平衡電位と称す）が、第１の電源電位側の出力限界
電圧と第２の電源電位側の出力限界電圧との中点電位に
対しずれている場合、第１または第２の出力限界電圧に
より振幅が制限された差動出力電圧は、上記平衡電位に
対し第１の電源線側の振幅と第２の電源線側の振幅とが
異なる非対称波形となる。そこで、差動増幅回路の後に
レベルシフト回路を設け、差動出力電圧を上記中点電位
に対する平衡電位のずれの向きとは逆向きにレベルシフ
トする。The differential output voltage (hereinafter referred to as the equilibrium potential) at the time of inputting the in-phase signal becomes the midpoint potential between the output limit voltage on the first power supply potential side and the output limit voltage on the second power supply potential side. When they are deviated from each other, the differential output voltage whose amplitude is limited by the first or second output limit voltage has the amplitude on the first power supply line side and the amplitude on the second power supply line side with respect to the equilibrium potential. Results in different asymmetric waveforms. Therefore, a level shift circuit is provided after the differential amplifier circuit, and the differential output voltage is level-shifted in the direction opposite to the direction of deviation of the equilibrium potential with respect to the midpoint potential.

【００１９】ここで、例えば上記平衡電位が上記中点電
位に対し第１の電源電位側にずれている場合には、差動
増幅回路の差動出力電圧が第１の出力限界電圧により制
限されている時に、レベルシフトされた当該差動出力電
圧がレベルシフト回路の持つ第２の電源電位側の出力限
界電圧によって制限されるようなレベルシフト量が設定
される。その結果、レベルシフト回路から出力される差
動出力電圧は、レベルシフトされた後の平衡電位に対し
第１の電源線側の振幅と第２の電源線側の振幅とがほぼ
等しい対称波形となり、その直流分電圧は平衡電位にほ
ぼ等しくなる。これは、差動増幅回路の差動出力電圧に
おける平衡電位が上記中点電位に対し第２の電源電位側
にずれている場合にも同様となる。このように、本手段
の増幅回路によれば、平衡電位に対する高電位側の振幅
と低電位側の振幅とをほぼ等しく保持した状態で信号を
バランス良く増幅できる。Here, for example, when the equilibrium potential is deviated to the first power supply potential side with respect to the midpoint potential, the differential output voltage of the differential amplifier circuit is limited by the first output limit voltage. During this period, the level shift amount is set such that the level-shifted differential output voltage is limited by the output limit voltage on the second power supply potential side of the level shift circuit. As a result, the differential output voltage output from the level shift circuit has a symmetrical waveform in which the amplitude on the first power supply line side and the amplitude on the second power supply line side are substantially equal to the equilibrium potential after level shifting. , Its DC component voltage becomes almost equal to the equilibrium potential. This is the same when the balanced potential in the differential output voltage of the differential amplifier circuit deviates to the second power supply potential side with respect to the midpoint potential. As described above, according to the amplification circuit of the present means, it is possible to amplify the signal in a well-balanced state in which the amplitude on the high potential side and the amplitude on the low potential side with respect to the equilibrium potential are held substantially equal.

【００２０】請求項２に記載した手段によれば、上記平
衡電位をＶD0、差動増幅回路における第１、第２の電源
電位側の出力限界電圧をそれぞれＶD1、ＶD2、レベルシ
フト回路における第１、第２の電源電位側の出力限界電
圧をそれぞれＶL1、ＶL2とし、例えばＶD0がＶD1とＶD2
との中点電位に対し第１の電源電位側にずれている場
合、振幅制限時において、ＶD0に対する第１の電源電位
側の振幅｜ＶD1−ＶD0｜が第２の電源電位側の振幅｜Ｖ
D0−ＶD2｜よりも小さくなる。According to the second aspect, the balanced potential is VD0, the output limit voltages on the first and second power supply potential sides in the differential amplifier circuit are VD1 and VD2, respectively, and the first output limit voltage is in the level shift circuit. , VL1 and VL2 are output limit voltages on the second power supply potential side, for example, VD0 is VD1 and VD2.
When the amplitude is limited to the first power supply potential side with respect to the midpoint potential, the amplitude | VD1−VD0 | on the first power supply potential side with respect to VD0 is the amplitude | V on the second power supply potential side with respect to VD0.
It becomes smaller than D0-VD2 |.

【００２１】そこで、差動増幅回路の差動出力電圧を第
２の電源電位側に｜２・ＶD0−ＶL2−ＶD1｜だけレベル
シフトすることにより、レベルシフト後における上記平
衡電位に対する第２の電源電位側の振幅が｜ＶD1−ＶD0
｜に等しくなる。これは、差動増幅回路の差動出力電圧
における平衡電位が上記中点電位に対し第２の電源電位
側にずれている場合にも同様となる。つまり、本手段に
よれば、平衡電位に対する高電位側の振幅と低電位側の
振幅とを常に等しく保持した状態で信号を増幅できる。Therefore, the differential output voltage of the differential amplifier circuit is level-shifted to the second power source potential side by | 2 · VD0-VL2-VD1 | Amplitude on the potential side is | VD1-VD0
Is equal to |. This is the same when the balanced potential in the differential output voltage of the differential amplifier circuit deviates to the second power supply potential side with respect to the midpoint potential. That is, according to the present means, the signal can be amplified in a state where the amplitude on the high potential side and the amplitude on the low potential side with respect to the equilibrium potential are always kept equal.

【００２２】請求項３に記載した手段によれば、差動入
力トランジスタの負荷回路は、カレントミラー回路の接
続形態を持つ第１と第２のトランジスタおよび第３と第
４のトランジスタから構成されているため、差動入力ト
ランジスタから見た負荷回路のインピーダンスが高く、
差動増幅回路のゲインを高めることができる。According to the means described in claim 3, the load circuit of the differential input transistor is constituted by the first and second transistors and the third and fourth transistors having the connection configuration of the current mirror circuit. Therefore, the impedance of the load circuit seen from the differential input transistor is high,
The gain of the differential amplifier circuit can be increased.

【００２３】請求項４に記載した手段によれば、差動入
力トランジスタの負荷回路は抵抗であるため構成を簡単
化できる。According to the means described in claim 4, since the load circuit of the differential input transistor is a resistor, the structure can be simplified.

【００２４】請求項５に記載した手段によれば、レベル
シフト回路は、ソースフォロア回路またはエミッタフォ
ロア回路により構成されているので、レベルシフトとし
ての機能とともに、差動増幅回路と外部回路との間のバ
ッファ回路としての機能も併せ持つ。According to the means described in claim 5, since the level shift circuit is constituted by the source follower circuit or the emitter follower circuit, the level shift circuit has a function as a level shift, and the level shift circuit is provided between the differential amplifier circuit and the external circuit. Also has a function as a buffer circuit.

【００２５】請求項６に記載した手段によれば、上述し
た増幅回路をハイパスフィルタを介して複数段に縦続接
続したので、差動増幅回路が持つオフセット電圧に起因
して生じる直流電圧をハイパスフィルタにより遮断でき
る。また、増幅回路から出力される差動出力電圧は、平
衡電位に対する高電位側の振幅と低電位側の振幅とが等
しいので、ハイパスフィルタを通過しても平衡電位が変
動することがない。従って、オフセット電圧の影響を排
除しつつ高い精度と高いゲインとを持った増幅回路を構
成できる。According to the means described in claim 6, since the above-mentioned amplifier circuits are cascade-connected in a plurality of stages through the high-pass filter, the DC voltage generated due to the offset voltage of the differential amplifier circuit is high-pass filtered. Can be shut off by Further, the differential output voltage output from the amplifier circuit has the same amplitude on the high potential side and the amplitude on the low potential side with respect to the equilibrium potential, so that the equilibrium potential does not change even when passing through the high pass filter. Therefore, it is possible to configure an amplifier circuit having high accuracy and high gain while eliminating the influence of the offset voltage.

【００２６】請求項７に記載した手段によれば、増幅回
路により微小な入力信号をオフセット電圧の影響を排除
しつつ高い精度と高いゲインとを持って増幅できる。そ
して、増幅回路から出力される差動出力電圧は、ハイパ
スフィルタを通過しても平衡電位が変動することがな
い。従って、比較回路から出力される比較結果信号の変
化タイミングは、波形整形回路への入力信号がその直流
分電位とクロスするタイミングと正確に一致する。According to the means described in claim 7, it is possible to amplify a minute input signal with high precision and high gain while eliminating the influence of the offset voltage by the amplifier circuit. The equilibrium potential of the differential output voltage output from the amplifier circuit does not fluctuate even after passing through the high-pass filter. Therefore, the change timing of the comparison result signal output from the comparison circuit exactly matches the timing at which the input signal to the waveform shaping circuit crosses the DC component potential.

【００２７】[0027]

【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態について図１および図２を参照しなが
ら説明する。図１は、増幅回路の電気的構成を示してい
る。ＣＭＯＳＩＣとして形成される増幅回路１１は、差
動増幅回路１２、レベルシフト回路１３および定電流回
路１４から構成されている。これらの各回路は、電源電
位Ｖdd（３Ｖ：第１の電源電位に相当）を持つ電源線１
５（第１の電源線に相当）とグランド電位（０Ｖ：第２
の電源電位に相当）を持つ電源線１６（第２の電源線に
相当）との間に接続されている。BEST MODE FOR CARRYING OUT THE INVENTION (First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows the electrical configuration of the amplifier circuit. The amplifier circuit 11 formed as a CMOSIC includes a differential amplifier circuit 12, a level shift circuit 13, and a constant current circuit 14. Each of these circuits has a power supply line 1 having a power supply potential Vdd (3V: equivalent to the first power supply potential).
5 (corresponding to the first power supply line) and the ground potential (0 V: second
Is connected to a power supply line 16 (corresponding to the second power supply line) having a power supply potential of.

【００２８】差動増幅回路１２において、Ｎチャネル型
トランジスタＱ１１、Ｑ１２（差動入力トランジスタに
相当）の各ゲートにはそれぞれ電圧Ｖi1、Ｖi2が入力さ
れるようになっており、共通に接続されたソースはＮチ
ャネル型トランジスタＱ１３（定電流回路に相当）を介
して電源線１６に接続されている。電源線１５とトラン
ジスタＱ１１との間にはＰチャネル型トランジスタＱ１
４とＱ１５とが並列に接続され、電源線１５とトランジ
スタＱ１２との間にはＰチャネル型トランジスタＱ１６
とＱ１７とが並列に接続されている。In the differential amplifier circuit 12, voltages Vi1 and Vi2 are input to the gates of N-channel type transistors Q11 and Q12 (corresponding to differential input transistors), respectively, which are commonly connected. The source is connected to the power supply line 16 via an N-channel transistor Q13 (corresponding to a constant current circuit). A P-channel type transistor Q1 is provided between the power line 15 and the transistor Q11.
4 and Q15 are connected in parallel, and a P-channel type transistor Q16 is provided between the power line 15 and the transistor Q12.
And Q17 are connected in parallel.

【００２９】これらトランジスタＱ１４〜Ｑ１７はトラ
ンジスタＱ１１、Ｑ１２の負荷回路１７を構成するもの
で、トランジスタＱ１４とＱ１７（第１、第２のトラン
ジスタに相当）およびトランジスタＱ１５とＱ１６（第
４、第３のトランジスタに相当）はそれぞれ等しい電流
能力を有しカレントミラー回路の形態を備えている。こ
のように、差動増幅回路１２の負荷回路１７は差動対に
おいて対称的な回路構成となっている。These transistors Q14 to Q17 constitute the load circuit 17 of the transistors Q11 and Q12, and the transistors Q14 and Q17 (corresponding to the first and second transistors) and the transistors Q15 and Q16 (fourth and third transistors). (Corresponding to transistors) each have the same current capability and are provided in the form of current mirror circuits. Thus, the load circuit 17 of the differential amplifier circuit 12 has a symmetrical circuit configuration in the differential pair.

【００３０】レベルシフト回路１３はソースフォロアに
より構成されており、レベルシフト機能とともに外部回
路に対するバッファ回路としての機能も併せ持つ。電源
線１５と１６との間には、Ｐチャネル型トランジスタＱ
１８とＱ１９およびＱ２０とＱ２１とがそれぞれ直列に
接続されている。トランジスタＱ１９、Ｑ２１の各ゲー
トは、それぞれ差動増幅回路１２の両出力ノードすなわ
ちトランジスタＱ１１、Ｑ１２の各ドレインに接続され
ている。これらトランジスタＱ１９、Ｑ２１の各ゲート
に入力された電圧Ｖo1、Ｖo2は、それぞれ電圧Ｖo10 、
Ｖo20 にレベルシフトされてトランジスタＱ１９、Ｑ２
１の各ソースから出力されるようになっている。なお、
本レベルシフト回路１３におけるレベルシフト量は、後
述するように電圧Ｖo10 、Ｖo20 の振幅が高電位側と低
電位側とで等しくなるように決められている。The level shift circuit 13 is composed of a source follower, and has a function as a buffer circuit for an external circuit in addition to the level shift function. A P-channel transistor Q is connected between the power lines 15 and 16.
18 and Q19 and Q20 and Q21 are connected in series, respectively. The gates of the transistors Q19 and Q21 are connected to both output nodes of the differential amplifier circuit 12, that is, the drains of the transistors Q11 and Q12, respectively. The voltages Vo1 and Vo2 input to the gates of these transistors Q19 and Q21 are respectively Vo10 and Vo10.
The transistors Q19 and Q2 are level-shifted to Vo20.
1 is output from each source. In addition,
The level shift amount in the level shift circuit 13 is determined so that the amplitudes of the voltages Vo10 and Vo20 are equal on the high potential side and the low potential side, as described later.

【００３１】定電流回路１４は、上述したトランジスタ
Ｑ１３、Ｑ１８、Ｑ２０にバイアス電圧を供給するもの
である。電源線１５にはＰチャネル型トランジスタＱ２
２、Ｑ２３からなるカレントミラー回路１８が接続さ
れ、トランジスタＱ２２、Ｑ２３の各ドレインと電源線
１６との間にはそれぞれ抵抗Ｒ１１、ダイオード接続さ
れたＮチャネル型トランジスタＱ２４が接続されてい
る。バイアス電圧Ｖb1を持つトランジスタＱ２４のドレ
イン（ゲート）はトランジスタＱ１３のゲートに接続さ
れ、バイアス電圧Ｖb2を持つカレントミラー回路１８の
共通ゲート線はトランジスタＱ１８、Ｑ２０の各ゲート
に接続されている。The constant current circuit 14 supplies a bias voltage to the above-mentioned transistors Q13, Q18, Q20. The power line 15 has a P-channel transistor Q2
2, a current mirror circuit 18 including Q23 is connected, and a resistor R11 and a diode-connected N-channel transistor Q24 are connected between the drains of the transistors Q22 and Q23 and the power supply line 16, respectively. The drain (gate) of the transistor Q24 having the bias voltage Vb1 is connected to the gate of the transistor Q13, and the common gate line of the current mirror circuit 18 having the bias voltage Vb2 is connected to the gates of the transistors Q18 and Q20.

【００３２】次に、増幅回路１１の動作について図２も
参照しながら説明する。図２は、増幅回路１１に正弦波
形の電圧Ｖi1とこの電圧Ｖi1の直流レベルである電圧Ｖ
i2とが入力された場合の電圧波形を示している。ここ
で、図２（ａ）に示す実線と破線はそれぞれ電圧Ｖi1と
Ｖi2を示し、図２（ｂ）に示す実線と破線はそれぞれ電
圧Ｖo1とＶo2を示し、図２（ｃ）に示す実線と破線はそ
れぞれ電圧Ｖo10 とＶo20 を示している。Next, the operation of the amplifier circuit 11 will be described with reference to FIG. 2 shows a voltage Vi1 having a sine waveform and a voltage V1 which is a DC level of the voltage Vi1 in the amplifier circuit 11.
It shows a voltage waveform when i2 and are input. Here, the solid line and the broken line shown in FIG. 2A indicate the voltages Vi1 and Vi2, respectively, the solid line and the broken line shown in FIG. 2B indicate the voltages Vo1 and Vo2, respectively, and the solid line shown in FIG. Broken lines indicate the voltages Vo10 and Vo20, respectively.

【００３３】増幅回路１１に入力される電圧Ｖi1の直流
レベルは所定の基準電圧にバイアスされており（第２の
実施形態を示す図３を参照）、電圧Ｖi2はその基準電圧
つまり電圧Ｖi1の直流レベル（正弦波電圧の場合には振
幅の中点レベルに等しい）である。電源電圧Ｖddが２Ｖ
程度にまで低下した時でも差動増幅回路１２を高速に動
作させるためには、トランジスタＱ１１、Ｑ１２のゲー
ト電圧を、Ｎチャネル型ＭＯＳトランジスタのしきい値
電圧Ｖtn以上の電圧にバイアスする必要がある。このた
め、本実施形態では基準電圧を例えば３／４・Ｖddとい
った電源電圧Ｖddに近い電圧に設定している。The DC level of the voltage Vi1 input to the amplifier circuit 11 is biased to a predetermined reference voltage (see FIG. 3 showing the second embodiment), and the voltage Vi2 is the DC voltage of the reference voltage, that is, the voltage Vi1. Level (equal to the midpoint level of the amplitude in the case of sinusoidal voltage). Power supply voltage Vdd is 2V
In order to operate the differential amplifier circuit 12 at a high speed even when the voltage drops to a certain level, it is necessary to bias the gate voltages of the transistors Q11 and Q12 to a voltage equal to or higher than the threshold voltage Vtn of the N-channel MOS transistor. . Therefore, in the present embodiment, the reference voltage is set to a voltage close to the power supply voltage Vdd such as 3/4 · Vdd.

【００３４】電圧Ｖi1が電圧Ｖi2（＝３／４・Ｖdd）に
等しい時、差動増幅回路１２においてトランジスタＱ１
１の電流とＱ１２の電流とが等しい平衡状態となり、電
圧Ｖo1とＶo2はともに平衡電圧（Ｖdd−ＶGS1 ）（本発
明でいう電圧ＶD0に相当）となる。ここで、ＶGS1 はト
ランジスタＱ１４〜Ｑ１７のゲート・ソース間電圧で、
トランジスタＱ１３の定電流値とトランジスタＱ１４〜
Ｑ１７の特性とにより決まる。When the voltage Vi1 is equal to the voltage Vi2 (= 3/4 · Vdd), the transistor Q1 in the differential amplifier circuit 12 is
The current of 1 and the current of Q12 are in an equilibrium state, and the voltages Vo1 and Vo2 are both equilibrium voltage (Vdd-VGS1) (corresponding to the voltage VD0 in the present invention). Here, VGS1 is the gate-source voltage of the transistors Q14 to Q17,
Constant current value of transistor Q13 and transistor Q14-
It depends on the characteristics of Q17.

【００３５】これに対し、電圧Ｖi1が電圧Ｖi2に対し増
減すると、差動増幅回路１２はその電圧差を増幅した電
圧Ｖo1とＶo2とを出力する。この場合、負荷回路１７は
対称的な回路構成となっているため、差動出力電圧であ
る電圧Ｖo1とＶo2とは完全な差動波形つまり振幅の等し
い逆相波形となる。このように、差動増幅回路１２は増
幅した信号を差動出力するため、効率の良い増幅が可能
となっている。On the other hand, when the voltage Vi1 increases or decreases with respect to the voltage Vi2, the differential amplifier circuit 12 outputs the voltages Vo1 and Vo2, which are the voltage differences amplified. In this case, since the load circuit 17 has a symmetrical circuit configuration, the differential output voltages Vo1 and Vo2 are completely differential waveforms, that is, opposite-phase waveforms having the same amplitude. In this way, the differential amplifier circuit 12 differentially outputs the amplified signals, so that efficient amplification is possible.

【００３６】電圧Ｖi1の振幅が大きい場合には、電圧Ｖ
o1、Ｖo2の振幅は高電位側に対しては電源電圧Ｖdd、低
電位側に対してはＶDS1 （それぞれ出力限界電圧ＶD1、
ＶD2に相当）で制限される。このＶDS1 はトランジスタ
Ｑ１３のドレイン・ソース間電圧で、バイアス電圧Ｖb1
とトランジスタＱ１３の特性とにより決まる。When the amplitude of the voltage Vi1 is large, the voltage V1
The amplitudes of o1 and Vo2 are the power supply voltage Vdd for the high potential side and VDS1 for the low potential side (the output limit voltage VD1, respectively).
Equivalent to VD2). This VDS1 is the drain-source voltage of the transistor Q13 and is the bias voltage Vb1.
And the characteristics of the transistor Q13.

【００３７】本実施形態の場合、図２（ｂ）に示すよう
に平衡電圧（Ｖdd−ＶGS1 ）が約１．１Ｖ、電源電圧Ｖ
ddが３Ｖ、ＶDS1 が約０．５Ｖであるため、電圧Ｖo1、
Ｖo2は平衡電圧（Ｖdd−ＶGS1 ）に対し高電位側の振幅
（ＶGS1 ：約１．９Ｖ）と低電位側の振幅（Ｖdd−ＶGS
1 −ＶDS1 ：約０．６Ｖ）とが異なったものとなる。そ
の結果、電圧Ｖo1、Ｖo2の直流レベルは、平衡電圧（Ｖ
dd−ＶGS1 ）からずれてしまう。In the case of this embodiment, as shown in FIG. 2B, the equilibrium voltage (Vdd-VGS1) is about 1.1V and the power supply voltage V is
Since dd is 3V and VDS1 is about 0.5V, voltage Vo1,
Vo2 is the amplitude on the high potential side (VGS1: about 1.9V) and the amplitude on the low potential side (Vdd-VGS) with respect to the equilibrium voltage (Vdd-VGS1).
1-VDS1: about 0.6 V). As a result, the DC levels of the voltages Vo1 and Vo2 are equal to the balanced voltage (V
dd-VGS1)

【００３８】これら電圧Ｖo1、Ｖo2がレベルシフト回路
１４に入力されると、図２（ｃ）に示すように、それぞ
れＰチャネル型トランジスタＱ１９、Ｑ２１のゲート・
ソース間電圧ＶGS2 だけ高電位側にシフトされた電圧Ｖ
o10 、Ｖo20 が得られる。この電圧Ｖo10 、Ｖo20 の平
衡電圧は（Ｖdd−ＶGS1 ＋ＶGS2 ）であり、その振幅は
高電位側に対しては電源電圧Ｖdd、低電位側に対しては
０Ｖ（それぞれ出力限界電圧ＶL1、ＶL2に相当）で制限
される。When these voltages Vo1 and Vo2 are input to the level shift circuit 14, as shown in FIG. 2 (c), the gates of the P-channel type transistors Q19 and Q21, respectively.
The voltage V shifted to the high potential side by the source voltage VGS2
o10 and Vo20 are obtained. The equilibrium voltage of the voltages Vo10 and Vo20 is (Vdd-VGS1 + VGS2), and its amplitude is the power supply voltage Vdd for the high potential side and 0V for the low potential side (equivalent to the output limit voltage VL1 and VL2, respectively). ) Limited by

【００３９】電圧Ｖo1、Ｖo2の低電位側がＶDS1 で制限
されている場合、このレベルシフトにより電圧Ｖo10 、
Ｖo20 の高電位側が電源電圧Ｖddで制限される。この
時、平衡電圧（Ｖdd−ＶGS1 ＋ＶGS2 ）に対する高電位
側の振幅と低電位側の振幅とが等しくなるように、以下
の（１）式が成立している。 ＶGS1 −ＶGS2 ＝Ｖdd−ＶGS1 −ＶDS1 …（１）When the low potential side of the voltages Vo1 and Vo2 is limited by VDS1, the voltage Vo10,
The high potential side of Vo20 is limited by the power supply voltage Vdd. At this time, the following formula (1) is established so that the amplitude on the high potential side and the amplitude on the low potential side with respect to the equilibrium voltage (Vdd-VGS1 + VGS2) become equal. VGS1-VGS2 = Vdd-VGS1-VDS1 (1)

【００４０】この場合のレベルシフト量はＶGS2 に等し
く次の（２）式のようになる。 レベルシフト量＝−Ｖdd＋２・ＶGS1 ＋ＶDS1 …（２） これら（１）式と（２）式において、ＶGS1 はＰチャネ
ル型トランジスタＱ１４〜Ｑ１７のコンダクタンスであ
り、実際の回路設計においてはトランジスタサイズによ
り容易に調整することができる。The level shift amount in this case is equal to VGS2 and is expressed by the following equation (2). Level shift amount = −Vdd + 2 · VGS1 + VDS1 (2) In these equations (1) and (2), VGS1 is the conductance of the P-channel type transistors Q14 to Q17, and can be easily adjusted by the transistor size in the actual circuit design. Can be adjusted.

【００４１】さらに、上述したように電圧Ｖo1、Ｖo2の
平衡電圧（Ｖdd−ＶGS1 ）をＶD0とし、ＶDS1 を出力限
界電圧ＶD2とし、電源電圧Ｖddを出力限界電圧ＶL1とす
れば、（２）式で示されるレベルシフト量は次の（３）
式で示すようにより一般的な形式で表すことができる。 レベルシフト量＝−２・ＶD0＋ＶL1＋ＶD2 …（３）Further, as described above, if the balanced voltage (Vdd-VGS1) of the voltages Vo1 and Vo2 is VD0, VDS1 is the output limit voltage VD2, and the power supply voltage Vdd is the output limit voltage VL1, the formula (2) is obtained. The amount of level shift shown is (3)
It can be represented in a more general form as shown in the equation. Level shift amount = -2 · VD0 + VL1 + VD2 (3)

【００４２】なお、ここでは平衡電圧（Ｖdd−ＶGS1 ）
が電源電圧ＶDDと電圧ＶDS1 との中点電位に対し低電位
側にずれている場合を例に説明したが、高電位側にずれ
ている場合であっても同様となる。この場合には、平衡
電圧をＶD0とし、差動増幅回路１２の高電位側の出力限
界電圧をＶD1とし、レベルシフト回路１３の低電位側の
出力限界電圧をＶL2とすれば、必要なレベルシフト量は
一般的に次の（４）式のように表すことができる。 レベルシフト量＝２・ＶD0−ＶL2−ＶD1 …（４）Here, the equilibrium voltage (Vdd-VGS1) is used.
The description has been made by taking the case where the voltage shifts to the low potential side with respect to the midpoint potential of the power supply voltage VDD and the voltage VDS1 as an example, but the same applies when the voltage shifts to the high potential side. In this case, if the balanced voltage is VD0, the high-potential-side output limit voltage of the differential amplifier circuit 12 is VD1, and the low-potential-side output limit voltage of the level shift circuit 13 is VL2, the required level shift is required. The amount can be generally expressed by the following equation (4). Level shift amount = 2 · VD0−VL2−VD1 (4)

【００４３】以上説明したように、本実施形態の増幅回
路１１によれば、入力された電圧Ｖi1、Ｖi2は、これら
両電圧がクロスする点の電圧レベル（電圧Ｖi1の直流レ
ベル）を中心に高電位側の振幅と低電位側の振幅とが等
しく保持された対称状態で増幅され、差動出力電圧Ｖo1
0 、Ｖo20 として出力される。これは、電圧Ｖi1の振幅
が大きく電圧Ｖo10 、Ｖo20 が制限される場合であって
も同様となる。その結果、電圧Ｖi1の振幅の大小にかか
わらず、電圧Ｖo10 、Ｖo20 の直流レベルが平衡電圧に
一致する。As described above, according to the amplifier circuit 11 of the present embodiment, the input voltages Vi1 and Vi2 are high centered on the voltage level (the DC level of the voltage Vi1) at the point where these voltages cross. The differential output voltage Vo1 is amplified in a symmetrical state where the amplitude on the potential side and the amplitude on the low potential side are held equal.
It is output as 0 and Vo20. This is the same even when the amplitude of the voltage Vi1 is large and the voltages Vo10 and Vo20 are limited. As a result, the DC levels of the voltages Vo10 and Vo20 coincide with the balanced voltage regardless of the amplitude of the voltage Vi1.

【００４４】（第２の実施形態）次に、本発明の第２の
実施形態について図３および図４を参照しながら説明す
る。図３は、上述した増幅回路１１を用いた波形整形回
路の電気的構成を示している。この波形整形回路１９
は、端子２０に入力された正弦波形を持つ微小な信号Ｄ
inを増幅し、その中点レベルを基準として二値化するこ
とにより端子２１から矩形波形を持つ信号Ｄout を出力
するものである。(Second Embodiment) Next, a second embodiment of the present invention will be described with reference to FIGS. 3 and 4. FIG. 3 shows an electrical configuration of a waveform shaping circuit using the amplifier circuit 11 described above. This waveform shaping circuit 19
Is a minute signal D having a sine waveform input to the terminal 20.
A signal Dout having a rectangular waveform is output from the terminal 21 by amplifying in and binarizing it with the midpoint level as a reference.

【００４５】端子２０と２１との間には、バンドパスフ
ィルタ２２、差動増幅回路１２ａ、レベルシフト回路１
３ａ、ハイパスフィルタ２３ａ、差動増幅回路１２ｂ、
レベルシフト回路１３ｂ、ハイパスフィルタ２３ｂ、コ
ンパレータＣＰ１１（比較回路に相当）が縦続に接続さ
れている。すなわち、波形整形回路１９の増幅部は、差
動増幅回路１２ａとレベルシフト回路１３ａとからなる
増幅回路と、差動増幅回路１２ｂとレベルシフト回路１
３ｂとからなる増幅回路とが、ハイパスフィルタ２３ａ
を介して２段の縦続接続とされている。ここで、差動増
幅回路１２ａ、１２ｂおよびレベルシフト回路１３ａ、
１３ｂは、それぞれ図１に示す差動増幅回路１２および
レベルシフト回路１３と同一構成であり、定電流回路１
４からバイアス電圧Ｖb1、Ｖb2が供給されている。A bandpass filter 22, a differential amplifier circuit 12a, and a level shift circuit 1 are provided between the terminals 20 and 21.
3a, high-pass filter 23a, differential amplifier circuit 12b,
The level shift circuit 13b, the high-pass filter 23b, and the comparator CP11 (corresponding to a comparison circuit) are connected in cascade. That is, the amplification section of the waveform shaping circuit 19 includes an amplification circuit including the differential amplification circuit 12a and the level shift circuit 13a, a differential amplification circuit 12b, and the level shift circuit 1.
And an amplifier circuit composed of 3b and a high-pass filter 23a.
It is a cascade connection of two stages via. Here, the differential amplifier circuits 12a and 12b and the level shift circuit 13a,
13b has the same configuration as the differential amplifier circuit 12 and the level shift circuit 13 shown in FIG.
Bias voltages Vb1 and Vb2 are supplied from No. 4.

【００４６】基準電圧発生回路２４は、電源線１５と１
６との間に直列接続された基準電圧生成用の抵抗Ｒ１
２、Ｒ１３と、ボルテージフォロアの回路形態を持ち基
準電圧線２５に対し基準電圧Ｖｆを出力するオペアンプ
ＯＰ１１とから構成されている。この基準電圧Ｖｆは、
電源電圧Ｖddが低下した時でも差動増幅回路１２ａ、１
２ｂが極力動作を維持できるように３／４・Ｖddに設定
されており、１段目の差動増幅回路１２を構成するトラ
ンジスタＱ１２のゲートに与えられている。The reference voltage generating circuit 24 includes power supply lines 15 and 1
A resistor R1 for generating a reference voltage, which is connected in series with 6
2, R13, and an operational amplifier OP11 which has a circuit form of a voltage follower and outputs a reference voltage Vf to the reference voltage line 25. This reference voltage Vf is
Even when the power supply voltage Vdd drops, the differential amplifier circuits 12a, 1
2b is set to 3/4 · Vdd so as to maintain the operation as much as possible, and is supplied to the gate of the transistor Q12 which constitutes the first-stage differential amplifier circuit 12.

【００４７】バンドパスフィルタ２２は、端子２０とト
ランジスタＱ１１のゲートとの間に直列に接続されたコ
ンデンサＣ１１と抵抗Ｒ１４、トランジスタＱ１１のゲ
ートと電源線１６との間に接続されたコンデンサＣ１２
およびトランジスタＱ１１のゲートと基準電圧線２５と
の間に接続された抵抗Ｒ１５から構成されている。The bandpass filter 22 includes a capacitor C11 and a resistor R14 connected in series between the terminal 20 and the gate of the transistor Q11, and a capacitor C12 connected between the gate of the transistor Q11 and the power supply line 16.
And a resistor R15 connected between the gate of the transistor Q11 and the reference voltage line 25.

【００４８】１段目のハイパスフィルタ２３ａは、レベ
ルシフト回路１３ａのトランジスタＱ１９、Ｑ２１の各
ソースと差動増幅回路１２ｂのトランジスタＱ１２、Ｑ
１１の各ゲートとの間に接続されたコンデンサＣ１３、
Ｃ１４と、トランジスタＱ１２、Ｑ１１の各ゲートと基
準電圧線２５との間に接続された抵抗Ｒ１６、Ｒ１７と
から構成されている。２段目のハイパスフィルタ２３ｂ
も同様の構成を有し、差動増幅回路１２ｂのトランジス
タＱ１１、Ｑ１２の各ドレインは、それぞれハイパスフ
ィルタ２３ｂを介してコンパレータＣＰ１１の反転入力
端子、非反転入力端子に接続されている。The first-stage high-pass filter 23a includes sources of the transistors Q19 and Q21 of the level shift circuit 13a and transistors Q12 and Q of the differential amplifier circuit 12b.
A capacitor C13 connected between each gate of 11,
C14, and resistors R16 and R17 connected between the gates of the transistors Q12 and Q11 and the reference voltage line 25. Second-stage high-pass filter 23b
Has a similar configuration, and the drains of the transistors Q11 and Q12 of the differential amplifier circuit 12b are connected to the inverting input terminal and the non-inverting input terminal of the comparator CP11 via the high-pass filter 23b.

【００４９】この波形整形回路１９は、例えば図４に示
す受信回路を持つＥＴＣ車載器において用いられる。こ
の図４において、路上器アンテナから送信されてくる
５．８ＧＨｚ帯の振幅変調された電波はアンテナ２６で
受信され、その受信信号は検波器２７により包絡線検波
されて２５０ｋＨｚ／５００ｋＨｚの周波数変調（ＦＭ
０）された信号Ｄinとなる。この復調後の信号Ｄinは、
バンドパスフィルタ２８を介してアナログＩＣ２９に入
力され、当該アナログＩＣ２９の内部に形成された波形
整形回路１９により波形整形される。波形整形後の信号
Ｄout はマイコン３０に与えられる。なお、ＥＴＣ車載
器は電池３１と電圧レギュレータ３２とを備えており、
アナログＩＣ２５には３Ｖと２．５Ｖの電源電圧Ｖddが
供給されている。The waveform shaping circuit 19 is used, for example, in an ETC vehicle-mounted device having a receiving circuit shown in FIG. In FIG. 4, a 5.8 GHz band amplitude-modulated radio wave transmitted from a roadside antenna is received by an antenna 26, and the received signal is envelope-detected by a detector 27 and frequency-modulated at 250 kHz / 500 kHz ( FM
0) signal Din. This demodulated signal Din is
It is input to the analog IC 29 via the bandpass filter 28, and the waveform is shaped by the waveform shaping circuit 19 formed inside the analog IC 29. The signal Dout after the waveform shaping is given to the microcomputer 30. The ETC vehicle-mounted device includes a battery 31 and a voltage regulator 32,
The analog IC 25 is supplied with a power supply voltage Vdd of 3V and 2.5V.

【００５０】次に、波形整形回路１９の作用および効果
について説明する。差動増幅回路１２ａ、１２ｂが持つ
オフセット電圧に起因して生じる直流電圧は、ハイパス
フィルタ２３ａ、２３ｂにより遮断され、それぞれ２段
目の差動増幅回路１２ｂ、コンパレータＣＰ１１に伝達
されない。従って、差動増幅回路１２ａ、１２ｂを縦続
接続して増幅部のゲインを高めても電圧誤差が発生せ
ず、微小な信号Ｄinを十分に増幅することができる。ま
た、差動増幅回路１２ａ、１２ｂは差動の出力電圧Ｖo1
0 、Ｖo20 を出力するので、電源線１５、１６に混入す
るノイズの影響を受けにくいという利点もある。コンパ
レータＣＰ１１は、ハイパスフィルタ２３ｂを介して入
力したこれら差動増幅回路１２ｂの出力電圧Ｖo10 とＶ
o20 とを比較し、０／１に二値化されたパルス波形とな
る信号Ｄout を出力する。Next, the operation and effect of the waveform shaping circuit 19 will be described. The DC voltage generated due to the offset voltage of the differential amplifier circuits 12a and 12b is blocked by the high-pass filters 23a and 23b, and is not transmitted to the second-stage differential amplifier circuit 12b and the comparator CP11, respectively. Therefore, even if the differential amplifier circuits 12a and 12b are connected in cascade to increase the gain of the amplifier section, a voltage error does not occur and a minute signal Din can be sufficiently amplified. In addition, the differential amplifier circuits 12a and 12b have a differential output voltage Vo1.
Since 0 and Vo20 are output, there is also an advantage that they are not easily affected by noise mixed in the power supply lines 15 and 16. The comparator CP11 outputs the output voltages Vo10 and V10 of the differential amplifier circuits 12b input through the high pass filter 23b.
Compared with o20, it outputs a signal Dout having a pulse waveform binarized to 0/1.

【００５１】この場合、差動増幅回路１２ａに入力され
る信号Ｄinは、基準電圧Ｖｆを中点レベル（直流レベ
ル）とする正弦波形であり、増幅部において差動増幅回
路１２ａ、１２ｂの平衡電圧に対し高電位側の振幅と低
電位側の振幅とが等しい状態でハイパスフィルタ２３
ａ、２３ｂを通過する。また、ハイパスフィルタ２３
ａ、２３ｂは、波形なまりなどの波形歪みの発生を抑え
るためその時定数が十分に大きく設定されている。In this case, the signal Din input to the differential amplifier circuit 12a has a sine waveform having the reference voltage Vf as the midpoint level (DC level), and the balanced voltage of the differential amplifier circuits 12a and 12b in the amplifier section. On the other hand, in the state where the amplitude on the high potential side and the amplitude on the low potential side are equal,
Pass a and 23b. In addition, the high pass filter 23
The time constants of a and 23b are set sufficiently large in order to suppress the occurrence of waveform distortion such as waveform rounding.

【００５２】これにより、ハイパスフィルタ２３ｂを通
過しコンパレータＣＰ１１に入力される電圧Ｖo10 、Ｖ
o20 は、その直流レベルと平衡電圧とが一致した波形と
なる。従って、コンパレータＣＰ１１から出力される信
号Ｄout の変化タイミングは、波形整形回路１９への入
力信号Ｄinが基準電圧Ｖｆとクロスするタイミングと正
確に一致する。ＥＴＣ車載器にあっては、路上器アンテ
ナから送信されてくるデータを正確なデューティ比を保
持したままで信号Ｄout に整形できる。As a result, the voltages Vo10, V which pass through the high-pass filter 23b and are input to the comparator CP11.
o20 has a waveform in which the DC level and the balanced voltage match. Therefore, the change timing of the signal Dout output from the comparator CP11 exactly matches the timing at which the input signal Din to the waveform shaping circuit 19 crosses the reference voltage Vf. In the ETC vehicle-mounted device, the data transmitted from the on-board device antenna can be shaped into the signal Dout while maintaining the accurate duty ratio.

【００５３】また、差動増幅回路１２ａ、１２ｂを縦続
接続するとともに、基準電圧Ｖｆを３／４・Ｖddといっ
た電源電圧Ｖddに近い電圧に設定したので、電源電圧
（電池３１の電圧）が２Ｖ程度にまで低下しても高いゲ
インを得られる。これにより、波形整形回路１９をＣＭ
ＯＳプロセスによるＩＣとして構成することが可能とな
り、他のディジタル回路（多くがＣＭＯＳプロセスを採
用している）との１チップ化によりコストの低減が図ら
れる。Further, since the differential amplifier circuits 12a and 12b are connected in cascade and the reference voltage Vf is set to a voltage close to the power supply voltage Vdd such as 3/4 · Vdd, the power supply voltage (voltage of the battery 31) is about 2V. A high gain can be obtained even if it is reduced to. As a result, the waveform shaping circuit 19
It becomes possible to configure it as an IC by the OS process, and cost reduction can be achieved by integrating it with other digital circuits (most of which adopt the CMOS process) into one chip.

【００５４】（第３の実施形態）図５は、本発明の第３
の実施形態である増幅回路の電気的構成を示している。
この図５において、図１と同一部分には同一符号を付し
て示し、以下異なる構成部分について説明する。(Third Embodiment) FIG. 5 shows a third embodiment of the present invention.
2 shows the electrical configuration of the amplifier circuit according to the embodiment of FIG.
5, the same parts as those in FIG. 1 are designated by the same reference numerals, and different components will be described below.

【００５５】増幅回路３３は、差動増幅回路３４、レベ
ルシフト回路３５および定電流回路３６から構成されて
いる。差動増幅回路３４は、差動増幅回路１２（図１参
照）におけるトランジスタＱ１４、Ｑ１５およびトラン
ジスタＱ１６、Ｑ１７をそれぞれ抵抗Ｒ１８および抵抗
Ｒ１９（負荷回路に相当）で置き替えた構成となってい
る。また、レベルシフト回路３５は、レベルシフト回路
１３におけるトランジスタＱ１８およびＱ２０をそれぞ
れ抵抗Ｒ２０およびＲ２１で置き替えた構成となってい
る。定電流回路３６は、電源線１５と１６との間に抵抗
Ｒ２２とＮチャネル型トランジスタＱ２５とが直列に接
続された構成を備えている。トランジスタＱ２５のドレ
インとゲートは接続され、差動増幅回路３４を構成する
トランジスタＱ１３のゲートに対しバイアス電圧Ｖb1を
供給するようになっている。The amplifier circuit 33 comprises a differential amplifier circuit 34, a level shift circuit 35 and a constant current circuit 36. The differential amplifier circuit 34 has a configuration in which the transistors Q14 and Q15 and the transistors Q16 and Q17 in the differential amplifier circuit 12 (see FIG. 1) are replaced with resistors R18 and R19 (corresponding to a load circuit), respectively. Further, the level shift circuit 35 has a configuration in which the transistors Q18 and Q20 in the level shift circuit 13 are replaced with resistors R20 and R21, respectively. The constant current circuit 36 has a configuration in which a resistor R22 and an N-channel type transistor Q25 are connected in series between the power supply lines 15 and 16. The drain and the gate of the transistor Q25 are connected to each other, and the bias voltage Vb1 is supplied to the gate of the transistor Q13 which constitutes the differential amplifier circuit 34.

【００５６】この構成において、電圧Ｖi1が電圧Ｖi2
（＝３／４・Ｖdd）に等しい時の差動増幅回路３４にお
ける平衡電圧は、トランジスタＱ１３に流れる電流値を
Ｉ、抵抗Ｒ１８、Ｒ１９の抵抗値をｒとすれば（Ｖdd−
Ｉ・ｒ／２）となる。本実施形態の増幅回路３３によれ
ば、第１の実施形態で説明した増幅回路１１と同様の作
用、効果が得られるとともに、回路構成を簡単化するこ
とができる。In this structure, the voltage Vi1 is equal to the voltage Vi2.
When the equilibrium voltage in the differential amplifier circuit 34 when it is equal to (= 3/4 · Vdd) is I and the resistance values of the resistors R18 and R19 are r and (Vdd−, respectively).
I · r / 2). According to the amplifier circuit 33 of the present embodiment, the same operation and effect as those of the amplifier circuit 11 described in the first embodiment can be obtained, and the circuit configuration can be simplified.

【００５７】（第４の実施形態）次に、本発明の第４の
実施形態について図６および図７を参照しながら説明す
る。図６に示す増幅回路３７は、図１に示す増幅回路１
１における各トランジスタの導電型（Ｐ型とＮ型）を逆
にするとともに、電源線１５および１６に対する接続を
それぞれ電源線１６および１５に対する接続に変更した
回路形態を備えている。(Fourth Embodiment) Next, a fourth embodiment of the present invention will be described with reference to FIGS. 6 and 7. The amplifier circuit 37 shown in FIG. 6 corresponds to the amplifier circuit 1 shown in FIG.
1 has a circuit configuration in which the conductivity type (P type and N type) of each transistor is reversed and the connection to the power supply lines 15 and 16 is changed to the connection to the power supply lines 16 and 15, respectively.

【００５８】具体的には、差動増幅回路３８におけるト
ランジスタＱ２６〜Ｑ３２、レベルシフト回路３９にお
けるトランジスタＱ３３〜Ｑ３６、定電流回路４０にお
けるトランジスタＱ３７〜Ｑ３９と抵抗Ｒ２３は、それ
ぞれ差動増幅回路１２におけるトランジスタＱ１１〜Ｑ
１７、レベルシフト回路１３におけるトランジスタＱ１
８〜Ｑ２１、定電流回路１４におけるトランジスタＱ２
２〜Ｑ２４と抵抗Ｒ１１に対応している。また、トラン
ジスタＱ２９〜Ｑ３２は、トランジスタＱ２６、Ｑ２７
の負荷回路４１を構成している。Specifically, the transistors Q26 to Q32 in the differential amplifier circuit 38, the transistors Q33 to Q36 in the level shift circuit 39, the transistors Q37 to Q39 in the constant current circuit 40 and the resistor R23 are respectively in the differential amplifier circuit 12. Transistors Q11-Q
17, transistor Q1 in the level shift circuit 13
8 to Q21, the transistor Q2 in the constant current circuit 14
2 to Q24 and the resistor R11. The transistors Q29 to Q32 are the transistors Q26 and Q27.
Of the load circuit 41 of FIG.

【００５９】バイアス電圧Ｖb2を持つトランジスタＱ３
９のドレイン（ゲート）はトランジスタＱ２８のゲート
に接続され、バイアス電圧Ｖb1を持つカレントミラー回
路４２の共通ゲート線はトランジスタＱ３３、Ｑ３５の
各ゲートに接続されている。なお、電圧Ｖi1は当該電圧
Ｖi1の直流レベルに等しい基準電圧にバイアスされてお
り、電圧Ｖi2はその基準電圧である。電源電圧Ｖddが２
Ｖ程度にまで低下した時でも差動増幅回路３８を高速に
動作させるためには、トランジスタＱ２６、Ｑ２７のゲ
ート電圧を、Ｐチャネル型ＭＯＳトランジスタのしきい
値電圧Ｖtp以上の電圧にバイアスする必要がある。この
ため、本実施形態では基準電圧を例えば１／４・Ｖddと
いったグランド電位に近い電圧に設定している。Transistor Q3 having bias voltage Vb2
The drain (gate) of 9 is connected to the gate of the transistor Q28, and the common gate line of the current mirror circuit 42 having the bias voltage Vb1 is connected to the gates of the transistors Q33 and Q35. The voltage Vi1 is biased to a reference voltage equal to the DC level of the voltage Vi1, and the voltage Vi2 is the reference voltage. Power supply voltage Vdd is 2
In order to operate the differential amplifier circuit 38 at high speed even when the voltage drops to about V, it is necessary to bias the gate voltages of the transistors Q26 and Q27 to a voltage equal to or higher than the threshold voltage Vtp of the P-channel MOS transistor. is there. Therefore, in this embodiment, the reference voltage is set to a voltage close to the ground potential, such as 1/4 · Vdd.

【００６０】図７は、図２と同様に、増幅回路３７に正
弦波状の電圧Ｖi1とこの電圧Ｖi1の直流レベルである電
圧Ｖi2とが入力された場合の電圧波形を示している。電
圧Ｖi1が電圧Ｖi2（＝１／４・Ｖdd）に等しい時、差動
増幅回路３８においてトランジスタＱ２６の電流とＱ２
７の電流とが等しい平衡状態となり、電圧Ｖo1とＶo2は
ともに平衡電圧ＶGS1 となる。ここで、ＶGS1 はトラン
ジスタＱ２９〜Ｑ３２のゲート・ソース間電圧で、トラ
ンジスタＱ２８の定電流値とトランジスタＱ２９〜Ｑ３
２の特性とにより決まる。Similar to FIG. 2, FIG. 7 shows a voltage waveform when the sinusoidal voltage Vi1 and the voltage Vi2 which is the DC level of this voltage Vi1 are input to the amplifier circuit 37. When the voltage Vi1 is equal to the voltage Vi2 (= 1/4 · Vdd), the current of the transistor Q26 and Q2 in the differential amplifier circuit 38 are increased.
The current of 7 becomes equal to the equilibrium state, and the voltages Vo1 and Vo2 become the equilibrium voltage VGS1. Here, VGS1 is the gate-source voltage of the transistors Q29 to Q32, and is the constant current value of the transistor Q28 and the transistors Q29 to Q3.
It depends on the characteristics of 2.

【００６１】これに対し、電圧Ｖi1が電圧Ｖi2に対し増
減すると、差動増幅回路３８はその電圧差を増幅した電
圧Ｖo1とＶo2とを出力する。この場合、差動出力電圧で
ある電圧Ｖo1とＶo2とは完全な差動波形つまり振幅の等
しい逆相波形となる。On the other hand, when the voltage Vi1 increases or decreases with respect to the voltage Vi2, the differential amplifier circuit 38 outputs the voltages Vo1 and Vo2, which are the amplified voltage difference. In this case, the differential output voltages Vo1 and Vo2 are completely differential waveforms, that is, opposite-phase waveforms having the same amplitude.

【００６２】電圧Ｖi1の振幅が大きい場合には、電圧Ｖ
o1、Ｖo2の振幅は高電位側に対しては電源電圧（Ｖdd−
ＶDS1 ）、低電位側に対しては０Ｖで制限される。この
ＶDS1 はトランジスタＱ２８のドレイン・ソース間電圧
で、バイアス電圧Ｖb2とトランジスタＱ２８の特性とに
より決まる。本実施形態の場合、図７（ｂ）に示すよう
に平衡電圧ＶGS1 が約１．９Ｖ、電源電圧Ｖddが３Ｖ、
ＶDS1 が約０．５Ｖであるため、電圧Ｖo1、Ｖo2は平衡
電圧ＶGS1 に対し高電位側の振幅（Ｖdd−ＶDS1 −ＶGS
1 ：約０．６Ｖ）と低電位側の振幅（ＶGS1 ：約１．９
Ｖ）とが異なったものとなる。その結果、電圧Ｖo1、Ｖ
o2の直流レベルは、平衡電圧（Ｖdd−ＶGS1 ）からずれ
てしまう。When the amplitude of the voltage Vi1 is large, the voltage V1
The amplitude of o1 and Vo2 is the power supply voltage (Vdd-
VDS1), and 0V for low potential side. This VDS1 is the drain-source voltage of the transistor Q28 and is determined by the bias voltage Vb2 and the characteristics of the transistor Q28. In the case of this embodiment, as shown in FIG. 7B, the equilibrium voltage VGS1 is about 1.9V, the power supply voltage Vdd is 3V,
Since VDS1 is about 0.5V, the voltages Vo1 and Vo2 are higher than the equilibrium voltage VGS1 by the amplitude (Vdd-VDS1-VGS) on the high potential side.
1: Approximately 0.6V) and amplitude on the low potential side (VGS1: Approximately 1.9)
V) is different. As a result, the voltage Vo1, V
The direct current level of o2 deviates from the equilibrium voltage (Vdd-VGS1).

【００６３】これら電圧Ｖo1、Ｖo2がレベルシフト回路
３９に入力されると、図７（ｃ）に示すように、それぞ
れＮチャネル型トランジスタＱ３４、Ｑ３６のゲート・
ソース間電圧ＶGS2 だけ低電位側にシフトされた電圧Ｖ
o10 、Ｖo20 が得られる。この電圧Ｖo10 、Ｖo20 の平
衡電圧は（ＶGS1 −ＶGS2 ）であり、その振幅は高電位
側に対しては電源電圧Ｖdd、低電位側に対しては０Ｖで
制限される。When these voltages Vo1 and Vo2 are input to the level shift circuit 39, as shown in FIG. 7 (c), the gate and gate of the N-channel type transistors Q34 and Q36, respectively.
The voltage V shifted to the low potential side by the source voltage VGS2
o10 and Vo20 are obtained. The equilibrium voltage of these voltages Vo10 and Vo20 is (VGS1-VGS2), and its amplitude is limited to the power supply voltage Vdd for the high potential side and 0V for the low potential side.

【００６４】電圧Ｖo1、Ｖo2の高電位側が（Ｖdd−ＶDS
1 ）で制限されている場合、このレベルシフトにより電
圧Ｖo10 、Ｖo20 の低電位側が０Ｖで制限される。本実
施形態では、第１の実施形態で示した（１）式が成立す
るように構成されているため、平衡電圧（ＶGS1 −ＶGS
2 ）に対する高電位側の振幅と低電位側の振幅とが等し
くなる。このように、本実施形態の増幅回路３７によっ
ても第１の実施形態で説明した増幅回路１１と同様の作
用および効果が得られる。The high potential side of the voltages Vo1 and Vo2 is (Vdd-VDS
When the voltage is limited in 1), the low potential side of the voltages Vo10 and Vo20 is limited to 0V by this level shift. In the present embodiment, since the formula (1) shown in the first embodiment is established, the balanced voltage (VGS1-VGS
The amplitude on the high potential side and the amplitude on the low potential side with respect to 2) become equal. In this way, the amplifier circuit 37 of the present embodiment can also obtain the same operation and effect as the amplifier circuit 11 described in the first embodiment.

【００６５】（第５の実施形態）図８は、本発明の第５
の実施形態である増幅回路の電気的構成を示している。
この図８において、図６と同一部分には同一符号を付し
て示し、以下異なる構成部分について説明する。(Fifth Embodiment) FIG. 8 shows the fifth embodiment of the present invention.
2 shows the electrical configuration of the amplifier circuit according to the embodiment of FIG.
In FIG. 8, the same parts as those in FIG. 6 are designated by the same reference numerals, and different components will be described below.

【００６６】増幅回路４３は、差動増幅回路４４、レベ
ルシフト回路４５および定電流回路４６から構成されて
いる。差動増幅回路４４は、差動増幅回路３８（図６参
照）におけるトランジスタＱ２９、Ｑ３０およびトラン
ジスタＱ３１、Ｑ３２をそれぞれ抵抗Ｒ２４および抵抗
Ｒ２５（負荷回路に相当）で置き替えた構成となってい
る。また、レベルシフト回路４５は、レベルシフト回路
３９におけるトランジスタＱ３３およびＱ３５をそれぞ
れ抵抗Ｒ２６およびＲ２７で置き替えた構成となってい
る。定電流回路４６は、電源線１５と１６との間にＰチ
ャネル型トランジスタＱ４０と抵抗Ｒ２８とが直列に接
続された構成を備えている。トランジスタＱ４０のドレ
インとゲートは接続され、差動増幅回路４４を構成する
トランジスタＱ２８のゲートに対しバイアス電圧Ｖb2を
供給するようになっている。The amplifier circuit 43 comprises a differential amplifier circuit 44, a level shift circuit 45 and a constant current circuit 46. The differential amplifier circuit 44 has a configuration in which the transistors Q29 and Q30 and the transistors Q31 and Q32 in the differential amplifier circuit 38 (see FIG. 6) are replaced with resistors R24 and R25 (corresponding to a load circuit), respectively. The level shift circuit 45 has a configuration in which the transistors Q33 and Q35 in the level shift circuit 39 are replaced with resistors R26 and R27, respectively. The constant current circuit 46 has a configuration in which a P-channel type transistor Q40 and a resistor R28 are connected in series between the power supply lines 15 and 16. The drain and the gate of the transistor Q40 are connected to each other, and the bias voltage Vb2 is supplied to the gate of the transistor Q28 which constitutes the differential amplifier circuit 44.

【００６７】この構成において、電圧Ｖi1が電圧Ｖi2
（＝１／４・Ｖdd）に等しい時の差動増幅回路４４にお
ける平衡電圧は、トランジスタＱ２８に流れる電流値を
Ｉ、抵抗Ｒ２４、Ｒ２５の抵抗値をｒとすればＩ・ｒ／
２となる。本実施形態の増幅回路４３によれば、第４の
実施形態で説明した増幅回路３７と同様の作用、効果を
得られるとともに、回路構成を簡単化することができ
る。In this structure, the voltage Vi1 is equal to the voltage Vi2.
The balanced voltage in the differential amplifier circuit 44 when it is equal to (= 1/4 · Vdd) is I · r /, where I is the current value flowing in the transistor Q28 and r is the resistance value of the resistors R24 and R25.
It becomes 2. According to the amplifier circuit 43 of this embodiment, the same operation and effect as those of the amplifier circuit 37 described in the fourth embodiment can be obtained, and the circuit configuration can be simplified.

【００６８】（その他の実施形態）なお、本発明は上記
し且つ図面に示す各実施形態に限定されるものではな
く、例えば以下のように変形または拡張が可能である。
ＭＯＳトランジスタに限らずバイポーラトランジスタで
構成しても良い。第２の実施形態では高周波ノイズの除
去を目的としてバンドパスフィルタ２２を用いたが、ノ
イズの侵入がない場合など高周波ノイズの除去が不要の
場合には、バンドパスフィルタ２２に替えてハイパスフ
ィルタを用いても良い。各実施形態においてはレベルシ
フト量が（３）式または（４）式により設定されている
が、例えば電圧Ｖo10 、Ｖo20 の直流レベルと平衡電圧
とのずれが許容される範囲内において、レベルシフト量
の設定値を変えても良い。(Other Embodiments) The present invention is not limited to the embodiments described above and shown in the drawings, and can be modified or expanded as follows, for example.
The present invention is not limited to MOS transistors and may be bipolar transistors. In the second embodiment, the bandpass filter 22 is used for the purpose of removing high-frequency noise. However, when it is not necessary to remove high-frequency noise, such as when noise does not enter, a high-pass filter is used instead of the bandpass filter 22. You may use. In each of the embodiments, the level shift amount is set by the formula (3) or the formula (4). For example, the level shift amount is set within a range in which the difference between the DC level of the voltages Vo10 and Vo20 and the balanced voltage is allowed. The setting value of may be changed.

【００６９】第２の実施形態に示す波形整形回路１９
は、差動増幅回路１２とレベルシフト回路１３とからな
る増幅回路が２段に縦続接続されているが、必要とされ
るゲインに応じて１段構成または３段以上の縦続構成と
しても良い。また、増幅回路３３、３７、４３について
も、ハイパスフィルタを介して１段または２段以上に縦
続接続しコンパレータを組み合わせることにより波形整
形回路を構成することができる。さらに、増幅回路１
１、３３、３７または４３をハイパスフィルタを介して
１段または２段以上に縦続接続して増幅回路を構成し、
それを波形整形回路以外の回路に適用しても良い。Waveform shaping circuit 19 shown in the second embodiment
In the above, although the amplifier circuit including the differential amplifier circuit 12 and the level shift circuit 13 is cascade-connected in two stages, it may be one-stage configuration or three-stage or more cascade configuration depending on the required gain. Further, the amplifier circuits 33, 37, 43 can also be configured as a waveform shaping circuit by connecting one or more stages in cascade through a high-pass filter and combining comparators. Furthermore, the amplifier circuit 1
1, 33, 37 or 43 are cascaded in one or more stages through a high pass filter to form an amplifier circuit,
It may be applied to circuits other than the waveform shaping circuit.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施形態を示す増幅回路の電気
的構成図FIG. 1 is an electrical configuration diagram of an amplifier circuit showing a first embodiment of the present invention.

【図２】増幅回路に正弦波電圧Ｖi1と一定電圧Ｖi2とを
入力した場合の各電圧波形を示す図FIG. 2 is a diagram showing voltage waveforms when a sine wave voltage Vi1 and a constant voltage Vi2 are input to an amplifier circuit.

【図３】本発明の第２の実施形態を示す波形整形回路の
電気的構成図FIG. 3 is an electrical configuration diagram of a waveform shaping circuit showing a second embodiment of the present invention.

【図４】ＥＴＣ車載器に設けられた受信回路の電気的構
成図FIG. 4 is an electrical configuration diagram of a receiving circuit provided in the ETC vehicle-mounted device.

【図５】本発明の第３の実施形態を示す図１相当図FIG. 5 is a view corresponding to FIG. 1 showing a third embodiment of the present invention.

【図６】本発明の第４の実施形態を示す図１相当図FIG. 6 is a view corresponding to FIG. 1 showing a fourth embodiment of the present invention.

【図７】図２相当図FIG. 7 is a view corresponding to FIG.

【図８】本発明の第５の実施形態を示す図１相当図FIG. 8 is a view corresponding to FIG. 1 showing a fifth embodiment of the present invention.

【図９】第１の従来構成を示す図FIG. 9 is a diagram showing a first conventional configuration.

【図１０】第３の従来構成を示す図FIG. 10 is a diagram showing a third conventional configuration.

【図１１】図２相当図FIG. 11 is a view corresponding to FIG.

【符号の説明】[Explanation of symbols]

１１、３３、３７、４３は増幅回路、１２、１２ａ、１
２ｂ、３４、３８、４４は差動増幅回路、１３、１３
ａ、１３ｂ、３５、３９、４５はレベルシフト回路、１
５は電源線（第１の電源線）、１６は電源線（第２の電
源線）、１７、４１は負荷回路、１９は波形整形回路、
２３ａ、２３ｂはハイパスフィルタ、Ｑ１１、Ｑ１２、
Ｑ２６、Ｑ２７はトランジスタ（差動入力トランジス
タ）、Ｑ１３、Ｑ２８はトランジスタ（定電流回路）、
Ｑ１４、Ｑ２９はトランジスタ（第１のトランジス
タ）、Ｑ１５、Ｑ３０はトランジスタ（第４のトランジ
スタ）、Ｑ１６、Ｑ３１はトランジスタ（第３のトラン
ジスタ）、Ｑ１７、Ｑ３２はトランジスタ（第２のトラ
ンジスタ）、Ｒ１８、Ｒ１９、Ｒ２４、Ｒ２５は抵抗
（負荷回路）、ＣＰ１１はコンパレータ（比較回路）で
ある。11, 33, 37, 43 are amplifier circuits, 12, 12a, 1
2b, 34, 38, 44 are differential amplifier circuits, 13, 13
a, 13b, 35, 39, 45 are level shift circuits, 1
5 is a power supply line (first power supply line), 16 is a power supply line (second power supply line), 17 and 41 are load circuits, 19 is a waveform shaping circuit,
23a and 23b are high-pass filters, Q11 and Q12,
Q26 and Q27 are transistors (differential input transistors), Q13 and Q28 are transistors (constant current circuit),
Q14 and Q29 are transistors (first transistors), Q15 and Q30 are transistors (fourth transistors), Q16 and Q31 are transistors (third transistors), Q17 and Q32 are transistors (second transistors), R18, R19, R24, and R25 are resistors (load circuits), and CP11 is a comparator (comparison circuit).

フロントページの続き Ｆターム(参考） 5J039 CC04 CC18 KK18 KK19 KK20 KK22 KK33 KK34 MM06 NN01 5J066 AA01 AA12 CA31 FA02 HA10 HA17 HA25 HA29 KA01 KA06 KA09 KA11 KA17 KA18 KA44 KA46 KA47 MA02 MA05 MA21 ND01 ND14 ND22 ND23 PD02 SA07 TA01 TA06 5J500 AA01 AA12 AC31 AF02 AH10 AH17 AH25 AH29 AK01 AK06 AK09 AK11 AK17 AK18 AK44 AK46 AK47 AM02 AM05 AM21 AS07 AT01 AT06 DN01 DN14 DN22 DN23 DP02 Continued front page    F term (reference) 5J039 CC04 CC18 KK18 KK19 KK20                       KK22 KK33 KK34 MM06 NN01                 5J066 AA01 AA12 CA31 FA02 HA10                       HA17 HA25 HA29 KA01 KA06                       KA09 KA11 KA17 KA18 KA44                       KA46 KA47 MA02 MA05 MA21                       ND01 ND14 ND22 ND23 PD02                       SA07 TA01 TA06                 5J500 AA01 AA12 AC31 AF02 AH10                       AH17 AH25 AH29 AK01 AK06                       AK09 AK11 AK17 AK18 AK44                       AK46 AK47 AM02 AM05 AM21                       AS07 AT01 AT06 DN01 DN14                       DN22 DN23 DP02

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 各差動入力トランジスタと第１の電源線
との間に接続された負荷回路が対称的な回路構成を有
し、両差動入力トランジスタの共通接続点が定電流回路
を介して第２の電源線に接続された差動増幅回路と、 この差動増幅回路からの差動出力電圧をレベルシフトし
て出力するレベルシフト回路とを備えて構成され、 同相信号入力時における前記差動増幅回路の差動出力電
圧が前記差動増幅回路の第１の電源電位側の出力限界電
圧と第２の電源電位側の出力限界電圧との中点電位に対
し第１の電源電位側にずれている場合には、前記レベル
シフト回路は、前記差動増幅回路の差動出力電圧が前記
第１の出力限界電圧により制限されている時に当該差動
出力電圧が当該レベルシフト回路の持つ第２の電源電位
側の出力限界電圧によって制限されるように、前記差動
増幅回路の差動出力電圧を第２の電源電位側にレベルシ
フトする構成とされ、 同相信号入力時における前記差動増幅回路の差動出力電
圧が前記中点電位に対し第２の電源電位側にずれている
場合には、前記レベルシフト回路は、前記差動増幅回路
の差動出力電圧が前記第２の出力限界電圧により制限さ
れている時に当該差動出力電圧が当該レベルシフト回路
の持つ第１の電源電位側の出力限界電圧によって制限さ
れるように、前記差動増幅回路の差動出力電圧を第１の
電源電位側にレベルシフトする構成とされていることを
特徴とする増幅回路。1. A load circuit connected between each differential input transistor and a first power supply line has a symmetrical circuit configuration, and a common connection point of both differential input transistors is via a constant current circuit. A differential amplifier circuit connected to the second power supply line and a level shift circuit for level-shifting and outputting the differential output voltage from the differential amplifier circuit. The differential output voltage of the differential amplifier circuit is the first power source potential with respect to the midpoint potential between the output limit voltage of the first power source potential side and the output limit voltage of the second power source potential side of the differential amplifier circuit. If the differential output voltage of the level shift circuit is deviated to the side, when the differential output voltage of the differential amplifier circuit is limited by the first output limit voltage, Depending on the output limit voltage of the second power supply potential side The differential output voltage of the differential amplifier circuit is level-shifted to the second power supply potential side so that the differential output voltage of the differential amplifier circuit at the time of inputting a common-mode signal is In the case where the point shift potential is deviated to the second power supply potential side, the level shift circuit causes the difference when the differential output voltage of the differential amplifier circuit is limited by the second output limit voltage. A structure in which the differential output voltage of the differential amplifier circuit is level-shifted to the first power supply potential side so that the dynamic output voltage is limited by the output limit voltage of the level shift circuit on the first power supply potential side. An amplifier circuit characterized by being provided. 【請求項２】 同相信号入力時における前記差動増幅回
路の差動出力電圧がＶD0、前記差動増幅回路における第
１、第２の電源電位側の出力限界電圧がそれぞれＶD1、
ＶD2であり、前記レベルシフト回路における第１、第２
の電源電位側の出力限界電圧がそれぞれＶL1、ＶL2であ
る場合、 ＶD0がＶD1とＶD2との中点電位に対し第１の電源電位側
にずれている場合には、前記レベルシフト回路は前記差
動増幅回路の差動出力電圧を第２の電源電位側に｜２・
ＶD0−ＶL2−ＶD1｜だけレベルシフトするように構成さ
れ、 ＶD0が前記中点電位に対し第２の電源電位側にある場合
には、前記レベルシフト回路は前記差動増幅回路の差動
出力電圧を前記第１の電源電位側に｜−２・ＶD0＋ＶL1
＋ＶD2｜だけレベルシフトするように構成されているこ
とを特徴とする請求項１記載の増幅回路。2. The differential output voltage of the differential amplifier circuit when a common-mode signal is input is VD0, the output limit voltages of the first and second power supply potential sides of the differential amplifier circuit are VD1, respectively.
VD2, the first and second levels in the level shift circuit
When the output limit voltages on the power supply potential side of VL1 and VL2 are respectively, and when VD0 is deviated to the first power supply potential side with respect to the midpoint potential of VD1 and VD2, the level shift circuit causes the difference. The differential output voltage of the dynamic amplifier circuit to the second power supply potential side | 2.
VD0-VL2-VD1 | is configured to be level-shifted, and when VD0 is on the second power supply potential side with respect to the midpoint potential, the level shift circuit causes the differential output voltage of the differential amplifier circuit. To the first power source potential side | -2.VD0 + VL1
2. The amplifier circuit according to claim 1, wherein the amplifier circuit is configured to level shift by + VD2 |. 【請求項３】 前記差動入力トランジスタの負荷回路
は、カレントミラー回路の接続形態を持つ第１と第２の
トランジスタおよび第３と第４のトランジスタから構成
され、ゲート・ドレイン間またはベース・コレクタ間が
接続された前記第１、第３のトランジスタがそれぞれ前
記第４、第２のトランジスタと並列に接続されているこ
とを特徴とする請求項１または２記載の増幅回路。3. The load circuit of the differential input transistor is composed of first and second transistors and third and fourth transistors having a connection configuration of a current mirror circuit, and between the gate and drain or the base and collector. 3. The amplifier circuit according to claim 1 or 2, wherein the first and third transistors connected between each other are connected in parallel with the fourth and second transistors, respectively. 【請求項４】 前記差動入力トランジスタの負荷回路は
抵抗により構成されていることを特徴とする請求項１ま
たは２記載の増幅回路。4. The amplifier circuit according to claim 1, wherein the load circuit of the differential input transistor is composed of a resistor. 【請求項５】 前記レベルシフト回路は、ソースフォロ
ア回路またはエミッタフォロア回路により構成されてい
ることを特徴とする請求項１ないし４の何れかに記載の
増幅回路。5. The amplifier circuit according to claim 1, wherein the level shift circuit includes a source follower circuit or an emitter follower circuit. 【請求項６】 請求項１ないし５の何れかに記載した増
幅回路がハイパスフィルタを介して複数段に縦続接続さ
れていることを特徴とする増幅回路。6. An amplifier circuit, wherein the amplifier circuit according to any one of claims 1 to 5 is cascade-connected in a plurality of stages via a high-pass filter. 【請求項７】 請求項１ないし５の何れかに記載した増
幅回路とその増幅回路の差動出力電圧に対するハイパス
フィルタとが１段または複数段縦続に接続された増幅回
路と、 この増幅回路の差動出力電圧同士を比較する比較回路と
から構成されていることを特徴とする波形整形回路。7. An amplifier circuit in which one or a plurality of stages of the amplifier circuit according to any one of claims 1 to 5 and a high-pass filter for a differential output voltage of the amplifier circuit are connected in cascade, and A waveform shaping circuit comprising a comparison circuit for comparing differential output voltages.