JP7131933B2 - 半導体装置用パッケージおよび半導体装置 - Google Patents

Description

本発明の実施形態は、半導体装置用パッケージおよび半導体装置に関する。

半導体素子を収納するパッケージは、半導体素子を接合する金属ベース板と、内部を封止するためのセラミック部品と、を含む。

たとえば、高周波半導体素子は、伝送線路に接続されるために矩形で薄い形状が用いられる。

しかしながら、セラミックベース板と金属ベース板とは互いに異なる線膨張率を有する。回路基板に実装後にパッケージや半田層にクラックが生じることを抑制するためにはパッケージの大きさに限界がある。

特開２００７－２４２９０８号公報

キャビティサイズが広げられ、反りが低減可能な半導体装置用パッケージおよび半導体装置を提供する。

実施形態の半導体装置用パッケージは、セラミック積層体と、信号経路と、金属ベース部と、を有する。前記セラミック積層体は、中央部に第１開口部を有する第１枠体と、前記第１枠体上に設けられかつ中央部に第２開口部を有する第２枠体と、を有する。前記第２枠体は、前記第１開口部と前記第２開口部とが重なるように積層され、前記第１枠体には、その上面から下面に連通する第１貫通孔が設けられる。前記第２枠体には、その上面から下面に連通する第２貫通孔が設けられ、前記第２枠体の前記上面に平行な平面視において、前記第２貫通孔は、前記第１貫通孔よりも外周側に設けられ、前記第２開口部のサイズは前記第１開口部のサイズよりも大きい。前記信号経路は、外部端子導電部と、中間配線導電部と、内部端子導電部と、第１導体ビアと、第２導体ビアと、を有する。前記外部端子導電部は前記第１枠体の前記下面に設けられ、前記中間配線導電部は前記第１枠体と前記第２枠体との間に設けられ、前記内部端子導電部は前記第２枠体の前記上面に設けられ、前記第１導体ビアは、前記第１貫通孔内に設けられ、前記外部端子導電部と前記中間配線導電部とを接続し、前記第２導体ビアは、前記第２貫通孔内に設けられ、前記中間配線導電部と前記内部端子導電部とを接続する。前記金属ベース板は、第１開口部にはめ込まれる第１部分と前記第２開口部にはめ込まれる第２部分とを有し、前記第２部分の上面であるチップ実装面が前記第１部分の下面よりも広い。前記金属ベース板の前記チップ実装面は、前記第２枠体の前記上面よりも下のレベルに位置する。

図１（ａ）は第１の実施形態にかかる半導体装置用パッケージの模式平面図、図１（ｂ）はＡ－Ａ線に沿った模式断面図、である。 図２（ａ）はセラミック積層体の第１領域の模式下面図、図２（ｂ）は第１領域の模式上面図、図２（ｃ）はセラミック積層体の第２領域の模式下面図、図２（ｄ）は第２領域の模式上面図、である。 製造方法のうち、セラミック積層体を形成する工程を説明する模式斜視図である。 図４（ａ）は第１の実施形態の変形例にかかる半導体装置用パッケージの模式平面図、図４（ｂ）はＡ－Ａ線に沿った模式断面図、である。 セラミック積層体を３層重ねる構成を表す。 図６（ａ）は第１の実施形態の半導体装置用パッケージを用いた半導体装置の模式平面図、図６（ｂ）はＡ－Ａ線に沿った模式断面図である。

以下、図面を参照しつつ本発明の実施形態について説明する。
図１（ａ）は第１の実施形態にかかる半導体装置用パッケージの模式平面図、図１（ｂ）はＡ－Ａ線に沿った模式断面図、である。
半導体装置用パッケージ５は、セラミック積層体５０と、信号経路２０と、金属ベース板３０と、を有する。

セラミック積層体５０は、中央部に第１開口部を有する第１領域５１と、第１領域５１上に設けられかつ中央部に第２開口部を有する第２領域５２と、を含む。

第１領域５１には第１貫通孔が設けられ、第２領域５２には第１貫通孔よりも外周側に設けられた第２貫通孔が設けられる。また、第１領域５１と第２領域５２とは、平面視で同一の外形を有することができる。枠形の内の少なくと１辺に平行な方向（Ｘ軸）に沿って第２開口部の長さＤ２は第１開口部の長さＤ１よりも大きい。なお、Ｘ軸に直交するＹ軸に沿った第２開口部の長さは、Ｙ軸に沿った第１開口部の長さ以上とすることが好ましい。

信号経路２０は、外部端子導電部２１と、中間配線導電部２３と、内部端子導電部２５と、第１導体ビア２２と、第２導体ビア２４と、を有する。なお、第１の実施形態において、信号経路２０は、少なくともＸ軸に平行方向とする。

外部端子導電部２１は、第１領域５１の下面に設けられる。中間配線導電部２３は、第１領域５１と第２領域５２との間に配置される。内部端子導電部２５は、第２領域５２の上面に設けられる。第１導体ビア２３は、第１貫通孔内に設けられかつ外部端子導電部２１と中間配線導電部２３とを接続する。第２導体ビア２４は、第２貫通孔内に設けられかつ内部配線導電部２３と内部端子導電部２５とを接続する。

金属ベース板３０は、第１開口部の内縁５１ｅと第２開口部の内縁５２ｅとにそれぞれ接合される外縁３１ａ、３２ａを有し、かつ第１領域５１の下面と同一平面を構成する下面を有する。金属ベース板３０は、セラミック積層体５０の第１領域５１の第１開口部にはめ込まれる第１部分３１と、第２領域５２の第２開口部にはめ込まれる第２部分３２と、が銀ロウや銀ナノ粒子を含む接合材などで接合されたものでも良いし、一体化されて段差を有するものでもよい。金属ベース板３０の下面は、外部端子導電部２１の下面と同一平面を構成する。

図１（ａ）には、信号経路２５が４つ配置されている。なお、Ａ－Ａ線に直交するＹ軸方向に対向する枠形の２つの辺の側にそれぞれ３つ内部端子導電部２７が設けられている。内部端子導電部２７の構造は内部端子導電部２６と同一でもよい。また内部端子導電部２５を、たとえば、高周波信号の信号経路とし、内部端子導電部２７、２８を直流電源への接続経路としてもよい。

第１の実施形態のパッケージ５は、たとえば、高周波増幅半導体装置のパッケージとして用いることができる。もし、信号経路をチップ実装面上に配置すると、内部端子導電部に金属リードなどを接合することなる。このため、半導体素子や整合回路を設ける内部空間（キャビティ部）の容積が減少する。

これに対して、第１の実施形態では、信号給電位置をチップ実装面７上に設けない。外部からの信号給電位置は、パッケージ５の下面に設けられた外部端子導電部２１とされる。パッケージ５は、実装基板に表面実装される。このため、信号経路２０はパッケージ７の下面から内部端子導電部２５までの間に垂直経路を有する。第２導体ビア２４は、第１導体ビア２２よりもチップ実装面７上で外周側に設けられる。このため、内部端子導電部２５においてチップへの信号給電位置は外部からの信号給電位置よりも外周側にすることができる。この結果、チップ実装面７の面積を広くすることが可能である。

次に、半導体装置用パッケージの製造方法の一例を説明する。
図２（ａ）はセラミック積層体の第１領域の模式下面図、図２（ｂ）は第１領域の模式上面図、図２（ｃ）はセラミック積層体の第２領域の模式下面図、図２（ｄ）は第２領域の模式上面図、である。
図２（ａ）に表すように、枠状セラミックからなる第１領域５１の下面５１ａには、第１貫通孔５１ｄを含むようして、枠形の対向する位置に４つの外部端子導電部（たとえば導電性厚膜を含む）２１がパターニングされる。

図２（ｂ）に表すように、第１領域５１の上面５１ｂには、第１貫通孔５１ｄ内またはその内壁に外部端子導電部２１に接続する第１導体ビア２２が設けられる。さらに第１領域５１の上面５１ｂには第１導体ビア２２に接続する内部配線導電部２３（たとえば導電性厚膜を含む）がパターニングされる。

また、図２（ｃ）に表すように、枠状セラミックからなる第２領域５２には、第２貫通孔５２ｄが設けられる。

図２（ｄ）に表すように、第２領域５２の上面５２ｂには、第２貫通孔５２ｄ内またはその内壁に外部端子導電部に接続する第２導体ビア２４が設けられる。さらに第２領域５２の上面５２ｂには第２導体ビア２４に接続する内部端子導電部２５（たとえば導電性厚膜を含む）がパターニングされる。

第１領域５１および第２領域５２が重なるように位置を合わせて焼成してセラミック積層体５０を形成する。こののち、金属ベース板３０の外縁と、第１開口部５１ｃの内縁および第１開口部５２ｃの内縁と、を金属ベース板３０の外縁と、を銀ロウや銀ナノ粒子を含む接合材などを用いて接合する。必要に応じて、外部端子導電部２１、内部端子導電部２５、金属ベース板３０のそれぞれの表面に、たとえば、金メッキなどを行い保護層とする。

図３は、セラミック積層体を形成する工程を説明する模式斜視図である。
第１領域５１、および第２領域５２を外形が重なるように位置を合わせて焼成してセラミック積層体５０を形成する。こののち、金属ベース板３０の外縁と、第１開口部５１ｃの内縁５１ｅおよび第２開口部５２ｃの内縁５２ｅと、を金属ベース板３０の外縁と、を銀ロウや銀ナノ粒子を含む接合材などを用いて接合する。必要に応じて、外部端子導電部、内部端子導電部、金属ベース板３０のそれぞれの表面に、たとえば、金メッキなどを行い保護層とする。

金属ベース板３０は、たとえば、ＣｕＷ、ＣｕＭｏ、Ｃｕなどとすることができる。
セラミック積層体５０は、Ａｌ_２Ｏ_３などのセラミックとすることができる。セラミックベース板の表面に厚膜などからなる導電層などが設けられたのち、複数の領域は焼結される。焼結されたセラミック積層体５０と、金属ベース板３０とは、たとえば、銀ロウ（融点は、７８０～９００℃）などでロウ付けされる。９６％Ａｌ_２Ｏ_３の線膨張率は、６．４×１０^－６／Ｋである。ＣｕＷの線膨張率は約６．４×１０^－６／Ｋである。金属ベース板５０をＣｕＷからなるものとすると、線膨張率の差が小さいので、セラミックベース板にクラックが生じることを低減できる。

図４（ａ）は第１の実施形態の変形例にかかる半導体装置用パッケージの模式平面図、図４（ｂ）はＡ－Ａ線に沿った模式断面図、である。
セラミック積層体５０は、第２領域５２上に設けられかつ中央部に第３開口部を有する第３領域５３をさらに有することができる。枠形の第３領域５３を設けることにより、半導体素子や回路基板を金属ベース板３０に接合し、ワイヤボンディングをする内部空間を設け、かつ蓋部をさらに接合することにより封止が可能となる。

図５は、セラミック積層体を３層重ねる構成を表す。
セラミック積層体５０の第３領域５３の第３開口部５３ｃには、第２領域５２の上面５２ｂに設けられた内部端子導電部２５が露出する。

図６（ａ）は第１の実施形態の半導体装置用パッケージを用いた半導体装置の模式平面図、図６（ｂ）はＡ－Ａ線に沿った模式断面図である。
図６（ｂ）には、実装基板９０を例示してある。実施形態の半導体装置は、第１の実施形態の半導体装置用パッケージ５と、金属ベース板３０上であるチップ実装面７に接合された半導体素子７０、７２と、半導体素子７０、７２と内部端子導電部２５とを接続するボンディングワイヤ８０、８１、８２と、第３領域５３の上面を封止する蓋部６０と、を有する。半導体素子７０、７２は、たとえば、ＨＥＭＴ（High Electron Mobility Transistor）などとすることができる。

また、半導体装置は入力側整合回路７４、段間回路７６、および出力整合回路７８をさらに有することができる。入力端子導電部２１ａには入力信号が入力され入力信号経路を経由して内部端子導電部２５ａへ伝送される。半導体素子７２からの出力信号は、内部端子導電部２５ｂおよび出力信号経路を経由して出力端子導電部２１ｂに伝送される。

金属ベース板３０の下面はチップ実装面７のサイズよりも小さいので、パッケージ５の線膨張率と実装基板９０の線膨張率との差異により半田層９２に生じるクラックを低減できる。

第１の実施形態によれば、キャビティサイズが広げられ、線膨張率の差異により生じる反りが低減可能な半導体装置用パッケージが提供される。また、このパッケージに高周波半導体素子を搭載すると、キャビティサイズが大きく、信頼性が高められた高周波半導体装置が提供される。この高周波半導体装置は、レーダ装置や衛星通信地上局などに広く使用される

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

５ 半導体装置用パッケージ、７ チップ実装面、２０ 信号経路、２１ 外部端子導電部、２２ 第１導体ビア、２３ 内部配線導電部、２４ 第２導体ビア、２５ 内部端子導電部、３０ 金属ベース部、３１ 第１部分、３２ 第２部分、５０ セラミック積層体、５１ 第１領域、５１ｃ 第１開口部、５１ｄ 第１貫通孔、５２ 第２領域、第２開口部 ５２ｃ, ５２ｄ 第２貫通孔、５３ 第３領域、５３ｃ 第３開口部、６０ 蓋部、８０、８１、８２ ボンディングワイヤ、７０、７２ 半導体素子

Claims (7)

1. 中央部に第１開口部を有する第１枠体と、前記第１枠体上に設けられかつ中央部に第２開口部を有する第２枠体と、を有する枠形のセラミック積層体であって、前記第２枠体は、前記第１開口部と前記第２開口部とが重なるように積層され、前記第１枠体には、その上面から下面に連通する第１貫通孔が設けられ、前記第２枠体には、その上面から下面に連通する第２貫通孔が設けられ、前記第２枠体の前記上面に平行な平面視において、前記第２貫通孔は、前記第１貫通孔よりも外周側に設けられ、前記第２開口部のサイズは前記第１開口部のサイズよりも大きい、セラミック積層体と、
   外部端子導電部と、中間配線導電部と、内部端子導電部と、第１導体ビアと、第２導体ビアと、を有する信号経路であって、前記外部端子導電部は前記第１枠体の前記下面に設けられ、前記中間配線導電部は前記第１枠体と前記第２枠体との間に設けられ、前記内部端子導電部は前記第２枠体の前記上面に設けられ、前記第１導体ビアは、前記第１貫通孔内に設けられ、前記外部端子導電部と前記中間配線導電部とを接続し、前記第２導体ビアは、前記第２貫通孔内に設けられ、前記中間配線導電部と前記内部端子導電部とを接続する、信号経路と、
   第１開口部にはめ込まれる第１部分と前記第２開口部にはめ込まれる第２部分とを有し、前記第２部分の上面であるチップ実装面が前記第１部分の下面よりも広い金属ベース板と、
   を備え、
   前記金属ベース板の前記チップ実装面は、前記第２枠体の前記上面よりも下のレベルに位置する半導体装置用パッケージ。
2. 前記セラミック積層体は、前記第２枠体上に設けられかつ中央部に第３開口部を有する第３枠体を含み、
   前記第３枠体は、前記第３開口部が前記第２開口部に重なるように、前記第２枠体上に積層され、前記内部端子導電部の少なくとも一部が前記第３開口部の底面に露出する、請求項１記載の半導体装置用パッケージ。
3. 前記第１枠体と前記第２枠体と前記第３枠体とは、前記第２枠体の前記上面に平行な平面視において同一の外形を有する請求項２記載の半導体装置用パッケージ。
4. 前記第２枠体の前記第２開口部は、前記第２枠体の前記上面に平行な平面視において、四角の形状を有し、
   前記信号経路は、前記第２開口部を構成する４つの辺のうちの対向する２つの辺の外側にそれぞれ配置される請求項１～３のいずれか１つに記載の半導体装置用パッケージ。
5. 前記セラミック積層体は焼結体を含む請求項１～４のいずれか１つに記載の半導体装置用パッケージ。
6. 前記セラミック積層体と前記金属ベース板とは銀ロウまたは銀ナノ粒子により接合された請求項１～５のいずれか１つに記載の半導体装置用パッケージ。
7. 請求項１～６のいずれか１つに記載の半導体装置用パッケージと、
   前記金属ベース板の上面に接合された半導体素子と、
   前記半導体素子と前記内部端子導電部とを接続するボンディングワイヤと、
   前記半導体素子および前記ボンディングワイヤを封止する蓋部と、
   を備えた半導体装置。

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