JP7131933B2 - Packages for semiconductor devices and semiconductor devices - Google Patents
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Description
本発明の実施形態は、半導体装置用パッケージおよび半導体装置に関する。 TECHNICAL FIELD Embodiments of the present invention relate to semiconductor device packages and semiconductor devices.
半導体素子を収納するパッケージは、半導体素子を接合する金属ベース板と、内部を封止するためのセラミック部品と、を含む。 A package for housing a semiconductor device includes a metal base plate for bonding the semiconductor device and a ceramic component for sealing the inside.
たとえば、高周波半導体素子は、伝送線路に接続されるために矩形で薄い形状が用いられる。 For example, a high-frequency semiconductor element is rectangular and thin in shape to be connected to a transmission line.
しかしながら、セラミックベース板と金属ベース板とは互いに異なる線膨張率を有する。回路基板に実装後にパッケージや半田層にクラックが生じることを抑制するためにはパッケージの大きさに限界がある。 However, the ceramic base plate and the metal base plate have different coefficients of linear expansion. There is a limit to the size of the package in order to prevent cracks from occurring in the package and the solder layer after being mounted on the circuit board.
キャビティサイズが広げられ、反りが低減可能な半導体装置用パッケージおよび半導体装置を提供する。 Provided are a package for a semiconductor device and a semiconductor device with a widened cavity size and reduced warpage.
実施形態の半導体装置用パッケージは、セラミック積層体と、信号経路と、金属ベース部と、を有する。前記セラミック積層体は、中央部に第1開口部を有する第1枠体と、前記第1枠体上に設けられかつ中央部に第2開口部を有する第2枠体と、を有する。前記第2枠体は、前記第1開口部と前記第2開口部とが重なるように積層され、前記第1枠体には、その上面から下面に連通する第1貫通孔が設けられる。前記第2枠体には、その上面から下面に連通する第2貫通孔が設けられ、前記第2枠体の前記上面に平行な平面視において、前記第2貫通孔は、前記第1貫通孔よりも外周側に設けられ、前記第2開口部のサイズは前記第1開口部のサイズよりも大きい。前記信号経路は、外部端子導電部と、中間配線導電部と、内部端子導電部と、第1導体ビアと、第2導体ビアと、を有する。前記外部端子導電部は前記第1枠体の前記下面に設けられ、前記中間配線導電部は前記第1枠体と前記第2枠体との間に設けられ、前記内部端子導電部は前記第2枠体の前記上面に設けられ、前記第1導体ビアは、前記第1貫通孔内に設けられ、前記外部端子導電部と前記中間配線導電部とを接続し、前記第2導体ビアは、前記第2貫通孔内に設けられ、前記中間配線導電部と前記内部端子導電部とを接続する。前記金属ベース板は、第1開口部にはめ込まれる第1部分と前記第2開口部にはめ込まれる第2部分とを有し、前記第2部分の上面であるチップ実装面が前記第1部分の下面よりも広い。前記金属ベース板の前記チップ実装面は、前記第2枠体の前記上面よりも下のレベルに位置する。
A semiconductor device package according to an embodiment includes a ceramic laminate, a signal path, and a metal base portion. The ceramic laminate has a first frame having a first opening in the center and a second frame provided on the first frame and having a second opening in the center. A said 2nd frame is laminated|stacked so that a said 1st opening and a said 2nd opening may overlap, The said 1st frame is provided with the 1st through-hole which communicates from the upper surface to the lower surface . The second frame is provided with a second through hole that communicates from the upper surface to the lower surface thereof, and in a plan view parallel to the upper surface of the second frame, the second through hole corresponds to the first through hole. The size of the second opening is larger than the size of the first opening. The signal path has an outer terminal conductive portion, an intermediate wiring conductive portion, an inner terminal conductive portion, a first conductor via, and a second conductor via. The external terminal conductive portion is provided on the lower surface of the first frame, the intermediate wiring conductive portion is provided between the first frame and the second frame, and the internal terminal conductive portion is provided on the first frame. 2. The first conductor via is provided on the upper surface of the frame body, the first conductor via is provided in the first through hole, and connects the external terminal conductive portion and the intermediate wiring conductive portion, and the second conductor via is , provided in the second through hole to connect the intermediate wiring conductive portion and the internal terminal conductive portion . The metal base plate has a first portion that is fitted into the first opening and a second portion that is fitted into the second opening, and the chip mounting surface, which is the top surface of the second portion, is the first portion. wider than the underside. The chip mounting surface of the metal base plate is located at a level lower than the top surface of the second frame.
以下、図面を参照しつつ本発明の実施形態について説明する。
図1(a)は第1の実施形態にかかる半導体装置用パッケージの模式平面図、図1(b)はA-A線に沿った模式断面図、である。
半導体装置用パッケージ5は、セラミック積層体50と、信号経路20と、金属ベース板30と、を有する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1(a) is a schematic plan view of the semiconductor device package according to the first embodiment, and FIG. 1(b) is a schematic cross-sectional view taken along line AA.
The
セラミック積層体50は、中央部に第1開口部を有する第1領域51と、第1領域51上に設けられかつ中央部に第2開口部を有する第2領域52と、を含む。
The
第1領域51には第1貫通孔が設けられ、第2領域52には第1貫通孔よりも外周側に設けられた第2貫通孔が設けられる。また、第1領域51と第2領域52とは、平面視で同一の外形を有することができる。枠形の内の少なくと1辺に平行な方向(X軸)に沿って第2開口部の長さD2は第1開口部の長さD1よりも大きい。なお、X軸に直交するY軸に沿った第2開口部の長さは、Y軸に沿った第1開口部の長さ以上とすることが好ましい。
A first through-hole is provided in the
信号経路20は、外部端子導電部21と、中間配線導電部23と、内部端子導電部25と、第1導体ビア22と、第2導体ビア24と、を有する。なお、第1の実施形態において、信号経路20は、少なくともX軸に平行方向とする。
The
外部端子導電部21は、第1領域51の下面に設けられる。中間配線導電部23は、第1領域51と第2領域52との間に配置される。内部端子導電部25は、第2領域52の上面に設けられる。第1導体ビア23は、第1貫通孔内に設けられかつ外部端子導電部21と中間配線導電部23とを接続する。第2導体ビア24は、第2貫通孔内に設けられかつ内部配線導電部23と内部端子導電部25とを接続する。
The external terminal
金属ベース板30は、第1開口部の内縁51eと第2開口部の内縁52eとにそれぞれ接合される外縁31a、32aを有し、かつ第1領域51の下面と同一平面を構成する下面を有する。金属ベース板30は、セラミック積層体50の第1領域51の第1開口部にはめ込まれる第1部分31と、第2領域52の第2開口部にはめ込まれる第2部分32と、が銀ロウや銀ナノ粒子を含む接合材などで接合されたものでも良いし、一体化されて段差を有するものでもよい。金属ベース板30の下面は、外部端子導電部21の下面と同一平面を構成する。
The
図1(a)には、信号経路25が4つ配置されている。なお、A-A線に直交するY軸方向に対向する枠形の2つの辺の側にそれぞれ3つ内部端子導電部27が設けられている。内部端子導電部27の構造は内部端子導電部26と同一でもよい。また内部端子導電部25を、たとえば、高周波信号の信号経路とし、内部端子導電部27、28を直流電源への接続経路としてもよい。
Four
第1の実施形態のパッケージ5は、たとえば、高周波増幅半導体装置のパッケージとして用いることができる。もし、信号経路をチップ実装面上に配置すると、内部端子導電部に金属リードなどを接合することなる。このため、半導体素子や整合回路を設ける内部空間(キャビティ部)の容積が減少する。
The
これに対して、第1の実施形態では、信号給電位置をチップ実装面7上に設けない。外部からの信号給電位置は、パッケージ5の下面に設けられた外部端子導電部21とされる。パッケージ5は、実装基板に表面実装される。このため、信号経路20はパッケージ7の下面から内部端子導電部25までの間に垂直経路を有する。第2導体ビア24は、第1導体ビア22よりもチップ実装面7上で外周側に設けられる。このため、内部端子導電部25においてチップへの信号給電位置は外部からの信号給電位置よりも外周側にすることができる。この結果、チップ実装面7の面積を広くすることが可能である。
In contrast, in the first embodiment, no signal feeding position is provided on the
次に、半導体装置用パッケージの製造方法の一例を説明する。
図2(a)はセラミック積層体の第1領域の模式下面図、図2(b)は第1領域の模式上面図、図2(c)はセラミック積層体の第2領域の模式下面図、図2(d)は第2領域の模式上面図、である。
図2(a)に表すように、枠状セラミックからなる第1領域51の下面51aには、第1貫通孔51dを含むようして、枠形の対向する位置に4つの外部端子導電部(たとえば導電性厚膜を含む)21がパターニングされる。
Next, an example of a method for manufacturing a semiconductor device package will be described.
2(a) is a schematic bottom view of the first region of the ceramic laminate, FIG. 2(b) is a schematic top view of the first region, FIG. 2(c) is a schematic bottom view of the second region of the ceramic laminate, FIG. 2D is a schematic top view of the second region.
As shown in FIG. 2A, the
図2(b)に表すように、第1領域51の上面51bには、第1貫通孔51d内またはその内壁に外部端子導電部21に接続する第1導体ビア22が設けられる。さらに第1領域51の上面51bには第1導体ビア22に接続する内部配線導電部23(たとえば導電性厚膜を含む)がパターニングされる。
As shown in FIG. 2B, on the
また、図2(c)に表すように、枠状セラミックからなる第2領域52には、第2貫通孔52dが設けられる。
Further, as shown in FIG. 2(c), the
図2(d)に表すように、第2領域52の上面52bには、第2貫通孔52d内またはその内壁に外部端子導電部に接続する第2導体ビア24が設けられる。さらに第2領域52の上面52bには第2導体ビア24に接続する内部端子導電部25(たとえば導電性厚膜を含む)がパターニングされる。
As shown in FIG. 2D, the
第1領域51および第2領域52が重なるように位置を合わせて焼成してセラミック積層体50を形成する。こののち、金属ベース板30の外縁と、第1開口部51cの内縁および第1開口部52cの内縁と、を金属ベース板30の外縁と、を銀ロウや銀ナノ粒子を含む接合材などを用いて接合する。必要に応じて、外部端子導電部21、内部端子導電部25、金属ベース板30のそれぞれの表面に、たとえば、金メッキなどを行い保護層とする。
The
図3は、セラミック積層体を形成する工程を説明する模式斜視図である。
第1領域51、および第2領域52を外形が重なるように位置を合わせて焼成してセラミック積層体50を形成する。こののち、金属ベース板30の外縁と、第1開口部51cの内縁51eおよび第2開口部52cの内縁52eと、を金属ベース板30の外縁と、を銀ロウや銀ナノ粒子を含む接合材などを用いて接合する。必要に応じて、外部端子導電部、内部端子導電部、金属ベース板30のそれぞれの表面に、たとえば、金メッキなどを行い保護層とする。
FIG. 3 is a schematic perspective view explaining the process of forming a ceramic laminate.
The
金属ベース板30は、たとえば、CuW、CuMo、Cuなどとすることができる。
セラミック積層体50は、Al2O3などのセラミックとすることができる。セラミックベース板の表面に厚膜などからなる導電層などが設けられたのち、複数の領域は焼結される。焼結されたセラミック積層体50と、金属ベース板30とは、たとえば、銀ロウ(融点は、780~900℃)などでロウ付けされる。96%Al2O3の線膨張率は、6.4×10-6/Kである。CuWの線膨張率は約6.4×10-6/Kである。金属ベース板50をCuWからなるものとすると、線膨張率の差が小さいので、セラミックベース板にクラックが生じることを低減できる。
The
The
図4(a)は第1の実施形態の変形例にかかる半導体装置用パッケージの模式平面図、図4(b)はA-A線に沿った模式断面図、である。
セラミック積層体50は、第2領域52上に設けられかつ中央部に第3開口部を有する第3領域53をさらに有することができる。枠形の第3領域53を設けることにより、半導体素子や回路基板を金属ベース板30に接合し、ワイヤボンディングをする内部空間を設け、かつ蓋部をさらに接合することにより封止が可能となる。
FIG. 4A is a schematic plan view of a semiconductor device package according to a modification of the first embodiment, and FIG. 4B is a schematic cross-sectional view taken along line AA.
The
図5は、セラミック積層体を3層重ねる構成を表す。
セラミック積層体50の第3領域53の第3開口部53cには、第2領域52の上面52bに設けられた内部端子導電部25が露出する。
FIG. 5 shows a configuration in which three layers of ceramic laminates are stacked.
The internal terminal
図6(a)は第1の実施形態の半導体装置用パッケージを用いた半導体装置の模式平面図、図6(b)はA-A線に沿った模式断面図である。
図6(b)には、実装基板90を例示してある。実施形態の半導体装置は、第1の実施形態の半導体装置用パッケージ5と、金属ベース板30上であるチップ実装面7に接合された半導体素子70、72と、半導体素子70、72と内部端子導電部25とを接続するボンディングワイヤ80、81、82と、第3領域53の上面を封止する蓋部60と、を有する。半導体素子70、72は、たとえば、HEMT(High Electron Mobility Transistor)などとすることができる。
FIG. 6A is a schematic plan view of a semiconductor device using the semiconductor device package of the first embodiment, and FIG. 6B is a schematic cross-sectional view along line AA.
FIG. 6B illustrates the mounting
また、半導体装置は入力側整合回路74、段間回路76、および出力整合回路78をさらに有することができる。入力端子導電部21aには入力信号が入力され入力信号経路を経由して内部端子導電部25aへ伝送される。半導体素子72からの出力信号は、内部端子導電部25bおよび出力信号経路を経由して出力端子導電部21bに伝送される。
Also, the semiconductor device can further have an input
金属ベース板30の下面はチップ実装面7のサイズよりも小さいので、パッケージ5の線膨張率と実装基板90の線膨張率との差異により半田層92に生じるクラックを低減できる。
Since the lower surface of the
第1の実施形態によれば、キャビティサイズが広げられ、線膨張率の差異により生じる反りが低減可能な半導体装置用パッケージが提供される。また、このパッケージに高周波半導体素子を搭載すると、キャビティサイズが大きく、信頼性が高められた高周波半導体装置が提供される。この高周波半導体装置は、レーダ装置や衛星通信地上局などに広く使用される According to the first embodiment, there is provided a semiconductor device package in which the cavity size is widened and the warpage caused by the difference in coefficient of linear expansion can be reduced. Moreover, when a high-frequency semiconductor element is mounted in this package, a high-frequency semiconductor device having a large cavity size and improved reliability is provided. This high-frequency semiconductor device is widely used in radar equipment, satellite communication ground stations, etc.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 While several embodiments of the invention have been described, these embodiments have been presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and modifications can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and equivalents thereof.
5 半導体装置用パッケージ、7 チップ実装面、20 信号経路、21 外部端子導電部、22 第1導体ビア、23 内部配線導電部、24 第2導体ビア、25 内部端子導電部、30 金属ベース部、31 第1部分、32 第2部分、50 セラミック積層体、51 第1領域、51c 第1開口部、51d 第1貫通孔、52 第2領域、第2開口部 52c, 52d 第2貫通孔、53 第3領域、53c 第3開口部、60 蓋部、80、81、82 ボンディングワイヤ、70、72 半導体素子
5 semiconductor device package, 7 chip mounting surface, 20 signal path, 21 external terminal conductive portion, 22 first conductor via, 23 internal wiring conductive portion, 24 second conductive via, 25 internal terminal conductive portion, 30 metal base portion, 31
Claims (7)
外部端子導電部と、中間配線導電部と、内部端子導電部と、第1導体ビアと、第2導体ビアと、を有する信号経路であって、前記外部端子導電部は前記第1枠体の前記下面に設けられ、前記中間配線導電部は前記第1枠体と前記第2枠体との間に設けられ、前記内部端子導電部は前記第2枠体の前記上面に設けられ、前記第1導体ビアは、前記第1貫通孔内に設けられ、前記外部端子導電部と前記中間配線導電部とを接続し、前記第2導体ビアは、前記第2貫通孔内に設けられ、前記中間配線導電部と前記内部端子導電部とを接続する、信号経路と、
第1開口部にはめ込まれる第1部分と前記第2開口部にはめ込まれる第2部分とを有し、前記第2部分の上面であるチップ実装面が前記第1部分の下面よりも広い金属ベース板と、
を備え、
前記金属ベース板の前記チップ実装面は、前記第2枠体の前記上面よりも下のレベルに位置する半導体装置用パッケージ。 A frame-shaped ceramic laminate having a first frame having a first opening in the center and a second frame provided on the first frame and having a second opening in the center. The second frame is laminated such that the first opening overlaps the second opening, and the first frame is provided with a first through hole communicating from the upper surface to the lower surface. , the second frame is provided with a second through hole that communicates from the upper surface to the lower surface thereof, and in a plan view parallel to the upper surface of the second frame, the second through hole corresponds to the first through hole a ceramic laminate provided on the outer peripheral side of the hole , wherein the size of the second opening is larger than the size of the first opening;
A signal path having an external terminal conductive portion, an intermediate wiring conductive portion, an internal terminal conductive portion, a first conductive via, and a second conductive via, wherein the external terminal conductive portion The intermediate wiring conductive portion is provided on the lower surface, the intermediate wiring conductive portion is provided between the first frame and the second frame , the internal terminal conductive portion is provided on the upper surface of the second frame, and the internal terminal conductive portion is provided on the upper surface of the second frame . A first conductor via is provided in the first through-hole and connects the external terminal conductive portion and the intermediate wiring conductive portion, and a second conductor via is provided in the second through-hole and is connected to the front side. a signal path connecting the intermediate wiring conductive portion and the internal terminal conductive portion;
A metal base having a first portion fitted in the first opening and a second portion fitted in the second opening, wherein the chip mounting surface, which is the top surface of the second portion, is wider than the bottom surface of the first portion. a board;
with
A semiconductor device package, wherein the chip mounting surface of the metal base plate is located at a level lower than the upper surface of the second frame .
前記第3枠体は、前記第3開口部が前記第2開口部に重なるように、前記第2枠体上に積層され、前記内部端子導電部の少なくとも一部が前記第3開口部の底面に露出する、請求項1記載の半導体装置用パッケージ。 The ceramic laminate includes a third frame provided on the second frame and having a third opening in the center ,
The third frame is laminated on the second frame so that the third opening overlaps the second opening, and at least part of the internal terminal conductive portion is a bottom surface of the third opening. 2. The semiconductor device package according to claim 1, wherein the semiconductor device package is exposed to .
前記信号経路は、前記第2開口部を構成する4つの辺のうちの対向する2つの辺の外側にそれぞれ配置される請求項1~3のいずれか1つに記載の半導体装置用パッケージ。 the second opening of the second frame has a square shape in a plan view parallel to the upper surface of the second frame;
4. The semiconductor device package according to claim 1, wherein said signal paths are arranged outside two opposite sides of four sides forming said second opening .
前記金属ベース板の上面に接合された半導体素子と、
前記半導体素子と前記内部端子導電部とを接続するボンディングワイヤと、
前記半導体素子および前記ボンディングワイヤを封止する蓋部と、
を備えた半導体装置。 a semiconductor device package according to any one of claims 1 to 6;
a semiconductor element bonded to the upper surface of the metal base plate;
a bonding wire connecting the semiconductor element and the internal terminal conductive portion;
a lid that seals the semiconductor element and the bonding wire;
A semiconductor device with
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