JP7131602B2 - 半導体装置、固体撮像装置、撮像装置、および電子機器 - Google Patents

半導体装置、固体撮像装置、撮像装置、および電子機器 Download PDF

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Description

本技術は、半導体装置、固体撮像装置、撮像装置、および電子機器に関し、特に、複数のチップが貼り合わされることで積層されて構成される装置について、ダミー配線により貼り合せ接合強度を保ちつつ、そのダミー配線による容量変動に起因する特性変動を抑制できるようにした半導体装置、固体撮像装置、撮像装置、および電子機器に関する。
２枚以上の半導体チップを接合して積層型の半導体装置を製造する技術として、両チップの接合面に配線層を形成することで、接合面の配線層でチップ同士を貼り合わせることで電気的に接続するものがある。
固体撮像素子の場合、光電変換部が形成されたウェハと、信号処理を行う回路を備えたウェハとを、電気的接続部を介して貼り合せることにより、光電変換部から貼り合せ面の配線部を介して、信号処理回路に信号を伝送する構成となっている。
このような固体撮像素子に対する技術として、貼り合せ面に、光電変換部が形成された部分に電気的に接続される真の接続配線部と、光電変換部が形成された部分以外に電気的に接続されないダミー配線とを形成し、かつ、真の接続配線部とダミー配線とを同一の間隔で配置することで、製造時の歩留り向上を図る技術が提案されている（特許文献１参照）。
特開２０１３－１６８６２３号公報
ところで、配線層を貼り合せる場合、接合面の平坦性や貼り合せ強度を保つために、接合面のメタルの被覆率を所定の範囲内にする必要性があり、メタルの被覆率を所定の範囲内に維持するために、接合面にダミー配線を配置することが提案されている。
しかしながら、固体撮像素子の場合、画素内にあるダミー配線が出力画像に写りこむ現象が発生することがある。この現象はダミー配線の配置によって、ダミー配線間のカップリングにより生じる画素毎の寄生容量の変動に起因するものと想定される。
チップが積層されることで構成される装置であれば、固体撮像素子以外の装置であっても、ダミー配線のカップリングによる容量変動に起因する特性変動が生じる。例えば、フラッシュメモリなどを積層構造にした場合、ダミー配線によって、セル毎に特性がばらつき、適切な動作ができなくなる可能性がある。
本技術は、このような状況に鑑みてなされたものであり、特に、複数のチップが貼り合わされることで積層されて構成される装置について、ダミー配線によりチップの貼り合せ接合強度を保ちつつ、そのダミー配線による容量変動に起因する特性変動を抑制できるようにするものである。
本技術の一側面の半導体装置、固体撮像装置、撮像装置、および電子機器は、２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を信号処理する信号処理回路を含む第２チップとを備え、前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部のそれぞれにおいて同一の形状で形成される半導体装置、固体撮像装置、撮像装置、および電子機器である。
本技術の一側面においては、２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を信号処理する信号処理回路を含む第２チップとが設けられ、前記第１チップが、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、前記第２チップが、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、前記画素信号が、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部のそれぞれにおいて同一の形状で形成される。
本技術を適用した固体撮像素子の回路構成例を説明する図である。 本技術を適用した固体撮像素子の第１の実施の形態の構成例の側面断面を説明する図である。 図２の固体撮像素子のダミー配線の配設パターンを説明する図である。 本技術を適用した固体撮像素子の第２の実施の形態の構成例を説明する図である。 本技術を適用した固体撮像素子の第３の実施の形態の構成例を説明する図である。 図５の固体撮像素子の構成例の側面断面を説明する図である。 本技術を適用した固体撮像素子の第４の実施の形態の構成例を説明する図である。 本技術を適用した固体撮像素子の第５の実施の形態の構成例を説明する図である。 本技術を適用した固体撮像素子の第６の実施の形態の構成例を説明する図である。 本技術を適用した固体撮像素子の第７の実施の形態の構成例を説明する図である。 本技術を適用した固体撮像素子のポイントを説明する図である。 本技術を適用した固体撮像素子による特性変動の影響を低減する手法を説明する図である。 本技術を適用した半導体装置の応用例を説明する図である。 本技術を適用した固体撮像素子を利用した撮像装置および電子機器の構成を説明する図である。 固体撮像素子の使用例を示す図である。
以下、本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
＜第１の実施の形態＞
＜固体撮像素子の回路構成例＞
次に、図１を参照して、本技術を適用した固体撮像素子の回路構成例を説明する。図１は、本技術を適用した固体撮像素子を構成する回路構成例を示すものである。
図１の固体撮像素子の回路構成例においては、リセットトランジスタＴＲ１１、転送トランジスタＴＲ１２－１乃至１２－８、増幅トランジスタＴＲ１３、選択トランジスタＴＲ１４、フローティングディフュージョンＦＤ（以下、単に、ＦＤとも称する）、フォトダイオードＰＤ１乃至ＰＤ８（以下、単に、ＰＤ１乃至ＰＤ８とも称する）、および垂直転送線ＶＬＩＮＥを含んでいる。
図１の固体撮像素子は、リセットトランジスタＴＲ１１、転送トランジスタＴＲ１２－１乃至ＴＲ１２－８、増幅トランジスタＴＲ１３、および選択トランジスタ１４の合計４種類のトランジスタを含む固体撮像素子であるため、特に、４ＴＲ型（４トラ型）と呼ばれる固体撮像素子である。尚、本実施例においては、４ＴＲ型の固体撮像素子を例に説明を進めるものとするが、それ以外の構成でもよく、例えば、選択トランジスタＴＲ１４が存在しない３種類のトランジスタからなる３ＴＲ型の固体撮像素子でもよいものである。
ＰＤ１乃至ＰＤ８は、光電変換により入射光の光量に応じた電荷を発生し、発生した電荷を蓄積する。
転送トランジスタＴＲ１２－１乃至ＴＲ１２－８は、転送信号に応じて開閉するトランジスタであり、転送信号がハイレベルの場合にオンとなり、ＰＤ１乃至ＰＤ８に蓄積された電荷をＦＤに転送する。
ＦＤは、転送トランジスタＴＲ１２－１乃至ＴＲ１２－８を介して、ＰＤ１乃至ＰＤ８より転送されてきた電荷をリセットトランジスタＴＲ１１、および増幅トランジスタＴＲ１３の開閉状態に応じて蓄積する。
リセットトランジスタＴＲ１１は、リセット信号に応じて開閉するトランジスタであり、リセット信号がハイレベルの場合にオンとなり、ＦＤに蓄積された電荷をドレインＤに排出する。
増幅トランジスタＴＲ１３は、ＦＤに蓄積された電荷に応じた入力電圧により制御されるトランジスタであり、ドレインＤ’より印加される電圧を、ＦＤに蓄積された電荷に応じた入力電圧で増幅し、画素信号として選択トランジスタＴＲ１４に出力する。
選択トランジスタＴＲ１４は、選択制御信号に応じて開閉されるトランジスタであり、選択制御信号がハイレベルのときオンに制御され、増幅トランジスタＴＲ１３より出力される画素信号を垂直転送線ＶＬＩＮＥに出力する。
すなわち、リセットトランジスタＴＲ１１、および転送トランジスタＴＲ１２－１乃至ＴＲ１２－８がオンとされることにより、ＰＤ１乃至ＰＤ８およびＦＤがリセットされる。
次に、リセットトランジスタＴＲ１１、および転送トランジスタＴＲ１２－１乃至ＴＲ１２－８がオフにされると、ＰＤ１乃至ＰＤ８の露光状態となり、順次ＰＤ１乃至ＰＤ８において光電変換により入射光の光量に応じた電荷が発生されて蓄積されていく。
ここで、転送トランジスタＴＲ１２－１乃至ＴＲ１２－８のいずれかがオンにされることにより、対応するＰＤ１乃至ＰＤ８のいずれかに蓄積された電荷がＦＤに転送される。
このとき、ＰＤ１乃至ＰＤ８のずれかに蓄積され、ＦＤに転送された電荷に応じた電圧が増幅トランジスタＴＲ１３のゲートに入力されることにより、増幅トランジスタＴＲ１３が、ドレイン端子Ｄ’により印加される電圧を増幅して、画素信号として選択トランジスタＴＲ１４に出力する。
そして、選択トランジスタＴＲ１４が、選択信号によりオンにされると、増幅トランジスタＴＲ１３より出力される画素信号が垂直転送線ＶＬＩＮＥに出力される。
以降、ＰＤ１乃至ＰＤ８が順次切り替えられることにより、８画素分の画素信号が順次切り替えられて出力される。
ここで、図１においては、同一のＦＤに対して、ソースドレイン間でＰＤ１乃至ＰＤ８のカソードを接続する転送トランジスタＴＲ１２－１乃至１２－８が設けられている回路構成例が示されている。
すなわち、図１においては、ＰＤ１乃至ＰＤ８の８画素を、１のＦＤで共有するときの回路構成が示されている。
このような構成により、例えば、転送トランジスタＴＲ１２－２乃至ＴＲ１２－８をオフの状態のままにすることで、転送トランジスタＴＲ１２－１のオンまたはオフに制御することで、ＰＤ１の１画素について、ＦＤを使用することができる。同様に、転送トランジスタＴＲ１２－２乃至ＴＲ１２－８のオンまたはオフを順次切り替えるようにすることで、ＰＤ１乃至ＰＤ８のそれぞれに対してＦＤを切り替えて使用することが可能となる。結果として、図１の二点鎖線で囲まれる、８画素で１個のＦＤ（リセットトランジスタＴＲ１１、増幅トランジスタＴＲ１３、選択トランジスタＴＲ１４、および垂直転送線ＶＬＩＮＥを含む）を共有する８画素共有が実現される。
また、例えば、図１における一点鎖線で囲まれた範囲で示されるように、１個のリセットトランジスタＴＲ１１、増幅トランジスタＴＲ１３、選択トランジスタＴＲ１４、および垂直転送線ＶＬＩＮＥに加えて、転送トランジスタＴＲ１２－１乃至１２－４並びにＰＤ１乃至ＰＤ４のみの構成により、４画素で１個のＦＤを共有する４画素共有が実現される。
さらに、それ以外の個数のＰＤについても、共通するＦＤに転送トランジスタを介して接続することで実現することが可能となる。
尚、以降においては、上述した１のＦＤを共有して使用する複数の画素群を共有単位と称するものとする。従って、図１においては、一点鎖線で囲まれた範囲が、４画素共有を実現する共有単位となり、また、二点鎖線で囲まれた範囲が８画素共有を実現する共有単位となる。
＜固体撮像素子のレイアウト＞
図２，図３は、本技術を適用した固体撮像素子のレイアウトを説明する図であり、図２が、側面断面図であり、図３が上面図である。より詳細には、図２の断面図は、図３における点線で示される部位の側面断面である。
図２の固体撮像素子１１は、上からレンズ層３１、カラーフィルタ層３２、遮光壁層３３、光電変換層３４、および配線層３５，３６より構成されている。
レンズ層３１は、図中上方より入射される光である入射光を、光電変換層３４において合焦するように集光するように透過させる。
カラーフィルタ層３２は、画素単位でレンズ層３１を透過した入射光のうち、特定の波長の光のみを透過させる。より詳細には、カラーフィルタ層３２は、例えば、図３で示されるようなＲ，Ｇ（Ｇｒ，Ｇｂ），Ｂ（赤、緑、青）といった色の光に対応する波長の光を画素単位で抽出して透過させる。
遮光壁層３３は、遮光壁３３ａが設けられる層であり、この遮光壁３３ａにより、図１のレンズ層３１の凸部毎に形成される画素単位での光のみが、その直下の画素に対応する光電変換層３４のＰＤへと入射するように、隣接する画素からの入射光を遮光する。
光電変換層３４は、上述した画素単位のＰＤ１乃至ＰＤ８が形成される層であり、光電変換により入射光の光量に応じた電荷を発生し、発生した電荷を配線層に設けられた転送トランジスタＴＲ１２を介してＦＤに転送する。
配線層３５は、リセットトランジスタＴＲ１１、転送トランジスタＴＲ１２、増幅トランジスタＴＲ１３、選択トランジスタＴＲ１４、ＦＤ、およびドレインＤ，Ｄ’を設けており、画素信号を、図示せぬ実配線（実際に信号が伝送される配線）を介して、配線層３６の図示せぬ実配線に出力する。また、図２における配線層３５内には、ＦＤコンタクトと同一のピッチで銅製（Cu）のダミー配線３５ａ，３５ｂが設けられており、配線層３５，３６の接合に伴う強度を補強する。
配線層３６は、配線層３５の図示せぬ実配線を介して、配線層３６の図示せぬ実配線より入力される画素信号を処理するための回路が設けられている。また、配線層３５における場合と同様に、配線層３６においても、ＦＤコンタクトと同一のピッチでダミー配線３６ａ，３６ｂが設けられている。
配線層３５，３６は、図示せぬ実配線を介して、接合面Ｆを境界として、貼り合わされて電気的に接続された状態で形成されており、いずれも製造の初期の段階では、別のチップ（ウェハ）として形成されるものである。また、ダミー配線３５ａ，３６ａは、接合面Ｆで貼り合わされるものであるが、ダミー配線３５ｂ，３６ｂは、ダミー配線３５ａ，３６ａ以外の全てのダミー配線のうち、代表的なものを示すものである。したがって、図２中の配線層３５，３６において、符号が付されていない方形状の構成は、いずれもダミー配線３５ｂ，３６ｂである。
図２，図３における固体撮像素子１１においては、２画素×４画素の合計８画素が共有単位に設定されている。より詳細には、図３における左上部の太線内におけるＲ画素、Ｇｒ画素、Ｇｂ画素、およびＢ画素からなる４画素単位の部位が上下に配設される８画素で共有単位が設定されている。また、図３における例においては、この８画素からなる共有単位内の上段の２画素×２画素、および下段の２画素×２画素のそれぞれの中央位置に、図示せぬＦＤコンタクトがＦＤと電気的に接続されるように設けられている。
ダミー配線３５ａ，３６ａは、このＦＤコンタクトと同一のピッチで配置されるため、図２の断面においては、レンズ層３１の凸部で示される画素単位が、Ｐで示される２画素単位で設定されている。
ＦＤコンタクトとは、図３の下部で示されるように、２画素×２画素の各画素がＰＤ１乃至ＰＤ４により構成され、対応する電荷を転送する転送トランジスタＴＲ１２－１乃至ＴＲ１２－４の出力側に設けられたＦＤに電気的に接続されているＦＤコンタクトＣである。ＦＤコンタクトＣは、図３の下部で示されるように、２画素×２画素のレイアウトに対して、その中心位置に設けられているものである。したがって、図３の上部における例においては、水平方向×垂直方向に対して２画素×２画素のピッチが、ＦＤコンタクトピッチとされる。
従って、図３の上部においては、２画素×２画素のＦＤコンタクトピッチと同様のピットで、配線層３５，３６にダミー配線Ｄに対応するダミー配線３５ａ，３６ａが方形状に配置されていることが示されている。
同様に、各ダミー配線３５ａ，３５ｂおよびダミー配線３６ａ，３６ｂは、ＦＤコンタクトのピッチで等間隔に配置されている。換言すれば、各ダミー配線３５ａおよびダミー配線３６ｂが配置されるピッチは、ＦＤコンタクトＣが配置されるピッチと同一である。
図３のようにダミー配線Ｄが配設されることにより、ダミー配線３５ａ，３６ａ間のカップリングにより生じる寄生容量は、各画素で同一のものとすることが可能となる。尚、当然のことながら、他のダミー配線間のカップリングにより生じる寄生容量についても同様である。
結果として、複数のチップが貼り合わされることで積層されて構成される装置について、ダミー配線によりウェハの貼り合せ接合強度を保ちつつ、そのダミー配線による容量変動に起因する特性変動を抑制することが可能となる。
尚、図２においては、配線層３５において、ダミー配線３５ａとダミー配線３５ｂとが端部となるようにコンデンサの記号が付されているが、これは、実態としてコンデンサが存在することを意図したものではなく、ダミー配線３５ａとダミー配線３６ｂとのカップリングにより生じる寄生容量を模式的に表現したものである。
＜第２の実施の形態＞
以上においては、ＦＤコンタクトのピッチと同様のピッチで、ダミー配線を配設する例について説明してきたが、ダミー配線は、ＦＤコンタクトのピッチで配設されることにより、実質的に、各画素においてカップリングにより生じる寄生容量が同一のものとされている。したがって、ダミー配線は、ＦＤコンタクトのピッチであって、各画素において、他の形状のダミー配線でも同様の効果を奏することができる。
図４は、その中心にＦＤコンタクトが形成される２画素×２画素について、ＦＤコンタクトが配置される位置を中心として、水平方向、および垂直方向に対して点対称となるようにダミー配線Ｄを配設した固体撮像素子の構成例を示している。
より詳細には、図４で示されるように、２画素×２画素のＦＤコンタクトが配置される中心部と、その中心部に対して同心円状に八角形の頂点となる位置のそれぞれに八角形のダミー配線Ｄ１，Ｄ２が設けられている。
図４のダミー配線Ｄ１は、図２におけるダミー配線３５ａに対応するものであり、ダミー配線Ｄ２は、図２におけるダミー配線３６ａに対応するものである。
ダミー配線Ｄ１，Ｄ２は、いずれも八角形状であり、ダミー配線Ｄ２は、ダミー配線Ｄ１径が若干大きな八角形状である。また、ダミー配線Ｄ１，Ｄ２は、ＦＤコンタクトが中心位置に配設される２画素×２画素の範囲に、ＦＤコンタクトが配設される位置である中心位置に１個と、その中心位置に対して同心円状に八角形を形成したときの８個の頂点の位置の８個とからなる合計９個が配設されている。
このようにダミー配線Ｄ１，Ｄ２が配設されることにより、ＦＤコンタクトが中心位置に配設される２画素×２画素の各画素においては、いずれも点対称にダミー配線Ｄ１，Ｄ２が配設される。この結果、いずれの画素においても、ダミー配線Ｄ１，Ｄ２のカップリングによる寄生容量に起因した特性変動を同一のものとすることが可能となる。
尚、ダミー配線Ｄ１，Ｄ２は、ＦＤコンタクトのピッチで配置され、かつ、ＦＤコンタクトの配設される位置を中心に、そのＦＤコンタクトを共有する２画素×２画素内において、ＦＤコンタクトを中心とした点対称に配設されている限り、ダミー配線の形状、および個数に制約はない。また、上チップ側のダミー配線３５ａに対応するダミー配線Ｄ１と下チップ側のダミー配線３６ａに対応するダミー配線Ｄ２とは、相互に同一のサイズでも、異なるサイズでもよい。複数のチップが貼り合わされることで積層されて構成される装置について、ウェハの貼り合せ接合強度を保ちつつ、ダミー配線による容量変動に起因する特性変動を抑制することが可能となる。
＜第３の実施の形態＞
以上においては、ＦＤコンタクトのピッチで同一の位置にダミー配線Ｄ（または、Ｄ１，Ｄ２）を繰り返し配設することで、配設されるダミー配線間のカップリングにより生じる、容量変動に起因する特性変動を抑制する例について説明してきた。しかしながら、ダミー配線間のカップリングにより生じる容量変動が同一であれば、他の方法で配設するようにしても特性変動を抑制することができる。例えば、図５で示されるように、ＦＤの共有単位で一致する形状にダミー配線Ｄを配設し、ダミー配線Ｄに固定電位を印加するようにしてもよい。
すなわち、図５における固体撮像素子においては、ダミー配線Ｄが、共有単位の２画素×４画素における水平方向の中央付近に垂直方向に帯状に配設されると共に、共有単位の２画素×４画素の垂直方向の中央付近に水平方向に帯状に配設されることで、格子状に配設されている。
図６の上部は、図５の固体撮像素子を構成するチップの上面図であり、図６の下部は、図５の点線部の側面断面である。図６の上部で示されるように、チップの中央の範囲は、固体撮像素子の有効領域Ａであり、その周辺に電極Ｂが設けられている。また、図６の下部の、図５の点線部の側面断面で示されるように、ダミー配線３５ａ，３６ａは、図中の水平方向に連続的に接続された状態で形成される。
図６の下部で示されるように、レンズ層３１が形成された右側の部位Ｚ１が有効領域Ａに対応する部位であり、図中のレンズ層３１が形成された左側の部位Ｚ２が有効領域Ａ以外（非有効領域）である。すなわち、図６の下部の部位Ｚ１は、図６の上部では、有効領域Ａに対応するものである。図６の下部では、ダミー配線３５ａ上の部位Ｚ２に属する範囲に、電源コンタクトＥが設けられており、図６の上部の電極Ｂと接続される。このように構成されることにより、ダミー配線３５ａ，３６ａの電位が固定電位とされる。
すなわち、図５のダミー配線Ｄで示されるように平面方向に格子状に配設されるとともに、図６のダミー配線３５ａ，３６ａ（＝ダミー配線Ｄ）で示されるような積層構成により、ダミー配線Ｄ（３５ａ，３６ａ）は、固定電位とされる。このような構成により、２画素×４画素からなる共有単位毎にダミー配線とのカップリングにより生じる寄生容量に応じた容量変動に起因する特性変動を同一のものとすることが可能となる。
結果として、複数のチップが貼り合わされることで積層されて構成される装置について、ウェハの貼り合せ接合強度を保ちつつ、ダミー配線による容量変動に起因する特性変動を抑制することが可能となる。尚、電源コンタクトＥは、有効領域Ａである部位Ｚ１でも、非有効領域である部位Ｚ２のいずれに設けられるようにしてもよく、ダミー配線３５ａ．３６ａのいずれに接続されるようにしてもよいし、または、電源コンタクトＥにより接続されず、電位固定しない構成でもよい。また、ダミー配線Ｄは、図５で示されるような格子状とするのみでなく、水平方向のストライプのみの構成としてもよいし、垂直方向のストライプのみとしてもよい。さらに、ダミー配線は、図５の格子状のように、全面にダミー配線を設けて、長方形状に抜いたような配設に限るものではなく、その他の形状を抜き出して配設するようにしてもよく、例えば、全面に設けられたダミー配線から、正方形状に抜き出したような格子状であってもよい。
＜第４の実施の形態＞
以上においては、配線層３５，３６におけるダミー配線３５ａ，３６ａがそれぞれ略同一形状で、略同一の位置に配置される例について説明してきたが、それぞれが個別にＦＤコンタクトのピッチで配置されていれば、ダミー配線３５ａ，３６ａは異なる形状、および異なる位置で配設されてもよい。
図７は、ダミー配線３５ａ，３６ａは異なる形状、および異なる位置で配設されている固体撮像素子の構成例を示している。
より具体的には、図７においては、ダミー配線３５ａに対応するダミー配線Ｄ１が、同一のＦＤコンタクトを共有する２画素×２画素の範囲の中心位置から同一の方向と同一の距離だけシフトした位置に正方形状に配設される。また、ダミー配線３６ａに対応するダミー配線Ｄ２は、ＦＤコンタクトが共通の２画素×２画素の範囲について、正方形が切り出されるように配設される。
このように、接合面Ｆにおいて、上側チップのダミー配線３５ａに対応するダミー配線Ｄ１と、下側チップのダミー配線３６ａに対応するダミー配線３６ａとの形状、および位置については、異なるものであってもよい。ただし、この場合、ダミー配線Ｄ１，Ｄ２のそれぞれが、個別にＦＤコンタクトを共有する２画素×２画素の範囲内で、同一の形状、および位置で配設されていれば、複数のチップが貼り合わされることで積層されて構成される装置について、ウェハの貼り合せ接合強度を保ちつつ、ダミー配線による容量変動に起因する特性変動を抑制することが可能となる。尚、上述したように、ダミー配線Ｄ１，Ｄ２を電位固定するようにしてもよい。
＜第５の実施の形態＞
以上においては、配線層３５，３６におけるダミー配線３５ａ，３６ａに対応するダミー配線Ｄ１，Ｄ２が同一のＦＤコンタクトを共有する２画素×２画素、またはＦＤを共有する２画素×４画素の共有単位で同一の位置で構成する例について説明してきたが、ダミー配線Ｄ１，Ｄ２がＦＤの共有単位内のより小さな単位で形状、および位置が同一であってもよい。
図８の固体撮像素子は、画素単位で同一の位置、および形状にダミー配線３５ａ，３６ａに対応するダミー配線Ｄが設けられるときの固体撮像素子の構成例を示している。
より詳細には、図８の固体撮像素子は、共有単位を構成する各画素の中心付近に方形状のダミー配線３５ａ，３６ａであるダミー配線Ｄが設けられる固体撮像素子の構成例が示されている。
このような構成でも、結果として、同一のＦＤコンタクトを共有する２画素×２画素単位でダミー配線３５ａ，３６ａに対応するダミー配線Ｄは同一の形状、および位置で配設されることになる。これにより、複数のチップが貼り合わされることで積層されて構成される装置について、ウェハの貼り合せ接合強度を保ちつつ、ダミー配線による容量変動に起因する特性変動を抑制することが可能となる。
＜第６の実施の形態＞
以上においては、配線層３５，３６におけるダミー配線３５ａ，３６ａの配設位置が同一のＦＤコンタクトを共有するピッチで同一の形状、および位置で構成する例について説明してきたが、さらに、実際に配線層３５より配線層３６に対して画素信号を伝送する実配線の配置をも同一のＦＤコンタクトを共有する２画素×２画素の単位毎に同一の配置とするようにしてもよい。
図９は、配線層３５，３６におけるダミー配線３５ａ，３６ａに対応するダミー配線Ｄに加えて、実配線の配設位置を同一のＦＤコンタクトを共有する２画素×２画素の単位で同一の位置で構成するようにした固体撮像素子の構成例を示している。
より詳細には、図９においては、同一のＦＤコンタクトを共有する単位である２画素×２画素の中心位置に実配線Ｌが配設され、ＦＤコンタクトを共有する単位である２画素×２画素の各角部にダミー配線３５ａ，３６ａからなるダミー配線Ｄが配置されている。
このような構成により、同一のＦＤコンタクトを共有する単位である２画素×２画素の中心位置に正方形状の実配線Ｌが配設され、ＦＤコンタクトを共有する単位である２画素×２画素の各角部に正方形状のダミー配線３５ａ，３６ａからなるダミー配線Ｄが配置される。これにより、複数のチップが貼り合わされることで積層されて構成される装置について、ウェハの貼り合せ接合強度を保ちつつ、ダミー配線による容量変動に起因する特性変動を抑制することが可能となる。
＜第７の実施の形態＞
以上においては、ＦＤコンタクトを共有する単位である２画素×２画素の中心位置に実配線Ｌが配設され、ＦＤコンタクトを共有する単位である２画素×２画素の各角部にダミー配線３５ａ，３６ａからなるダミー配線Ｄが配置される例について説明してきたが、ＦＤコンタクトを共有する単位でダミー配線Ｄと実配線Ｌとが同一の位置であればよい。
図１０は、ＦＤコンタクトを共有する単位である２画素×２画素の単位でダミー配線Ｄと実配線Ｌとが同一の位置であるときの、その他の構成例を示している。
すなわち、図１０においては、同一のＦＤコンタクトを共有する単位である２画素×２画素における特定の３画素（図１０では、Ｒ，Ｇｒ，Ｂ画素）の略中心位置にダミー配線Ｄが配設され、その他の１画素（図１０では、Ｇｂ画素）の略中心位置に実配線Ｌが配設されている。
すなわち、同一のＦＤコンタクトを共有する単位である２画素×２画素を単位として、特定の同一の位置に、ダミー配線Ｄと、配線層３５より配線層３６に対して画素信号を伝送する実配線Ｌとを同一の形状、および同一の位置に配設とする。これにより、複数のチップが貼り合わされることで、積層されて構成される装置について、ウェハの貼り合せ接合強度を保ちつつ、ダミー配線による容量変動に起因する特性変動を抑制することが可能となる。
尚、ダミー配線Ｄ（上チップ側のダミー配線３５ａ、下チップ側のダミー配線３６ａ）、および実配線の形状、配置、大きさ、および固定電位か、または、フローティングであるかについては、上述した実施の形態に限るものではなく、様々なバリエーションで組み合わせるようにしてもよい。そこで、第１の実施の形態乃至第７の実施の形態におけるポイントから、それらのバリエーションをまとめると、例えば、図１１で示されるような関係を組み合わせたものとなる。
すなわち、ダミー配線および実配線のピッチとしては、ＦＤコンタクト、共有単位、および画素といったいずれを単位としたものであってもよい。また、ダミー配線および実配線の形状は、正方形（残し）、長方形（残し）、八角形、正方形（抜き）、長方形（抜き）、および、ストライプ（縦、または横）を含めたいずれの形状であってもよい。ここで、「残し」とは、その形状で、ダミー配線および実配線を形成することを表し、「抜き」とは、その形状を抜き取った外周部の形状でダミー配線および実配線を形成することを表す。さらに、上下のチップの組み合わせは、上下のチップ全てで形状、大きさ、および位置が同一でも、異なるものでもよい。また、ダミー配線の電位については、フローティングでも、固定電位でもよい。さらに、ＦＤ画素ピッチ、共有単位ピッチ、および画素ピッチのいずれでも、実配線の有無は問わない。
＜特性変動による影響を低減する手法＞
上側のチップにおけるダミー配線３５ａを、下側のチップにおけるダミー配線３６ａよりも大きくすることで、接合面Ｆにおける配線層３５，３６を貼り合わせる際にずれが生じても特性変動により影響を小さくすることができる。
すなわち、ダミー配線３５ａを、下側のチップにおけるダミー配線３６ａよりも大きくすることで、図１２の上部で示されるように適正位置で貼り合わされても、図１２の下部で示されるように、配線層３６が配線層３５に対して右方向にズレが生じていても、例えば、ダミー配線３５ｂからみたダミー配線３５ａ＋ダミー配線３６ａとのカップリングにより発生する容量変動は略ゼロであるので、実質的に、配線層３５，３６との貼り合わせの際にズレが生じても、特性変動に対する影響は低減させることが可能となる。
＜固体撮像素子以外の装置への応用＞
以上においては、固体撮像素子の例について説明してきたが、チップを貼り合わせて積層する半導体装置であれば、他にも適用することが可能である。
例えば、複数のチップを積層してメモリを構成するような場合に適用することができる。
すなわち、図１３で示されるように、基板層５１、および配線層５２からなるチップと、配線層５３および基板層５４とからなるチップとを、接合面Ｆで貼り合わせてメモリを構成する場合、ユニットセルＭＵを繰り返すピッチに合わせて、ダミー配線５２ａ，５３ａを配置することで、ダミー配線による容量変動に起因する特性変動を抑制することが可能となる。
この場合、ユニットセルを用いたメモリであれば、応用が可能であり、具体的には、例えば、DRAM（Dynamic Random Access Memory）、およびフラッシュメモリなどに適用できる。また、メモリ以外にもユニットセルの繰り返しで配置されることで形成される半導体装置などであれば、そのいずれにも適応することが可能である。
＜電子機器への適用例＞
上述した固体撮像素子は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図１４は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
図１４に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。
シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路１００５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。
固体撮像素子２０４は、上述した固体撮像素子を含むパッケージにより構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。
駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。
信号処理回路２０６は、固体撮像素子２０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
このように構成されている撮像装置２０１においても、上述した固体撮像素子２０４に代えて、固体撮像素子１を適用することにより、全画素で低ノイズによる撮像を実現させることが可能となる。
＜固体撮像素子の使用例＞
図１５は、上述の固体撮像素子を使用する使用例を示す図である。
上述した固体撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
尚、本技術は、以下のような構成も取ることができる。
＜１＞ ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を信号処理する信号処理回路を含む第２チップとを備え、
前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部に形成される
半導体装置。
＜２＞ 前記第１の配線、前記第３の配線、および前記FDのコンタクトは、それぞれの中心位置が前記２画素×２画素単位とする範囲の中心位置となるように配設されることで、前記光入射方向に対して略重なる位置に形成される
＜１＞に記載の半導体装置。
＜３＞ 前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記第１の画素乃至前記第４の画素のそれぞれにおける、前記２画素×２画素単位とする範囲の角部に形成される
＜１＞に記載の半導体装置。
＜４＞ 前記第１の配線および前記第３の配線は、実配線であり、
前記第２の配線および前記第４の配線は、ダミー配線である
＜１＞に記載の半導体装置。
＜５＞ 所定の電圧を印加する電極を含み、
前記ダミー配線は、前記電極より印加される所定の電圧に固定される
＜４＞に記載の半導体装置。
＜６＞ ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を処理する信号処理回路を含む第２チップとを備え、
前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部に形成される
固体撮像装置。
＜７＞ ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を処理する信号処理回路を含む第２チップとを備え、
前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部に形成される
撮像装置。
＜８＞ ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を処理する信号処理回路を含む第２チップとを備え、
前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部に形成される
電子機器。
１１ 固体撮像素子， ３１ レンズ層， ３２ カラーフィルタ層， ３３ 遮光壁層， ３３ａ 遮光壁， ３４ 光電変更層， ３５ 配線層， ３５ａ，３５ｂ ダミー配線， ３６ 配線層， ３６ａ，３６ｂ ダミー配線， ５１ 基板層， ５２ 配線層， ５２ａ，５２ｂ ダミー配線層， ５３ 配線層， ５３ａ，５３ｂ ダミー配線層， ５４ 基板層

Claims (8)

  1. ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
    前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を信号処理する信号処理回路を含む第２チップとを備え、
    前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
    前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
    前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
    前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
    前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部のそれぞれにおいて同一の形状で形成される
    半導体装置。
  2. 前記第１の配線、前記第３の配線、および前記FDのコンタクトは、それぞれの中心位置が前記２画素×２画素単位とする範囲の中心位置となるように配設されることで、前記光入射方向に対して略重なる位置に形成される
    請求項１に記載の半導体装置。
  3. 前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記第１の画素乃至前記第４の画素のそれぞれにおける、前記２画素×２画素単位とする範囲の角部に形成される
    請求項１に記載の半導体装置。
  4. 前記第１の配線および前記第３の配線は、実配線であり、
    前記第２の配線および前記第４の配線は、ダミー配線である
    請求項１に記載の半導体装置。
  5. 所定の電圧を印加する電極を含み、
    前記ダミー配線は、前記電極より印加される所定の電圧に固定される
    請求項４に記載の半導体装置。
  6. ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
    前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を処理する信号処理回路を含む第２チップとを備え、
    前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
    前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
    前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
    前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
    前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部のそれぞれにおいて同一の形状で形成される
    固体撮像装置。
  7. ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
    前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を処理する信号処理回路を含む第２チップとを備え、
    前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
    前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
    前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
    前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
    前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部のそれぞれにおいて同一の形状で形成される
    撮像装置。
  8. ２画素×２画素単位でFD（フローティングディフュージョン）を共有する第１の画素乃至第４の画素を有する第１チップと、
    前記第１チップに接合され、前記第１の画素乃至前記第４の画素で生成された画素信号を処理する信号処理回路を含む第２チップとを備え、
    前記第１チップは、前記第１チップに形成され、一方の表面が前記第１チップと前記第２チップとの接合面と同一面上に配設された第１の配線と第２の配線とを含み、
    前記第２チップは、前記第２チップに形成され、一方の表面が前記接合面と同一面上に配設され、それぞれ前記第１チップと前記第２チップとに接合された、第３の配線と第４の配線とを含み、
    前記画素信号は、前記第１の配線と前記第３の配線とを介して、前記信号処理回路に出力され、
    前記第１の配線と前記第３の配線のそれぞれの中心位置と、前記FDのコンタクトの中心位置とが、光入射方向で略重なる位置に形成され、
    前記第２の配線と前記第４の配線は、前記接合面と平行な面において、前記２画素×２画素単位とする範囲の角部のそれぞれにおいて同一の形状で形成される
    電子機器。
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