JP7112506B2 - 設計支援装置、設計支援方法およびプログラム - Google Patents
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Description
Claims (19)
- 回路素子が配置された基板の設計データに対してデザインルールチェックを行う設計支援装置であって、
幾何学的な計算によって前記設計データに対してデザインルールチェックを行う第1DRC部と、
前記第1DRC部によってエラーであると判定された部分がセンタリングされた画像データを前記設計データから生成する生成部と、
ディープラーニングを経た人工知能によって前記画像データに対してデザインルールチェックを行う第2DRC部と、
前記第2DRC部によるデザインルールチェックの結果を示す第1情報を表示部に表示させる表示制御部と、
を備えることを特徴とする設計支援装置。 - 前記生成部は、前記エラーの対象となったオブジェクト以外のオブジェクトを含まないように前記画像データを生成する、
ことを特徴とする請求項1に記載の設計支援装置。 - 前記第2DRC部は、前記第1DRC部によるエラーの判定結果が妥当である可能性を示す第2情報を生成し、
前記表示制御部は、前記第1情報とともに前記可能性を示す第2情報を前記表示部に表示させる、
ことを特徴とする請求項1又は2に記載の設計支援装置。 - 前記表示制御部は、複数のエラー情報を含むリストを前記表示部に表示させ、各エラー情報は、前記エラーであると判定された部分を特定する特定情報、前記特定情報に対応する前記第1情報、および、前記特定情報に対応する前記第2情報を含む、
ことを特徴とする請求項3に記載の設計支援装置。 - 前記リストからユーザによって選択されたエラー情報を除外するエラー編集部を更に備える、
ことを特徴とする請求項4に記載の設計支援装置。 - 前記表示制御部は、前記複数のエラー情報を前記第2情報に基づいてグループ分けし、グループごとに前記複数のエラー情報を前記表示部に表示させる、
ことを特徴とする請求項4に記載の設計支援装置。 - 前記リストからユーザによって選択されたグループに属するエラー情報を除外するエラー編集部を更に備える、
ことを特徴とする請求項6に記載の設計支援装置。 - 前記画像データを加工した加工画像データを生成し、前記加工画像データによって示される構成が前記第2DRC部によるデザインルールチェックによってエラーであると判定されるべきかどうかを示す教師情報とともに前記加工画像データを学習データとして前記第2DRC部に提供するティーチング部を更に備える、
ことを特徴とする請求項1乃至7のいずれか1項に記載の設計支援装置。 - 前記ティーチング部は、前記画像データを回転させることによって前記加工画像データを生成する、
ことを特徴とする請求項8に記載の設計支援装置。 - 前記ティーチング部は、前記画像データの特徴を示すパラメータ値を変更することによって前記加工画像データを生成する、
ことを特徴とする請求項8に記載の設計支援装置。 - 前記ティーチング部は、ユーザからの指示に従って前記パラメータ値を変更する、
ことを特徴とする請求項10に記載の設計支援装置。 - ユーザからの指示に従って、設定された編集ルールによる制約の下で、前記基板を編集する基板編集部を更に備え、
前記ティーチング部は、前記制約の下で、前記パラメータ値を変更する、
ことを特徴とする請求項10又は11に記載の設計支援装置。 - 前記編集ルールは、グリッド、配線方向、配線の太さ、および、端子の形状、の少なくとも1つを規定するルールを含む、
ことを特徴とする請求項12に記載の設計支援装置。 - 回路素子が配置された基板の設計データに対してデザインルールチェックを行う設計支援装置であって、
幾何学的な計算によって前記設計データに対してデザインルールチェックを行う第1DRC部と、
前記第1DRC部によってエラーであると判定された部分を含む画像データを前記設計データから生成する生成部と、
ディープラーニングを経た人工知能によって前記画像データに対してデザインルールチェックを行う第2DRC部と、
前記第2DRC部によるデザインルールチェックの結果を示す第1情報を表示部に表示させる表示制御部と、を備え、
前記生成部は、前記エラーの対象となったオブジェクト以外のオブジェクトを含まないように前記画像データを生成する、
ことを特徴とする設計支援装置。 - 前記生成部は、前記部分がセンタリングされるように前記画像データを生成する、
ことを特徴とする請求項14に記載の設計支援装置。 - 回路素子が配置された基板の設計データに対してデザインルールチェックを行うようにコンピュータによって実行される設計支援方法であって、
幾何学的な計算によって前記設計データに対してデザインルールチェックを行う第1DRC工程と、
前記第1DRC工程でエラーであると判定された部分がセンタリングされた画像データを前記設計データから生成する生成工程と、
ディープラーニングを経た人工知能によって前記画像データに対してデザインルールチェックを行う第2DRC工程と、
前記第2DRC工程におけるデザインルールチェックの結果を示す第1情報を表示部に表示させる表示制御工程と、
を含むことを特徴とする設計支援方法。 - 回路素子が配置された基板の設計データに対してデザインルールチェックを行うようにコンピュータによって実行される設計支援方法であって、
幾何学的な計算によって前記設計データに対してデザインルールチェックを行う第1DRC工程と、
前記第1DRC工程でエラーであると判定された部分を含む画像データを前記設計データから生成する生成工程と、
ディープラーニングを経た人工知能によって前記画像データに対してデザインルールチェックを行う第2DRC工程と、
前記第2DRC工程におけるデザインルールチェックの結果を示す第1情報を表示部に表示させる表示制御工程と、含み、
前記生成工程では、前記エラーの対象となったオブジェクト以外のオブジェクトを含まないように前記画像データを生成する、
ことを特徴とする設計支援方法。 - コンピュータに請求項16又は17に記載の設計支援方法を実行させるためのコンピュータプログラム。
- コンピュータに請求項16又は17に記載の設計支援方法を実行させるためのコンピュータプログラムを格納したコンピュータ可読メモリ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/038851 WO2020079810A1 (ja) | 2018-10-18 | 2018-10-18 | 設計支援装置、設計支援方法およびプログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2020079810A1 JPWO2020079810A1 (ja) | 2021-09-09 |
JP7112506B2 true JP7112506B2 (ja) | 2022-08-03 |
Family
ID=70283431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2020551677A Active JP7112506B2 (ja) | 2018-10-18 | 2018-10-18 | 設計支援装置、設計支援方法およびプログラム |
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---|---|
JP (1) | JP7112506B2 (ja) |
WO (1) | WO2020079810A1 (ja) |
Citations (1)
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---|---|---|---|---|
JP2013175016A (ja) | 2012-02-24 | 2013-09-05 | Fujitsu Ltd | 欠陥箇所予測装置,欠陥箇所予測プログラムおよび欠陥箇所予測方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3019032B2 (ja) * | 1997-07-22 | 2000-03-13 | 日本電気株式会社 | 半導体集積回路のレイアウトデータにおけるデザインルールチェック方法および該方法を実施するための装置 |
-
2018
- 2018-10-18 WO PCT/JP2018/038851 patent/WO2020079810A1/ja active Application Filing
- 2018-10-18 JP JP2020551677A patent/JP7112506B2/ja active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2013175016A (ja) | 2012-02-24 | 2013-09-05 | Fujitsu Ltd | 欠陥箇所予測装置,欠陥箇所予測プログラムおよび欠陥箇所予測方法 |
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JPWO2020079810A1 (ja) | 2021-09-09 |
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