JP7105847B2 - 表示装置 - Google Patents

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Description

本発明は表示装置に関するもので、より詳しくは低消費電力を具現することができる表示装置に関するものである。
多様な情報を画面に具現する映像表示装置は情報通信時代の核心技術であって、もっと薄くてもっと軽く、かつ携帯が可能でありながらも高性能の方向に発展している。それで、陰極線管（ＣＲＴ）の欠点である重さ及び体積を減らすことができる平面表示装置が脚光を浴びている。
このような平面表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ：ＰＤＰ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＯＬＥＤ）、電気泳動表示装置（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＥＤ）などがある。
このような平面表示装置は、個人用電子機器の開発が活発になるにつれて、携帯性及び／又は着用性に優れた製品として開発されている。このように、携帯用又はウェアラブル装置に適用するためには、低消費電力を具現することができる表示装置が必要である。しかし、現在まで開発された表示装置に係わる技術では低消費電力を具現するのに困難がある。
本発明は前記問題点を解決するためのもので、本発明の目的は低消費電力を具現することができる表示装置を提供することである。
前記目的を達成するために、本発明はアクティブ領域に多結晶半導体層を有する第１薄膜トランジスタと酸化物半導体層を有する第２薄膜トランジスタが配置されるので、低消費電力を具現することができ、ベンディング領域に配置される開口部がアクティブ領域に配置される少なくとも一層の無機絶縁膜を貫通する複数のコンタクトホールの少なくとも一つと同じ深さを有するように形成され、酸化物半導体層の下部に配置される第２薄膜トランジスタのソース及びドレイン電極と第１薄膜トランジスタのソース及びドレイン電極が同一平面上に同一素材でなるので、工程を簡素化することができる。
本発明では、酸化物半導体層を有する第２薄膜トランジスタを各サブ画素の駆動トランジスタに適用し、多結晶半導体層を有する第１薄膜トランジスタを各サブ画素のスイッチング素子として適用することによって消費電力を減少させることができる。また、本発明では、ベンディング領域に配置される開口部がアクティブ領域に配置される複数のコンタクトホールと同一マスク工程で形成されるので、ベンディング領域に配置される信号リンクが基板上に配置される。これにより、本発明は構造及び製造工程を簡素化することができるので、生産性を向上させることができる。
本発明による表示装置を示すブロック図である。 図１で線Ｉ－Ｉ’に沿って切り取った表示装置を示す断面図である。 図１に示したアクティブ領域に配置されるサブ画素を示す平面図である。 図１に示したアクティブ領域に配置されるサブ画素を示す平面図である。 図１に示したベンディング領域に配置される信号リンクの実施例を示す平面図である。 図１に示したベンディング領域に配置される信号リンクの実施例を示す平面図である。 図１に示した表示装置の各サブ画素を説明するための回路図である。 図１に示した表示装置の各サブ画素を説明するための回路図である。 図５ｂに示したサブ画素を示す平面図である。 図６で線II－II’、III－III’、IＶ－IＶ’、Ｖ－Ｖ’、ＶI－ＶI’に沿って切り取った有機発光表示装置を示す断面図である。 図７に示したベンディング領域の他の実施例を示す断面図である。 図７に示したベンディング領域の他の実施例を示す断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。 図７に示した有機発光表示装置の製造方法を説明するための断面図である。
以下、添付図面に基づいて本発明による実施例を詳細に説明する。
図１は本発明による表示装置を示す平面図、図２は本発明による表示装置を示す断面図である。
図１及び図２に示した表示装置は、表示パネル２００、ゲート駆動部２０２及びデータ駆動部２０４を備える。
表示パネル２００は、基板１０１上に設けられるアクティブ領域ＡＡと、アクティブ領域ＡＡの周辺に配置される非アクティブ領域ＮＡに区分される。基板１０１はベンディングができるように可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）を有するプラスチック素材で形成される。例えば、基板１０１は、ＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ＰＥＴ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＰＥＮ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ）、ＰＣ（ｐｏｌｙｃａｒｂｏｎａｔｅ）、ＰＥＳ（ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）、ＰＡＲ（ｐｏｌｙａｒｙｌａｔｅ）、ＰＳＦ（ｐｏｌｙｓｕｌｆｏｎｅ）、ＣＯＣ（ｃｉｃｌｉｃ－ｏｌｅｆｉｎ ｃｏｐｏｌｙｍｅｒ）などの素材で形成される。
アクティブ領域ＡＡはマトリックス状に配列された単位画素を介して映像を表示する。単位画素は赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素で構成されるか、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）及び白色（Ｗ）のサブ画素で構成される。例えば、図３ａに示したように、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素が仮想の同一水平ラインに一列に配列されるか、図３ｂに示したように、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素が互いに離隔するように配置されて仮想の三角形構造に配列される。
各サブ画素は、酸化物半導体層を有する薄膜トランジスタ及び多結晶半導体層を有する薄膜トランジスタの少なくとも一つを含む。このような酸化物半導体層を有する薄膜トランジスタ及び多結晶半導体層を有する薄膜トランジスタは非晶質半導体層を有する薄膜トランジスタより電子移動度が高くて高解像度及び低電力の具現が可能となる。
非アクティブ領域ＮＡにはデータ駆動部２０４及びゲート駆動部２０２の少なくとも一つが配置されることもできる。
ゲート駆動部２０２は表示パネル２００のスキャンラインを駆動する。このゲート駆動部２０２は酸化物半導体層を有する薄膜トランジスタ及び多結晶半導体層を有する薄膜トランジスタの少なくとも一つから構成される。ここで、ゲート駆動部２０２の薄膜トランジスタはアクティブ領域ＡＡの各サブ画素に配置された少なくとも一つの薄膜トランジスタと同一工程で同時に形成される。
データ駆動部２０４は表示パネル２００のデータラインを駆動する。このデータ駆動部２０４はチップの形態に基板１０１上に実装されるか、信号伝送フィルム２０６上にチップの形態に実装されて、表示パネル２００の非アクティブ領域ＮＡに付着される。この信号伝送フィルム２０６と電気的に接続されるために、非アクティブ領域ＮＡには、図４ａ及び図４ｂに示したように、多数の信号パッドＰＡＤが配置される。この信号パッドＰＡＤを介して、データ駆動部２０４、ゲート駆動部２０２、電源部（図示せず）及びタイミング制御部（図示せず）で生成された駆動信号がアクティブ領域ＡＡに配置される信号ラインに供給される。
このような非アクティブ領域ＮＡは、表示パネル２００を曲げるか折り畳むことができるようにするベンディング領域ＢＡを含む。ベンディング領域ＢＡは信号パッドＰＡＤ、ゲート駆動部２０２及びデータ駆動部２０４のように表示の機能をしない領域をアクティブ領域ＡＡの背面に位置させるために曲げられる領域に相当する。このベンディング領域ＢＡは、図１に示したように、アクティブ領域ＡＡとデータ駆動部２０４の間に相当する非アクティブ領域ＮＡの上側内に配置される。その他にも、ベンディング領域ＢＡは非アクティブ領域ＮＡの上下左右側の少なくとも一つの側内に配置されることもできる。これにより、表示装置の全画面でアクティブ領域ＡＡが占める面積が最大化し、非アクティブ領域ＮＡに相当する面積が最小化する。
このようなベンディング領域ＢＡに配置される信号リンクＬＫは信号パッドＰＡＤとアクティブ領域ＡＡに配置される信号ラインを接続させる。このような信号リンクＬＫがベンディング方向ＢＤに沿って直線状に形成される場合、最大曲げ応力を受けて、信号リンクＬＫにクラック又は断線が発生することがある。よって、本発明の信号リンクＬＫはベンディング方向ＢＤに交差する方向に面積を広げて曲げ応力を最小化するようにする。このために、信号リンクＬＫは、図４ａに示したように、ジグザグ形又は正弦波形に形成されるか、図４ｂに示したように、中央領域が空いた多数の菱形が一列に互いに連結された形態に形成される。
また、ベンディング領域ＢＡには、図２に示したように、ベンディング領域ＢＡが易しく曲げられるように少なくとも一つの開口部２１２が配置される。この開口部２１２はベンディング領域ＢＡに配置される多数の無機絶縁層２１０を除去して形成することによって信号リンクＬＫが基板１０１上に形成される。具体的に、基板１０１が曲げられれば、ベンディング領域ＢＡに配置される無機絶縁層２１０には持続的な曲げ応力が加わることになる。この無機絶縁層２１０は有機絶縁素材に比べて弾性力が低いので、無機絶縁層２１０にはクラックが発生し易い。無機絶縁層２１０で発生したクラックは無機絶縁層２１０に沿ってアクティブ領域ＡＡに伝播されてライン欠陥及び素子駆動不良が発生する。よって、ベンディング領域ＢＡには、無機絶縁層２１０が除去され、無機絶縁層２１０より弾性力の高い有機絶縁素材でなる少なくとも一層の平坦化層２０８が配置される。この平坦化層２０８は基板１０１が曲げられるにつれて発生する曲げ応力を緩和させるので、クラックの発生を防止することができる。このようなベンディング領域ＢＡの開口部２１２はアクティブ領域ＡＡに配置される多数のコンタクトホールの少なくとも一つのコンタクトホールと同一マスク工程で形成されるので、構造及び工程を簡素化することができる。
このように構造及び工程を簡素化することができる表示装置は液晶表示装置又は有機発光表示装置などの薄膜トランジスタが必要な表示装置に適用可能である。以下では、構造及び工程を簡素化することができる表示装置を有機発光表示装置に適用した本発明の実施例を説明する。
有機発光表示装置の各サブ画素ＳＰのそれぞれは、図５ａ及び図５ｂに示したように、画素駆動回路と、画素駆動回路と接続される発光素子１３０を備える。
画素駆動回路は、図５ａに示したように、二つの薄膜トランジスタＳＴ、ＤＴと、一つのストレージキャパシタＣｓｔを有する２Ｔ１Ｃ構造になるが、図５ｂ及び図６に示したように、四つの薄膜トランジスタＳＴ１、ＳＴ２、ＳＴ３、ＤＴと、一つのストレージキャパシタＣｓｔを有する４Ｔ１Ｃ構造になる。ここで、画素駆動回路は図５ａ及び図５ｂの構造に限定されず、多様な構成の画素駆動回路が用いられることができる。
図５ａに示した画素駆動回路のストレージキャパシタＣｓｔはゲートノードＮｇとソースノードＮｓの間に接続されることで、発光期間の間にゲートノードＮｇとソースノードＮｓ間の電圧を一定に維持させる。駆動トランジスタＤＴは、ゲートノードＮｇに接続されたゲート電極と、ドレインノードＮｄに接続されたドレイン電極と、発光素子１３０に接続されたソース電極を備える。この駆動トランジスタＤＴはゲートノードＮｇとソースノードＮｓ間の電圧によって駆動電流の大きさを制御する。スイッチングトランジスタＳＴは、スキャンラインＳＬに接続されたゲート電極と、データラインＤＬに接続されたドレイン電極と、ゲートノードＮｇに接続されたソース電極を備える。このスイッチングトランジスタＳＴはスキャンラインＳＬからのスキャン制御信号ＳＣに応じてターンオンされることで、データラインＤＬからのデータ電圧ＶｄａｔａをゲートノードＮｇに供給する。発光素子１３０は駆動トランジスタＤＴのソース電極に連結されたソースノードＮｓと低電位供給ライン１６２の間に接続され、駆動電流によって発光する。
図５ｂに示した画素駆動回路は、図５ａに示した画素駆動回路に比べ、データラインＤＬと接続された第１スイッチングトランジスタＳＴ１のドレイン電極がソースノードＮｓに連結され、第２及び第３スイッチングトランジスタＳＴ２、ＳＴ３をさらに備えることを除き、実質的に同一の構成を備える。したがって、同一構成についての詳細な説明は省略する。
図５ｂ及び図６に示した第１スイッチングトランジスタＳＴ１は、第１スキャンラインＳＬ１に接続されたゲート電極１５２と、ソースノードＮｓに接続されたドレイン電極１５８と、データラインＤＬに接続されたソース電極１５６と、ソース及びドレイン電極１５６、１５８の間にチャネルを形成する半導体層１５４を備える。この第１スイッチングトランジスタＳＴ１は第１スキャンラインＳＬ１からのスキャン制御信号ＳＣ１に応じてターンオンされることで、データラインＤＬからのデータ電圧ＶｄａｔａをソースノードＮｓに供給する。
第２スイッチングトランジスタＳＴ２は、第２スキャンラインＳＬ２に接続されたゲート電極ＧＥと、レファレンスラインＲＬに接続されたドレイン電極ＤＥと、ゲートノードＮｇに接続されたソース電極ＳＥと、ソース及びドレイン電極ＳＥ、ＤＥの間にチャネルを形成する半導体層ＡＣＴを備える。この第２スイッチングトランジスタＳＴ２は第２スキャンラインＳＬ２からのスキャン制御信号ＳＣ２に応じてターンオンされることで、レファレンスラインＲＬからのレファレンス電圧ＶｒｅｆをゲートノードＮｇに供給する。
第３スイッチングトランジスタＳＴ３は、発光制御ラインＥＬに接続されたゲート電極ＧＥと、ドレインノードＮｄに接続されたドレイン電極ＤＥと、 高電位供給ライン１７２に接続されたソース電極ＳＥ、ソース及びドレイン電極ＳＥ、ＤＥの間にチャネルを形成する半導体層ＡＣＴを備える。この第３スイッチングトランジスタＳＴ３は発光制御ラインＥＬからの発光制御信号ＥＭに応じてターンオンされることで、高電位供給ライン１７２からの高電位電圧ＶＤＤをドレインノードＮｄに供給する。
このような画素駆動回路に含まれる高電位供給ライン１７２及び低電位供給ライン１６２のそれぞれは少なくとも二つのサブ画素が共有するようにメッシュ状に形成される。このために、高電位供給ライン１７２は互いに交差する第１及び第２高電位供給ライン１７２ａ、１７２ｂを備え、低電位供給ライン１６２は互いに交差する第１及び第２低電位供給ライン１６２ａ、１６２ｂを備える。
第２高電位供給ライン１７２ｂ及び第２低電位供給ライン１６２ｂのそれぞれはデータラインＤＬに平行に配置され、少なくとも二つのサブ画素当たり一つずつ形成される。この第２高電位供給ライン１７２ｂ及び第２低電位供給ライン１６２ｂは、図５ａ及び図５ｂに示したように、左右に平行に配置されるか、図６に示したように、互いに重畳するように上下に平行に配置される。
第１高電位供給ライン１７２ａは第２高電位供給ライン１７２ｂと電気的に接続され、スキャンラインＳＬに平行に配置される。この第１高電位供給ライン１７２ａは第２高電位供給ライン１７２ｂの間で第２高電位供給ライン１７２ｂと交差するように第２高電位供給ライン１７２ｂから分岐されて形成される。これにより、第１高電位供給ライン１７２ａは第２高電位供給ライン１７２ｂの抵抗を補償することによって高電位供給ライン１７２の電圧降下（ＩＲ ｄｒｏｐ）を最小化することができる。
第１低電位供給ライン１６２ａは第２低電位供給ライン１６２ｂと電気的に接続され、スキャンラインＳＬに平行に配置される。この第１低電位供給ライン１６２ａは第２低電
位供給ライン１６２ｂの間で第２低電位供給ライン１６２ｂと交差するように第２低電位供給ライン１６２ｂから分岐されて形成される。これにより、第１低電位供給ライン１６２ａは第２低電位供給ライン１６２ｂの抵抗を補償することによって低電位供給ライン１６２の電圧降下（ＩＲ ｄｒｏｐ）を最小化することができる。
このように高電位供給ライン１７２及び低電位供給ライン１６２はメッシュ状に形成されるので、垂直方向に配置される第２高電位供給ライン１７２ｂ及び第２低電位供給ライン１６２ｂの個数を低減することができ、個数が低減する分だけもっと多いサブ画素を配置することができるので、開口率及び解像度が高くなる。
このような画素駆動回路に含まれた多数のトランジスタのいずれか一つのトランジスタは多結晶半導体層を含み、残りのトランジスタは酸化物半導体層を含む。
例えば、図５ａに示した画素駆動回路のスイッチングトランジスタＳＴは、図７に示したように、多結晶半導体層１５４を有する第１薄膜トランジスタ１５０で形成され、駆動トランジスタＤＴは酸化物半導体層１０４を有する第２薄膜トランジスタ１００で形成される。そして、図５ｂ及び図６に示した画素駆動回路の第１及び第３スイッチングトランジスタＳＴ１、ＳＴ３は多結晶半導体層１５４を有する第１薄膜トランジスタ１５０で形成され、第２スイッチングトランジスタＳＴ２及び駆動トランジスタＤＴは酸化物半導体層１０４を有する第２薄膜トランジスタ１００で形成される。このように、本発明では、酸化物半導体層１０４を有する第２薄膜トランジスタ１００を各サブ画素の駆動トランジスタＤＴに適用し、多結晶半導体層１５４を有する第１薄膜トランジスタ１５０を各サブ画素のスイッチング素子ＳＴとして適用することによって消費電力を減少させることができる。
図６及び図７に示した第１薄膜トランジスタ１５０は、多結晶半導体層１５４と、第１ゲート電極１５２と、第１ソース電極１５６と、第１ドレイン電極１５８とを備える。
多結晶半導体層１５４は下部バッファー層１１２上に形成される。このような多結晶半導体層１５４はチャネル領域、ソース領域及びドレイン領域を備える。チャネル領域は下部ゲート絶縁膜１１４を挟んで第１ゲート電極１５２と重畳して第１ソース及び第１ドレイン電極１５６、１５８間のチャネル領域を形成する。ソース領域は第１ソース電極１５６と第１ソースコンタクトホール１６０Ｓを介して電気的に接続される。ドレイン領域は第１ドレイン電極１５８と第１ドレインコンタクトホール１６０Ｄを介して電気的に接続される。多結晶半導体層１５４は非晶質半導体層より移動度が高くてエネルギー消費電力が低く信頼性が優秀であるので、各サブ画素のスイッチングトランジスタＳＴ、スキャンラインＳＬを駆動するゲート駆動部２０２に適用するのに相応しい。このような多結晶半導体層１５４と基板１０１の間にはマルチバッファー層１４０と下部バッファー層１１２が配置される。マルチバッファー層１４０は、基板１０１に浸透した水分及び／又は酸素が拡散することを遅延させる。このマルチバッファー層１４０は窒化シリコン（ＳｉＮｘ）及び酸化シリコン（ＳｉＯｘ）が少なくとも１回交互に積層されることによってなる。下部バッファー層１１２は多結晶半導体層１５４を保護し、基板１０１から流入する多様な種類の欠陥材料を遮断するように機能する。この下部バッファー層１１２はａ－Ｓｉ、窒化シリコン（ＳｉＮｘ）又は酸化シリコン（ＳｉＯｘ）などで形成されることができる。
第１ゲート電極１５２は下部ゲート絶縁膜１１４上に形成される。この第１ゲート電極１５２は下部ゲート絶縁膜１１４を挟んで多結晶半導体層１５４のチャネル領域と重畳する。第１ゲート電極１５２はストレージ下部電極１８２と同一素材、例えばモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケ
ル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１種又はこれらの合金でなる単層又は多層であってもよいが、これに限定されない。
多結晶半導体層１５４上に位置する第１及び第２下部層間絶縁膜１１６、１１８は上部層間絶縁膜１２４に比べて水素含有量が高い無機膜で形成される。例えば、第１及び第２下部層間絶縁膜１１６、１１８はＮＨ３ガスを用いた蒸着工程で形成される窒化シリコン（ＳｉＮｘ）でなり、上部層間絶縁膜１２４は酸化シリコン（ＳｉＯｘ）で形成される。第１及び第２下部層間絶縁膜１１６、１１８に含まれた水素は水素化工程時に多結晶半導体層１５４に拡散して多結晶半導体層１５４内の空隙を水素で満たす。これにより、多結晶半導体層１５４は安定化して第１薄膜トランジスタ１５０の特性低下を防止することができる。
第１ソース及び第１ドレイン電極１５６、１５８は酸化物半導体層１０４の下部に配置される。この第１ソース電極１５６は下部ゲート絶縁膜１１４と第１及び第２下部層間絶縁膜１１６、１１８を貫通する第１ソースコンタクトホール１６０Ｓを介して多結晶半導体層１５４のソース領域と接続される。第１ドレイン電極１５８は第１ソース電極１５６と向き合い、下部ゲート絶縁膜１１４と第１及び第２下部層間絶縁膜１１６、１１８を貫通する第１ドレインコンタクトホール１６０Ｄを介して多結晶半導体層１５４のドレイン領域と接続される。このような第１ソース及び第１ドレイン電極１５６、１５８はストレージ供給ライン１８６と同一平面上に同じ素材で形成されるので、第１ソース及び第１ドレイン電極１５６、１５８はストレージ供給ライン１８６と同一マスク工程で同時に形成可能である。
このような第１薄膜トランジスタ１５０の多結晶半導体層１５４の活性化及び水素化工程後に第２薄膜トランジスタ１００の酸化物半導体層１０４が形成される。すなわち、酸化物半導体層１０４は多結晶半導体層１５４の上部に位置する。これにより、酸化物半導体層１０４は多結晶半導体層１５４の活性化及び水素化工程の高温雰囲気に露出されないので、酸化物半導体層１０４の損傷を防止することができ、信頼性が向上する。
第２薄膜トランジスタ１００は第１薄膜トランジスタ１５０から離隔するように第２下部層間絶縁膜１１８上に配置される。このような第２薄膜トランジスタ１００は、第２ゲート電極１０２と、酸化物半導体層１０４と、第２ソース電極１０６と、第２ドレイン電極１０８を備える。
第２ゲート電極１０２は上部ゲート絶縁パターン１４６を挟んで酸化物半導体層１０４と重畳する。このような第２ゲート電極１０２は第１低電位供給ライン１６２ａと同一平面である上部ゲート絶縁パターン１４６上で第１低電位供給ライン１６２ａと同一素材で形成される。これにより、第２ゲート電極１０２及び第１低電位供給ライン１６２ａは同じマスク工程で形成可能なので、マスク工程を減らすことができる。
酸化物半導体層１０４は上部バッファー層１２２上に第２ゲート電極１０２と重畳するように形成されて、第２ソース及び第２ドレイン電極１０６、１０８の間にチャネルを形成する。この酸化物半導体層１０４はＺｎ、Ｃｄ、Ｇａ、Ｉｎ、Ｓｎ、Ｈｆ、Ｚｒの中で選択された少なくとも１種以上の金属を含む酸化物で形成される。このような酸化物半導体層１０４を含む第２薄膜トランジスタ１００は多結晶半導体層１５４を含む第１薄膜トランジスタ１５０より高い電荷移動度及び低い漏洩電流特性の利点を有するので、オン（Ｏｎ）時間が短くかつオフ（Ｏｆｆ）時間を長く維持するスイッチング及び駆動薄膜トランジスタＳＴ、ＤＴに適用することが好ましい。
このような酸化物半導体層１０４の上部及び下部に隣り合う上部層間絶縁膜１２４及び
上部バッファー層１２２は下部層間絶縁膜１１６、１１８に比べて水素含有量の低い無機膜で形成される。例えば、上部層間絶縁膜１２４及び上部バッファー層１２２は酸化シリコン（ＳｉＯｘ）で形成され、下部層間絶縁膜１１６、１１８は窒化シリコン（ＳｉＮｘ）で形成される。これにより、酸化物半導体層１０４の熱処理工程時に下部層間絶縁膜１１６、１１８内の水素及び多結晶半導体層１５４の水素が酸化物半導体層１０４に拡散することを防止することができる。
第２ソース及び第２ドレイン電極１０６、１０８は酸化物半導体層１０４の下部に配置される。この第２ソース及び第２ドレイン電極１０６、１０８は第２下部層間絶縁膜１１８上にモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１種又はこれらの合金でなる単層又は多層であっても良いが、これに限定されない。
第２ソース電極１０６は上部バッファー層１２２を貫通する第２ソースコンタクトホール１１０Ｓを通じて露出されて酸化物半導体層１０４のソース領域と接続され、第２ドレイン電極１０８は上部バッファー層１２２を貫通する第２ドレインコンタクトホール１１０Ｄを通じて露出されて酸化物半導体層１０４のドレイン領域と接続される。そして、第２ソース及び第２ドレイン電極１０６、１０８は酸化物半導体層１０４のチャネル領域を挟んで互いに向き合うように形成される。
ストレージキャパシタ（Ｃｓｔ）１８０は、図７に示したように、第１下部層間絶縁膜１１６を挟んでストレージ下部電極１８２とストレージ上部電極１８４が重畳することによって形成される。
ストレージ下部電極１８２は駆動トランジスタＤＴの第２ゲート電極１０２及び駆動トランジスタＤＴの第２ソース電極１０６のいずれか一方に接続される。このようなストレージ下部電極１８４は酸化物半導体層１０４と類似した線幅で酸化物半導体層１０４と重畳するように下部ゲート絶縁膜１１４上に形成されることにより、酸化物半導体層１０４に外部光が入射することを遮断する。このストレージ下部電極１８２は下部ゲート絶縁膜１１４上に位置し、第１ゲート電極１５２と同一層に同じ素材で形成される。
ストレージ上部電極１８４はストレージ供給ライン１８６を介して駆動トランジスタＤＴの第２ゲート電極１０２及び駆動トランジスタＤＴの第２ソース電極１０６の他方に接続される。このストレージ上部電極１８４は酸化物半導体層１０４と類似した線幅で酸化物半導体層１０４と重畳するように第１下部層間絶縁膜１１６上に形成されることにより、酸化物半導体層１０４に外部光が入射することを遮断する。このストレージ上部電極１８４は第１高電位供給ライン１７２ａと同一層に同じ素材で形成される。このようなストレージ上部電極１８４は第２下部層間絶縁膜１１８を貫通するストレージコンタクトホール１８８を通じて露出されてストレージ供給ライン１８６と接続される。
このようなストレージ下部電極１８２及びストレージ上部電極１８４の間に配置される第１下部層間絶縁膜１１６はＳｉＯｘ又はＳｉＮｘのような無機絶縁物質で形成される。第１下部層間絶縁膜１１６はＳｉＯｘより誘電率の高いＳｉＮｘで形成されることが好ましい。これにより、ストレージ下部電極１８２及びストレージ上部電極１８４は誘電率の高いＳｉＮｘで形成される第１下部層間絶縁膜１１６を挟んで重畳することにより、誘電率に比例するストレージキャパシタＣｓｔの容量値が増加することになる。
発光素子１３０は、第２ソース電極１０６と接続されたアノード電極１３２と、アノード電極１３２上に形成される少なくとも一つの発光スタック１３４と、発光スタック１３４上に形成されたカソード電極１３６を備える。
アノード電極１３２は第２平坦化層１２８を貫通する第２画素コンタクトホール１４４を通じて露出された画素連結電極１４２と接続される。ここで、画素連結電極１４２は第１平坦化層１２６ 及び上部層間絶縁膜１２４を貫通する第１画素コンタクトホール１２０を通じて露出された酸化物半導体層１０４と接続される。
アノード電極１３２は透明導電膜及び反射効率の高い不透明導電膜を含む多層構造に形成される。透明導電膜はインジウムスズ酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）のように仕事関数値が比較的大きい素材でなり、不透明導電膜はＡｌ、Ａｇ、Ｃｕ、Ｐｂ、Ｍｏ、Ｔｉ又はこれらの合金を含む単層又は多層構造に形成される。例えば、アノード電極１３２は透明導電膜、不透明導電膜及び透明導電膜が順次積層された構造に形成されるか、透明導電膜及び不透明導電膜が順次積層された構造に形成される。このようなアノード電極１３２はバンク１３８によって設けられた発光領域だけではなく第１及び第２薄膜トランジスタ１５０、１００とストレージキャパシタ（Ｃｓｔ）１８０が配置された回路領域と重畳するように第２平坦化層１２８上に配置されることによって発光面積が増加する。
発光スタック１３４はアノード電極１３２上に正孔関連層、有機発光層、電子関連層の順に又は逆順に積層されて形成される。その他にも、発光スタック１３４は電荷生成層を挟んで対向する第１及び第２発光スタックを備えることもできる。この場合、第１及び第２発光スタックのいずれか一有機発光層は青色光を生成し、第１及び第２発光スタックの他の有機発光層は黄色－緑光を生成することにより、第１及び第２発光スタックを介して白色光が生成される。この発光スタック１３４で生成された白色光は発光スタック１３４の上部に位置するカラーフィルター（図示せず）に入射するので、カラー映像を具現することができる。その他にも、別途のカラーフィルターなしに各発光スタック１３４で各サブ画素に対応するカラー光を生成してカラー映像を具現することもできる。すなわち、赤色（Ｒ）サブ画素の発光スタック１３４は赤色光を、緑色（Ｇ）サブ画素の発光スタック１３４は緑光を、青色（Ｂ）サブ画素の発光スタック１３４は青色光を生成することもできる。
バンク１３８は各サブ画素のアノード電極１３２を露出させるように形成される。このようなバンク１３８は隣接したサブ画素間の光干渉を防止するように不透明素材（例えば、ブラック）で形成されることもできる。この場合、バンク１３８はカラー顔料、有機ブラック及びカーボンの少なくとも一つでなる遮光素材を含む。
カソード電極１３６は発光スタック１３４を挟んでアノード電極１３２と対向するように発光スタック１３４の上面及び側面上に形成される。このカソード電極１３６は前面発光型有機発光表示装置に適用される場合、インジウムスズ酸化物（ＩＴＯ）又はインジウム亜鉛酸化物（ＩＺＯ）のような透明導電膜でなる。
このようなカソード電極１３６は低電位供給ライン１６２と電気的に接続される。低電位供給ライン１６２は、図５ｂ及び図６に示したように、互いに交差する第１及び第２低電位供給ライン１６２ａ、１６２ｂを備える。第１低電位供給ライン１６２ａは、図７に示したように、第２ゲート電極１０２と同一層である上部ゲート絶縁パターン１４６上に、第２ゲート電極１０２と同一素材で形成される。第２低電位供給ライン１６２ｂは画素連結電極１４２と同一層である第１平坦化層１２６上に、画素連結電極１４２と同一素材で形成される。この第２低電位供給ライン１６２ｂは上部層間絶縁膜１２４及び第１平坦化層１２６を貫通するように形成された第１ラインコンタクトホール１６４を通じて露出された第１低電位供給ライン１６２ａと電気的に接続される。
このような低電位供給ライン１６２を介して供給される低電位電圧（ＶＳＳ）より高い高電位電圧ＶＤＤを供給する高電位供給ライン１７２は、図５ｂ及び図６に示したように、互いに交差する第１及び第２高電位供給ライン１７２ａ、１７２ｂを備える。第１高電位供給ライン１７２ａは、図７に示したように、ストレージ上部電極１８４と同一層である第１下部層間絶縁膜１１６上に、ストレージ上部電極１８４と同一素材で形成される。第２高電位供給ライン１７２ｂは第２ソース及び第２ドレイン電極１０６、１０８と同一層である第２下部層間絶縁膜１１８上に、第２ソース及び第２ドレイン電極１０６、１０８と同一素材で形成される。この第２高電位供給ライン１７２ｂは第２下部層間絶縁膜１１８を貫通するように形成された第２ラインコンタクトホール１７４を通じて露出された第１高電位供給ライン１７２ａと電気的に接続される。
ここで、第２低電位供給ライン１６２ｂと第２高電位供給ライン１７２ｂは上部バッファー層１２２、上部層間絶縁膜１２４及び第１平坦化層１２６を挟んで上下に重畳する。この場合、有機絶縁素材でなる第１平坦化層１２６のコーティング工程時、第１平坦化層１２６内に微細バブル（ｍｉｃｒｏ ｂｕｂｂｌｅ）が形成されても第２低電位供給ライン１６２ｂと第２高電位供給ライン１７２ｂの間に配置される無機絶縁素材の上部バッファー層１２２及び上部層間絶縁膜１２４によって第２低電位供給ライン１６２ｂと第２高電位供給ライン１７２ｂは絶縁される。したがって、上部バッファー層１２２及び上部層間絶縁膜１２４によって第２低電位供給ライン１６２ｂと第２高電位供給ライン１７２ｂがショートすることを防止することができる。
このような低電位供給ライン１６２、高電位供給ライン１７２、データラインＤＬ、スキャンラインＳＬ、レファレンスラインＲＬ及び発光制御ラインＥＬの少なくとも一つと接続された信号リンク１７６は第１及び第２開口部１９２、１９４が配置されるベンディング領域ＢＡを横切るように形成される。第１開口部１９２はマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８のそれぞれの側面を露出させるように形成される。この第１開口部１９２は第１ソースコンタクトホール１６０Ｓ及び第１ドレインコンタクトホール１６０Ｄと同一マスク工程で形成される。したがって、第１開口部１９２は第１ソースコンタクトホール１６０Ｓ及び第１ドレインコンタクトホール１６０Ｄの少なくとも一つより深い深さｄ１を有するように形成されるか、同一深さｄ１を有するように形成される。第２開口部１９４は上部層間絶縁膜１２４の側面を露出させることによって第１深さｄ１より小さい第２深さｄ２を有する。この第２開口部１９４は上部層間絶縁膜１２４を貫通する第１画素コンタクトホール１２０と同一マスク工程で形成される。よって、第２開口部１９４は上部層間絶縁膜１２４を貫通する第１画素コンタクトホール１２０と同一深さｄ２を有する。
このような信号リンク１７６は、図７に示したように、画素連結電極１４２と同一マスク工程で画素連結電極１４２と一緒に形成されることができる。この場合、信号リンク１７６は画素連結電極１４２と同一素材で同一平面、つまり第１平坦化層１２６上に形成される。このような第１平坦化層１２６上に形成された信号リンク１７６を覆うように信号リンク１７６上に第２平坦化層１２８が配置されるか、第２平坦化層１２８なしに封止フィルム、又は無機及び有機封止層の組合せでなる封止スタックの無機封止層が配置される。その他にも、信号リンク１７６は、図８ａ及び図８ｂに示したように、ソース及びドレイン電極１０６、１５６、１０８、１５８と同一マスク工程でソース及びドレイン電極１０６、１５６、１０８、１５８と一緒に形成されることができる。この場合、信号リンク１７６はソース及びドレイン電極１０６、１５６、１０８、１５８と同一素材で同一平面、つまり第２下部層間絶縁膜１１８上に形成されるとともに基板１０１と接触するように基板１０１上に形成される。第２下部層間絶縁膜１１８及び基板１０１上に形成された信号リンク１７６を覆うように、信号リンク１７６上には第１及び第２平坦化層１２６、１２８の少なくとも一つが配置されるか、第１及び第２平坦化層１２６、１２８なしに封止
フィルム又は無機及び有機封止層の組合せでなる封止スタックの無機封止層が配置される。このような信号リンク１７６は第１開口部１９２によって露出されたマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８の側面と、第２開口部１９４によって露出された上部層間絶縁膜１２４の側面と第２下部層間絶縁膜１１８の上面上に形成されるので、階段状に形成される。一方、ベンディング領域ＢＡには第１及び第２平坦化層１２６、１２８を貫通する少なくとも一つの水分遮断ホール（図示せず）が配置されることもできる。この水分遮断ホールは信号リンク１７６の間、及び信号リンク１７６の上部の少なくとも一つに形成される。この水分遮断ホールは外部からの水分が信号リンク１７６上に配置される第１及び第２平坦化層１２６、１２８の少なくとも一つを通じてアクティブ領域ＡＡの内部に浸透することを防止する。
また、信号リンク１７６はベンディング領域ＢＡにおいて第１開口部１９２によって露出された基板１０１上に配置され、信号リンク１７６上には第１及び第２平坦化層１２６、１２８の少なくとも一つが配置される。これにより、ベンディング領域ＢＡでは、第１及び第２開口部１９２、１９４によってマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８、及び上部層間絶縁膜１２４が除去される。すなわち、ベンディング領域ＢＡではクラックを引き起こす多数の無機絶縁層１４０、１１２、１１４、１１６、１１８、１２２、１２４が除去されることにより、クラックの発生なしに基板１０１を易しく曲げることができる。その他にも、信号リンク１７６は、図８に示したように、マルチバッファー層１４０上に配置されることもできる。ここで、信号リンク１７６の間に配置されるマルチバッファー層１４０はクラックの発生なしに容易に曲げられるように除去されることにより、信号リンク１７６の間には基板１０１を露出させるトレンチ１９６が形成される。一方、検査工程時に用いられる検査ライン（図示せず）はベンディング領域ＢＡで図７～図８ｂに示した信号リンク１７６のいずれか一つと同一構造に形成される。
また、ベンディング領域に配置される第１開口部１９２は、上部バッファー層１２２の下部に配置される無機絶縁層、すなわちマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１及び第２下部層間絶縁膜１１６、１１８を除去することによって形成される。これにより、第１平坦化層１２６の下部に配置される無機絶縁層を除去して第１開口部を形成する比較例に比べ、本発明の第１開口部１９２の深さは相対的に小さいので、第１開口部１９２によって露出された無機絶縁層１４０、１１２、１１４、１１６、１１８の側面は緩い傾斜角を有する。これにより、第１開口部１９２に露出された無機絶縁層１４０、１１２、１１４、１１６、１１８の側面に形成される信号リンク１７６だけでなく非アクティブ領域ＮＡに配置される検査ライン（図示せず）のステップカバレージ（Ｓｔｅｐ Ｃｏｖｅｒａｇｅ）が向上する。よって、ベンディング領域ＢＡの無機絶縁層１４０、１１２、１１４、１１６、１１８の側面に形成される信号リンク１７６及び検査ラインの形成時、信号リンク１７６及び検査ラインの残膜又はオープン不良を防止することができる。
図９ａ～図９ｎは図７に示した有機発光表示装置の製造方法を説明するための断面図である。
図９ａを参照すると、基板１０１上にマルチバッファー層１４０、下部バッファー層１１２及び多結晶半導体層１５４が順次形成される。
具体的に、基板１０１上にＳｉＯｘ及びＳｉＮｘが少なくとも１回交互に積層されることによってマルチバッファー層１４０が形成される。その後、マルチバッファー層１４０上にＳｉＯｘ又はＳｉＮｘが全面蒸着されることによって下部バッファー層１１２が形成
される。その後、下部バッファー層１１２が形成された基板１０１上にＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法で非晶質シリコン薄膜が形成される。その後、非晶質シリコン薄膜が結晶化することによって多結晶シリコン薄膜に形成される。そして、多結晶シリコン薄膜を第１マスクを用いるフォトリソグラフィー工程及びエッチング工程でパターニングされることによって多結晶半導体層１５４が形成される。
図９ｂを参照すると、多結晶半導体層１５４が形成された基板１０１上に下部ゲート絶縁膜１１４が形成され、その下部ゲート絶縁膜１１４上に第１ゲート電極１５２及びストレージ下部電極１８２が形成される。
具体的に、多結晶半導体層１５４が形成された基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって下部ゲート絶縁膜１１４が形成される。その後、下部ゲート絶縁膜１１４上に第１導電層が全面蒸着された後、第２マスクを用いるフォトリソグラフィー工程及びエッチング工程で第１導電層がパターニングされることによって第１ゲート電極１５２とストレージ下部電極１８２が形成される。その後、第１ゲート電極１５２をマスクとして用いるドーピング工程で多結晶半導体層１５４に不純物がドープされることにより、第１ゲート電極１５２と重畳しないソース及びドレイン領域と、第１ゲート電極１５２と重畳するチャネル領域が形成される。
図９ｃを参照すると、第１ゲート電極１５２及びストレージ下部電極１８２が形成された基板１０１上に少なくとも一層の第１下部層間絶縁膜１１６が形成され、その第１下部層間絶縁膜１１６上にストレージ上部電極１８４及び第１高電位供給ライン１７２ａが形成される。
具体的に、第１ゲート電極１５２及びストレージ下部電極１８２が形成された基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって第１下部層間絶縁膜１１６が形成される。その後、第１下部層間絶縁膜１１６上に第２導電層が全面蒸着された後、第３マスクを用いるフォトリソグラフィー工程及びエッチング工程で第２導電層がパターニングされることによってストレージ上部電極１８４及び第１高電位供給ライン１７２ａが形成される。
図９ｄを参照すると、ストレージ上部電極１８４及び第１高電位供給ライン１７２ａが形成された基板１０１上に少なくとも一層の第２下部層間絶縁膜１１８が形成され、第１ソース及び第１ドレインコンタクトホール１６０Ｓ、１６０Ｄ、ストレージコンタクトホール１８８、第２ラインコンタクトホール１７４及び第１開口部１９２が形成される。
具体的に、ストレージ上部電極１８４及び第１高電位供給ライン１７２ａが形成された基板１０１上に基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって第２下部層間絶縁膜１１８が形成される。その後、第４マスクを用いるフォトリソグラフィー工程及びエッチング工程でマルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１下部層間絶縁膜１１６、第２下部層間絶縁膜１１８が選択的にパターニングされる。これにより、第１ソース及び第１ドレインコンタクトホール１６０Ｓ、１６０Ｄ、ストレージコンタクトホール１８８、第２ラインコンタクトホール１７４が形成されるとともにベンディング領域ＢＡに第１開口部１９２が形成される。ここで、第１ソース及び第１ドレインコンタクトホール１６０Ｓ、１６０Ｄは下部ゲート絶縁膜１１４、第１下部層間絶縁膜１１６、第２下部層間絶縁膜１１８を貫通するように形成され、ストレージコンタクトホール１８８及び第２ラインコンタクトホール１７４は第２下部層間絶縁膜１１８を貫通するように形成され、第１開口部１９２はマ
ルチバッファー層１４０、下部バッファー層１１２、下部ゲート絶縁膜１１４、第１下部層間絶縁膜１１６、第２下部層間絶縁膜１１８を貫通するように形成される。
図９ｅを参照すると、第１ソース及び第１ドレインコンタクトホール１６０Ｓ、１６０Ｄ、ストレージコンタクトホール１８８、第２ラインコンタクトホール１７４及び第１開口部１９２が形成された基板１０１上に第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８、ストレージ供給ライン１８６、及び第２高電位供給ライン１７２ｂが形成される。
具体的に、第１ソース及び第１ドレインコンタクトホール１６０Ｓ、１６０Ｄ、ストレージコンタクトホール１８８、第２ラインコンタクトホール１７４及び第１開口部１９２が形成された基板１０１上にＭｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ又はＣｒ又はこれらの合金のような第３導電層が全面蒸着される。その後、第５マスクを用いるフォトリソグラフィー工程及びエッチング工程で第３導電層がパターニングされることによって第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８、ストレージ供給ライン１８６及び第２高電位供給ライン１７２ｂが形成される。
図９ｆを参照すると、第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８、ストレージ供給ライン１８６及び第２高電位供給ライン１７２ｂが形成された基板１０１上に第２ソース及び第２ドレインコンタクトホール１１０Ｓ、１１０Ｄを有する上部バッファー層１２２が形成される。
具体的に、第１及び第２ソース電極１５６、１０６、第１及び第２ドレイン電極１５８、１０８、ストレージ供給ライン１８６及び第２高電位供給ライン１７２ｂが形成された基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって上部バッファー層１２２が形成される。その後、第６マスクを用いるフォトリソグラフィー工程及びエッチング工程で上部バッファー層１２２がパターニングされることによって第２ソース及び第２ドレインコンタクトホール１１０Ｓ、１１０Ｄが形成される。
図９ｇを参照すると、上部バッファー層１２２が形成された基板１０１上に酸化物半導体層１０４が形成される。
具体的に、第２ソース及び第２ドレインコンタクトホール１１０Ｓ、１１０Ｄを有する上部バッファー層１２２が形成された基板１０１上に酸化物半導体層１０４が全面蒸着された後、第７マスクを用いるフォトリソグラフィー工程及びエッチング工程でパターニングされることによって酸化物半導体層１０４が形成される。
図９ｈを参照すると、酸化物半導体層１０４が形成された基板１０１上に上部ゲート絶縁パターン１４６、第２ゲート電極１０２及び第１低電位供給ライン１６２ａが形成される。
具体的に、酸化物半導体層１０４が形成された基板１０１上に上部ゲート絶縁膜が形成され、その上にスパッタリングなどの蒸着方法で第４導電層が形成される。上部ゲート絶縁膜としてはＳｉＯｘ又はＳｉＮｘなどの無機絶縁物質が用いられる。第４導電層は、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ又はＣｒ又はこれらの合金のような金属物質で単層構造に形成されるか多層構造に形成される。その後、第８マスクを用いるフォトリソグラフィー工程及びエッチング工程で第４導電層及び上部ゲート絶縁膜を同時にパターニングすることにより、第２ゲート電極１０２及び第１低電位供給ライン１６２ａのそれぞれと、それぞれの下部の上部ゲート絶縁パターン１４６が同一パターンで形成される。ここで、上部ゲート絶縁膜の乾式エッチング時、第２ゲート電極１０２と重畳しない酸化物半導体層
１０４はプラズマによって露出され、プラズマによって露出された酸化物半導体層１０４内の酸素はプラズマガスと反応して除去される。これにより、第２ゲート電極１０２と重畳しない酸化物半導体層１０４は導体化してソース及びドレイン領域として形成される。
図９ｉを参照すると、上部ゲート絶縁パターン１４６、第２ゲート電極１０２及び第１低電位供給ライン１６２ａが形成された基板１０１上に第２開口部１９４、第１画素コンタクトホール１２０及び第１ラインコンタクトホール１６４を有する上部層間絶縁膜１２４が形成される。
具体的に、上部ゲート絶縁パターン１４６、第２ゲート電極１０２及び第１低電位供給ライン１６２ａが形成された基板１０１上にＳｉＮｘ又はＳｉＯｘのような無機絶縁物質が全面蒸着されることによって上部層間絶縁膜１２４が形成される。その後、第９マスクを用いるフォトリソグラフィー工程及びエッチング工程で上部層間絶縁膜１２４がパターニングされることによって第１画素コンタクトホール１２０、第１ラインコンタクトホール１６４及び第２開口部１９４が形成される。ここで、第１画素コンタクトホール１２０は上部層間絶縁膜１２４を貫通するように形成されて酸化物半導体層１０４のソース領域を露出させ、第１ラインコンタクトホール１６４は上部層間絶縁膜１２４を貫通するように形成されて第１低電位供給ライン１６２ａを露出させ、第２開口部１９４はベゼル領域ＢＡの上部層間絶縁膜１２４を除去することによってベゼル領域ＢＡの基板１０１を露出させる。
図９ｊを参照すると、上部層間絶縁膜１２４が形成された基板１０１上に第１平坦化層１２６が形成される。
具体的に、上部層間絶縁膜１２４が形成された基板１０１上にアクリル系樹脂のような有機絶縁物質が全面蒸着されることによって第１平坦化層１２６が形成される。その後、第１０マスクを用いるフォトリソグラフィー工程で第１平坦化層１２６がパターニングされることにより、第１画素コンタクトホール１２０及び第１ラインコンタクトホール１６４が第１平坦化層１２６を貫通するように形成される。
図９ｋを参照すると、第１平坦化層１２６が形成された基板１０１上に画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成される。
具体的に、第１平坦化層１２６が形成された基板１０１上にＭｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ又はＣｒ又はこれらの合金のような第５導電層が全面蒸着される。その後、第１１マスクを用いるフォトリソグラフィー工程及びエッチング工程で第５導電層がパターニングされることによって画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成される。
図９ｌを参照すると、画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成された基板１０１上に第２画素コンタクトホール１４４を有する第２平坦化層１２８が形成される。
具体的に、画素連結電極１４２、第２低電位供給ライン１６２ｂ及び信号リンク１７６が形成された基板１０１上にアクリル系樹脂のような有機絶縁物質が全面蒸着されることによって第２平坦化層１２８が形成される。その後、第１２マスクを用いるフォトリソグラフィー工程で第２平坦化層１２８がパターニングされることによって第２画素コンタクトホール１４４が形成される。
図９ｍを参照すると、第２画素コンタクトホール１４４を有する第２平坦化層１２８が
形成された基板１０１上にアノード電極１３２が形成される。
具体的に、第２画素コンタクトホール１４４を有する第２平坦化層１２８が形成された基板１０１上に第６導電層が全面蒸着される。第６導電層としては透明導電膜及び不透明導電膜が用いられる。その後、第１３マスクを用いるフォトリソグラフィー工程とエッチング工程で第６導電層がパターニングされることによってアノード電極１３２が形成される。
図９ｍを参照すると、アノード電極１３２が形成された基板１０１上にバンク１３８、有機発光スタック１３４及びカソード電極１３６が順次形成される。
具体的に、アノード電極１３２が形成された基板１０１上にバンク用感光膜を全面塗布した後、そのバンク用感光膜を第１４マスクを用いるフォトリソグラフィー工程でパターニングすることによってバンク１３８が形成される。その後、シャドーマスクを用いる蒸着工程で非アクティブ領域ＮＡを除いたアクティブ領域ＡＡに発光スタック１３４及びカソード電極１３６が順次形成される。
このように、本発明ではベンディング領域ＢＡの第１開口部１９２と、第１ソース及び第１ドレインコンタクトホール１６０Ｓ、１６０Ｄが一つの同じマスク工程で形成され、ベンディング領域ＢＡの第２開口部１９４と、第１ソース及びドレインコンタクトホール１１０Ｓ、１１０Ｄが一つの同じマスク工程で形成され、第１ソース及び第１ドレイン電極１５６、１５８と、第２ソース及び第２ドレイン電極１０６、１０８が一つの同じマスク工程で形成されるので、従来に比べて最小で３マスク工程を減らすことができる。したがって、本発明による有機発光表示装置は従来より少なくとも３回のマスク工程数を低減することができ、構造及び製造工程を簡素化することができるので、生産性を向上させることができる。
以上の説明は本発明を例示的に説明したものに過ぎなく、本発明が属する技術分野で通常の知識を有する者によって本発明の技術的思想から逸脱しない範疇内で多様な変形が可能であろう。したがって、本発明の明細書に開示した実施例は本発明を限定するものではない。本発明の範囲は下記の特許請求範囲によって解釈されなければならなく、それと均等な範囲内にある全ての技術も本発明の範囲に含まれるものと解釈されなければならないであろう。
１０２、１５２ ゲート電極
１０４ 酸化物半導体層
１０６、１５６ ソース電極
１０８、１１０ ドレイン電極
１３０ 発光素子
１５４ 多結晶半導体層
１６２ 低電位供給ライン
１７２ 高電位供給ライン
１７６、ＬＫ 信号リンク
１８０ ストレージキャパシタ
１９２、１９４ 開口部

Claims (17)

  1. アクティブ領域とベンディング領域を有する基板と、
    前記アクティブ領域に配置され、第１半導体層、前記第１半導体層を覆う下部ゲート絶縁膜、前記下部ゲート絶縁膜上の第１ゲート電極、及び、前記第１半導体層上に位置する第１ソース電極及び第１ドレイン電極を有する第１薄膜トランジスタと、
    前記アクティブ領域に配置され、第２半導体層を有する第２薄膜トランジスタと、
    前記基板と前記第２薄膜トランジスタとの間に配置される、複数の絶縁膜と、
    前記ベンディング領域に配置される少なくとも一つの開口部であって、前記複数の絶縁膜の側面を露出する、少なくとも一つの開口部と、
    前記アクティブ領域に配置される前記第２薄膜トランジスタを覆い、前記少なくとも一つの開口部により露出される前記複数の絶縁膜の側面と接触し、前記ベンディング領域内で前記基板と接触する、第１平坦化層と、
    前記第１平坦化層上に配置される、第２平坦化層と、
    前記第２平坦化層上に配置される、発光素子と、
    前記第２薄膜トランジスタ及び前記発光素子と接続し、前記第１平坦化層と前記第２平坦化層の間に配置される画素連結電極と、
    前記アクティブ領域に配置される信号ラインと接続され、前記少なくとも一つの開口部によって露出された前記ベンディング領域で前記第１及び第２平坦化層の間に配置される信号リンクと、
    前記下部ゲート絶縁膜上に配置されるストレージ下部電極と、
    前記ストレージ下部電極と重畳するストレージ上部電極と、を含み、
    前記ストレージ下部電極は前記第１ゲート電極と同一平面上に同一素材でなり、
    前記信号リンクは前記画素連結電極と同一平面上に同一素材でなる、表示装置。
  2. 前記第２薄膜トランジスタは、
    前記第２半導体層と重畳する第２ゲート電極と、前記第２半導体層の下部に位置する第２ソース電極及び第２ドレイン電極とを含む、請求項１に記載の表示装置。
  3. 前記第１及び第２ソース電極と前記第１及び第２ドレイン電極のそれぞれは前記第２半導体層の下部に配置される、請求項２に記載の表示装置。
  4. 前記複数の絶縁膜は、
    前記第１ソース電極及び第１ドレイン電極のそれぞれと前記第１半導体層の間に配置される少なくとも一層の下部絶縁膜と、
    前記第２ソース電極及び第２ドレイン電極のそれぞれと前記第２半導体層の間に配置される上部バッファー層と、
    前記基板上に配置されるマルチバッファー層と、
    前記マルチバッファー層上に配置される下部バッファー層と、
    前記第２薄膜トランジスタを覆うように配置される上部層間絶縁膜とを含む、請求項２に記載の表示装置。
  5. 前記ベンディング領域に配置される前記マルチバッファー層、前記下部バッファー層及び前記少なくとも一層の下部絶縁膜は、その中に形成される第１開口部を含み、前記ベンディング領域に配置される前記上部層間絶縁膜は、その中に形成される第２開口部を含む、請求項４に記載の表示装置。
  6. 前記ベンディング領域の基板は前記第１及び第２開口部によって露出される、請求項５に記載の表示装置。
  7. 前記少なくとも一層の下部絶縁膜は、
    前記下部バッファー層上に配置される前記下部ゲート絶縁膜と、
    前記下部ゲート絶縁膜上に配置される少なくとも一層の第１下部層間絶縁膜と、
    前記少なくとも一層の第１下部層間絶縁膜上の最上部面上に配置される少なくとも一層の第２下部層間絶縁膜とを含み、
    前記第１及び第２ソース電極と前記第１及び第２ドレイン電極は前記少なくとも一層の第２下部層間絶縁膜の最上部面上に同じ素材でなり、
    前記第２半導体層は前記第１及び第２ソース電極と前記第１及び第２ドレイン電極を覆う前記上部バッファー層上に配置される、請求項６に記載の表示装置。
  8. 前記ストレージ上部電極は前記少なくとも一層の第１下部層間絶縁膜を挟んで前記ストレージ下部電極と重畳され、
    前記ストレージ下部電極及び前記ストレージ上部電極の少なくとも一つは前記第２半導体層と重畳する、請求項７に記載の表示装置。
  9. 前記発光素子のカソード電極と接続される低電位供給ラインと、
    前記低電位供給ラインと重畳するように配置される高電位供給ラインとをさらに含み、
    前記低電位供給ライン及び前記高電位供給ラインの少なくとも一つはメッシュ状に配置される、請求項３に記載の表示装置。
  10. 前記第１平坦化層は、上部層間絶縁膜上に配置され、
    前記第２平坦化層は、前記画素連結電極を覆うように配置される、請求項９に記載の表示装置。
  11. 前記低電位供給ラインは、
    互いに交差する第１及び第２低電位供給ラインを含み、
    前記高電位供給ラインは、
    前記第１低電位供給ラインに平行な第１高電位供給ラインと、
    上部バッファー層、前記上部層間絶縁膜及び第１平坦化層を挟んで前記第２低電位供給ラインと重畳する第２高電位供給ラインとを含む、請求項１０に記載の表示装置。
  12. 前記第２低電位供給ラインは前記画素連結電極と同一平面上に同一素材でなり、
    前記第２高電位供給ラインは前記第２ソース電極及び第２ドレイン電極と同一平面上に同一素材でなる、請求項１１に記載の表示装置。
  13. 前記発光素子を駆動する画素駆動回路をさらに含み、
    前記画素駆動回路は、
    前記第２薄膜トランジスタでなる駆動トランジスタと、
    前記駆動トランジスタと接続され、前記第１薄膜トランジスタでなるスイッチングトランジスタとを含む、請求項９に記載の表示装置。
  14. 前記画素駆動回路は、
    前記第２薄膜トランジスタでなり、前記駆動トランジスタと接続された第２スイッチングトランジスタと、
    前記第１薄膜トランジスタでなり、前記高電位供給ラインと接続された第３スイッチングトランジスタとをさらに含む、請求項１３に記載の表示装置。
  15. 前記第１半導体層は多結晶半導体層を含み、前記第２半導体層は酸化物半導体層を含む、請求項１に記載の表示装置。
  16. 前記ベンディング領域の前記基板の厚さは、前記アクティブ領域の前記基板の厚さよりも薄い、請求項１に記載の表示装置。
  17. 前記信号リンクの領域は、前記ベンディング領域のベンディング方向に交差する方向に面積が広げられる、請求項１に記載の表示装置。
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