JP2641104B2 - 半導体応力センサ - Google Patents
半導体応力センサInfo
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- JP2641104B2 JP2641104B2 JP349689A JP349689A JP2641104B2 JP 2641104 B2 JP2641104 B2 JP 2641104B2 JP 349689 A JP349689 A JP 349689A JP 349689 A JP349689 A JP 349689A JP 2641104 B2 JP2641104 B2 JP 2641104B2
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- Japan
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- stress
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- fet
- effect transistor
- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は圧力、加速度、機械的振動等の物理的外力に
より生じる応力を検出する半導体応力センサに関するも
のである。
より生じる応力を検出する半導体応力センサに関するも
のである。
〔従来の技術〕 従来、このような分野の技術として、例えば特開昭57
−17830号公報、同57−148377号公報に記載されたもの
が知られている。前者の技術はダイヤフラムに設けられ
たMISトランジスタを有し、このトランジスタのスイッ
チング特性の圧力依存性により発振回路の周波数を変化
させている。また、後者の技術は感圧効果を呈するショ
ットキー接合と、この出力を検出するトランジスタ等を
有し、これによって圧力等が検出されるようになってい
る。しかしながら、これら従来装置では、応力の検出を
感度よく行なうことが難しい。
−17830号公報、同57−148377号公報に記載されたもの
が知られている。前者の技術はダイヤフラムに設けられ
たMISトランジスタを有し、このトランジスタのスイッ
チング特性の圧力依存性により発振回路の周波数を変化
させている。また、後者の技術は感圧効果を呈するショ
ットキー接合と、この出力を検出するトランジスタ等を
有し、これによって圧力等が検出されるようになってい
る。しかしながら、これら従来装置では、応力の検出を
感度よく行なうことが難しい。
一方、本発明者は応力検出の感度を高くしたものとし
て、GaAs等の圧電性半導体にMESFET(ショットキーゲー
ト型電界効果トランジスタ)を形成した半導体センサを
開発し、先に特許出願した(特願昭63−219862号;未公
開)。このセンサの構成の概要を第9図に斜視図で示
す。
て、GaAs等の圧電性半導体にMESFET(ショットキーゲー
ト型電界効果トランジスタ)を形成した半導体センサを
開発し、先に特許出願した(特願昭63−219862号;未公
開)。このセンサの構成の概要を第9図に斜視図で示
す。
第9図に示す通り、半導体基板1の上面には結晶成長
層2がエピタキシャル成長法により形成され、この半導
体基板1および結晶成長層2が略Ω字状に除去されて中
央部分が片持梁3をなしている。そして、可変形部材と
しての片持梁3の先端部には半導体基板1が残存されて
錘り1Gをなし、片持梁3の基端部にはMESFETからなるス
トレス検知FET4が形成されている。このセンサにおい
て、第9図の矢印G方向に加速度が加わるとストレス検
知FET4のゲート近傍には圧縮応力が生じ、逆方向に加速
度が加わると引張り応力が生じる。
層2がエピタキシャル成長法により形成され、この半導
体基板1および結晶成長層2が略Ω字状に除去されて中
央部分が片持梁3をなしている。そして、可変形部材と
しての片持梁3の先端部には半導体基板1が残存されて
錘り1Gをなし、片持梁3の基端部にはMESFETからなるス
トレス検知FET4が形成されている。このセンサにおい
て、第9図の矢印G方向に加速度が加わるとストレス検
知FET4のゲート近傍には圧縮応力が生じ、逆方向に加速
度が加わると引張り応力が生じる。
このストレス検知FET4に応力が加わると、ドレイン電
流IDは変化することになるが、この変化は例えば第10図
のような回路で検出される。同図において、ストレス検
知FET4には所定のゲートバイアス電圧VGが印加され、こ
のストレス検知FET4には負荷抵抗R1が直列接続される。
そして、ストレス検知FET4に圧力、加速度等によるスト
レス入力INが加わると、出力信号OUTはこれに応じて変
化する。
流IDは変化することになるが、この変化は例えば第10図
のような回路で検出される。同図において、ストレス検
知FET4には所定のゲートバイアス電圧VGが印加され、こ
のストレス検知FET4には負荷抵抗R1が直列接続される。
そして、ストレス検知FET4に圧力、加速度等によるスト
レス入力INが加わると、出力信号OUTはこれに応じて変
化する。
この回路の動作は、第11図のようになる。すなわち、
抵抗R1による負荷線は実線Bのようになり、引張り応力
が生じる方向にストレス入力INが加わったときには、動
作点は図中の点C1から点C2に変化し、ストレスが検知さ
れる。
抵抗R1による負荷線は実線Bのようになり、引張り応力
が生じる方向にストレス入力INが加わったときには、動
作点は図中の点C1から点C2に変化し、ストレスが検知さ
れる。
しかしながら、上記のような従来の検出回路を用いた
ときには、大きな検出出力が得られない欠点があった。
また、ストレス検知FET4のV−I特性の応力依存性を向
上させ、高感度な検出を行なおうとする場合には、ゲー
ト長を小さくすることが必要になるが、このようにする
といわゆる短チャンネル効果が生じ、検出出力を大きく
することが更に難しくなる。
ときには、大きな検出出力が得られない欠点があった。
また、ストレス検知FET4のV−I特性の応力依存性を向
上させ、高感度な検出を行なおうとする場合には、ゲー
ト長を小さくすることが必要になるが、このようにする
といわゆる短チャンネル効果が生じ、検出出力を大きく
することが更に難しくなる。
そこで本発明は、検出出力を大きくとることができる
半導体応力センサを提供することを目的とする。
半導体応力センサを提供することを目的とする。
〔課題を解決するための手段〕 本発明に係る半導体応力センサは、例えばGaAsなどの
圧電性半導体に形成されて検出すべき応力が印加され、
ゲートに所定バイアスが印加される電界効果トランジス
タ(例えばショットキーゲート型電界効果トランジス
タ)と、この電界効果トランジスタのドレインに一定の
ドレイン電流を供給する定電流供給手段とを備え、電界
効果トランジスタのドレイン電位の変化にもとづき応力
に対応した検出信号を出力することを特徴とする。ここ
で、定電流供給手段はカレントミラー回路を含み、この
カレントミラー回路はドレイン電流の値を決定する素子
として電界効果トランジスタを有するようにしてもよ
い。
圧電性半導体に形成されて検出すべき応力が印加され、
ゲートに所定バイアスが印加される電界効果トランジス
タ(例えばショットキーゲート型電界効果トランジス
タ)と、この電界効果トランジスタのドレインに一定の
ドレイン電流を供給する定電流供給手段とを備え、電界
効果トランジスタのドレイン電位の変化にもとづき応力
に対応した検出信号を出力することを特徴とする。ここ
で、定電流供給手段はカレントミラー回路を含み、この
カレントミラー回路はドレイン電流の値を決定する素子
として電界効果トランジスタを有するようにしてもよ
い。
本発明に係る半導体応力センサでは、ストレス検知FE
Tのゲートには所定バイアスが印加され、ドレインには
一定のドレイン電流が供給されるので、検出出力を大き
くすることが可能になる。
Tのゲートには所定バイアスが印加され、ドレインには
一定のドレイン電流が供給されるので、検出出力を大き
くすることが可能になる。
以下、添付図面を参照して本発明の実施例を説明す
る。
る。
第1図は本発明の第1実施例に係る半導体応力センサ
の回路構成図である。ストレス検知FET4のゲートにはゲ
ートバイアス電圧VGが与えられ、そのドレインはMESFET
Q1のソースに接続される。FET Q1のドレインには電源V
DDが接続されているが、このFET Q1のソースとゲートは
短絡され、従って定電流源として機能している。ここ
で、ストレス検知FET4は例えば第9図のように、カンチ
レバーの基端部に配置されているので、加速度、機械的
振動等によるストレス入力INはストレス検知FET4に加え
られ、これによってストレス検知FET4のソース・ドレイ
ン間電圧VDSが変化し、出力信号OUTとして取り出され
る。
の回路構成図である。ストレス検知FET4のゲートにはゲ
ートバイアス電圧VGが与えられ、そのドレインはMESFET
Q1のソースに接続される。FET Q1のドレインには電源V
DDが接続されているが、このFET Q1のソースとゲートは
短絡され、従って定電流源として機能している。ここ
で、ストレス検知FET4は例えば第9図のように、カンチ
レバーの基端部に配置されているので、加速度、機械的
振動等によるストレス入力INはストレス検知FET4に加え
られ、これによってストレス検知FET4のソース・ドレイ
ン間電圧VDSが変化し、出力信号OUTとして取り出され
る。
第2図はこの回路の動作をI−V特性で示している。
同図において、実線で示す曲線BはFET Q1による負荷線
である。曲線A1,A2はストレス検知FET4の特性を示し、
実線A1はストレス入力INが加えられていないとき、点線
A2はストレス入力INにより引張り応力が加えられている
ときである。図示の通り、動作点は点C1から点C2へ移
り、大きな出力信号OUTを得られることがわかる。な
お、図中のIDSATQ1はFET Q1のVGS=0のときの飽和電流
値である。
同図において、実線で示す曲線BはFET Q1による負荷線
である。曲線A1,A2はストレス検知FET4の特性を示し、
実線A1はストレス入力INが加えられていないとき、点線
A2はストレス入力INにより引張り応力が加えられている
ときである。図示の通り、動作点は点C1から点C2へ移
り、大きな出力信号OUTを得られることがわかる。な
お、図中のIDSATQ1はFET Q1のVGS=0のときの飽和電流
値である。
第1の実施例において、ストレス検知FET4のストレス
効果を高めるためには、ストレス検知FET4のゲート長を
短くすることが望ましく、例えばゲート長は1.0μm以
下に設定される。一方、FET Q1の定電流性を向上させる
ためには、FET Q1のゲート長はストレス検知FET4に比べ
て相対的に大きくすることが望ましい。そこで、ストレ
ス検知FET4のゲート長に対し、FET Q1のゲート長を1.5
倍(望ましくは2〜数倍)以上にすると、高い検出感度
を実現できる。
効果を高めるためには、ストレス検知FET4のゲート長を
短くすることが望ましく、例えばゲート長は1.0μm以
下に設定される。一方、FET Q1の定電流性を向上させる
ためには、FET Q1のゲート長はストレス検知FET4に比べ
て相対的に大きくすることが望ましい。そこで、ストレ
ス検知FET4のゲート長に対し、FET Q1のゲート長を1.5
倍(望ましくは2〜数倍)以上にすると、高い検出感度
を実現できる。
次に、第3図および第4図を参照して第2実施例を説
明する。
明する。
第3図はその回路図である。これが第1実施例と異な
る点は、ストレス検知FET4のドレインとVDD電源の間に
接続されたMESFET Q2が、別のMESFET Q3とカレントミラ
ー回路を構成し、定電流の値を決定する素子として抵抗
R2が設けられていることである。この回路によれば、ス
トレス検知FET4に供給されるドレイン電流IDは、FET Q3
のスレッショルド電圧をVthQ3とするときに、 ID=(VDD−VthQ3)/R となる。
る点は、ストレス検知FET4のドレインとVDD電源の間に
接続されたMESFET Q2が、別のMESFET Q3とカレントミラ
ー回路を構成し、定電流の値を決定する素子として抵抗
R2が設けられていることである。この回路によれば、ス
トレス検知FET4に供給されるドレイン電流IDは、FET Q3
のスレッショルド電圧をVthQ3とするときに、 ID=(VDD−VthQ3)/R となる。
第4図にその特性をI−V特性で示す。同図におい
て、直線Bは負荷線であり、ストレス入力INによってス
トレス検知FET4の特性が曲線A1から曲線A2に変化する
と、動作点は点C2から点C2に変化する。従って、従来回
路に比べてはるかに大きい検出出力が得られる。
て、直線Bは負荷線であり、ストレス入力INによってス
トレス検知FET4の特性が曲線A1から曲線A2に変化する
と、動作点は点C2から点C2に変化する。従って、従来回
路に比べてはるかに大きい検出出力が得られる。
次に、第5図および第6図を参照して本発明の第3実
施例を説明する。
施例を説明する。
第5図はその回路図である。これが第3図の第2実施
例と異なる点は、定電流の値を決定する素子として、例
えば同一プロセスで同一基板上に形成されたMESFET Q4
が用いられていることである。ここで、ストレス検知FE
T4とFET Q4のそれぞれのゲートに供給されるゲートバイ
アス電圧VG1,VG2は、互いに同一であってもよく、また
わずかに異なっていてもよい。この回路によれば、スト
レス検知FET4に供給されるドレイン電流IDは、FET Q4の
ドレイン飽和電流IDSATQ4と等しくなる。
例と異なる点は、定電流の値を決定する素子として、例
えば同一プロセスで同一基板上に形成されたMESFET Q4
が用いられていることである。ここで、ストレス検知FE
T4とFET Q4のそれぞれのゲートに供給されるゲートバイ
アス電圧VG1,VG2は、互いに同一であってもよく、また
わずかに異なっていてもよい。この回路によれば、スト
レス検知FET4に供給されるドレイン電流IDは、FET Q4の
ドレイン飽和電流IDSATQ4と等しくなる。
第6図にその特性をI−V特性で示す。同図におい
て、実線の曲線B1は温度T1での負荷線、実線の曲線A11
は温度T1のストレス検知FET4のI−V特性、点線の曲線
A12は温度T1でストレス入力INが加わったときのI−V
特性である。図示の通り、ストレス入力INによって動作
点は点C11から点C12に移り、大きな検出出力を得られる
ことがわかる。
て、実線の曲線B1は温度T1での負荷線、実線の曲線A11
は温度T1のストレス検知FET4のI−V特性、点線の曲線
A12は温度T1でストレス入力INが加わったときのI−V
特性である。図示の通り、ストレス入力INによって動作
点は点C11から点C12に移り、大きな検出出力を得られる
ことがわかる。
このような特性は、温度がT1からT2に変るとき(T1>
T2)、曲線B1→B2、A11→A21、A12→A22のように変化す
る。逆に、温度が上昇するとき(T1<T2)は逆方向に変
化する。このように負荷線B1,B2がストレス検知FET4の
特性と同様に温度で変化するのは、カレントミラー回路
において負荷電流を決定する素子として、ストレス検知
FET4と同様のMESFET Q4が用いられているからである。
このため、温度変化があったときにも動作点C1,C2,(C
11,C12,C21,C22)は同様に移るので、温度に依存しない
大きな検出出力が得られる。
T2)、曲線B1→B2、A11→A21、A12→A22のように変化す
る。逆に、温度が上昇するとき(T1<T2)は逆方向に変
化する。このように負荷線B1,B2がストレス検知FET4の
特性と同様に温度で変化するのは、カレントミラー回路
において負荷電流を決定する素子として、ストレス検知
FET4と同様のMESFET Q4が用いられているからである。
このため、温度変化があったときにも動作点C1,C2,(C
11,C12,C21,C22)は同様に移るので、温度に依存しない
大きな検出出力が得られる。
第3の実施例において、ストレス検知FET4のストレス
効果を高めるためには、ストレス検知FET4のゲート長を
短くすることが望ましく、例えばゲート長は1.0μm以
下に設定される。一方、FET Q4の定電流性を向上させる
ためには、FET Q4のゲート長はストレス検知FET4に比べ
て相対的に大きくすることが望ましい。そこで、ストレ
ス検知FET4のゲート長に対し、FET Q4のゲート長を1.5
倍(望ましくは2〜数倍)以上にすると、高い検出感度
を実現できる。このようなゲート長の設定は、製造プロ
セスでマスクパターンの変更により容易に実現できる。
効果を高めるためには、ストレス検知FET4のゲート長を
短くすることが望ましく、例えばゲート長は1.0μm以
下に設定される。一方、FET Q4の定電流性を向上させる
ためには、FET Q4のゲート長はストレス検知FET4に比べ
て相対的に大きくすることが望ましい。そこで、ストレ
ス検知FET4のゲート長に対し、FET Q4のゲート長を1.5
倍(望ましくは2〜数倍)以上にすると、高い検出感度
を実現できる。このようなゲート長の設定は、製造プロ
セスでマスクパターンの変更により容易に実現できる。
次に、第7図および第8図を参照して、本発明の第4
実施例を説明する。
実施例を説明する。
第7図はその回路図である。同図(a)の通り、スト
レス入力INが加えられるストレス検知FET4には温度補償
用のMESFET Q5が接続され、このFET Q5とVDD電源の間に
は電流制御用のMESFET Q6が接続される。そして、このF
ET Q6のゲートにはOPアンプ71の出力端子が接続され、O
Pアンプ71の非反転入力端子(+)には基準電源VREFが
接続される。
レス入力INが加えられるストレス検知FET4には温度補償
用のMESFET Q5が接続され、このFET Q5とVDD電源の間に
は電流制御用のMESFET Q6が接続される。そして、このF
ET Q6のゲートにはOPアンプ71の出力端子が接続され、O
Pアンプ71の非反転入力端子(+)には基準電源VREFが
接続される。
第7図(a)の回路において、FET Q5のソース・ドレ
イン間電位差をVV、ソース・ドレイン間抵抗RVとする
と、OPアンプ71はVREF=VVとなるようにFET Q6を制御
し、そのドレイン電流IDが一定になるようにする。すな
わち、 VREF=ID・RV となり、従って ID=VREF/RV となる。ここで、ストレス検知FET4の等価抵抗値は温度
ドリフトで変化する。そこで、FET Q5のゲートバイアス
電圧VG4を変化させることで温度補償を行なう。
イン間電位差をVV、ソース・ドレイン間抵抗RVとする
と、OPアンプ71はVREF=VVとなるようにFET Q6を制御
し、そのドレイン電流IDが一定になるようにする。すな
わち、 VREF=ID・RV となり、従って ID=VREF/RV となる。ここで、ストレス検知FET4の等価抵抗値は温度
ドリフトで変化する。そこで、FET Q5のゲートバイアス
電圧VG4を変化させることで温度補償を行なう。
第8図はその様子をI−V特性で示している。同図に
おいて、曲線A11は温度T1でのストレス検知FET4のI−
V特性、曲線A12はこの温度T1でストレス入力INを加え
たときのI−V特性であり、直線B1はこのときの負荷線
である。動作点が点C11から点C12に移り、大きな検出出
力を得られることがわかる。温度がT1からT2に下ると、
曲線A11はA21に、曲線A12はA22に変るが、同時にFET Q5
のゲートバイアス電圧VG4を変化させることで負荷線をB
1からB2に変える。すると、動作点は点C21から点C22に
移り、温度に依存しない大きな検出出力が得られる。
おいて、曲線A11は温度T1でのストレス検知FET4のI−
V特性、曲線A12はこの温度T1でストレス入力INを加え
たときのI−V特性であり、直線B1はこのときの負荷線
である。動作点が点C11から点C12に移り、大きな検出出
力を得られることがわかる。温度がT1からT2に下ると、
曲線A11はA21に、曲線A12はA22に変るが、同時にFET Q5
のゲートバイアス電圧VG4を変化させることで負荷線をB
1からB2に変える。すると、動作点は点C21から点C22に
移り、温度に依存しない大きな検出出力が得られる。
なお、第7図(b)の回路によっても、同図(a)回
路と同様の動作が実現できる。この回路においては、FE
T Q5へのゲートバイアス電圧VG6を変化させることで温
度補償を行なっている。
路と同様の動作が実現できる。この回路においては、FE
T Q5へのゲートバイアス電圧VG6を変化させることで温
度補償を行なっている。
以上、詳細に説明した通り本発明では、ストレス検知
FETのゲートには所定バイアスが印加され、ドレインに
は一定のドレイン電流が供給されるので、応力が加えら
れたときの検出出力を著しく大きくすることが可能にな
る。また、温度補償を容易に行なうことができる効果も
ある。
FETのゲートには所定バイアスが印加され、ドレインに
は一定のドレイン電流が供給されるので、応力が加えら
れたときの検出出力を著しく大きくすることが可能にな
る。また、温度補償を容易に行なうことができる効果も
ある。
第1図は、本発明の第1実施例に係る半導体応力センサ
の回路構成図、第2図は、その作用を説明するI−V特
性図、第3図は、第2実施例に係る半導体応力センサの
回路構成図、第4図は、その作用を説明するI−V特性
図、第5図は、第3実施例に係る半導体応力センサの回
路構成図、第6図は、その作用を説明するI−V特性
図、第7図は、第4実施例に係る半導体応力センサの回
路構成図、第8図は、その作用を説明するI−V特性
図、第9図は、先願に係る加速度センサの斜視図、第10
図は、従来の検出回路の回路構成図、第11図は、その作
用を説明するI−V特性図である。 4……ストレス検知FET、Q1,Q4〜Q6……nチャネルMESF
ET、Q2,Q3……pチャネルMESFET、71……OPアンプ。
の回路構成図、第2図は、その作用を説明するI−V特
性図、第3図は、第2実施例に係る半導体応力センサの
回路構成図、第4図は、その作用を説明するI−V特性
図、第5図は、第3実施例に係る半導体応力センサの回
路構成図、第6図は、その作用を説明するI−V特性
図、第7図は、第4実施例に係る半導体応力センサの回
路構成図、第8図は、その作用を説明するI−V特性
図、第9図は、先願に係る加速度センサの斜視図、第10
図は、従来の検出回路の回路構成図、第11図は、その作
用を説明するI−V特性図である。 4……ストレス検知FET、Q1,Q4〜Q6……nチャネルMESF
ET、Q2,Q3……pチャネルMESFET、71……OPアンプ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−153537(JP,A) 特開 昭61−140182(JP,A) 特公 昭49−2460(JP,B1) 特公 昭51−24272(JP,B1) 特公 昭51−31150(JP,B1)
Claims (6)
- 【請求項1】圧電性半導体に形成されて検出すべき応力
が印加され、ゲートに所定バイアスが印加される電界効
果トランジスタと、この電界効果トランジスタのドレイ
ンに一定のドレイン電流を供給する定電流供給手段とを
備え、前記電界効果トランジスタのドレイン電位の変化
にもとづき前記応力に対応した検出信号を出力すること
を特徴とする半導体応力センサ。 - 【請求項2】前記圧電性半導体はGaAsであり、前記電界
効果トランジスタはショットキーゲート型電界効果トラ
ンジスタである請求項1記載の半導体応力センサ。 - 【請求項3】前記定電流供給手段は前記ドレイン電流の
値を決定する素子としてソースとゲートが短絡された電
界効果トランジスタを有する請求項1記載の半導体応力
センサ。 - 【請求項4】前記定電流供給手段はカレントミラー回路
を含む請求項1記載の半導体応力センサ。 - 【請求項5】前記カレントミラー回路は前記ドレイン電
流の値を決定する素子としてゲートに所定バイアスが印
加された電界効果トランジスタを有する請求項4記載の
半導体応力センサ。 - 【請求項6】前記定電流供給手段は温度に応じてゲート
バイアス電圧が設定される電界効果トランジスタを有す
る請求項1記載の半導体応力センサ。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP349689A JP2641104B2 (ja) | 1989-01-10 | 1989-01-10 | 半導体応力センサ |
EP89308866A EP0363005B1 (en) | 1988-09-02 | 1989-09-01 | A semiconductor sensor |
DE68926601T DE68926601T2 (de) | 1988-09-02 | 1989-09-01 | Halbleitermessaufnehmer |
US07/403,296 US5115292A (en) | 1988-09-02 | 1989-09-05 | Semiconductor sensor |
US07/848,693 US5279162A (en) | 1988-09-02 | 1992-03-09 | Semiconductor sensor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP349689A JP2641104B2 (ja) | 1989-01-10 | 1989-01-10 | 半導体応力センサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02184728A JPH02184728A (ja) | 1990-07-19 |
JP2641104B2 true JP2641104B2 (ja) | 1997-08-13 |
Family
ID=11558951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP349689A Expired - Lifetime JP2641104B2 (ja) | 1988-09-02 | 1989-01-10 | 半導体応力センサ |
Country Status (1)
Country | Link |
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JP (1) | JP2641104B2 (ja) |
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