JP7070862B2 - セーフティロジックのためのセルフテスト - Google Patents
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Description
例示の実施例を本明細書では車両における埋め込みレーダーシステムの文脈で説明してきたが、監視及びセキュリティ応用例、及び工場や倉庫におけるロボットの操作、及び工業流位感知等、埋め込みレーダーシステムの他の応用例に対する実施例も可能である。また、レーダーシステム以外のシステムのための実施例が可能である。
Claims (18)
- 装置であって、
複数の信号対を生成するように構成される被試験回路(CUT)であって、各信号対に対し、前記信号対における第1の信号が前記信号対における第2の信号と同一であることが予期される、前記CUTと、
前記CUTを試験するために前記CUTに結合される安全ロジックであって、複数のコンパレータを含み、各コンパレータがそれぞれの信号対に結合され、各コンパレータが、
前記それぞれの信号対の前記第1の信号の第1の信号ビット値と前記第2の信号の第2の信号ビット値とが同じであるときに第1のビット値を出力し、
前記第1と第2の信号ビット値とが異なるときに前記CUTにおける欠陥を示す第2のビット値を出力する、
ように構成される、前記安全ロジックと、
前記安全ロジックを試験するために前記安全ロジックに結合され、イネーブルされるときに前記複数のコンパレータの少なくとも1つのコンパレータに前記第2のビット値を出力させるように構成されるセルフ試験ロジックであって、複数のインバータを含み、各インバータが、前記複数のコンパレータのそれぞれのコンパレータに結合される前記信号対の前記第1の信号と前記第2の信号との1つの信号を受信するように前記CUTと前記それぞれのコンパレータとの間に結合され、前記それぞれのコンパレータに前記第2のビット値を出力させるようにイネーブルされるときに前記1つの信号の信号ビット値を反転するように構成される、前記セルフ試験ロジックと、
を含む、装置。 - 請求項1に記載の装置であって、
前記安全ロジックが、前記複数のコンパレータの出力に結合されるコンセントレータを更に含み、前記複数のコンパレータの出力ビット値が全て前記第1のビット値であるときに前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも1つが前記第2のビット値であるときに前記第2のビット値が出力されるように、前記コンセントレータが前記出力ビット値を組み合わせるように構成され、
前記セルフ試験ロジックが前記複数のインバータに結合されるシフトレジスタを更に含み、前記シフトレジスタが、前記セルフ試験ロジックがイネーブルされるときに各インバータを順にイネーブルするように構成され、1つのインバータが、前記1つのインバータに結合される前記コンパレータに前記第2のビット値を出力させるためにクロックサイクルにおいてイネーブルされ、
前記コンセントレータによる前記第1のビット値の出力が前記安全ロジックにおける欠陥を示す、装置。 - 請求項1に記載の装置であって、
前記セルフ試験ロジックが、
前記複数のインバータに結合されるセルフ試験イネーブルラインであって、単一クロックサイクルにおいて前記インバータの全てをイネーブルするように構成される、前記セルフ試験イネーブルラインと、
前記複数のコンパレータの出力に結合されるコンセントレータであって、前記複数のコンパレータの出力ビット値が全て前記第2のビット値であるときに前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも1つが前記第1のビット値であるときに前記第2のビット値が出力されるように、前記出力ビット値を組み合わせるように構成される、前記コンセントレータと、
を更に含み、
前記コンセントレータによる前記第2のビット値の出力が前記安全ロジックにおける欠陥を示す、装置。 - 請求項3に記載の装置であって、
前記コンセントレータの出力が反転される、装置。 - 請求項1に記載の装置であって、
前記セルフ試験ロジックが、
試験パターンを生成するように構成される試験パターン生成器であって、前記試験パターンが、各コンパレータに対する入力ビット値の対を含み、入力ビット値の各対に対して、一方の入力ビット値が前記第1のビット値であり、他方の入力ビット値が前記第2のビット値である、前記試験パターン生成器と、
前記信号対を受信するように前記CUTと前記複数のコンパレータとの間に結合され、前記試験パターンを受信するように前記試験パターン生成器に結合される信号選択ロジックであって、
前記セルフ試験ロジックがイネーブルされないときに各信号対を前記それぞれのコンパレータに送り、
前記セルフ試験ロジックがイネーブルされるときに前記試験パターンの入力ビット値のそれぞれの対を前記複数のコンパレータの各コンパレータに送る、
ように構成される、前記信号選択ロジックと、
前記複数のコンパレータの出力に結合されるコンセントレータであって、前記複数のコンパレータの出力ビット値が全て前記第2のビット値であるときに前記コンセントレータにより前記第1のビット値が出力され、前記出力ビット値の少なくとも1つが前記第1のビット値であるときに前記第2のビット値が出力されるように、前記出力ビット値を組み合わせるように構成される、前記コンセントレータと、
を含み、
前記コンセントレータによる前記第2のビット値の出力が前記安全ロジックにおける欠陥を示す、装置。 - 請求項1に記載の装置であって、
前記CUTが、デュアルロックステップ安全クリティカルモジュールを含む、装置。 - 請求項6に記載の装置であって、
前記デュアルロックステップ安全クリティカルモジュールが、レーダーシステムにおける複製されたタイミングエンジンである、装置。 - 請求項1に記載の装置であって、
前記CUTが複数の組み合わせロジックを含み、各組み合わせロジックに結合されるパリティロジックが前記複数の信号対のそれぞれの信号対を生成する、装置。 - 請求項8に記載の装置であって、
前記複数の組み合わせロジックが、レーダーシステムのディメーションフィルタチェーンにある、装置。 - 方法であって、
安全ロジックにおける複数のコンパレータの少なくとも1つのコンパレータに第2のビット値を出力させることであって、前記複数のコンパレータの各コンパレータが、被試験回路(CUT)により生成される複数の信号対のそれぞれの信号対に結合され、各コンパレータが、
前記それぞれの信号対の第1の信号の第1の信号ビット値と前記それぞれの信号対の第2の信号の第2の信号ビット値とが同じであるときに第1のビット値を出力し、
前記第1及び第2の信号ビット値が異なるときに前記第2のビット値を出力する、
ように構成され、前記複数のコンパレータの少なくとも1つのコンパレータに第2のビット値を出力させることが前記安全ロジックに結合されるセルフ試験ロジックによって実施される、前記第2のビット値を出力させることと、
前記CUTと前記複数のコンパレータのそれぞれのコンパレータとの間に結合される複数のインバータの各インバータに、前記第1の信号と前記第2の信号との1つの信号を受信させ、前記それぞれのコンパレータに前記第2のビット値を出力させるようにイネーブルされるときに前記1つの信号の信号ビット値を反転させることと、
コンセントレータにおいて前記複数のコンパレータの出力を組み合わせることであって、前記コンセントレータにより出力されるビット値が前記安全ロジックに欠陥が存在するかどうかを示す、前記組み合わせることと、
を含む、方法。 - 請求項10に記載の方法であって、
前記コンセントレータが、前記安全ロジックにあり、前記複数のコンパレータの出力ビット値が全て前記第1のビット値であるときに前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも1つが前記第2のビット値であるときに前記第2のビット値が出力されるように、前記出力ビット値を組み合わせるように構成され、
前記セルフ試験ロジックがイネーブルされるときに前記コンセントレータによる前記第1のビット値の出力が前記安全ロジックにおける欠陥を示す、方法。 - 請求項10に記載の方法であって、
前記複数のコンパレータの少なくとも1つのコンパレータに第2のビット値を出力させることが、
1つのクロックサイクルにおいて前記複数のコンパレータの1つのコンパレータに前記第2のビット値を出力させることと、
後続のクロックサイクルにおいて前記複数のコンパレータの別のコンパレータに前記第2のビット値を出力させることと、
を含む、方法。 - 請求項10に記載の方法であって、
前記複数のコンパレータの少なくとも1つのコンパレータに第2のビット値を出力させることが、単一クロックサイクルにおいて前記コンパレータの全てに前記第2のビット値を出力させることを含み、
前記コンセントレータが、前記セルフ試験ロジックにあり、前記複数のコンパレータの出力ビット値が全て前記第2のビット値であるときに前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも1つが前記第1のビット値であるときに前記第2のビット値が出力されるように、前記出力ビット値を組み合わせるように構成され、
前記コンセントレータによる前記第2のビット値の出力が前記安全ロジックにおける欠陥を示す、方法。 - 請求項10に記載の方法であって、
前記複数のコンパレータの少なくとも1つのコンパレータに第2のビット値を出力させることが、単一クロックサイクルにおいて試験パターンから前記複数のコンパレータの各コンパレータにそれぞれの2つの試験ビット値を送ることを含み、
前記それぞれの2つの試験ビット値の一方の試験ビット値が前記第1のビット値であり、他方の試験ビット値が前記第2のビット値であり、
前記コンセントレータが、前記セルフ試験ロジックにあり、前記複数のコンパレータの出力ビット値が全て前記第2のビット値であるときに前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも1つが前記第1のビット値であるときに前記第2のビット値が出力されるように、前記出力ビット値を組み合わせるように構成され、
前記コンセントレータによる前記第2のビット値の出力が前記安全ロジックにおける欠陥を示す、方法。 - 請求項10に記載の方法であって、
前記CUTが、デュアルロックステップ安全クリティカルモジュールを含む、方法。 - 請求項15に記載の方法であって、
前記デュアルロックステップ安全クリティカルモジュールが、レーダーシステムにおける複製されたタイミングエンジンである、方法。 - 請求項10に記載の方法であって、
前記CUTが複数の組み合わせロジックを含み、各組み合わせロジックに結合されるパリティロジックが前記複数の信号対のそれぞれの信号対を生成する、方法。 - 請求項17に記載の方法であって、
前記複数の組み合わせロジックがレーダーシステムのディメーションフィルタチェーンにある、方法。
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