KR100518573B1

KR100518573B1 - 신호 검출 회로 및 신호 검출 방법

Info

Publication number: KR100518573B1
Application number: KR10-2003-0030903A
Authority: KR
Inventors: 김용준; 곽명보
Original assignee: 삼성전자주식회사
Priority date: 2003-05-15
Filing date: 2003-05-15
Publication date: 2005-10-04
Also published as: TW200509585A; KR20040098690A; US20040230388A1; TWI249301B; US7123058B2

Abstract

안정적이고 전력 소비가 적은 신호 검출 회로 및 신호 검출 방법이 개시된다. 본 발명의 신호 검출 회로는 지연 회로, 듀얼 앰프들, 신호 감지부, 샘플링 회로, 그리고 파워 다운 제어부를 포함한다. 지연 회로는 클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생한다. 듀얼 앰프들은 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 입력 신호들을 검출한다. 신호 감지부는 적어도 하나의 듀얼 앰프들의 출력 신호들에 응답하여 출력 신호를 발생한다. 샘플링 회로는 신호 감지부의 출력 신호를 클럭 신호의 5번 사이클 동안 샘플링한다. 파워 다운 제어부는 샘플링 회로의 출력 신호와 파워 다운 신호에 응답하여 신호 검출 회로의 출력 신호를 발생한다. 따라서, 본 발명에 의하면, 클럭 신호 3번에 걸친 입력 신호 검출 확인 작업과 클럭 신호 5번에 걸친 신호 샘플링 작업을 통하여 입력 신호들을 검출하기 때문에, 안정적으로 입력 신호를 검출할 수 있다.

Description

신호 검출 회로 및 신호 검출 방법{Signal squelch detector and signal detecting method}

본 발명은 반도체 집적 회로에 관한 것으로, 특히 안정적이고 전력 소비가 적은 신호 검출 회로 및 신호 검출 방법에 관한 것이다.

병렬 인터페이스에서 발생되는 크로스 토크(crosstalk), 노이즈 커플링(noise coupling) 등의 문제점에 대한 해결책으로, 수 GHz의 초고속 통신을 위한 데이터 전송 시 차동 직렬 인터페이스(differential serial interface)가 사용되고 있다. 차동 직렬 인터페이스는 주로 비교기 회로를 사용한다.

일반적으로, 비교기 회로는 두 입력 신호들을 수신하여 두 입력 신호들을 비교한 결과를 출력 신호로 발생한다. 비교란 전형적으로 입력 신호들의 전압 크기를 비교하는 것이다. 차동 전압 크기 비교기는 두 차동 입력 신호들이 비교기로 입력되고 차동 출력이 비교기로부터 출력되는 유형의 비교기를 말한다.

예를 들어, 차동 비교기는 입력 신호를 수신하는 수신부의 스켈치(squelch) 또는 언스켈치(unsquelch)를 검출하는 데 사용되기도 한다. 이러한 수신부는 통신 라인 또는 버스에 연결되어 라인 상으로 유효한 신호가 존재하는 지 여부를 판단한다. 시리얼 에이티에이 규정(Serial ATA Specification)을 살펴보면, 신호 속도는 1.5 Gbps이며 그 신호 임계(threshold) 범위는 50 ~ 200 mV 정도이다. 이러한 규정의 신호를 검출하는 데 있어서, 종래의 비교기 회로를 사용하면 빠른 동작 속도와 작은 신호 크기로 인하여 비교기 회로의 구현이 어렵다. 비록 비교기 회로를 구현한다 하더라도 상당한 전력 소모가 예상된다. 신호 속도가 2Gbps, 3Gbps, 10Gbps 등으로 증가하게 되면 전력 소모는 더 증가될 것이다.

그러므로, 신호 속도 즉, 데이터 레이트가 높아지더라도 안정적으로 신호 검출을 수행할 수 있고 전력 소모가 적은 신호 검출 회로가 요구된다.

본 발명의 목적은 데이터 레이트가 높아지더라도 안정적으로 신호 검출을 수행할 수 있는 신호 검출 회로를 제공하는 데 있다.

본 발명의 다른 목적은 전력 소모를 줄일 수 있는 신호 검출 회로를 제공하는 데 있다.

본 발명의 또다른 목적은 신호 검출 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 신호 검출 회로는 클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생하는 지연 회로; 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 입력 신호들을 검출하는 듀얼 앰프들; 적어도 하나의 상기 듀얼 앰프들의 출력 신호들에 응답하여 출력 신호를 발생하는 신호 감지부; 및 신호 감지부의 출력 신호를 클럭 신호의 일정 사이클 동안 샘플링하여 출력 신호를 발생하는 샘플링 회로를 포함한다.

바람직하기로, 지연 회로는 클럭 신호를 입력하고 직렬 연결된 다수개의 버퍼 체인으로 구성된다. 듀얼 앰프들 각각은 제1, 제2 및 제3 클럭 신호 각각에 응답하고, 입력 신호들과 기준 전압 신호들을 입력하여 비교하는 제1 클럭드 앰프; 제1, 제2 및 제3 클럭 신호 각각에 응답하고, 입력 신호들의 반전된 위상을 갖는 신호들과 기준 전압 신호들과 반전된 위상을 갖는 신호들을 입력하여 비교하는 제2 클럭드 앰프; 제1 클럭드 앰프의 출력 신호들을 입력하는 제1 S-R 래치; 제2 클럭드 앰프의 출력 신호들을 입력하는 제2 S-R 래치; 및 제1 및 제2 S-R 래치의 출력 신호를 입력하여 듀얼 앰프들의 출력 신호들을 발생하는 낸드 게이트를 포함한다.

클럭드 앰프는 전원 전압에 연결되고 반전된 클럭 신호에 게이팅되는 제1 피모스 트랜지스터; 접지 전압에 연결되고 반전된 클럭 신호에 게이팅되는 제1 및 제2 엔모스 트랜지스터들; 제1 피모스 트랜지스터와 연결되며 제1 및 제2 입력 신호들에 각각 게이팅되는 제2 및 제3 피모스 트랜지스터들; 제1 및 제2 기준 전압 신호들에 게이팅되는 제4 및 제5 피모스 트랜지스터들; 제2 및 제4 피모스 트랜지스터들과 연결되고 제1 엔모스 트랜지스터와 연결되는 제6 피모스 트랜지스터; 제3 및 제5 피모스 트랜지스터들과 연결되고 제2 엔모스 트랜지스터와 연결되는 제7 피모스 트랜지스터; 제6 피모스 트랜지스터와 접지 전압 사이에 제1 엔모스 트랜지스터와 연결되고 제7 피모스 트랜지스터와 제4 엔모스 트랜지스터의 드레인에 게이팅되는 제3 엔모스 트랜지스터; 제7 피모스 트랜지스터와 접지 전압 사이에 제2 엔모스 트랜지스터와 연결되고 제6 피모스 트랜지스터와 제3 엔모스 트랜지스터의 드레인에 게이팅되는 제4 엔모스 트랜지스터; 제7 피모스 트렌지스터와 제2 및 제4 엔모스 트랜지스터의 연결점을 입력하여 클럭드 앰프의 제1 출력 신호를 출력하는 제1 인버터; 및 제6 피모스 트랜지스터와 제1 및 제3 엔모스 트랜지스터의 연결점을 입력하여 클럭드 앰프의 제2 출력 신호를 출력하는 제2 인버터를 포함한다.

제1 및 제2 S-R 래치는 제1 및 제2 클럭드 앰프의 제1 출력 신호가 셋트(S) 단자에 연결되고 클럭드 앰프의 제2 출력 신호가 리셋 신호(R)에 연결된다. 신호 감지부는 듀얼 앰프들의 출력 신호들을 입력하는 노아 게이트로 구성된다. 샘플링 회로는 신호 감지부의 출력 신호를 입력하고 버퍼된 클럭 신호에 응답하는 직렬 연결된 일정 단의 D-플립플롭들; D-플립플롭들의 출력을 입력하는 낸드 게이트; D-플립플롭들의 출력을 입력하는 오아 게이트; 및 낸드 게이트와 오아 게이트의 출력에 응답하는 S-R 래치를 포함한다. D-플립플롭들은 5단의 D-플립플롭들로 구성된다. 신호 검출 회로는 반전된 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 입력 신호들을 검출하는 듀얼 앰프들을 더 포함한다.

상기 다른 목적을 달성하기 위하여, 본 발명의 신호 검출 회로는 클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생하는 지연 회로; 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 입력 신호들을 검출하는 듀얼 앰프들; 적어도 하나의 듀얼 앰프들의 출력 신호들에 응답하여 출력 신호를 발생하는 신호 감지부; 신호 감지부의 출력 신호를 클럭 신호의 일정 사이클 동안 샘플링하여 출력 신호를 발생하는 샘플링 회로; 및 파워 다운 신호 및 샘플링 회로의 출력 신호에 응답하여 신호 검출 회로의 출력 신호를 발생하는 파워 다운 제어부를 포함한다. 파워 다운 제어부는 파워 다운 신호 및 샘플링 회로의 출력 신호를 입력하는 노아 게이트로 구성되는 것이 바람직하다.

상기 또다른 목적을 달성하기 위하여, 본 발명의 신호 검출 방법은 클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생하는 단계; 제1, 제2 및 제3 클럭 신호에 각각 응답하여 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 입력 신호들을 검출하는 단계; 제1 , 제2 및 제3 클럭 신호에 응답하여 검출되는 적어도 하나의 신호들에 응답하여 검출 신호를 발생하는 단계; 검출 신호를 클럭 신호의 일정 사이클 동안 샘플링하여 샘플링 신호를 발생하는 단계; 및 샘플링 신호와 파워 다운 신호에 응답하여 샘플링 신호를 출력 신호로 발생하는 단계를 포함한다. 신호 검출 방법은 검출 신호를 상기 클럭 신호의 5번의 클럭 사이클 동안 샘플링하는 것이 바람직하다.

따라서, 본 발명에 의하면, 클럭 신호 3번에 걸친 입력 신호 확인 작업과 클럭 신호 5번에 걸친 신호 샘플링 작업을 통하여 입력 신호들을 검출하기 때문에, 안정적으로 입력 신호를 검출할 수 있다. 또한, 파워 다운 신호에 의하여 신호 검출 회로의 동작 여부를 조절할 수 있기 때문에 불필요한 전력 소모를 줄일 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 신호 감지 회로를 설명하는 도면이다. 이를 참조하면, 신호 검출 회로(100)는 클럭 신호(CK)에 응답하며 입력 신호들(AP, AN)과 기준 전압 신호들(BP, BN)을 비교하여 입력 신호들(AP, AN)이 실제적인 신호인지 여부를 검출한다.

신호 검출 회로(100)는 입력 신호들(AP, AN)과 기준 전압 신호들(BP, BN)을 입력하는 듀얼 앰프들(102, 104, 106, 108, 110, 112), 클럭 신호(CK)를 입력하는 지연 회로(114), 지연 회로(114)의 출력 클럭들(Y1, Y2, Y3)을 입력하는 버퍼들(116, 120, 124)과 인버터들(118, 122, 126), 클럭 버퍼들(102, 106, 110)의 출력 신호들(Y1, Y2, Y3)을 입력하는 노아 게이트(128), 클럭 신호(CK)를 입력하는 인버터(130), 샘플링 회로(132), 파워 다운 신호(PD)와 샘플링 회로(132)의 출력 신호(YDM)를 입력하는 노아 게이트(134), 노아 게이트(134)의 출력 신호(NRPD)를 입력하는 인버터(136)와 버퍼(138)를 포함한다.

지연 회로(114)는 구체적으로 도 2에 도시되어 있으며, 다수개의 직렬 연결된 버퍼들(201, 202, …, 210)을 포함한다. 클럭 신호(CK)를 입력하는 제1 버퍼(201)의 출력(Y1)과 제5 버퍼(205)의 출력(Y2), 그리고 제9 버퍼(209)의 출력(Y3)이 소정 시간 간격으로 발생된다. 지연 회로(114)의 출력 신호들(Y1, Y2, Y3)은 버퍼들(116, 120, 124)과 인버터들(118, 122, 126)을 통하여 듀얼 앰프들(102, 104. 106. 108, 110, 112)로 제공된다.

듀얼 앰프들(102, 104. 106. 108, 110, 112)을 대표하여, 제1 듀얼 앰프(102)가 도 3에 도시되어 있다. 도 3을 참조하면, 듀얼 앰프(102)는 반전된 클럭 신호(CLKB), 입력 신호들(AP, AN), 그리고 기준 전압 신호들(BP, BN)을 입력하는 클럭드 앰프들(302, 306), 제1 클럭드 앰프(302)의 출력 신호들을 입력하는 S-R 래치(304), 제2 클럭드 앰프(306)의 출력 신호들을 입력하는 S-R 래치(308), 그리고 S-R 래치들(304, 308)의 출력을 입력하는 낸드 게이트(310)를 포함한다.

클럭드 앰프(302, 306)의 구체적인 회로는 도 4에 도시되어 있다. 도 4를 참조하면, 클럭드 앰프(302)는 전원 전압(VDD)에 연결되고 반전된 클럭 신호(CLKB)에 게이팅되는 피모스 트랜지스터(401), 접지 전압(VSS)에 연결되고 반전된 클럭 신호(CLKB)에 게이팅되는 엔모스 트랜지스터들(415, 421), 피모스 트랜지스터(401)와 연결되며 입력 신호들(AP, AN)에 게이팅되는 피모스 트랜지스터들(405, 407)과 기준 전압 신호들(BP, BN)에 게이팅되는 피모스 트랜지스터들(403, 409), 피모스 트랜지스터들(403, 405)과 연결되는 피모스 트랜지스터(411), 피모스 트랜지스터들(407, 409)과 연결되는 피모스 트랜지스터(413), 피모스 트랜지스터들(411, 413)과 접지 전압(VSS) 사이에 각각 연결되는 엔모스 트랜지스터들(417, 419)을 포함한다. 피모스 트랜지스터(411)와 엔모스 트랜지스터(417)은 인버터(423)를 구성하고, 피모스 트랜지스터(413)와 엔모스 트랜지스터(419)도 인버터(425)를 구성한다. 인버터들(243, 425)의 출력들은 각각 인버터(427, 429)를 통해 출력 신호들(YPb,YNb)로 출력된다.

클럭드 앰프(302)는 다음과 같이 동작된다.

반전된 클럭 신호(CLKB)가 로직 로우레벨에 응답하여 클럭드 앰프(302)가 인에이블된다. 제1 기준 전압 신호(BP)와 제1 입력 신호(AP)의 전압 레벨이 제2 기준 전압 신호(AP)와 제2 입력 신호(BP)의 전압 레벨 보다 크면, 제1 출력 신호(YPb)는 로직 로우레벨로, 그리고 제2 출력 신호(YNb)는 로직 하이레벨로 발생된다. 제1 기준 전압 신호(BP)와 제1 입력 신호(AP)의 전압 레벨이 제2 기준 전압 신호(AP)와 제2 입력 신호(BP)의 전압 레벨 보다 작으면, 제1 출력 신호(YPb)는 로직 하이레벨로, 그리고 제2 출력 신호(YNb)는 로직 로우레벨로 발생된다.

클럭드 앰프(302)는 제1 입력 신호(AP)와 제2 입력 신호(AN)의 차이가 제1 기준 전압 신호(BP)와 제2 기준 전압 신호(BN)의 차이 보다 클 때에만 실제적인 신호로 인식한다. 제1 입력 신호(AP)와 제2 입력 신호(AN)의 차이가 제1 기준 전압 신호(BP)와 제2 기준 전압 신호(BN)의 차이 보다 작으면 실제적인 신호로 인식하지 않는다.

이러한 클럭드 앰프(302)의 동작을 바탕으로, 도 3의 듀얼 앰프(102)의 동작은 다음과 같이 이루어진다.

첫번째로, 제1 입력 신호(AP)와 제2 입력 신호(AN)의 차이가 제1 기준 전압 신호(BP)와 제2 기준 전압 신호(BN)의 차이 보다 크면, 제1 클럭드 앰프(302)의 제1 출력 신호(YPb)는 로직 로우레벨로, 그리고 제2 출력 신호(YNb)는 로직 하이레벨로 발생되어 S-R 래치(304)의 출력(Q)은 로직 하이레벨로 출력되고, 제2 클럭드 앰프(306)의 제1 출력 신호(YPb)는 로직 하이레벨로, 그리고 제2 출력 신호(YNb)는 로직 로우레벨로 발생되어 S-R 래치(308)의 출력(Q)은 로직 로우레벨로 발생된다. 이에 따라 낸드 게이트(310)의 출력은 로직 하이레벨로 발생된다.

그리고, 제1 기준 전압 신호(BP)와 제1 입력 신호(AP)의 전압 레벨이 제2 기준 전압 신호(AP)와 제2 입력 신호(BP)의 전압 레벨 보다 작으면, 제1 클럭드 앰프(302)의 제1 출력 신호(YPb)는 로직 하이레벨로, 그리고 제2 출력 신호(YNb)는 로직 로우레벨로 발생되어 S-R 래치(304)의 출력(Q)은 로직 로우레벨로 출력되고, 제2 클럭드 앰프(306)의 제1 출력 신호(YPb)는 로직 로우레벨로, 그리고 제2 출력 신호(YNb)는 로직 하이레벨로 발생되어 S-R 래치(308)의 출력(Q)은 로직 하이레벨로 발생된다. 이에 따라 낸드 게이트(310)의 출력은 로직 하이레벨로 발생된다.

두번째로, 제1 입력 신호(AP)와 제2 입력 신호(AN)의 차이가 제1 기준 전압 신호(BP)와 제2 기준 전압 신호(BN)의 차이 보다 작으면, 제1 클럭드 앰프(302)의 제1 출력 신호(YPb)는 로직 로우레벨로, 그리고 제2 출력 신호(YNb)는 로직 하이레벨로 발생되어 S-R 래치(304)의 출력(Q)은 로직 하이레벨로 출력되고, 제2 클럭드 앰프(306)의 제1 출력 신호(YPb)는 로직 로우레벨로, 그리고 제2 출력 신호(YNb)는 로직 하이레벨로 발생되어 S-R 래치(308)의 출력(Q)은 로직 하이레벨로 발생된다. 이에 따라 낸드 게이트(310)의 출력은 로직 로우레벨로 발생된다.

듀얼 앰프(102)의 동작을 정리하면, 제1 입력 신호(AP)와 제2 입력 신호(AN)의 차이가 제1 기준 전압 신호(BP)와 제2 기준 전압 신호(BN)의 차이 보다 크면, 듀얼 앰프(102)는 입력 신호들(AP, AN)이 실제 신호임을 인식하여 낸드 게이트(310)의 출력이 로직 하이레벨로 발생된다. 제1 입력 신호(AP)와 제2 입력 신호(AN)의 차이가 제1 기준 전압 신호(BP)와 제2 기준 전압 신호(BN)의 차이 보다 작으면, 듀얼 앰프(102)는 입력 신호들(AP, AN)이 실제 신호가 아닌 것으로 인식하여 낸드 게이트(310)의 출력이 로직 로우레벨로 발생된다.

다시, 도 1로 돌아가서, 앞서 설명한 듀얼 앰프(102)의 동작을 바탕으로, 신호 검출 회로(100)는 입력 신호들(AP, AN)의 실제 신호인지 여부를 제1 클럭 신호(CK1)에 응답하는 제1 듀얼 앰프(102)에서 한번 확인하고, 제1 클럭 신호(CK1)로부터 일정 지연된 제2 클럭 신호(CK2)에 응답하는 제3 듀얼 앰프(106)에서 두번 확인하고, 제2 클럭 신호(CK2)로부터 일정 지연된 제3 클럭 신호(CK3)에 응답하는 제5 듀얼 앰프(110)에서 세번 확인한다. 신호 검출 회로(100)는 입력 신호(AP, AN)의 실제 신호인지 여부를 3번에 걸쳐 확인한 결과, 즉 제1, 제3, 및 제5 듀얼 앰프들(102, 106, 110)의 출력들(Y1, Y2, Y3)을 노아 게이트(128)로 입력시킨다. 노아 게이트(128)는 제1, 제3, 및 제5 듀얼 앰프들(102, 106, 110)의 출력들(Y1, Y2, Y3) 중 어느 하나라도 로직 하이레벨이면 로직 로우레벨의 출력(YNR3)을 발생한다.

입력 신호들(AP, AN)의 3번에 걸친 확인 과정은 도 5에서 설명되는 이유 때문에 필요하다. 도 5a를 참조하면, 입력 신호들(AP, AN)의 검출 시점이 최상인 경우와 최악의 경우를 볼 수 있다. 최상의 경우에서는 입력 신호들(AP, AN) 간에 충분한 전압 차이를 갖기 때문에 입력 신호 검출이 안정적이다. 이에 반하여, 최악의 경우에서는 입력 신호들(AP, AN) 간에 전압 차이가 거의 없기 때문에 입력 신호 검출이 불안정한 문제점이 있다. 이를 해결하기 위하여, 본 실시예에서는 입력 신호 검출을 3번의 확인 과정을 통해 이루어지도록 하여 보다 안정적으로 입력 신호 검출이 이루어진다.

한편, 신호 검출 회로(100)의 제1, 제3 및 제5 듀얼 앰프(102, 106, 110) 각각이 제1, 제2 및 제3 클럭 신호(CK1, CK2, CK3)에 응답하는 것에 반하여, 제2, 제4 및 제6 듀얼 앰프(104, 108, 112) 각각은 반전된 제1, 제2 및 제3 클럭 신호(CK1B, CK2B, CK3B)에 응답한다. 제1, 제3 및 제5 듀얼 앰프(102, 106, 110)의 동작으로 인한 입력 신호들(AP, AN, BP, BN)의 바운싱(bouncing) 현상을 줄이기 위하여, 제2, 제4 및 제6 듀얼 앰프(104, 108, 112)들을 구성한다.

도 1의 샘플링 회로(132)는 노아 게이트(128)의 출력 신호(YNR3)를 소정의 클럭 횟수 만큼 샘플링(sampling)한다. 샘플링 회로(132)는 입력 신호들(AP, AN)이 노이즈 등에 의해서 기준 전압 신호들(BP, BN) 미만의 신호 크기를 갖다가 원래의 신호 크기로 회복되는 경우에, 이를 신호 없음으로 검출하는 에러를 방지하기 위해 신호 검출 회로(100)의 출력 신호들(Y, YB)이 천이되는 시간을 어느 정도 유예시키기 위하여 사용된다. 샘플링 회로(132)는 구체적으로 도 6에 도시되어 있다.

도 6을 참조하면, 샘플링 회로(132)는 노아 게이트(128, 도 1)의 출력 신호(YNR3)를 입력하고 버퍼된 클럭 신호(CKDM)에 응답하는 직렬 연결된 5단의 D-플립플롭들(601, 603, 605, 607, 609), D-플립플롭들(601, 603, 605, 607, 609)의 출력을 입력하는 낸드 게이트(611)와 오아 게이트(613), 그리고 낸드 게이트(611)와 오아 게이트(613)의 출력에 응답하는 S-R 래치(615)를 포함한다.

샘플링 회로(132)의 동작은 다음과 같이 이루어진다.

정상적으로, 입력 신호들(AP, AN, 도 1)이 실제 신호로 인식되어서, 5번의 클럭 신호(CK) 동안 노아 게이트(128,도 1)의 출력 신호(YNR3)가 로직 로우레벨이면, 낸드 게이트(611)의 출력은 로직 하이레벨로, 그리고 오아 게이트(613)의 출력은 로직 로우레벨로 발생된다. 이에 따라 S-R 래치(615)의 출력(Y)은 로직 로우레벨이 된다.

비정상적으로, 입력 신호들(AP, AN, 도 1)이 실제 신호인데, 중간에 노이즈등으로 인하여 신호 크기가 줄어들어 5번의 클럭 신호(CKDM) 동안 노아 게이트(128, 도 1)의 출력(YNR3)이 로직 로우레벨에서 로직 하이레벨로 변동되었다가 다시 로직 로우레벨이 되는 경우, 낸드 게이트(611)의 출력은 로직 하이레벨로, 그리고 오아 게이트(613)의 출력은 로직 로우레벨로, 그리고 S-R 래치(615)의 출력(Y)은 로직 로우레벨이 된다.

그리고, 입력 신호들(AP, AN, 도 1)이 실제 신호가 아니어서, 5번의 클럭 신호(CKDM) 동안 노아 게이트(128, 도 1)의 출력 신호(YNR3)가 로직 하이레벨이면, 낸드 게이트(511)의 출력은 로직 로우레벨로, 그리고 오아 게이트(513)의 출력은 로직 하이레벨로 발생된다. 이에 따라 S-R 래치(515)의 출력(Y)은 로직 하이레벨이 된다.

즉, 샘플링 회로(132)는 5번 클럭 신호(차) 동안 연속하여 입력 신호(AP, AN, 도 1)의 실제 신호 여부를 샘플링하여, 5번 연속 클럭 신호(CKDM) 동안 입력 신호들(AP, AN)이 실제 신호가 아닐 때 출력 신호(Y)를 천이시킨다.

다시, 도 1로 돌아가서, 스테이지 샘플 회로(132)의 출력(YDM)은 파워 다운 신호(PD)가 로직 로우레벨일 때 신호 검출 회로(100)의 최종 출력 신호(Y)로 발생된다. 파워 다운 신호(PD)가 로직 하이레벨이면 신호 검출 회로(100)의 최종 출력 신호(Y)는 로직 하이레벨로 셋팅된다. 이에 따라 본 실시예의 신호 검출 회로(100)는 파워 다운 신호(PD)를 이용하여 그 동작 여부를 조절할 수 있기 때문에, 불필요한 전력 소모를 줄일 수 있다.

본 발명의 신호 검출 회로(100)를 시뮬레이션한 결과가 도 7 및 도 8에 도시되어 있다.

도 7을 참조하면, 클럭 신호(CK)로부터 일정 시간씩 지연된 제1, 제2 및 제3 클럭 신호들(CK1, CK2, CK3)이 발생된다. 제1 및 제2 입력 신호들(AP, AN)이 제1 및 제2 기준 전압 신호들(BP, BN)의 임계(threshold) 범위 보다 크게 되는 제1 구간 동안, 제1, 제3 및 제5 듀얼 앰프들(102, 106, 110)의 출력 신호들(Y1, Y2, Y3)이 로직 하이레벨로 발생되고, 노아 게이트(128, 도 1)의 출력 신호(YNR3)이 로직 로우레벨로 발생되고, 신호 검출 회로(100, 도 1)의 최종 출력 신호(Y)는 로직 로우레벨로 발생된다.

제2 구간은 제1 및 제2 입력 신호들(AP, AN)이 제1 및 제2 기준 전압 신호들(BP, BN)의 임계(threshold) 범위 보다 작아 실제 신호로 인식되지 않는 구간이며, 제1, 제3 및 제5 듀얼 앰프들(102, 106, 110)의 출력 신호들(Y1, Y2, Y3)이 로직 로우레벨로 발생되고, 노아 게이트(128, 도 1)의 출력 신호(YNR3)이 로직 하이레벨로 발생된다. 노아 게이트(128, 도 1)의 출력 신호(YNR3)는 5번의 클럭 신호(CKDM) 동안 샘플링되고, 5번째 클럭 신호(CKDM)에서 샘플링 회로(132, 도 1)의 출력 신호(YDM)는 로직 하이레벨로 천이하고, 신호 검출 회로(100, 도 1)의 최종 출력 신호(Y)는 로직 하이레벨로 발생된다.

이 후, 제1 및 제2 입력 신호들(AP, AN)이 실제 신호로 인식되지 않는 제3 구간은 신호 검출 회로(100, 도 1)의 최종 출력 신호(Y)는 로직 하이레벨로 발생된다.

도 8은 도 7의 시뮬레이션 결과를 포함하고 시간 범위를 길게 하여 시뮬레이션한 결과를 보여준다. 이를 참조하면, 입력 신호들(AP, AN)이 수신되는 제1 구간 동안 신호 검출 회로(100, 도 1)의 출력은 로직 로우레벨로 발생되고, 입력 신호들(AP, AN)이 수신되지 않는 때부터 5번의 클럭 사이클 동안인 제2 구간에서 신호 검출 회로(100, 도 1)의 출력은 로직 로우레벨로 발생되고, 5번 클럭 사이클 후 입력 신호들(AP, AN)이 수신되지 않는 제3 구간 동안 신호 검출 회로(100, 도 1)의 출력은 로직 하이레벨로 발생되고, 입력 신호들(AP, AN)이 다시 수신되는 때부터 5번의 클럭 사이클 동안인 제4 구간에서 신호 검출 회로(100, 도 1)의 출력은 로직 하이레벨로 발생되고, 그리고 5번 클럭 사이클 후 입력 신호들(AP, AN)이 수신되는 제5 구간 동안 신호 검출 회로(100, 도 1)의 출력은 로직 로우레벨로 발생된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 신호 검출 회로에 의하면, 클럭 신호 3번에 걸친 입력 신호 확인 작업과 클럭 신호 5번에 걸친 신호 샘플링 작업을 통하여 입력 신호들을 검출하기 때문에, 안정적으로 입력 신호를 검출할 수 있다. 또한, 파워 다운 신호에 의하여 신호 검출 회로의 동작 여부를 조절할 수 있기 때문에 불필요한 전력 소모를 줄일 수 있다.

도 1은 본 발명의 일실시예에 따른 신호 감지 회로를 설명하는 도면이다.

도 2는 도 1의 지연 회로를 설명하는 도면이다.

도 3은 도 1의 듀얼 앰프를 설명하는 도면이다.

도 4는 도 3의 클럭드 앰프를 설명하는 도면이다.

도 5a 및 도 5b는 본 발명의 3번의 입력 신호 검출 확인 작업을 수행하는 이유를 설명하는 도면이다.

도 6은 도 1의 샘플링 회로를 설명하는 도면이다.

도 7 및 도 8은 본 발명의 시뮬레이션 결과를 나타내는 도면이다.

Claims

클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생하는 지연 회로;

상기 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 상기 입력 신호들을 검출하는 듀얼 앰프들;

적어도 하나의 상기 듀얼 앰프들의 출력 신호들에 응답하여 출력 신호를 발생하는 신호 감지부; 및

상기 신호 감지부의 출력 신호를 상기 클럭 신호의 일정 사이클 동안 샘플링하여 출력 신호를 발생하는 샘플링 회로를 구비하는 것을 특징으로 하는 신호 검출 회로.
제1항에 있어서, 상기 지연 회로는

상기 클럭 신호를 입력하고 직렬 연결된 다수개의 버퍼 체인으로 구성되는 것을 특징으로 하는 신호 검출 회로.
제1항에 있어서, 상기 듀얼 앰프들 각각은

상기 제1, 제2 및 제3 클럭 신호 각각에 응답하고, 상기 입력 신호들과 상기 기준 전압 신호들을 입력하여 비교하는 제1 클럭드 앰프;

상기 제1, 제2 및 제3 클럭 신호 각각에 응답하고, 상기 입력 신호들의 반전된 위상을 갖는 신호들과 상기 기준 전압 신호들과 반전된 위상을 갖는 신호들을 입력하여 비교하는 제2 클럭드 앰프;

상기 제1 클럭드 앰프의 출력 신호들을 입력하는 제1 S-R 래치;

상기 제2 클럭드 앰프의 출력 신호들을 입력하는 제2 S-R 래치; 및

상기 제1 및 제2 S-R 래치의 출력 신호를 입력하여 상기 듀얼 앰프들의 출력 신호들을 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 신호 검출 회로.
제3항에 있어서, 상기 클럭드 앰프는

전원 전압에 연결되고 반전된 상기 클럭 신호에 게이팅되는 제1 피모스 트랜지스터;

접지 전압에 연결되고 상기 반전된 클럭 신호에 게이팅되는 제1 및 제2 엔모스 트랜지스터들;

상기 제1 피모스 트랜지스터와 연결되며 상기 제1 및 제2 입력 신호들에 각각 게이팅되는 제2 및 제3 피모스 트랜지스터들;

상기 제1 및 제2 기준 전압 신호들에 게이팅되는 제4 및 제5 피모스 트랜지스터들;

상기 제2 및 제4 피모스 트랜지스터들과 연결되고 상기 제1 엔모스 트랜지스터와 연결되는 제6 피모스 트랜지스터;

상기 제3 및 제5 피모스 트랜지스터들과 연결되고 상기 제2 엔모스 트랜지스터와 연결되는 제7 피모스 트랜지스터;

상기 제6 피모스 트랜지스터와 상기 접지 전압 사이에 상기 제1 엔모스 트랜지스터와 연결되고 상기 제7 피모스 트랜지스터와 제4 엔모스 트랜지스터의 드레인에 게이팅되는 제3 엔모스 트랜지스터;

상기 제7 피모스 트랜지스터와 상기 접지 전압 사이에 상기 제2 엔모스 트랜지스터와 연결되고 상기 제6 피모스 트랜지스터와 상기 제3 엔모스 트랜지스터의 드레인에 게이팅되는 상기 제4 엔모스 트랜지스터;

상기 제7 피모스 트렌지스터와 상기 제2 및 제4 엔모스 트랜지스터의 연결점을 입력하여 상기 클럭드 앰프의 제1 출력 신호를 출력하는 제1 인버터; 및

상기 제6 피모스 트랜지스터와 상기 제1 및 제3 엔모스 트랜지스터의 연결점을 입력하여 상기 클럭드 앰프의 제2 출력 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 신호 검출 회로.
제4항에 있어서, 상기 제1 및 제2 S-R 래치는

상기 제1 및 제2 클럭드 앰프의 제1 출력 신호가 셋트(S) 단자에 연결되고 상기 클럭드 앰프의 제2 출력 신호가 리셋 신호(R)에 연결되는 것을 특징으로 하는 신호 검출 회로.
제1항에 있어서, 상기 신호 감지부는

상기 듀얼 앰프들의 출력 신호들을 입력하는 노아 게이트인 것을 특징으로 하는 신호 검출 회로.
제1항에 있어서, 상기 샘플링 회로는

상기 신호 감지부의 출력 신호를 입력하고 버퍼된 상기 클럭 신호에 응답하는 직렬 연결된 일정 단의 D-플립플롭들;

상기 D-플립플롭들의 출력을 입력하는 낸드 게이트;

상기 D-플립플롭들의 출력을 입력하는 오아 게이트; 및

상기 낸드 게이트와 오아 게이트의 출력에 응답하는 S-R 래치를 구비하는 것을 특징으로 하는 신호 검출 회로.
제7항에 있어서, 상기 샘플링 회로는

5단의 D-플립플롭들로 구성되는 것을 특징으로 하는 신호 검출 회로.
제1항에 있어서, 상기 신호 검출 회로는

반전된 상기 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 상기 입력 신호들을 검출하는 듀얼 앰프들을 더 구비하는 것을 특징으로 하는 신호 검출 회로.
클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생하는 지연 회로;

상기 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 상기 입력 신호들을 검출하는 듀얼 앰프들;

적어도 하나의 상기 듀얼 앰프들의 출력 신호들에 응답하여 출력 신호를 발생하는 신호 감지부;

상기 신호 감지부의 출력 신호를 상기 클럭 신호의 일정 사이클 동안 샘플링하여 출력 신호를 발생하는 샘플링 회로; 및

파워 다운 신호 및 상기 샘플링 회로의 출력 신호에 응답하여 상기 신호 검출 회로의 출력 신호를 발생하는 파워 다운 제어부를 구비하는 것을 특징으로 하는 신호 검출 회로.
제10항에 있어서, 상기 지연 회로는

상기 클럭 신호를 입력하고 직렬 연결된 다수개의 인버터 체인으로 구성되는 것을 특징으로 하는 신호 검출 회로.
제10항에 있어서, 상기 듀얼 앰프들 각각은

상기 제1, 제2 및 제3 클럭 신호 각각에 응답하고, 상기 입력 신호들과 상기 기준 전압 신호들을 입력하여 비교하는 제1 클럭드 앰프;

상기 제1, 제2 및 제3 클럭 신호 각각에 응답하고, 상기 입력 신호들의 반전된 위상을 갖는 신호들과 상기 기준 전압 신호들과 반전된 위상을 갖는 신호들을 입력하여 비교하는 제2 클럭드 앰프;

상기 제1 클럭드 앰프의 출력 신호들을 입력하는 제1 S-R 래치;

상기 제2 클럭드 앰프의 출력 신호들을 입력하는 제2 S-R 래치; 및

상기 제1 및 제2 S-R 래치의 출력 신호를 입력하여 상기 듀얼 앰프들의 출력 신호들을 발생하는 낸드 게이트를 구비하는 것을 특징으로 하는 신호 검출 회로.
제12항에 있어서, 상기 클럭드 앰프는

전원 전압에 연결되고 반전된 상기 클럭 신호에 게이팅되는 제1 피모스 트랜지스터;

접지 전압에 연결되고 상기 반전된 클럭 신호에 게이팅되는 제1 및 제2 엔모스 트랜지스터들;

상기 제1 피모스 트랜지스터와 연결되며 상기 제1 및 제2 입력 신호들에 각각 게이팅되는 제2 및 제3 피모스 트랜지스터들;

상기 제1 및 제2 기준 전압 신호들에 게이팅되는 제4 및 제5 피모스 트랜지스터들;

상기 제2 및 제4 피모스 트랜지스터들과 연결되고 상기 제1 엔모스 트랜지스터와 연결되는 제6 피모스 트랜지스터;

상기 제3 및 제5 피모스 트랜지스터들과 연결되고 상기 제2 엔모스 트랜지스터와 연결되는 제7 피모스 트랜지스터;

상기 제6 피모스 트랜지스터와 상기 접지 전압 사이에 상기 제1 엔모스 트랜지스터와 연결되고 상기 제7 피모스 트랜지스터와 제4 엔모스 트랜지스터의 드레인에 게이팅되는 제3 엔모스 트랜지스터;

상기 제7 피모스 트랜지스터와 상기 접지 전압 사이에 상기 제2 엔모스 트랜지스터와 연결되고 상기 제6 피모스 트랜지스터와 상기 제3 엔모스 트랜지스터의 드레인에 게이팅되는 상기 제4 엔모스 트랜지스터;

상기 제7 피모스 트렌지스터와 상기 제2 및 제4 엔모스 트랜지스터의 연결점을 입력하여 상기 클럭드 앰프의 제1 출력 신호를 출력하는 제1 인버터; 및

상기 제6 피모스 트랜지스터와 상기 제1 및 제3 엔모스 트랜지스터의 연결점을 입력하여 상기 클럭드 앰프의 제2 출력 신호를 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 신호 검출 회로.
제13항에 있어서, 상기 제1 및 제2 S-R 래치는

상기 제1 및 제2 클럭드 앰프의 제1 출력 신호가 셋트(S) 단자에 연결되고 상기 클럭드 앰프의 제2 출력 신호가 리셋 신호(R)에 연결되는 것을 특징으로 하는 신호 검출 회로.
제10항에 있어서, 상기 신호 감지부는

상기 듀얼 앰프들의 출력 신호들을 입력하는 노아 게이트인 것을 특징으로 하는 신호 검출 회로.
제10항에 있어서, 상기 샘플링 회로는

상기 신호 감지부의 출력 신호를 입력하고 버퍼된 상기 클럭 신호에 응답하는 직렬 연결된 일정 단의 D-플립플롭들;

상기 D-플립플롭들의 출력을 입력하는 낸드 게이트;

상기 D-플립플롭들의 출력을 입력하는 오아 게이트; 및

상기 낸드 게이트와 오아 게이트의 출력에 응답하는 S-R 래치를 구비하는 것을 특징으로 하는 신호 검출 회로.
제16항에 있어서, 상기 샘플링 회로는

5단의 상기 D-플립플롭들로 구성되는 것을 특징으로 하는 신호 검출 회로.
제10항에 있어서, 상기 신호 검출 회로는

반전된 상기 제1, 제2 및 제3 클럭 신호에 각각 응답하고 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 상기 입력 신호들을 검출하는 듀얼 앰프들을 더 구비하는 것을 특징으로 하는 신호 검출 회로.
제10항에 있어서, 상기 파워 다운 제어부는

상기 파워 다운 신호 및 상기 샘플링 회로의 출력 신호를 입력하는 노아 게이트로 구성되는 것을 특징으로 하는 신호 검출 회로.
클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생하는 단계;

상기 제1, 제2 및 제3 클럭 신호에 각각 응답하여 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 상기 입력 신호들을 검출하는 단계;

상기 제1 , 제2 및 제3 클럭 신호에 응답하여 검출되는 적어도 하나의 신호들에 응답하여 검출 신호를 발생하는 단계; 및

상기 검출 신호를 상기 클럭 신호의 일정 사이클 동안 샘플링하여 출력 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 신호 검출 방법.
제20항에 있어서, 상기 신호 검출 방법은

상기 검출 신호를 상기 클럭 신호의 5번의 클럭 사이클 동안 샘플링하는 것을 특징으로 하는 신호 검출 방법.
클럭 신호를 수신하여 소정 지연 시간들을 갖는 제1, 제2 및 제3 클럭 신호들을 발생하는 단계;

상기 제1, 제2 및 제3 클럭 신호에 각각 응답하여 수신되는 입력 신호들과 기준 전압 신호들을 비교하여 상기 입력 신호들을 검출하는 단계;

상기 제1 , 제2 및 제3 클럭 신호에 응답하여 검출되는 적어도 하나의 신호들에 응답하여 검출 신호를 발생하는 단계;

상기 검출 신호를 상기 클럭 신호의 일정 사이클 동안 샘플링하여 샘플링 신호를 발생하는 단계; 및

상기 샘플링 신호와 파워 다운 신호에 응답하여 상기 샘플링 신호를 출력 신호로 발생하는 단계를 구비하는 것을 특징으로 하는 신호 검출 방법.
제22항에 있어서, 상기 신호 검출 방법은

상기 검출 신호를 상기 클럭 신호의 5번의 클럭 사이클 동안 샘플링하는 것을 특징으로 하는 신호 검출 방법.