JP2022097548A - セーフティロジックのためのセルフテスト - Google Patents
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Abstract
Description
例示の実施例を本明細書では車両における埋め込みレーダーシステムの文脈で説明してきたが、監視及びセキュリティ応用例、及び工場や倉庫におけるロボットの操作、及び工業流位感知等、埋め込みレーダーシステムの他の応用例に対する実施例も可能である。また、レーダーシステム以外のシステムのための実施例が可能である。
Claims (20)
- 装置であって、
複数の信号対を生成するように構成される被試験回路(CUT)であって、各信号対に対し、前記信号対における第1の信号が、前記信号対における第2の信号と同一であることが予期される、前記CUT、
前記CUTをテストするため前記CUTセーフティロジックに結合されるであって、前記セーフティロジックが複数のコンパレータを含み、各コンパレータが、それぞれの信号対に結合され、前記それぞれの信号対の前記第1の信号の第1の信号ビット値と前記第2の信号のそれぞれの第2の信号ビット値とが同じであるとき第1のビット値を出力し、前記第1及び第2の信号ビット値が異なるとき第2のビット値を出力するように構成され、前記第2のビット値が前記CUTにおける欠陥を示す、前記セーフティロジック、及び
前記セーフティロジックをテストするため前記セーフティロジックに結合されるセルフテストロジック、
を含み、
前記セルフテストロジックがイネーブルされるとき、前記セルフテストロジックが、前記複数のコンパレータの少なくとも一つのコンパレータに前記第2のビット値を出力させるように構成される、装置。 - 請求項1に記載の装置であって、
前記セルフテストロジックが複数のインバータを含み、
各インバータが、
前記CUTと前記複数のコンパレータのそれぞれのコンパレータとの間に結合されて、前記それぞれのコンパレータに結合される前記信号対の前記第1の信号及び前記第2の信号の1つの信号を受信するようになっており、
また、前記それぞれのコンパレータに前記第2のビット値を出力させるようにイネーブルされると、前記一つの信号の信号ビット値を反転するように構成される、装置。 - 請求項2に記載の装置であって、
前記セーフティロジックが、前記複数のコンパレータの出力に結合されるコンセントレータを含み、前記コンセントレータが、前記複数のコンパレータの出力ビット値を組み合わせるように構成されて、前記出力ビット値が全て前記第1のビット値であるとき、前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも一つが前記第2のビット値であるとき前記第2のビット値が出力されるようにし、及び
前記セルフテストロジックが前記複数のインバータに結合されるシフトレジスタを含み、前記シフトレジスタが、前記セルフテストロジックがイネーブルされるとき各インバータを順にイネーブルするように構成され、一つのインバータが、前記一つのインバータ結合された前記コンパレータに前記第2のビット値を出力させるため、クロックサイクルにおいてイネーブルされ、
前記コンセントレータによる前記第1のビット値の出力が、前記セーフティロジックにおける欠陥を示す、装置。 - 請求項2に記載の装置であって、
前記セルフテストロジックが、
前記複数のインバータに結合されるセルフテストイネーブルラインであって、単一クロックサイクルにおいて前記インバータの全てをイネーブルするように構成される、前記セルフテストイネーブルライン、及び
前記複数のコンパレータの出力に結合されるコンセントレータ、
を含み、
前記コンセントレータが、前記複数のコンパレータ出力ビット値を組み合わせるように構成されて、前記出力ビット値が全て前記第2のビット値であるとき、前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも一つが前記第1のビット値であるとき前記第2のビット値が出力されるようにし、
前記コンセントレータによる前記第2のビット値の出力が、前記セーフティロジックにおける欠陥を示す、装置。 - 請求項4に記載の装置であって、
前記コンセントレータの前記出力が反転される、装置。 - 請求項1に記載の装置であって、
前記セルフテストロジックが、
テストパターンを生成するように構成されるテストパターン生成器であって、前記テストパターンが、各コンパレータに対する入力ビット値の対を含み、入力ビット値の各対に対して、一方の入力ビット値が前記第1のビット値であり、他方の入力ビット値が前記第2のビット値である、前記テストパターン生成器、
前記信号対を受信するように前記CUTと前記複数のコンパレータとの間に結合され、及び前記テストパターンを受信するように前記テストパターン生成器に結合される信号選択ロジックであって、前記信号選択回路要素が、前記セルフテストロジックがイネーブルされないとき、各信号対を前記それぞれのコンパレータに送るように、及び前記セルフテストロジックがイネーブルされるとき、前記テストパターンの入力ビット値のそれぞれの対を前記複数のコンパレータの各コンパレータに送るように構成される、前記信号選択ロジック、及び
前記複数のコンパレータの出力に結合されるコンセントレータ、
を含み、
前記コンセントレータが、前記複数のコンパレータの出力ビット値を組み合わせるように構成されて、前記出力ビット値が全て前記第2のビット値であるとき、前記コンセントレータにより前記第1のビット値が出力され、前記出力ビット値の少なくとも一つが前記第1のビット値であるとき、前記第2のビット値が出力されるようにし、
前記コンセントレータによる前記第2のビット値の出力が、前記セーフティロジックにおける欠陥を示す、装置。 - 請求項1に記載の装置であって、
前記CUTが、デュアルロックステップセーフティクリティカル(dual lockstep safety critical)モジュールを含む、装置。 - 請求項7に記載の装置であって、
前記デュアルロックステップセーフティクリティカルモジュールが、レーダーシステムにおける複製されたタイミングエンジンである、装置。 - 請求項1に記載の装置であって、
前記CUTが、複数の組み合わせロジックを含み、各組み合わせロジックに結合されるパリティロジックが、前記複数の信号対のそれぞれの信号対を生成する、装置。 - 請求項9に記載の装置であって、
前記複数の組み合わせロジックが、レーダーシステムのディメーションフィルタチェーンを含む、装置。 - セーフティロジックに結合される被試験回路(CUT)のセルフテストのための方法であって、前記方法が、
前記セーフティロジックにおける複数のコンパレータの少なくとも一つのコンパレータ
に第2のビット値を出力させることであって、前記複数のコンパレータの各コンパレータが、前記CUTにより生成される複数の信号対のそれぞれの信号対に結合され、前記それぞれの信号対の第1の信号の第1の信号ビット値と前記それぞれの信号対の第2の信号のそれぞれの第2の信号ビット値とが同じであるとき、第1のビット値を出力するように構成され、前記第1及び第2の信号ビット値が異なるとき前記第2のビット値を出力させ、前記複数のコンパレータの少なくとも一つのコンパレータに第2のビット値を出力させることが、前記セーフティロジックに結合されるセルフテストロジックによって実施されること、及び
コンセントレータにおいて前記複数のコンパレータの出力を組み合わせることであって、前記コンセントレータにより出力されるビット値が、前記セーフティロジックに欠陥が存在するか否かを示すこと、
を含む、方法。 - 請求項11に記載の方法であって、
前記複数のコンパレータの少なくとも一つのコンパレータに第2のビット値を出力させることが、前記第1の信号ビット値及び前記それぞれの第2の信号ビット値の一方を反転させることを更に含む、方法。 - 請求項12に記載の方法であって、
前記コンセントレータが、前記セーフティロジックにあり、及び、前記複数のコンパレータの出力ビット値を組み合わせるように構成されて、前記出力ビット値が全て前記第1のビット値であるとき、前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも一つが前記第2のビット値であるとき、前記第2のビット値が出力されるようにし、前記セルフテストロジックがイネーブルされるとき、前記コンセントレータによる前記第1のビット値の出力が、前記セーフティロジックにおける欠陥を示す、方法。 - 請求項13に記載の方法であって、
前記複数のコンパレータの少なくとも一つのコンパレータに第2のビット値を出力させることが、一つのクロックサイクルにおいて前記複数のコンパレータの一つのコンパレータに前記第2のビット値を出力させ、後続のクロックサイクルにおいて前記複数のコンパレータの別のコンパレータに前記第2のビット値を出力させることを更に含む、方法。 - 請求項12に記載の方法であって、
前記複数のコンパレータの少なくとも一つのコンパレータに第2のビット値を出力させることが、単一クロックサイクルにおいて前記コンパレータの全てに前記第2のビット値を出力させ、前記コンセントレータが、前記セルフテストロジックにあり、及び、前記複数のコンパレータの出力ビット値を組み合わせるように構成されて、前記出力ビット値が全て前記第2のビット値であるとき、前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも一つが前記第1のビット値であるとき、前記第2のビット値が出力されるようにし、前記コンセントレータによる前記第2のビット値の出力が、前記セーフティロジックにおける欠陥を示すことを更に含む、方法。 - 請求項11に記載の方法であって、
前記複数のコンパレータの少なくとも一つのコンパレータに第2のビット値を出力させることが、単一クロックサイクルにおいてテストパターンから前記複数のコンパレータの各コンパレータにそれぞれの2つのテストビット値を送ることを更に含み、前記それぞれの2つのテストビット値の一方のテストビット値が前記第1のビット値であり、他方のテストビット値が前記第2のビット値であり、前記コンセントレータが、前記セルフテストロジックにあり、及び、前記複数のコンパレータ出力ビット値を組み合わせるように構成されて、前記出力ビット値が全て前記第2のビット値であるとき、前記第1のビット値が前記コンセントレータにより出力され、前記出力ビット値の少なくとも一つが前記第1のビット値であるとき、前記第2のビット値が出力されるようにし、前記コンセントレータによる前記第2のビット値の出力が、前記セーフティロジックにおける欠陥を示す、方法。 - 請求項11に記載の方法であって、
前記CUTが、デュアルロックステップセーフティクリティカルモジュールを含む、方法。 - 請求項17に記載の方法であって、
前記デュアルロックステップセーフティクリティカルモジュールが、レーダーシステムにおける複製されたタイミングエンジンである、方法。 - 請求項11に記載の方法であって、
前記CUTが、複数の組み合わせロジックを含み、各組み合わせロジックに結合されるパリティロジックが、前記複数の信号対のそれぞれの信号対を生成する、方法。 - 請求項19に記載の方法であって、
前記複数の組み合わせロジックがレーダーシステムのディメーションフィルタチェーンにある、方法。
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