JP2006165018A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】オーミック電極である第１ソース電極と第１ドレイン電極は、ゲートのリセスエッチングのためのマスクとしての窒化膜を開口して形成されるため、窒化膜との間に隙間Ｇが形成される。このためガルバニック効果によりオーミック電極端部のキャップ層がエッチングされ、オン抵抗が増大する問題がある。
【解決手段】初期窒化膜を全面除去した後、オーミック電極を形成し、キャップ層とオーミック電極の段差を密着して覆う第１窒化膜を形成する。ゲートのリセスエッチングは、第１窒化膜をマスクとして行うと、オーミック電極の端部に隙間Ｇが形成されない。従って、ガルバニック効果を抑制し、オン抵抗の増大を抑制できる。
【選択図】 図２

Description

本発明は、半導体装置およびその製造方法に関わり、特にＨＥＭＴのガルバニック効果を防止しオン抵抗の増大を抑制する半導体装置およびその製造方法に関する。
ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。
図１７を参照し、従来のＨＥＭＴの構造について説明する。
図の如くＨＥＭＴ基板は、半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２を積層し、バッファ層２３２上に、電子供給層となるｎ＋ＡｌＧａＡｓ層２３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層２３５、電子供給層となるｎ＋ＡｌＧａＡｓ層２３３等の半導体層を順次積層したものである。電子供給層２３３とチャネル層２３５間には、スペーサ層２３４が配置される。
バッファ層２３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上層の電子供給層２３３上には、障壁層２３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋ＧａＡｓ層２３７を最上層に積層している。
キャップ層２３７を一部除去して所望の形状にパターンニングし、ソース領域２３７ｓおよびドレイン領域２３７ｄを設ける。ソース領域２３７ｓおよびドレイン領域２３７ｄにはそれぞれ第１ソース電極３１５、第１ドレイン電極３１６が接続し、その上層には第２ソース電極３３５、第２ドレイン電極３３６が形成される。
また、ゲート電極３２７はソース領域２３７ｓおよびドレイン領域２３７ｄ間に配置され、障壁層２３６の一部とショットキー接合を形成する。
ＨＥＭＴの動作領域３００は、バッファ層に達する絶縁化層（ここでは不図示）を設けて分離することにより形成される。ここで、動作領域３００とは、絶縁化層で分離され、ＨＥＭＴのソース電極３１５、３３５、ドレイン電極３１６、３３６およびゲート電極３２７が配置される領域の半導体層をいう。
図１８から図２１の断面図を参照し、ＨＥＭＴの製造方法の一例を説明する。
半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、スペーサ層２３４、チャネル層のノンドープＩｎＧａＡｓ層２３５、スペーサ層２３４、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、障壁層となるノンドープのＡｌＧａＡｓ層２３６、キャップ層となるｎ＋ＧａＡｓ層２３７の複数の半導体層を積層する。
絶縁化層を形成するため、全面にスルーイオン注入用の第１窒化膜２５１１を形成する。レジストのマスクにより所望のパターンにボロン（Ｂ＋）をイオン注入し、レジスト除去、アニールを行うことにより絶縁化層２５０を形成する。バッファ層２３２に達する絶縁化層２５０を設けることにより、ＨＥＭＴを構成する動作領域としての不純物領域が分離される（図１８）。
次に、オーミック金属層による電極を形成するため、レジストＰＲのマスクを設け、スルーイオン用の第１窒化膜２５１１の所望の領域をエッチングにより除去する（図１９（Ａ））。全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）３１０を蒸着し（図１９（Ｂ））、リフトオフ後、アロイする。これにより、キャップ層２３７にコンタクトする第１ソース電極３１５および第１ドレイン電極３１６が形成される（図１９（Ｃ））。
次に、ゲート電極形成のために新たなレジストＰＲを設ける。レジストＰＲのゲート電極の形成領域を開口し、露出した窒化膜２５１１を除去して開口部ＯＰを形成する（図２０（Ａ））。その後、リセスエッチングを行う。すなわち耐圧を確保するためキャップ層２３７を窒化膜２５１の開口部ＯＰより大きく、所定の寸法になるまでサイドエッチングを続ける。エッチングによりキャップ層２３７は分離され、第１ソース電極３１５および第１ドレイン電極３１６にそれぞれコンタクトするソース領域２３７ｓ、ドレイン領域２３７ｄとなる。ゲート電極の形成領域には障壁層２３６が露出する（図２０（Ｂ））。
さらに、キャップ層２３７のサイドエッチングによりひさし状に張り出した第１窒化膜２５１１のひさし部Ｅを除去する（図２０（Ｃ））。
次に、全面にゲート金属層３２０を蒸着する（図２１（Ａ））。その後、リフトオフし、障壁層２３６とショットキー接合を形成するゲート電極３２７を形成する（図２１（Ｂ））。そして、全面に保護膜となる第２窒化膜２５１２を再び形成する（図２１（Ｃ））。
その後、窒化膜２５１２にコンタクトホールを形成する。新たなレジストにより所望の形状にパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３３０を蒸着、リフトオフし、第２ソース電極３３５、第２ドレイン電極３３６を形成する。全面にジャケット膜となる第３窒化膜２５１３を形成して、図１７に示す最終構造を得る（例えば特許文献１参照。）。
特開平６−８４９５６号公報
図２２には、各電極部分の拡大断面図を示す。
図の如く、ゲート電極３２７、第1ソース電極３１５および第２ソース電極３３５、第１ドレイン電極３１６および第２ドレイン電極３３６の周囲は窒化膜２５１で被覆される。
窒化膜２５１はより詳細には第１窒化膜２５１１、第２窒化膜２５１２、第３窒化膜２５１３からなる。第１窒化膜２５１１は、ソース領域２３７ｓおよびドレイン領域２３７ｄ上で、第１ソース電極３１５および第２ドレイン電極３１６の周囲に設けられる。第２窒化膜２５１２は、パッシベーション膜でありゲート電極３２７上を覆い、第１絶縁膜２５１１の上に延在される。第２絶縁膜２５１２に設けたコンタクトホールＣＨを介して、第２ソース電極３３５が第１ソース電極３１５とコンタクトし、第２ドレイン電極３３６が第１ドレイン電極３１６とコンタクトする。第３窒化膜２５１３はジャケット膜であり、第２ソース電極３３５、第２ドレイン電極３３６を覆って全面に設けられる。
ところで、従来構造においては、オーミック金属層３１０で形成されたオーミック電極である第１ソース電極３１５および第１ドレイン電極３１６の端部に位置するキャップ層２３７（ソース領域２３７ｓ、ドレイン領域２３７ｄ）が、図２２の如くエッチングされて、溝ＧＶが形成されてしまう問題がある。
これはガルバニック効果によるものである。ガルバニック効果は、オーミック電極等の金属電極が半導体に接している場所で発生する。すなわち、製造プロセス中にオーミック電極の端部でオーミック電極と半導体の間に電流が発生することにより、半導体が電気化学的腐食を起こす。半導体の不純物濃度が高いなど、導電性が増せば増すほど大きな電流が流れるためガルバニック効果が激しくなり、その部分の半導体が大きくエッチングされてしまう。
具体的には半導体層の不純物濃度が２×１０１８ｃｍ−３以上、半導体層の厚みが５００Å以上になるとガルバニック効果が著しくなる。
従来の製造方法においては、図１９に示す工程により、オーミック電極と、隣り合う第１窒化膜２５１１間には０．１μｍ〜１．０μｍ程度の隙間Ｇが形成される。そして、以降その上層に第２窒化膜２５１２が形成される（図２１（Ｃ））までの製造工程において、オーミック電極の端部において、キャップ層２３７は露出したままである。
従って、ガルバニック効果により、キャップ層２３７が確実にエッチングされてしまう。具体的には、オーミック電極端部付近においてキャップ層（ｎ＋ＧａＡｓ層）２３７がエッチングされる深さ（溝ＧＶ深さ）は数１００Å以上と非常に深い。また、キャップ層３７の厚みが１０００Åの場合、溝ＧＶ深さが５００Å以上となるケースも稀ではない。
一方、イオン注入型ＧａＡｓ ＭＭＩＣのオーミック電極を、上記の図１９から図２１の工程を採用して形成した場合は、ガルバニック効果の発生は少ない。また発生したとしてもエッチング深さが数１０Å以下と極わずかに過ぎない。
これは、イオン注入型ＧａＡｓ ＭＭＩＣにおいてオーミック電極の付近はイオン注入されたｎ＋型領域であるが、イオン注入のドーズ量をいくら上げても活性化の限界があり、不純物濃度は高くても１〜１．５×１０１８ｃｍ−３程度に過ぎないためである。
しかし、上記のＨＥＭＴの場合には、キャップ層２３７は、３×１０１８ｃｍ−３以上の高い不純物濃度を有し、その厚みは６００Å以上である。従って、ガルバニック効果により大きい溝ＧＶが形成されてしまう。
ＨＥＭＴは、図２２の太実線で示すようにソース−ドレイン間の電流経路が形成される。つまり、溝ＧＶにより電流経路が狭められると、オン抵抗Ｒｏｎが増大する問題がある。
また、隙間Ｇは、その上層に堆積された第２窒化膜２５１２により被覆されるものの、隙間Ｇのステップカバレジが悪く、溝ＧＶ上では第２窒化膜２５１２の成膜密度が低くなる。従って、パッシベーション効果が薄いためウェハ完成後においても外部からの水分などが基板表面に達する可能性が高く、ガルバニック効果が発生する場合がある。
これによりキャップ層２３７がよりエッチングされ、さらにソース−ドレイン間の電流経路が狭められ、一層オン抵抗Ｒｏｎが増加する恐れがある。
本発明は上述した諸々の事情に鑑み成されたもので、第１に、半導体基板上に積層された、バッファ層、電子供給層、チャネル層、安定層およびキャップ層となる複数の半導体層と、前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、前記ソース領域および前記第１ソース電極上と、前記ドレイン領域および前記第１ドレイン電極上をそれぞれ連続して覆う第１絶縁膜と、少なくとも前記第１絶縁膜上に設けられた第２絶縁膜と、前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、前記ソース領域および前記ドレイン領域間の前記動作領域の一部とショットキー接合を形成するゲート電極と、を具備することにより解決するものである。
また、前記第１絶縁膜は、前記ソース領域と前記第１ソース電極の段差および、前記ドレイン領域と前記第１ドレイン電極の段差に密着して被覆することを特徴とするものである。
また、前記第２絶縁膜は、前記ソース領域と前記ドレイン領域間の動作領域の一部、及びゲート電極に密着して被覆することを特徴とするものである。
また、第２ソース電極および第２ドレイン電極は、前記第１絶縁膜および前記第２絶縁膜に設けられたコンタクトホールを介して前記第１ソース電極および前記第１ドレイン電極とコンタクトすることを特徴とするものである。
また、前記安定層の下層に障壁層を有することを特徴とするものである。
また、前記ゲート電極は、前記障壁層に設けることを特徴とするものである。
また、前記ゲート電極は前記安定層上に設けることを特徴とするものである。
また、前記ゲート電極はＰｔを含み、一部が前記動作領域に埋め込まれることを特徴とするものである。
また、埋め込まれた前記ゲート電極の底部は、前記障壁層に達することを特徴とするものである。
また、埋め込まれた前記ゲート電極の底部は、前記安定層内に位置することを特徴とするものである。
第２に、半導体基板上に積層された、バッファ層、電子供給層、チャネル層、安定層およびキャップ層となる複数の半導体層と、前記半導体層に設けられソース領域およびドレイン領域を有する動作領域と、前記ソース領域およびドレイン領域上に設けられた第１ソース電極および第１ドレイン電極と、前記第１ソース電極および前記第１ドレイン電極上に設けられた第２ソース電極および第２ドレイン電極と、前記ソース領域および前記ドレイン領域間の前記動作領域の一部とショットキー接合を形成するゲート電極と、前記ゲート電極周囲、前記第１ソース電極及び第２ソース電極周囲、前記第１ドレイン電極及び第２ドレイン電極周囲と密着して被覆する絶縁膜を具備し、前記第２ソース電極および前記第２ドレイン電極は、前記絶縁膜内に設けられたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とそれぞれコンタクトし、前記ゲート電極上に設けられた前記絶縁膜の膜厚から前記第２ソース電極および前記第２ドレイン電極上に設けられた前記縁膜膜の膜厚を減じた値を、前記コンタクトホールの深さとなる前記絶縁膜の膜厚から減じた値が正となることにより解決するものである。
第３に、半導体基板上にバッファ層、電子供給層、チャネル層、安定層およびキャップ層を積層し、全面に初期絶縁膜を形成する工程と、所定の領域にイオン注入による絶縁化層を形成し、動作領域を分離する工程と、全面の初期絶縁膜を除去する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に第１絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記安定層を露出する工程と、前記第１ソース電極及び第１ドレイン電極間の前記動作領域の一部とショットキー接合するゲート電極を形成する工程と、前記ゲート電極を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
また、前記第２絶縁膜および、前記第２ソース電極と第２ドレイン電極上を覆う第３絶縁膜を形成する工程を有することを特徴とするものである。
また、前記第１絶縁膜は、前記ソース領域と前記第１ソース電極、および前記ドレイン電極と前記第１ドレイン電極の段差に密着して被覆することを特徴とするものである。
また、前記安定層の下層に障壁層を有し、前記ゲート電極は露出した前記安定層を除去して前記障壁層上に形成することを特徴とするものである。
また、前記ゲート電極は、前記安定層上に形成することを特徴とするものである。
また、前記ゲート電極の最下層金属はＰｔであり、熱処理により前記Ｐｔの一部を前記動作領域表面に埋め込むことを特徴とするものである。
また、前記初期絶縁膜は、ウェハ投入後の前記基板表面の保護膜および／または前記絶縁化層を形成する不純物の活性化アニールの保護膜であることを特徴とするものである。

本発明の構造に依れば、第１ソース電極および第１ドレイン電極と、キャップ層の段差を被覆する第１絶縁膜を設けることにより、従来、第１ソース電極および第１ドレイン電極の両端に形成されていた隙間Ｇが形成されることはなく、ガルバニック効果の発生を防止する。
これにより、第１ソース電極および第１ドレイン電極の端部のキャップ層のエッチングを防止し、電流経路の狭さく化を防ぐことができるので、オン抵抗Ｒｏｎの増大を抑制できる。
また、第１ソース電極および第１ドレイン電極の両端におけるパッシベーション用の第２絶縁膜の成膜密度を十分確保でき、ウェハ完成後においても外部から滲入する水分や薬剤などから基板表面を十分保護することができる。従って、ウェハ完成後におけるガルバニック効果の発生を防止し、オン抵抗Ｒｏｎの増大を抑制できる。
また、本発明の製造方法によれば、初期窒化膜を全面除去した後、オーミック金属層を堆積し、第１ソース電極および第１ドレイン電極を形成する。そしてその後、第１窒化膜で第１ソース電極および第１ドレイン電極上を覆うため、第１ソース電極と第１ドレイン電極、およびキャップ層の段差を第１窒化膜により完全に被複し、ガルバニック効果を防止することができる。
以下に図１から図１６を用いて、本発明の実施の形態を詳細に説明する。
図１は、本実施形態のＨＥＭＴにより構成されたＭＭＩＣを説明する図であり、一例としてＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチ回路装置を示す。図１（Ａ）は回路図であり、図１（Ｂ）は図１（Ａ）の回路を１チップに集積化したスイッチ回路装置の平面図である。
図１（Ａ）ごとく、本実施形態のＨＥＭＴはスイッチ回路装置等を構成する。図は、基本的なＳＰＤＴスイッチ回路装置であり、第１のＦＥＴであるＦＥＴ１と第２のＦＥＴであるＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。
第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
そして、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ１に例えば３Ｖ、制御端子Ｃｔｌ２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加している。
図１（Ｂ）のごとく、基板に、スイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置する。なお、本実施形態では基本デバイスがＨＥＭＴの場合を例に説明する。基板の周辺でＦＥＴ１およびＦＥＴ２の周囲には複数の電極パッドＰが配置される。電極パッドＰは具体的には共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に対応するパッドＩＣ、Ｏ１、Ｏ２、Ｃ１、Ｃ２である。各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続される。なお、点線で示した第２層目金属層は各ＦＥＴのゲート電極１２７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）１２０である。実線で示した第３層目金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０である。第１層目金属層は基板にオーミックに接合するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。
ＦＥＴ１のゲート電極１２７と、制御端子パッドＣ１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１２７と制御端子パッドＣ２は抵抗Ｒ２で接続されている。
チップ中心に向かって伸びる櫛歯状のパッド金属層１３０が出力端子パッドＯ１に接続されるドレイン電極１３６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。またチップ中心から外側に伸びる櫛歯状のパッド金属層１３０が共通入力端子パッドＩＣに接続されるソース電極１３５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。
すなわち、ＨＥＭＴの動作領域１００は一点鎖線で示す領域に設けられ、動作領域１００には、ソース電極１３５、１１５およびドレイン電極１３６、１１６が櫛歯をかみ合わせた形状に配置される。またソース電極１３５、１１５およびドレイン電極１３６、１１６間に、ゲート金属層１２０で形成されるゲート電極１２７が櫛歯形状に配置され、動作領域１００の一部とショットキー接合を形成する。
上記の如きスイッチ回路装置などに採用されるＨＥＭＴの構造について、図２から図４を参照してディプレッション型ＨＥＭＴを例に説明する。
まず、図２は、第１の実施形態を示す断面図であり、例えば図１のＡ−Ａ線断面図である。本実施形態の半導体装置は、半導体基板上に積層された複数の半導体層と、動作領域と、第１ソース電極および第１ドレイン電極と、第１絶縁膜と、第２絶縁膜と、第２ソース電極および第２ドレイン電極と、ゲート電極と第３絶縁膜から構成される。
ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、障壁層３６、安定層３８、キャップ層３７である。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
このようにチャネル層３５の上下の層に電子供給層３３を配置するダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。障壁層３６となるノンドープのＡｌＧａＡｓ層は、電子供給層３３と当接してその上に設けられる。すなわち安定層３８と電子供給層３３間に配置され、所定の耐圧とピンチオフ電圧を確保している。安定層３８は、障壁層３６と当接してその上に設けられ酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なＩｎＧａＰ層であり、膜厚は１００Å程度である。尚、図ではｎ＋ＩｎＧａＰ層の安定層３８を示しているが、第１の実施形態では安定層３８はノンドープＩｎＧａＰ層であってもよい。又、安定層３８はエッチストップ層としても機能する。
更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。
電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係するが本実施形態では２〜４×１０１８ｃｍ−３程度（好適には２．６×１０１８ｃｍ−３）とする。
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
また、結晶に歪みが発生することによるスリットなどの結晶欠陥を防止するため、ＩｎＧａＰ層（安定層）３８をＧａＡｓ、つまりここではｎ＋ＧａＡｓ層（キャップ層）３７およびノンドープＡｌＧａＡｓ層（障壁層）３６と格子整合させる。また、ノンドープＡｌＧａＡｓ層（障壁層）３６と電子供給層３３は共にＡｌＧａＡｓ層であるため格子整合している。
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。ゲート電極１２７は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。
また、本実施形態の安定層３８は、その上層のキャップ層３７と同じパターンでエッチングされている。
ＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層（ここでは不図示）を設けて分離することにより例えば図１の一点鎖線の領域に設けられる。以下、動作領域１００とは、絶縁化層で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
ゲート電極１２７は、キャップ層３７および安定層３８のパターンニングにより露出した動作領域１００表面の障壁層３６とショットキー接合を形成する。
ゲート電極１２７は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔ(白金)が４５Å、Ｍｏ（モリブデン）が５０Åである。そして、最下層金属のＰｔの一部を熱処理により障壁層３６に埋め込んだ構造である。埋め込まれたＰｔはゲート電極１２７として機能する。埋め込まれたＰｔの深さは１０８Åであり、その底部は障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
またゲート電極を形成するゲート金属層としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みは４５ÅであるためＭｏも同程度の５０Åとする。
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ／Ｍｏというゲート金属構造が最適である。
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えらえずリフトオフによる形成も不可能である。
本実施形態では、ゲート電極の最下層金属の一部を基板表面に埋め込んだ、埋め込みゲート構造とすることにより、ＨＥＭＴの特性を向上させることができる。これは図の如く埋め込まれたＰｔは底部の端が丸いためである。これにより、底部の端が尖っている埋め込みゲート構造ではないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べ、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり埋め込みゲート構造は、最大電界強度が弱まり耐圧が大幅に上がるためである。
逆に所定の耐圧に設計する場合、埋め込みゲート構造ではゲート電極付近の電界強度が弱まる分、電子供給層３３の不純物濃度を大幅に上げることができ、オン抵抗Ｒｏｎを大幅に小さくすることができる。つまり、本実施形態の電子供給層３３は、スイッチ回路を構成するＨＥＭＴが最大限の特性が得られるよう、設計されている。
また、本実施形態ではチャネル層３５の上下に電子供給層３３を配置したダブルへテロ接合構造を採用しており、更に電子供給層３３の上に障壁層３６および安定層３８が設けられる。
そして、所定の耐圧を確保するためゲート電極１２７は、ノンドープ層である障壁層３６表面に蒸着され、障壁層３６内にその一部が埋め込まれる。つまり、ゲート電極１２７から電子供給層３３に至るまでの間に不純物が添加された層が無く、実質的に電子供給層３３に連続するノンドープ層３６に、ゲート電極１２７が設けられたこととなる。
このように、ダブルへテロ接合構造で、電子供給層３３に連続するノンドープ層にゲート電極が設けられた構造により、ＨＥＭＴは所定の耐圧を確保しながら非常に低いオン抵抗を実現することができる。すなわち２０Ｖのゲート耐圧を有しながら、Ｐｔ埋め込みゲート構造、ダブルへテロ接合構造、電子供給層からゲート電極までをすべてノンドープ層とする構造を採用することにより、電子供給層の濃度を２．６×１０１８ｃｍ−３まで上げることができる。この結果Ｖｐ＝−０．８Ｖにおけるゲート幅１ｍｍあたりのオン抵抗として、ゲート電圧Ｖｇ＝０Ｖの場合にオン抵抗Ｒｏｎ＝１．４Ω／ｍｍを実現した。このオン抵抗の値はスイッチ用ＨＥＭＴとしては極めて低いといえる。
尚、図ではゲート金属層としてＰｔ／Ｍｏを例に示したが、これに限らずＴｉ／Ｐｔ／Ａｕであってもよく、ゲート電極１２７の一部が障壁層３６に埋め込まれていなくてもよい。
図の如く、ゲート電極１２７、第1ソース電極１１５および第２ソース電極１３５、第１ドレイン電極１１６および第２ドレイン電極１３６は、その周囲に密着する窒化膜５１で被覆される。窒化膜５１はより詳細には第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。具体的には、例えばゲート電極１２７上の窒化膜５１は第２窒化膜５１２＋第３窒化膜５１３から構成され、第２ソース電極１３５および第２ドレイン電極１３６上の窒化膜５１は第３窒化膜５１３のみから構成され、コンタクトホールＣＨの深さとなる窒化膜５１は第１窒化膜５１１＋第２窒化膜５１２から構成される。また第３の窒化膜５１３は存在する場合と存在しない場合がある。
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。また、ドレイン領域３７ｄおよび第１ドレイン電極１１６上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差および、ドレイン領域３７ｄと第１ドレイン電極１１６の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５（第１ドレイン電極１１６も同様）の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓおよびドレイン領域３７ｄとなるキャップ層３７（および安定層３８）の端部と一致している。
第２窒化膜５１２は、パッシベーション膜となり、ゲート電極１２７の側面および上面とゲート電極１２７周囲に露出した障壁層３６上を覆う。また安定層３８とキャップ層３７の側面を覆い、第１窒化膜５１１の上まで延在される。コンタクトホールＣＨは、第１窒化膜５１１および第２窒化膜５１２に設けられる。コンタクトホールＣＨを介して第２ソース電極１３５が第１ソース電極１１５とコンタクトし、第２ドレイン電極１３６が第１ドレイン電極１１６とコンタクトする。
第３窒化膜５１３はジャケット膜であり、第２窒化膜５１２上を覆い、更に第２ソース電極１３５、第２ドレイン電極１３６を覆って全面に設けられる、また図示は省くがボンディングパッド上のみ開口される。
このように本実施形態では、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５（ドレイン側も同様）の段差に完全に密着して被覆している。従って、従来の如く隙間Ｇが形成されることがなく、製造工程中におけるガルバニック効果を防止できる。
また、第１窒化膜５１１および第２窒化膜５１２はそれぞれ５００Å、１５００Å程度で、ほぼ均一な厚みで、第１ソース電極１１５（ドレイン側も同様）およびキャップ層３７をまんべんなく覆っている。すなわち窒化膜はＣＶＤにより堆積を行う。ＣＶＤにおいては装置のチャンバー内において雪が降り積もる如く窒化膜が堆積されていく。従って従来のように溝ＧＶが形成されると、溝の底に近い部分は溝の影になってしまい、どうしても窒化膜の厚みが薄くなったり、密度が薄くなってしまう。しかし、本実施形態では溝ＧＶが形成されることはないので、側面でも上面（平面）の７０％程度以上の膜厚が確保できる。従って、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
ここで、この構造を実現するためには、ゲート電極１２７上に設けられた窒化膜５１（第２窒化膜５１２＋第３窒化膜５１３）の膜厚Ｔ１、第２ソース電極１３５および第２ドレイン電極１３６上に設けられた窒化膜５１（第３窒化膜５１３）の膜厚Ｔ２、コンタクトホールＣＨの深さとなる窒化膜５１（第１窒化膜５１１＋第２窒化膜５１２）の膜厚Ｔ３は以下の関係を満たしている必要がある。
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわち、Ｔ３−（Ｔ１−Ｔ２）の値はコンタクトホールＣＨの周囲の第１窒化膜５１１の膜厚である。後に詳述するが、ガルバニック効果を防止するために第１窒化膜５１１でキャップ層３７と第１ソース電極１１５（ドレイン電極１１６）を被覆した結果、コンタクトホールＣＨの周囲の窒化膜５１には、第１窒化膜５１１が残ることになる。尚、第３窒化膜５１３は存在する場合と存在しない場合があり、第３窒化膜５１３が存在しない場合についても、Ｔ３＝０を代入することにより前記不等式は成り立つ。
次に、図３を参照して、本発明の第２の実施形態について説明する。第２の実施形態は、第１の実施形態とゲート電極１２７部分および基板構造が異なるものであり、第１の実施形態と重複する部分については詳細な説明を省略する。また、図３は図１のＡ−Ａ線断面図である。
ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、障壁層３６、安定層３８、キャップ層３７を積層したものである。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
第２の実施形態も、チャネル層３５の上下の層に電子供給層３３を配置するダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
さらに、ＩｎＧａＰ層（安定層）３８をＧａＡｓ、つまりここではｎ＋ＧａＡｓ層（キャップ層）３７およびノンドープＡｌＧａＡｓ層（障壁層）３６と格子整合させる。また、ノンドープＡｌＧａＡｓ層（障壁層）３６と電子供給層３３は共にＡｌＧａＡｓ層であるため格子整合している。
尚、図３（Ａ）と図３（Ｂ）は基板を構成する半導体層は同じであるが、障壁層３６および安定層３８の厚みが異なる。
図３（Ａ）では、障壁層３６が１７０Åであり、安定層３８が８０Åの膜厚である。キャップ層３７は、第１の実施形態と同様に、膜厚が１０００Å、不純物濃度が３×１０１８ｃｍ−３以上である。また、安定層３８は、ノンドープＩｎＧａＰ層である。
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。ゲート電極１２７は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。尚、ドレイン側とソース側の構造は同様であるので、以下ソース側について説明する。
ゲート電極１２７は、キャップ層３７のパターンニングにより露出した動作領域１００表面の安定層３８および障壁層３６とショットキー接合を形成する。
ゲート電極１２７は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により動作領域１００表面に埋め込んだ構造である。埋め込まれたＰｔはゲート電極１２７として機能する。埋め込まれたＰｔの深さは１０８Åであり、その底部は安定層３８を貫通し、障壁層３６に達する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
またゲート電極を形成するゲート金属層としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。
図の如く、ゲート電極１２７、第1ソース電極１１５および第２ソース電極１３５、は、その周囲に密着する窒化膜５１で被覆される。窒化膜５１はより詳細には第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。また第３の窒化膜５１３は存在する場合と存在しない場合がある。
第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓとなるキャップ層３７の端部と一致している。
第２窒化膜５１２は、ゲート電極１２７の側面および上面とゲート電極１２７の周囲に露出した安定層３８上および、キャップ層３７の側面を覆い、第１窒化膜５１１の上まで延在される。コンタクトホールＣＨは、第１窒化膜５１１および第２窒化膜５１２に設けられ、コンタクトホールＣＨを介して第２ソース電極１３５が第１ソース電極１１５とコンタクトする。
第３窒化膜５１３はパッシベーション膜であり、第２窒化膜５１２上を覆い、更に第２ソース電極１３５を覆って全面に設けられる。また図示は省くがボンディングパッド上のみ開口される。
第２の実施形態においても、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。そして、窒化膜５１の膜厚Ｔ１、Ｔ２、Ｔ３は、以下の関係を満たしている。
Ｔ３−（Ｔ１−Ｔ２）＞０
従って、従来の如く隙間Ｇが形成されることがなく、製造工程中におけるガルバニック効果を防止できる。
また、第１窒化膜５１１および第２窒化膜５１２は、ほぼ均一な厚みで、第１ソース電極１１５およびキャップ層３７をまんべんなく覆っているため、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。
図３（Ｂ）では、障壁層３６が８０Åであり、安定層３８が１７０Åの膜厚である。キャップ層３７は、第１の実施形態と同様に、膜厚が１０００Å、不純物濃度が３×１０１８ｃｍ−３以上である。また、安定層３８は、ノンドープＩｎＧａＰ層である。
ゲート電極１２７は、キャップ層３７のパターンニングにより露出した動作領域１００表面の安定層３８とショットキー接合を形成する。
ゲート電極１２７は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、最下層金属のＰｔの一部を熱処理により安定層３８に埋め込んだ構造である。埋め込まれたＰｔはゲート電極１２７として機能する。埋め込まれたＰｔの深さは１０８Åであり、その底部は安定層３８内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
他の構成要素は、図３（Ａ）と同様である。そして、この場合においても、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。そして、窒化膜５１の膜厚Ｔ１、Ｔ２、Ｔ３は、以下の関係を満たしている。
Ｔ３−（Ｔ１−Ｔ２）＞０
従って、従来の如く隙間Ｇが形成されることがなく、製造工程中および、ウェハ完成後におけるガルバニック効果を防止できる。尚、第３窒化膜５１３は存在する場合と存在しない場合があり、第３窒化膜５１３が存在しない場合についても、Ｔ３＝０を代入することにより前記不等式は成り立つ。
次に、図４を参照して、本発明の第３の実施形態について説明する。第３の実施形態は、第１の実施形態とゲート電極１２７部分および基板構造が異なるものであり、第１の実施形態と重複する部分については詳細な説明を省略する。また、図４は図１のＡ−Ａ線断面図である。
ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、安定層３８、キャップ層３７を積層したものである。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。第３の実施形態は障壁層３６がない構造である。
安定層３８は、２５０Åの膜厚であり、ノンドープＩｎＧａＰ層である。キャップ層３７は、第１の実施形態と同様に、膜厚が１０００Å、不純物濃度が３×１０１８ｃｍ−３以上である。
第３の実施形態も、チャネル層３５の上下の層に電子供給層３３を配置するダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
さらに、ＩｎＧａＰ層（安定層）３８をＧａＡｓ、つまりここではｎ＋ＧａＡｓ層（キャップ層）３７およびノンドープＡｌＧａＡｓ層（障壁層）３６と格子整合させる。また、ノンドープＡｌＧａＡｓ層（障壁層）３６と電子供給層３３は共にＡｌＧａＡｓ層であるため格子整合している。
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３５がそれぞれコンタクトする。ゲート電極１２７は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。尚、ドレイン側とソース側の構造は同様であるので、以下ソース側について説明する。
ゲート電極１２７は、キャップ層３７のパターンニングにより露出した動作領域１００表面の安定層３８とショットキー接合を形成する。
ゲート電極１２７は、例えばＰｔ／Ｍｏであり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、Ｐｔの一部を熱処理により安定層３６に埋め込んだ構造である。埋め込まれたＰｔはゲート電極１２７として機能する。埋め込まれたＰｔの深さは１０８Åであり、その底部は安定層３８内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
またゲート電極を形成するゲート金属層としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。
図の如く、ゲート電極１２７、第１ソース電極１１５および第２ソース電極１３５、は、その周囲に密着する窒化膜５１で被覆される。窒化膜５１はより詳細には第１窒化膜５１１、第２窒化膜５１２、第３窒化膜５１３からなるが、窒化膜５１の構成内容の種類は部分的に異なり、これら３層がすべて存在する個所もあるが、これらのいずれか２層の組み合わせの個所、あるいはこれらのうち１つの窒化膜から構成される個所もある。また第３の窒化膜５１３は存在する場合と存在しない場合がある。 第１窒化膜５１１は、ソース領域３７ｓおよび第１ソース電極１１５上を連続して覆う。これにより、ソース領域３７ｓと第１ソース電極１１５の段差は、第１窒化膜５１１により完全に被覆され、第１ソース電極１１５の端部は、第１窒化膜５１１と密着している。また、第１窒化膜５１１の端部は、ソース領域３７ｓとなるキャップ層３７の端部と一致している。
第２窒化膜５１２は、ゲート電極１２７の側面および上面とゲート電極１２７周囲に露出した安定層３８上および、キャップ層３７の側面を覆い、第１窒化膜５１１の上まで延在される。コンタクトホールＣＨは、第１窒化膜５１１および第２窒化膜５１２に設けられ、コンタクトホールＣＨを介して第２ソース電極１３５が第１ソース電極１１５とコンタクトする。
第３窒化膜５１３はパッシベーション膜であり、第２窒化膜５１２上を覆い、更に第２ソース電極１３５を覆って全面に設けられる。また図示は省くがボンディングパッド上のみ開口される。
第３の実施形態においても、第１窒化膜５１１がソース領域３７ｓとなるキャップ層３７と第１ソース電極１１５の段差に完全に密着して被覆している。そして、窒化膜５１の膜厚Ｔ１、Ｔ２、Ｔ３は、以下の関係を満たしている。
Ｔ３−（Ｔ１−Ｔ２）＞０
従って、従来の如く隙間Ｇが形成されることがなく、製造工程中および、ウェハ完成後においても水分や薬剤などの滲入を完全に保護することができ、ガルバニック効果の発生を防止できる。尚、第３窒化膜５１３は存在する場合と存在しない場合があり、第３窒化膜５１３が存在しない場合についても、Ｔ３＝０を代入することにより前記不等式は成り立つ。
上記の如きスイッチ回路装置などに採用されるＨＥＭＴの製造方法について、以下図５〜図１６を参照して説明する。尚、以下の断面図は、図１のＡ−Ａ線断面図である。
図５〜図１３は、第１の実施形態を示す。第１の実施形態の半導体装置の製造方法は、半導体基板上にバッファ層、電子供給層、チャネル層、安定層およびキャップ層を積層し、全面に初期絶縁膜を形成する工程と、所定の領域にイオン注入による絶縁化層を形成し、動作領域を分離する工程と、全面の初期絶縁膜を除去する工程と、前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、全面に第１絶縁膜を形成する工程と、前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記安定層を露出する工程と、前記第１ソース電極及び第１ドレイン電極間の前記動作領域の一部とショットキー接合するゲート電極を形成する工程と、前記ゲート電極を覆う第２絶縁膜を形成する工程と、前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、から構成される。
第１工程（図５）：半導体基板上にバッファ層、電子供給層、チャネル層、安定層およびキャップ層を積層し、全面に初期絶縁膜を形成する工程。
図５のごとく、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層する。半導体層は、バッファ層３２、電子供給層３３、チャネル（電子走行）層３５、電子供給層３３、障壁層３６、安定層３８、キャップ層３７であり、電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４ラ１０１８ｃｍ−３程度（例えば２．６×１０１８ｃｍ−３）に添加されている。
障壁層３６は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３上に積層されたノンドープＡｌＧａＡｓ層である。その上層に酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な安定層３８を設ける。安定層３８は、ノンドープＩｎＧａＰ層またはｎ＋ＩｎＧａＰ層であり、エッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。
安定層３８は、１００Åの膜厚であり、その下層の障壁層３６は、２５０Åの膜厚である。また、キャップ層３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウェハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化層を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
第２工程（図６）：所定の領域にイオン注入による絶縁化層を形成し、動作領域を分離する工程。
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層６０が形成される。
絶縁化層６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
すなわち、所定のパターンに絶縁化層６０を形成することにより、ＨＥＭＴの動作領域や、他の構成要素を分離する。
ここで、動作領域１００とは、絶縁化層６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６およびゲート電極１２７（図１参照）が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。
すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
第３工程（図７）：全面の初期絶縁膜を除去する工程。
全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウェハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化層６０を形成するために注入されたイオンの活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲートのリセスエッチングのためのマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる。
第４工程（図８）：動作領域のキャップ層の一部とコンタクトする第１ソース電極および第１ドレイン電極を形成する工程。
新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１１０を蒸着する（図８（Ａ））。
その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。（図８（Ｂ））。
第５工程（図９）：全面に第１絶縁膜を形成する工程。
全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。つまり、従来のスルーイオン用窒化膜２５１１（ゲートのリセスエッチングのためのマスクとなる窒化膜）と、第１ソース電極３１５（第１ドレイン電極３１６）間に形成される隙間Ｇを防止できる。
従って、以降の製造工程中、またはウェハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。
また、第１窒化膜５１１は、最終構造（図２）において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する。
第６工程（図１０）：第１ソース電極および第１ドレイン電極間の第１絶縁膜の一部を除去し、第１絶縁膜をマスクとしてキャップ層の一部を除去し安定層を露出する工程。
ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスによりゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図１０（Ａ））。
その後、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層であるＩｎＧａＰ層３８が露出する。
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離され、第１ソース電極１１５にコンタクトするソース領域３７ｓ、および第１ドレイン電極１１６にコンタクトするドレイン領域３７ｄとなる。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から張り出した開口部ＯＰ付近の第１窒化膜５１１は、ひさし部Ｅとなる（図１０（Ｂ））。
第７工程（図１１）：第１ソース電極及び第１ドレイン電極間の動作領域の一部とショットキー接合するゲート電極を形成する工程。
キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅは表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。すなわち、サイドエッチにより第１窒化膜５１１の開口部ＯＰより後退したキャップ層３７、安定層３８、第１窒化膜５１１、およびレジストにより形成される袋状の部分にフッ素ラジカルを滞留させることにより、ひさし部Ｅを裏側からプラズマエッチングし、これを除去する。
ひさし部Ｅを残したままでは、ゲート電極１２７形成の際レジストが均一に塗布できず、ゲート電極１２７が正常に形成できない。またゲート電極１２７が形成できても、後に形成するパッシベーション膜となる窒化膜が、ひさし部Ｅの下に形成されず、ゲート電極１２７周囲に空洞が形成されるため信頼性上問題となる。
ここで、ひさし部Ｅをウエットエッチングで除去すると、動作領域１００がダメージを受けることが無く、ひさし部Ｅの除去により表面空乏層が電子供給層のｎ＋ＡｌＧａＡｓ層２３３、またはチャネル層のノンドープＩｎＧａＡｓ層２３５にまで達してオン抵抗が増加する問題は防げる。しかし、ウェットエッチングはオーバーエッチになりやすく、第１ソース電極１１５（第１ドレイン電極１１６）が露出してしまう場合もある。これにより、ガルバニック効果によりキャップ層３７が工程中にエッチングされる恐れがあるので、ウェットエッチングは不適当である。
そこで本実施形態では、ドライエッチングによりひさし部Ｅを除去する。そしてこのときひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない。
その後、レジストＰＲをそのままに、露出したＩｎＧａＰ層３８を更にエッチングして除去し障壁層３６を露出させる（図１１（Ａ））。
次に、全面にゲート金属層１２０を蒸着する。ゲート金属層１２０は、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図１１（Ｂ））。
その後、リフトオフし、ゲート金属層１２０の最下層金属のＰｔを埋め込む熱処理を施す。これにより、Ｐｔは障壁層３６とショットキー接合を保ったまま一部が障壁層３６内に埋め込まれ、ゲート電極１２７が形成される。埋め込まれたＰｔの深さは例えば１０８Åである。（図１１（Ｃ））。
尚、図１のスイッチ回路装置の場合には、ゲート電極１２７が束ねられるゲート配線も本工程により形成される。
第１の実施形態では、ひさし部Ｅのプラズマエッチングの際には、動作領域１００表面がＩｎＧａＰ層３８により保護されている。そして、その後プラズマダメージを受けたＩｎＧａＰ層３８を除去することにより、清浄な障壁層３６にゲート電極１２７を形成できる。
またゲート金属層１２０としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。Ｐｔ厚みは４５ÅであるためＭｏも同程度の５０Åとする。
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ／Ｍｏというゲート金属層の構造が最適である。
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷも考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えられずリフトオフによる形成も不可能である。
尚、ゲート金属層１２０にＴｉ／Ｐｔ／Ａｕを採用し、ゲート埋め込みの熱処理を行わず、障壁層３６とショットキー接合を形成するゲート電極１２７を形成してもよい。
第８工程（図１２）：ゲート電極を覆う第２絶縁膜を形成する工程。
全面にパッシベーション膜となる第２窒化膜５１２をデポジションする。ゲート電極１２７と、その周辺に露出した障壁層３６は、第２窒化膜５１２により被覆される。このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。従って、ウェハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる（図１２（Ａ））。また、第２窒化膜５１２も、最終構造（図２）で、各電極周囲を被覆する窒化膜５１を構成する。
その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成され、その深さは、第１窒化膜５１１および第２窒化膜５１２の合計膜厚Ｔ３となる（図１２（Ｂ））。
第９工程（図１３）：第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程。
新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。
これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトする第２ソース電極１３５および第２ドレイン電極１３６が形成される（図１３（Ａ））。
また、図１に示すスイッチ回路装置の場合、各電極パッドＰや配線も本工程により所望のパターンに形成される。
更に、全面にジャケット膜となる第３窒化膜５１３を形成する。第３窒化膜５１３は、第２窒化膜５１２および、第２ソース電極１３５と第２ドレイン電極１３６上を被覆する。
また、第３窒化膜５１３は、窒化膜５１の一部を構成する。従って、ゲート電極１２７上の窒化膜５１の膜厚Ｔ１と、第１ソース電極１１５（第１ドレイン電極１１６）上のコンタクトホールＣＨ周囲の窒化膜５１の膜厚Ｔ３と、第２ソース電極１３５（第２ドレイン電極１３６）上の窒化膜５１の膜厚Ｔ２には、以下の関係が成り立つ（図１３（Ｂ））。
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわちＴ３−（Ｔ１−Ｔ２）とは第１窒化膜５１１の厚みであり、この不等式は第１窒化膜５１１がコンタクトホールＣＨの部分まで達していることを示す。
尚、図示は省くがボンディングパッド部分のジャケット窒化膜にはワイヤボンド用の開口が設けられる。
図１４および図１５を参照して、第２の実施形態の製造方法を説明する。第２の実施形態は、図３に示す構造の製造方法であり、図１４に図３（Ａ）の場合の製造方法を示し、図１５に図３（Ｂ）の場合の製造方法を示す。
尚、第２の実施形態の製造方法は、安定層３８がノンドープＩｎＧａＰ層３８であり、ゲート電極は安定層の上に、Ｐｔ埋め込みにより形成する以外は、第１の実施形態と同様であるので、重複箇所についての説明は省略する。
第２の実施形態の図３（Ａ）では、安定層３８となるノンドープＩｎＧａＰ層３８は、８０Åの膜厚であり、その下層の障壁層３６は、１７０Åの膜厚である。また、キャップ層３７は、１０００Åである。
図１４は、第１の実施形態と同様に第６工程（図１０）まで終了した後、キャップ層３７から張り出した第１窒化膜５１１のひさし部Ｅ（図１０（Ｂ）参照）をプラズマエッチングにより除去した状態である。本実施形態では、プラズマに晒される動作領域１００表面は図１５のごとく安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部Ｅのみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない（図１４（Ａ））。
その後、レジストＰＲをそのままに、全面にゲート金属層１２０を蒸着する。ゲート金属層１２０は、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである（図１４（Ｂ））。
その後、リフトオフし、ゲート金属層１２０の最下層金属のＰｔを埋め込む熱処理を施す。これにより、Ｐｔは安定層３８とショットキー接合を保ったまま一部が例えば１０８Åの深さまで埋め込まれゲート電極１２７が形成される。埋め込まれたＰｔの底部は、安定層３８を貫通し、障壁層３６に達する（図１４（Ｃ））。
尚、以降の工程は、第１の実施形態と同様である。
図１５は図３（Ｂ）の場合の製造方法である。第２の実施形態の図３（Ｂ）では、安定層３８となるノンドープＩｎＧａＰ層３８は、１７０Åの膜厚であり、その下層の障壁層３６は、８０Åの膜厚である。また、キャップ層３７は、１０００Åである。また、第１の実施形態と同様の第６工程まで終了した状態で、キャップ層３７の一部がエッチングされ安定層３８が露出する（図１４（Ａ）参照）。
そして第７工程において、上記の図１４の場合と同様に、安定層３８上にゲート金属層１２０（例えばＰｔ／Ｍｏ）を蒸着し（図１４（Ｂ）参照）、安定層３８表面とショットキー接合を形成するゲート電極１２７を形成する。蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである。そして、熱処理を施して安定層３８の表面にゲート電極１２７の一部を埋め込む。これにより、図１５の如くＰｔは深さ１０８Åまで埋め込まれ、その底部は、安定層３８内に位置する。
尚、これ以外の工程は、第１の実施形態と同様である。
第２の実施形態は、第１の実施形態と比較して、安定層３８のエッチングを省くことができるが、ノンドープＩｎＧａＰ層３８の上部は、ひさし部Ｅ除去の際に多少のプラズマダメージを受けていることが考えられる。またノンドープＩｎＧａＰ層３８上部はキャップ層（ｎ＋ＧａＡｓ）３７との界面となるためＩｎＧａＰ／ＧａＡｓ遷移層としてＡｓが含まれている。従って、第２の実施形態ではこれらの影響が電気的特性に及ばないようにするため、ゲート電極１２７の一部を埋め込み、ゲート電極１２７底部の位置をＩｎＧａＰ層表面より下げる必要がある。
図１６を参照して、本発明の第３の実施形態の製造方法を説明する。第３の実施形態は、図４に示す構造の製造方法である。
尚、第３の実施形態の製造方法は、障壁層３６を含まない基板構造であり、ゲート電極形成工程が異なる以外は、第１の実施形態と同様であるので、重複箇所についての説明は省略する。
第３の実施形態では、半絶縁性ＧａＡｓ基板３１上に、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、安定層３８、キャップ層３７を積層したものである。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
安定層３８となるノンドープＩｎＧａＰ層３８は、２５０Åの膜厚であり、キャップ層３７は、１０００Åである。また、前述の如く、安定層３８下層に障壁層３６が配置されない。
第１の実施形態と同様に第６工程（図１０）まで終了した状態で、キャップ層３７の一部がエッチングされ安定層３８が露出する（図１４（Ａ）参照）。
そして第７工程において、上記の図１４の場合と同様に、安定層３８上にゲート金属層１２０（例えばＰｔ／Ｍｏ）を蒸着する（図１４（Ｂ）参照）。蒸着膜厚は、Ｐｔが４５Å、Ｍｏが５０Åである。そして、リフトオフし、ゲート金属層１２０の最下層金属のＰｔを埋め込む熱処理を施す。これにより、図１６の如くＰｔは安定層３８とショットキー接合を保ったまま一部が例えば１０８Åの深さまで埋め込まれゲート電極１２７が形成される。埋め込まれたＰｔの底部は、安定層３８内に位置する。第３の実施形態では、第１の実施形態の安定層３８の除去工程を省くことができる。
これ以外の工程は、第１の実施形態と同様である。
尚、本実施形態では、ＨＥＭＴの平面の一例としてスイッチＭＭＩＣを示したが、これに限るものではなく、基本素子であるＨＥＭＴの製造方法に適用できるものである。
また、上記の例はディプレッション型ＨＥＭＴについて説明したが、エンハンスメント型ＨＥＭＴでも同様に実施できる。
更にディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを同一基板に集積化した半導体装置であってもよい。すなわち、第６工程から第７工程を第１のゲート電極形成条件（第１のＰｔ／Ｍｏの蒸着膜厚）で形成し、引き続き同一の半導体層に対して第２のゲート電極形成条件（第２のＰｔ／Ｍｏの蒸着膜厚）で第６工程から第７工程を行う。これにより、埋め込まれたＰｔの深さにより異なるピンチオフ電圧を得ることができ、ディプレッション型ＨＥＭＴとエンハンスメント型ＨＥＭＴを同一基板に集積化した半導体装置が実現する。本発明はこのような半導体装置及びその製造方法にも適用でき、同様の効果が得られる。
本発明を説明するための（Ａ）回路概要図、（Ｂ）平面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 従来技術を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術の製造方法を説明するための断面図である。 従来技術のを説明するための断面図である。
符号の説明
３１ ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３４ スペーサ層
３５ チャネル層
３６ 障壁層
３７ キャップ層
３８ 安定層
３７ｓ ソース領域
３７ｄ ドレイン領域
６０ 絶縁化層
５０ 初期窒化膜
５１ 窒化膜
５１１ 第１窒化膜
５１２ 第２窒化膜
５１３ 第３窒化膜
１００ 動作領域
１１０ オーミック金属層
１１５、１３５ ソース電極
１１６、１３６ ドレイン電極
１２０ ゲート金属層
１２７ ゲート電極
１３０ パッド金属層
２３１ ＧａＡｓ基板
２３２ バッファ層
２３３ 電子供給層
２３４ スペーサ層
２３５ チャネル層
２３６ 障壁層
２３７ キャップ層
２３７ｓ ソース領域
２３７ｄ ドレイン領域
２５０ 絶縁化層
２５１ 窒化膜
２５１１ スルーイオン用窒化膜
２５１２ パッシベーション膜
２５１３ ジャケット膜
３００ 動作領域
３１０ オーミック金属層
３１５、３３５ ソース電極
３１６、３３６ ドレイン電極
３２０ ゲート金属層
３２７ ゲート電極
３３０ パッド金属層
Ｅ ひさし部
ＯＰ 開口部
ＣＨ コンタクトホール
ＰＲ レジスト
ＩＮ 共通入力端子
Ｃｔｌ１ 制御端子
Ｃｔｌ２ 制御端子
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
ＩＣ 共通入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２制御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
Ｐ 電極パッド
Ｇ 隙間
ＧＶ 溝

Claims (18)

  1. 半導体基板上に積層された、バッファ層、電子供給層、チャネル層、安定層およびキャップ層となる複数の半導体層と、
    前記半導体層に設けられ、ソース領域およびドレイン領域を有する動作領域と、
    前記ソース領域およびドレイン領域とそれぞれコンタクトする第１ソース電極および第１ドレイン電極と、
    前記ソース領域および前記第１ソース電極上と、前記ドレイン領域および前記第１ドレイン電極上をそれぞれ連続して覆う第１絶縁膜と、
    少なくとも前記第１絶縁膜上に設けられた第２絶縁膜と、
    前記第１ソース電極および前記第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極と、
    前記ソース領域および前記ドレイン領域間の前記動作領域の一部とショットキー接合を形成するゲート電極と、
    を具備することを特徴とする半導体装置。
  2. 前記第１絶縁膜は、前記ソース領域と前記第１ソース電極の段差および、前記ドレイン領域と前記第１ドレイン電極の段差に密着して被覆することを特徴とする請求項１に記載の半導体装置。
  3. 前記第２絶縁膜は、前記ソース領域と前記ドレイン領域間の動作領域の一部、及びゲート電極に密着して被覆することを特徴とする請求項１に記載の半導体装置。
  4. 第２ソース電極および第２ドレイン電極は、前記第１絶縁膜および前記第２絶縁膜に設けられたコンタクトホールを介して前記第１ソース電極および前記第１ドレイン電極とコンタクトすることを特徴とする請求項１に記載の半導体装置。
  5. 前記安定層の下層に障壁層を有することを特徴とする請求項１に記載の半導体装置。
  6. 前記ゲート電極は、前記障壁層に設けることを特徴とする請求項５に記載の半導体装置。
  7. 前記ゲート電極は前記安定層上に設けることを特徴とする請求項１に記載の半導体装置。
  8. 前記ゲート電極はＰｔを含み、一部が前記動作領域に埋め込まれることを特徴とする請求項１に記載の半導体装置。
  9. 埋め込まれた前記ゲート電極の底部は、前記障壁層に達することを特徴とする請求項８に記載の半導体装置。
  10. 埋め込まれた前記ゲート電極の底部は、前記安定層内に位置することを特徴とする請求項８に記載の半導体装置。
  11. 半導体基板上に積層された、バッファ層、電子供給層、チャネル層、安定層およびキャップ層となる複数の半導体層と、
    前記半導体層に設けられソース領域およびドレイン領域を有する動作領域と、
    前記ソース領域およびドレイン領域上に設けられた第１ソース電極および第１ドレイン電極と、
    前記第１ソース電極および前記第１ドレイン電極上に設けられた第２ソース電極および第２ドレイン電極と、
    前記ソース領域および前記ドレイン領域間の前記動作領域の一部とショットキー接合を形成するゲート電極と、
    前記ゲート電極周囲、前記第１ソース電極及び第２ソース電極周囲、前記第１ドレイン電極及び第２ドレイン電極周囲と密着して被覆する絶縁膜を具備し、
    前記第２ソース電極および前記第２ドレイン電極は、前記絶縁膜内に設けられたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とそれぞれコンタクトし、
    前記ゲート電極上に設けられた前記絶縁膜の膜厚から前記第２ソース電極および前記第２ドレイン電極上に設けられた前記縁膜膜の膜厚を減じた値を、前記コンタクトホールの深さとなる前記絶縁膜の膜厚から減じた値が正となることを特徴とする半導体装置。
  12. 半導体基板上にバッファ層、電子供給層、チャネル層、安定層およびキャップ層を積層し、全面に初期絶縁膜を形成する工程と、
    所定の領域にイオン注入による絶縁化層を形成し、動作領域を分離する工程と、
    全面の初期絶縁膜を除去する工程と、
    前記動作領域の前記キャップ層の一部にコンタクトする第１ソース電極および第１ドレイン電極を形成する工程と、
    全面に第１絶縁膜を形成する工程と、
    前記第１ソース電極および第１ドレイン電極間の前記第１絶縁膜の一部を除去し、該第１絶縁膜をマスクとして前記キャップ層の一部を除去し前記安定層を露出する工程と、
    前記第１ソース電極及び第１ドレイン電極間の前記動作領域の一部とショットキー接合するゲート電極を形成する工程と、
    前記ゲート電極を覆う第２絶縁膜を形成する工程と、
    前記第１絶縁膜および第２絶縁膜に設けたコンタクトホールを介して前記第１ソース電極および第１ドレイン電極とコンタクトする第２ソース電極および第２ドレイン電極を形成する工程と、
    を具備することを特徴とする半導体装置の製造方法。
  13. 前記第２絶縁膜および、前記第２ソース電極と第２ドレイン電極上を覆う第３絶縁膜を形成する工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記第１絶縁膜は、前記ソース領域と前記第１ソース電極、および前記ドレイン電極と前記第１ドレイン電極の段差に密着して被覆することを特徴とする請求項１２に記載の半導体装置の製造方法。
  15. 前記安定層の下層に障壁層を有し、前記ゲート電極は露出した前記安定層を除去して前記障壁層上に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  16. 前記ゲート電極は、前記安定層上に形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  17. 前記ゲート電極の最下層金属はＰｔであり、熱処理により前記Ｐｔの一部を前記動作領域表面に埋め込むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  18. 前記初期絶縁膜は、ウェハ投入後の前記基板表面の保護膜および／または前記絶縁化層を形成する不純物の活性化アニールの保護膜であることを特徴とする請求項１２に記載の半導体装置の製造方法。
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