JP7067702B2 - Gallium nitride based semiconductor device and its manufacturing method - Google Patents
Gallium nitride based semiconductor device and its manufacturing method Download PDFInfo
- Publication number
- JP7067702B2 JP7067702B2 JP2018120489A JP2018120489A JP7067702B2 JP 7067702 B2 JP7067702 B2 JP 7067702B2 JP 2018120489 A JP2018120489 A JP 2018120489A JP 2018120489 A JP2018120489 A JP 2018120489A JP 7067702 B2 JP7067702 B2 JP 7067702B2
- Authority
- JP
- Japan
- Prior art keywords
- gallium oxide
- insulating film
- crystal
- layer
- gallium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本発明は、半導体層と絶縁体層との界面特性が優れている窒化ガリウム系の半導体装置及びその製造方法に関するものである。 The present invention relates to a gallium nitride based semiconductor device having excellent interfacial characteristics between a semiconductor layer and an insulator layer, and a method for manufacturing the same.
窒化ガリウム系の半導体は、青色の半導体レーザのような短波長の光デバイスだけでなく、その高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度によって、高周波のパワーデバイスとしても注目されている。例えば、ＧａＮ半導体の場合、そのバンドギャップは３．４ｅＶであり、ＳｉやＧａＡｓと比較して２倍以上の飽和電子速度（Ｖｓａｔ）と、Ｓｉの約１０倍、ＧａＡｓの約７．５倍の絶縁破壊電界強度（Ｅｃ）を有する。半導体を用いた高周波・高出力増幅器の性能を比較する指標としてよく用いられるＶｓａｔ・Ｅｃ／２πで表されるＪｏｈｎｓｏｎ指数で比較すると、ＧａＮは、Ｓｉと比較して約２７倍、ＧａＡｓと比較しても約１５倍の大きさであり、これらのことからＧａＮは圧倒的な優位性を有する半導体と認識されている。 Gallium nitride-based semiconductors are attracting attention not only as short-wavelength optical devices such as blue semiconductor lasers, but also as high-frequency power devices due to their high dielectric breakdown electric field strength, high thermal conductivity, and high electron saturation rate. There is. For example, in the case of a GaN semiconductor, its bandgap is 3.4 eV, which is more than twice the saturated electron velocity (V sat ) compared to Si and GaAs, about 10 times that of Si, and about 7.5 times that of GaAs. It has a dielectric breakdown electric field strength (E c ). When compared with the Johnson index expressed by V sat · E c / 2π, which is often used as an index to compare the performance of high-frequency and high-power amplifiers using semiconductors, GaN is about 27 times that of Si, and GaAs. Even when compared, the size is about 15 times larger, and from these facts, GaN is recognized as a semiconductor having an overwhelming advantage.
しかし、窒化ガリウム系の半導体を用いたＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置では、非特許文献１に開示されているように、窒化ガリウム系の半導体の表面の酸化物と被着した金属との反応等によってゲート・ドレイン間にゲートリーク電流が発生することがある。 However. A gate leak current may be generated between the gate and drain due to the reaction between the oxide on the surface of the semiconductor and the adhered metal.
このゲートリーク電流の発生を抑制するために、窒化ガリウム系の半導体の表面にＳｉＮ膜（シリコン窒化膜）、ＳｉＯ２膜（シリコン酸化膜）等の絶縁膜を堆積する態様があるが、窒化ガリウム系の半導体の表面の酸化物の存在等によって半導体の表面と絶縁膜との界面に界面準位が発生してトラップサイトが導入されやすくなる。そのため、そうような態様のＭＩＳＦＥＴやＭＯＳＦＥＴにおいては、周波数による特性が変化しやすくなるという問題が発生する。 In order to suppress the generation of this gate leak current, there is an embodiment in which an insulating film such as a SiN film (silicon nitride film) or a SiO 2 film (silicon oxide film) is deposited on the surface of a gallium nitride based semiconductor. Due to the presence of oxides on the surface of the semiconductor of the system, an interface state is generated at the interface between the surface of the semiconductor and the insulating film, and trap sites are easily introduced. Therefore, in such a mode of MISFET or MOSFET, there arises a problem that the characteristics are likely to change depending on the frequency.
このような問題点を回避するために、特許文献１においては、（ＩｎｘＡｌ１－ｘ）ｙＧａ１－ｙＮ(０≦ｘ≦１、０≦ｙ≦１)で表される窒化ガリウム系の半導体の表面に熱酸化の酸化ガリウム（Ｇａ２Ｏ３）熱酸化膜が形成され、形成された熱酸化膜の上にプラズマＣＶＤによるＳｉＯ２などの絶縁膜が形成され、更に絶縁膜の上にゲート電極が形成されてなる構造を有している。
In order to avoid such a problem, in
本発明は、窒化ガリウム系半導体装置、特に窒化ガリウム系半導体を用いたＭＩＳＦＥＴ、ＭＯＳＦＥＴにおいて、上記ゲートリーク電流の問題や周波数特性劣化の問題を解消するものであり、半導体層と絶縁体層との界面特性が優れている窒化ガリウム系の半導体装置及びその製造方法を提供することを目的とする。 The present invention solves the above-mentioned problems of gate leakage current and deterioration of frequency characteristics in a gallium nitride based semiconductor device, particularly a MISFET or MOSFET using a gallium nitride based semiconductor, and has a semiconductor layer and an insulator layer. It is an object of the present invention to provide a gallium nitride based semiconductor device having excellent interfacial characteristics and a method for manufacturing the same.
本発明の１つの観点によれば、半導体装置が、窒化ガリウムを含む半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられた絶縁体層とを備え、窒化ガリウムは単結晶であり、絶縁体層が、半導体層に隣接する部分において、酸化ガリウムの結晶を含む第１の絶縁膜を少なくとも有し、酸化ガリウムの結晶は、窒化ガリウムの結晶格子と面内格子定数ａが整合している。 According to one aspect of the present invention, the semiconductor device comprises a semiconductor layer containing gallium nitride, a gate electrode, and an insulator layer provided between the semiconductor layer and the gate electrode, and gallium nitride is a single crystal. The insulator layer has at least a first insulating film containing a gallium oxide crystal in a portion adjacent to the semiconductor layer, and the gallium oxide crystal has a gallium nitride crystal lattice and an in-plane lattice constant a. It is consistent.
本発明の一具体例によれば、半導体装置において、窒化ガリウムはウルツ鉱構造の単結晶であり、酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶の結晶である。 According to a specific example of the present invention, in a semiconductor device, gallium nitride is a single crystal having a wurtzite structure, and gallium oxide crystals are hexagonal crystals having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less. It is a crystal.
本発明の一具体例によれば、半導体装置において、窒化ガリウムはウルツ鉱構造の単結晶であり、酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の立方晶の結晶である。 According to a specific example of the present invention, in a semiconductor device, gallium nitride is a single crystal having a wurtzite structure, and gallium oxide crystals are cubic crystals having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less. It is a crystal.
本発明の一具体例によれば、半導体装置において、窒化ガリウムはウルツ鉱構造の単結晶であり、酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶及び立方晶の結晶である。 According to a specific example of the present invention, in a semiconductor device, gallium nitride is a single crystal having a wurtzite structure, and gallium oxide crystals are hexagonal crystals having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less. It is a cubic crystal.
本発明の一具体例によれば、半導体装置において、酸化ガリウムの結晶は、ε構造の酸化ガリウム、γ構造の酸化ガリウム、及びこれらの組合せからなる群から少なくとも１つ選択される。 According to one specific example of the present invention, in a semiconductor device, at least one crystal of gallium oxide is selected from the group consisting of gallium oxide having an ε structure, gallium oxide having a γ structure, and a combination thereof.
本発明の一具体例によれば、半導体装置において、酸化ガリウムの結晶の結晶面が、半導体層の結晶面に揃えて配列されている。 According to a specific example of the present invention, in a semiconductor device, the crystal planes of gallium oxide crystals are arranged so as to be aligned with the crystal planes of the semiconductor layer.
本発明の一具体例によれば、半導体装置において、第１の絶縁膜の膜厚が、酸化ガリウムの結晶の一原子層の厚さ以上であって、１０ｎｍ以下である。 According to a specific example of the present invention, in the semiconductor device, the film thickness of the first insulating film is not less than the thickness of the monoatomic layer of the gallium oxide crystal and not more than 10 nm.
本発明の一具体例によれば、半導体装置において、第１の絶縁膜の膜厚が、５ｎｍ以下である。 According to a specific example of the present invention, the film thickness of the first insulating film is 5 nm or less in the semiconductor device.
本発明の一具体例によれば、半導体装置において、第１の絶縁膜が、窒化ガリウムの結晶格子と面内格子定数ａが整合された酸化ガリウムの結晶、又はａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１である酸化ガリウムの結晶を有する場合であって、第１の絶縁膜における前記酸化ガリウムの結晶が占める体積の割合は９５％以上である。 According to a specific example of the present invention, in the semiconductor device, the first insulating film is a gallium oxide crystal in which the gallium nitride crystal lattice and the in-plane lattice constant a are matched, or the a-axis lattice constant is 0. In the case of having a gallium oxide crystal which is at least one of hexagonal crystal and cubic crystal of 28 nm or more and 0.34 nm or less, the ratio of the volume occupied by the gallium oxide crystal in the first insulating film is 95% or more. Is.
本発明の一具体例によれば、半導体装置において、第１の絶縁膜がε構造の酸化ガリウム及びγ構造の酸化ガリウムの組合せを有する場合であって、第１の絶縁膜においてε構造の酸化ガリウムの結晶が占める体積の割合は７０％以上９０％以下であり、第１の絶縁膜の残余部分をγ構造の酸化ガリウムの結晶が占めている。 According to a specific example of the present invention, in a semiconductor device, the first insulating film has a combination of gallium oxide having an ε structure and gallium oxide having a γ structure, and the first insulating film has an oxidation of the ε structure. The volume ratio of the gallium crystals is 70% or more and 90% or less, and the residual portion of the first insulating film is occupied by the gallium oxide crystals having a γ structure.
本発明の一具体例によれば、半導体装置の第１の絶縁膜において、ε構造の酸化ガリウムの結晶が占める体積の割合は８０％であって、γ構造の酸化ガリウムの結晶が占める割合は２０％である。 According to a specific example of the present invention, in the first insulating film of the semiconductor device, the volume ratio of the gallium oxide crystal having the ε structure is 80%, and the ratio of the gallium oxide crystal having the γ structure is 80%. It is 20%.
本発明の一具体例によれば、半導体装置において、第１の絶縁膜がε構造の酸化ガリウム及びγ構造の酸化ガリウムの組合せを有する場合であって、第１の絶縁膜においてε構造の酸化ガリウム及びγ構造の酸化ガリウムが占める体積の割合は９５％以上である。 According to one specific example of the present invention, in a semiconductor device, when the first insulating film has a combination of gallium oxide having an ε structure and gallium oxide having a γ structure, the oxidation of the ε structure in the first insulating film. The volume ratio of gallium and gallium oxide having a γ structure is 95% or more.
本発明の一具体例によれば、半導体装置において、絶縁体層が、ゲート電極と第１の絶縁膜との間に設けられた第２の絶縁膜を含み、第２の絶縁膜が、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スカンジウム（Ｓｃ）、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、又は酸窒化物を有する。 According to a specific example of the present invention, in the semiconductor device, the insulator layer includes a second insulating film provided between the gate electrode and the first insulating film, and the second insulating film is aluminum. An element consisting of (Al), silicon (Si), hafnium (Hf), zirconium (Zr), tantalum (Ta), titanium (Ti), gallium (Ga), yttrium (Y), scandium (Sc), and rare earth elements. It has an oxide, nitride, or oxynitride of at least one element selected from the group.
本発明の一具体例によれば、半導体装置において、ゲート電極が、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、ｐｏｌｙ－Ｓｉからなる群から選択された少なくとも１つを有する。 According to a specific example of the present invention, in a semiconductor device, the gate electrodes are aluminum (Al), titanium (Ti), tungsten (W), platinum (Pt), gold (Au), silver (Ag), and ruthenium (Ag). It has at least one selected from the group consisting of Ru), rhodium (Rh), palladium (Pd), nickel (Ni), tin (Sn), zinc (Zn) and poly-Si.
本発明の一具体例によれば、上記半導体装置の製造方法が、半導体層を準備する半導体層準備工程と、絶縁体層を形成する絶縁体層形成工程と、ゲート電極を形成するゲート電極形成工程とを少なくとも有する。 According to a specific example of the present invention, the method for manufacturing a semiconductor device includes a semiconductor layer preparation step for preparing a semiconductor layer, an insulator layer forming step for forming an insulator layer, and a gate electrode forming for forming a gate electrode. It has at least a process.
本発明の一具体例によれば、上記半導体装置の製造方法において、絶縁体層形成工程は、半導体層を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つを使用して表面処理することによって、第１の絶縁膜を形成するステップを含む。 According to one specific example of the present invention, in the method for manufacturing a semiconductor device, in the insulator layer forming step, the semiconductor layer is formed of sulfuric acid, hydrogen peroxide solution, ammonia, fluoroacid, hydrochloric acid, nitric acid, phosphoric acid, and hydroxylation. It comprises the step of forming a first insulating film by surface treatment with at least one selected from the group consisting of potassium.
本発明の一具体例によれば、上記半導体装置の製造方法において、絶縁体層形成工程は、半導体層を、５００℃以下でプラズマ酸化処理及び／又はオゾン酸化処理することによって、第１の絶縁膜を形成するステップを含む。 According to a specific example of the present invention, in the method for manufacturing a semiconductor device, in the insulator layer forming step, the semiconductor layer is subjected to plasma oxidation treatment and / or ozone oxidation treatment at 500 ° C. or lower to obtain a first insulation. Includes steps to form a membrane.
本発明の一具体例によれば、上記半導体装置の製造方法において、絶縁体層形成工程は、半導体層上に、７００℃以下で電子ビーム蒸着法及び／又はＭＢＥ法を使用して、８７０℃以下でＣＶＤ法を使用して、７００℃以下でＨＶＰＥ法を使用して、５００℃以下でＡＬＤ法を使用して、及び／又は、５００℃以下でスパッタリング法を使用して、第１の絶縁膜を積層するステップを含む。 According to one specific example of the present invention, in the method for manufacturing a semiconductor device, the insulator layer forming step is performed on the semiconductor layer at 700 ° C. or lower by using an electron beam vapor deposition method and / or an MBE method at 870 ° C. First insulation using the CVD method below, using the HVPE method below 700 ° C, using the ALD method below 500 ° C, and / or using the sputtering method below 500 ° C. Including the step of laminating the film.
本発明の一具体例によれば、上記半導体装置の製造方法において、絶縁体層形成工程は、半導体層上に、５００℃以上８７０℃以下の熱処理により酸化ガリウムの結晶を形成し、その後エッチングを行って酸化ガリウムの結晶の厚さを１０ｎｍ以下にして、第１の絶縁膜を形成するステップを含む。 According to a specific example of the present invention, in the method for manufacturing a semiconductor device, in the insulator layer forming step, gallium oxide crystals are formed on the semiconductor layer by heat treatment at 500 ° C. or higher and 870 ° C. or lower, and then etching is performed. The step of forming the first insulating film by reducing the thickness of the gallium oxide crystal to 10 nm or less is included.
本発明によれば、半導体層と絶縁体層との間の界面準位によるトラップサイトを少なくすることによって、良好な電気特性を有する窒化ガリウム系の半導体装置及びその製造方法が与えられる。ここで、窒化ガリウム系の半導体装置とは窒化ガリウムを含む半導体層を有する半導体装置のことをいう。 According to the present invention, by reducing the number of trap sites due to the interface state between the semiconductor layer and the insulator layer, a gallium nitride based semiconductor device having good electrical characteristics and a method for manufacturing the same are provided. Here, the gallium nitride based semiconductor device means a semiconductor device having a semiconductor layer containing gallium nitride.
なお、本発明の他の目的、特徴及び利点は、添付図面に関する以下の本発明の実施例の記載から明らかになるであろう。 It should be noted that other objects, features and advantages of the present invention will be clarified from the following description of the embodiments of the present invention with respect to the accompanying drawings.
以下、本発明の実施例について図面を参照して説明するが、本発明はこれらの実施例に限定されるものではない。 Hereinafter, examples of the present invention will be described with reference to the drawings, but the present invention is not limited to these examples.
＜実施の形態１＞
実施の形態１では、図１を参照して、横型のＭＩＳＦＥＴである窒化ガリウム系の半導体装置１００を説明する。
半導体装置１００は、窒化ガリウムの自立基板１１１上に形成された窒化ガリウムを含む半導体層（チャネル層）１０１と、ゲート電極１０５と、半導体層１０１とゲート電極１０５との間に設けられた絶縁体層（ゲート絶縁膜）１０２とを備える。
半導体層１０１の窒化ガリウムは単結晶であることが好ましく、その窒化ガリウムはウルツ鉱構造の単結晶であることがより好ましい。また、半導体層１０１は単結晶の窒化ガリウムからなることがより好ましい。
<
In the first embodiment, the gallium nitride based
The
The gallium nitride of the
絶縁体層１０２は、半導体層１０１に隣接する部分において第１の絶縁膜１０３を含む。また、絶縁体層１０２は、ゲート電極１０５と第１の絶縁膜１０３との間に設けられた第２の絶縁膜１０４を含んでいてもよい。ここで、第２の絶縁膜１０４は単層の膜でも複数の膜からなる積層膜でもよい。
また、半導体装置１００は、ＭＩＳＦＥＴを構成するために、半導体層１０１に不純物を注入することにより、ソース領域１０７及びドレイン領域１０８を備えていてもよい。例えば、半導体層１０１がｎ型の窒化ガリウムである場合には、半導体層１０１にｐ型の不純物を注入することによりソース領域１０７及びドレイン領域１０８を形成する。
半導体装置１００は、ソース領域１０７上及びドレイン領域１０８上に、それぞれソース電極１０９及びドレイン電極１１０を備える。
The
Further, the
The
第１の絶縁膜１０３は、半導体層１０１を構成する窒化ガリウムの結晶格子と面内格子定数ａが整合している酸化ガリウムの結晶を含む。
ここで、面内格子定数ａが整合しているとは、窒化ガリウムと酸化ガリウムの結晶格子定数ａの差が±１５％以内に収まっていることをいう。窒化ガリウムと酸化ガリウムの結晶格子定数ａの差が±１５％以内に収まっていると、絶縁体層１０２のトラップサイトの発生が抑えられる。
The first
Here, the fact that the in-plane lattice constants a match means that the difference between the crystal lattice constants a of gallium nitride and gallium oxide is within ± 15%. When the difference between the crystal lattice constants a of gallium nitride and gallium oxide is within ± 15%, the generation of trap sites in the
半導体層１０１を構成する窒化ガリウムの単結晶としては、結晶の安定性からウルツ鉱構造の単結晶を好んで挙げることができる。半導体層１０１を構成する窒化ガリウムとしてウルツ鉱構造の単結晶を用いた場合は、第１の絶縁膜１０３を構成する酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１であることが好ましい。
As the single crystal of gallium nitride constituting the
ここで、本発明におけるａ軸の格子定数とは、六方晶結晶の場合は通常のａ軸の格子定数を指し、立方晶結晶の場合は、（１１１）面でスライスしたときの切り口における結晶格子の格子定数を指す。 Here, the a-axis lattice constant in the present invention refers to a normal a-axis lattice constant in the case of a hexagonal crystal, and in the case of a cubic crystal, the crystal lattice at the cut end when sliced on the (111) plane. Refers to the lattice constant of.
図１１は、立方晶の酸化ガリウム、例えばγ―Ｇａ２Ｏ３の結晶を（１００）面から見た図で、同図の１は酸素原子（Ｏ）を、２はガリウム原子（Ｇａ）を表す。（１００）面でスライスした面（インプレーン）においては、六角形の酸素原子配置は認められず、この面に接するＧａＮ半導体とは格子整合はしない。 FIG. 11 is a view of a cubic gallium oxide, for example, a crystal of γ-Ga 2 O 3 viewed from the (100) plane. In the figure, 1 is an oxygen atom (O) and 2 is a gallium atom (Ga). show. Hexagonal oxygen atom configurations are not observed on the plane (inplane) sliced on the (100) plane, and lattice matching does not occur with the GaN semiconductor in contact with this plane.
図１２は、立方晶の酸化ガリウム、例えばγ―Ｇａ２Ｏ３の結晶を（１１１）面から見た図である。ここで、図１２の１は、図１１の場合と同様に、酸素原子（Ｏ）を、２はガリウム原子（Ｇａ）を表す。そして、この結晶を（１１１）面、かつ酸素原子１がある場所でスライスしたとき、その切り口に位置する原子の配置を図１３に示す。図１３からわかるように、この切り口における（このインプレーンにおける）酸素原子１は六方晶と同じ結晶配置（結晶格子１１）をなす。
本発明では、このインプレーンでの図１３の２１に示されるａ１、２２に示されるａ２、２３に示されるａ３をａ軸の格子定数とするが、ほぼ正六角形をなすため、ａ１、ａ２およびａ３の値はほぼ等しく、格子定数ａで表させる。
FIG. 12 is a view of a cubic gallium oxide, for example, a crystal of γ-Ga 2 O 3 viewed from the (111) plane. Here, 1 in FIG. 12 represents an oxygen atom (O) and 2 represents a gallium atom (Ga), as in the case of FIG. 11. Then, when this crystal is sliced on the (111) plane and at a place where
In the present invention, a1 shown in 21 of FIG. 13 , a2 shown in 22 and a3 shown in 23 are used as the lattice constants of the a - axis in this inplane , but since they form a substantially regular hexagon, a The values of 1 , a 2 and a 3 are almost equal and are expressed by the lattice constant a.
ウルツ鉱構造の窒化ガリウムの結晶構造は、ａ軸の格子定数が０．３１９ｎｍの六方晶である。発明者は、酸化ガリウムが、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶構造をなすと、格子が整合されてトラップサイトの発生が十分に抑制されることを見出した。また、発明者は、酸化ガリウムが（１１１）面の立方晶の場合、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下において六方晶構造であるウルツ鉱構造の窒化ガリウムと格子が十分に整合されて、トラップサイトの発生が十分に抑制されることを見出した。さらに、発明者は、酸化ガリウムが、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶構造の酸化ガリウムと立方晶構造の酸化ガリウムからなる場合に、格子が整合されてトラップサイトの発生が十分に抑制されることを見出した。 The crystal structure of gallium nitride in the wurtzite structure is a hexagonal crystal with an a-axis lattice constant of 0.319 nm. The inventor has found that when gallium oxide has a hexagonal structure having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less, the lattices are aligned and the generation of trap sites is sufficiently suppressed. Further, the inventor found that when gallium oxide is a (111) plane cubic crystal, gallium nitride and a lattice having a wurtzite structure having a hexagonal structure are sufficiently sufficient when the lattice constant of the a-axis is 0.28 nm or more and 0.34 nm or less. It was found that the occurrence of trap sites was sufficiently suppressed. Furthermore, the inventor found that when gallium oxide is composed of hexagonal gallium oxide having a lattice constant of 0.28 nm or more and 0.34 nm or less and gallium oxide having a cubic structure, the lattice is matched and the trap site is trapped. It was found that the occurrence of was sufficiently suppressed.
また、第１の絶縁膜１０３は、ε構造の酸化ガリウム若しくはγ構造の酸化ガリウムから構成され、又は、ε構造の酸化ガリウム及びγ構造の酸化ガリウムの組合せから構成されてもよい。
ここで、ε構造の酸化ガリウムは、六方晶の結晶構造であり、そのａ軸の結晶格子定数は０．２９０ｎｍである。また、γ構造の酸化ガリウムは、立方晶の結晶構造であり、（１１１）面におけるそのａ軸の結晶格子定数は０．２９１ｎｍである。
ちなみに、特許文献１に示された熱酸化の酸化ガリウムは、９００℃ドライ酸素雰囲気中で形成されていることから、β－Ｇａ２Ｏ３である。β－Ｇａ２Ｏ３は単斜晶系であり、その格子定数はａ＝１．２２１４ｎｍ、ｂ＝０．３０３７１ｎｍ、ｃ＝０．５７９８１ｎｍである。また、α＝γ＝９０°、β＝１０８．８３°であって、β－Ｇａ２Ｏ３は、ウルツ鉱構造の窒化ガリウムとは格子整合しないものである。
Further, the first insulating
Here, gallium oxide having an ε structure has a hexagonal crystal structure, and its a-axis crystal lattice constant is 0.290 nm. Further, gallium oxide having a γ structure has a cubic crystal structure, and its a-axis crystal lattice constant on the (111) plane is 0.291 nm.
Incidentally, the thermally oxidized gallium oxide shown in
第１の絶縁膜１０３を構成する酸化ガリウムの結晶面は、半導体層１０１の結晶面に揃えて配列されているのが好ましい。例えば、半導体層１０１の窒化ガリウムのミラー指数［０００１］の結晶面上に六方系単結晶である酸化ガリウムの結晶面を揃えるように第１の絶縁膜１０３は形成されていてもよい。
The crystal planes of gallium oxide constituting the first insulating
第１の絶縁膜１０３の膜厚は、１０ｎｍ以下であることが好ましい。１０ｎｍより大きくすると、形成される酸化ガリウムの結晶において格子不整合が発生しやすく、トラップサイトが増加するからである。更には、第１の絶縁膜１０３の膜厚は、５ｎｍ以下であるであることがより好ましい。このように、第１の絶縁膜１０３の膜厚をできるだけ小さくすることが好ましい。一方で、第１の絶縁膜１０３の膜厚は、半導体層１０１上に酸化ガリウムが確実に形成されるようにするために、酸化ガリウムの一原子層の厚さ以上とする必要がある。また、第１の絶縁膜１０３の膜厚は、酸化ガリウムの二原子層の厚さ以上とすると欠陥部の発生が少なくなるという効果がある。
The film thickness of the first insulating
第１の絶縁膜１０３が窒化ガリウムと面内格子定数ａが格子整合された酸化ガリウムの結晶を有する場合、第１の絶縁膜１０３における窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶が占める体積の割合は、９５％以上であることが好ましい。また、第１の絶縁膜１０３が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する場合、第１の絶縁膜１０３におけるａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶が占める体積の割合は、９５％以上であることが好ましい。この構成にすることにより、窒化ガリウム系半導体層１０１とゲート電極１０５の間に形成されるゲート絶縁膜１０２のトラップサイトの発生が十分に抑制される。
When the first insulating
第１の絶縁膜１０３が、ε構造の酸化ガリウム及びγ構造の酸化ガリウムの組合せにより構成されている場合、第１の絶縁膜１０３の体積において、ε構造の酸化ガリウムが占める割合は７０％以上９０％以下であって、γ構造の酸化ガリウムが占める割合は１０％以上３０％以下であって、ε構造の酸化ガリウム及びγ構造の酸化ガリウムの合計が占める割合が９５％以上１００％以下になっていることが好ましい。例えば、第１の絶縁膜１０３の体積において、ε構造の酸化ガリウムが占める割合は８０％であって、第１の絶縁膜１０３の残余部分である２０％をγ構造の酸化ガリウムが占めていてもよい。また、第１の絶縁膜１０３の体積において、ε構造の酸化ガリウムが占める割合は７８％であって、γ構造の酸化ガリウムが占める割合は１８％であって、ε構造の酸化ガリウム及びγ構造の酸化ガリウム以外が占める割合は４％になるように、ε構造の酸化ガリウム及びγ構造の酸化ガリウムの合計が占める割合が９６％であってもよい。この構成にすることにより、窒化ガリウム系半導体層１０１とゲート電極１０５の間に形成されるゲート絶縁膜１０２のトラップサイトの発生が十分に抑制される。
When the first insulating
絶縁体層１０２の第２の絶縁膜１０４は、第１の絶縁膜１０３上に設けられ、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、スカンジウム（Ｓｃ）、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、又は酸窒化物から形成されている。第２の絶縁膜１０４の具体的な材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、ＹＯ３、Ｓｃ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯＮなどを挙げることができる。
第２の絶縁膜の膜厚は３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がさらに好ましい。３ｎｍ以下の場合、トンネル電流が発生しやすくなったり、ゲート耐圧不良が発生しやすくなったりする。１００ｎｍ以上では電流駆動能力（Ｇｍ）などのＦＥＴの特性が不十分になりやすい。
The second
The film thickness of the second insulating film is preferably 3 nm or more and 100 nm or less, and more preferably 5 nm or more and 50 nm or less. If it is 3 nm or less, tunnel current is likely to occur, and gate withstand voltage failure is likely to occur. At 100 nm or more, FET characteristics such as current drive capability (Gm) tend to be insufficient.
ゲート電極１０５は、第２の絶縁膜１０４上に設けられ、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）、ｐｏｌｙ－Ｓｉ（ポリシリコン）からなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。そして、ＭＩＳＦＥＴのゲート電極としての仕事関数、抵抗率、製造プロセス工程での耐熱性、汚染及び加工性を鑑みてこれらの中から最適な材料が選択される。
The
次に、実施の形態１による窒化ガリウム系半導体装置１０１の製造工程を、製造フローを断面概要図で示した図２を参照しながら説明する。
本明細書において、ｎ又はｐは、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎ又はｐの右肩に記載した＋又は－について、＋はそれが記載されていないものよりもキャリア濃度が高く、－はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
Next, the manufacturing process of the gallium nitride based
As used herein, n or p means that electrons or holes are multiple carriers, respectively. Also, for + or-described on the right shoulder of n or p, + means that the carrier concentration is higher than that not described, and-means that the carrier concentration is lower than that not described. do.
以下、説明をわかりやすくするために自立基板１１１としてｎ＋型ＧａＮ単結晶基板を用いた場合を説明する。ｐ型基板を用いた場合は、以下、ｎをｐに、ｐをｎに置き換えればよい。また、本明細書において、「上」及び「上方」とは、自立基板１１１から半導体層１０１への向きである第１方向を意味する。
Hereinafter, in order to make the explanation easy to understand, a case where an n + type GaN single crystal substrate is used as the self-supporting
最初に、自立基板１１１上に半導体層１０１を形成する（図２（ａ））。例えば、自立基板１１１としてｎ＋型ＧａＮ単結晶基板を用い、直接接して、半導体層１０１として、ｐ型ＧａＮ層を第１方向に２μｍ程度の厚みにエピタキシャル形成する。ＧａＮに対するｐ型不純物の例としてはＭｇ（マグネシウム）を挙げることができる。
First, the
次に、半導体層１０１の主面に直接接して、主面全面にスクリーン層１５１を形成する（図２（ｂ））。スクリーン層１５１としては、例えば、第１方向に２０ｎｍ程度の厚みを有するＳｉＯ２を挙げることができる。スクリーン層１５１は、イオン注入時に半導体層１０１に生じるチャネリングを防ぐ機能を有する。
Next, the
その後、半導体層１０１にスクリーン層１５１を介して不純物を注入してソース領域１０７及びドレイン領域１０８を形成する（図２（ｃ））。この注入は、フォトレジスト層１６１をマスクにして行うことができるが、マスクレスでイオンを描画注入することもできる。注入する不純物（ｎ型）としては、例えばＳｉを挙げることができるが、Ｓｉに限るものではなくＯ（酸素）などを用いてもよい。Ｓｉを注入する場合は、例えば、４５ｋｅＶで５×１０１５ｃｍ－２注入する。なお、フォトレジスト層１６１はＳｉを遮蔽するほど十分に厚いものとし、チャネル形成領域にはＳｉを注入しないようにする。なお、フォトレジスト層１６１に代えてＳｉＯ２等のハードマスクを用いてもよい。
After that, impurities are injected into the
しかる後、フォトレジスト層１６１を除去し（図２（ｄ））、引き続きスクリーン層１５１上に絶縁層１５２を形成する（図２（ｅ））。これにより、スクリーン層１５１と絶縁層１５２からなるキャップ層１５３を主面上の全体に形成する。
After that, the
仮に、ソース領域１０７及びドレイン領域１０８を形成する不純物注入工程の直後にスクリーン層１５１を一度除去すると、アモルファス状態のソース領域１０７及びドレイン領域１０８の表面が露出することとなる。この状態は活性であり、すぐに酸素と結合し酸化ガリウムを形成してしまう。そこで、本例のように、スクリーン層１５１を除去することなく絶縁層１５２を積み増す。
If the
他方、スクリーン層１５１を除去した後に、主面に接して絶縁層１５２を設けてもよい。この場合、絶縁層１５２のみがキャップ層１５３となる。これにより、イオン注入する際にスクリーン層１５１に混入した不純物を、スクリーン層１５１と共に除去することができる。
On the other hand, after removing the
絶縁層１５２としては、例えば、第１方向に４８０ｎｍ程度の厚みを有するＳｉＯ２を挙げることができる。スクリーン層１５１にさらに絶縁層１５２を積み増すことにより、この場合キャップ層１５３の厚みは５００ｎｍ程度となる。なお、キャップ層１５３としては、Ａｌ２Ｏ３，ＳｉＮ及びＡｌＮを用いることもできる。
半導体層１０１中の不純物をＭｇとした場合、Ａｌ２Ｏ３，ＳｉＮ及びＡｌＮは、ＳｉＯ２と比較して半導体層１０１のＭｇを吸収しにくい。この場合は、キャップ層１５３に半導体層１０１の主面近傍におけるＭｇを吸収させる目的で、キャップ層１５３としてＳｉＯ２を用いることが望ましい。
As the insulating
When the impurity in the
その後、アニールを行う。アニールの温度は、例えば、１０５０℃以上１２００℃以下を挙げることができる。雰囲気ガスとしてはＡｒ（アルゴン）及び／又はＮ２（窒素）などを挙げることができるが、このガスに限るものではない。 After that, annealing is performed. The annealing temperature can be, for example, 1050 ° C or higher and 1200 ° C or lower. Examples of the atmospheric gas include Ar (argon) and / or N 2 (nitrogen), but the gas is not limited to this gas.
キャップ層２０は、このアニール段階において、半導体層１０１中の不純物（例えばＭｇ）を吸収することができる。半導体層１０１としてＭｇを不純物とするｐ型ＧａＮ層とした場合は、半導体層１０１中のｐ型の不純物濃度が実質的に低下するので、ｎ型のソース領域１６及びドレイン領域１８を低抵抗にすることができる。なお、キャップ層１５３にＳｉＯ２を用いた場合、Ｓｉを含んでいるので、キャップ層１５３はＳｉを吸収しない。
The
その後、キャップ層１５３を除去する（図２（ｆ））。アニールを行ったことでソース領域１０７及びドレイン領域１０８は再結晶化している。仮に、アニール前にキャップ層１５３を除去すると、ソース領域１０７及びドレイン領域１０８がキャップ層１５３と共に剥離する可能性がある。アニール後にキャップ層１５３を除去すると、ソース領域１０７及びドレイン領域１０８の剥離を防止することができる。
After that, the
次に、主面上に第１の絶縁膜１０３及び第２の絶縁膜１０４を順次形成し、絶縁膜１０３及び第２の絶縁膜１０４からなる絶縁体層１０２を形成する（図２（ｇ））。
ここで、第１の絶縁膜１０３は、上述の窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する絶縁膜である。又は、第１の絶縁膜１０３は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する絶縁膜である。
Next, the first insulating
Here, the first insulating
又は、第１の絶縁膜１０３は、酸化ガリウムの結晶を含む絶縁膜であって、例えば、上述のε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを有する絶縁膜である。
一般に、酸化ガリウムの結晶はβ構造が安定構造で、ε構造やγ構造は準安定構造とされているが、第１の絶縁膜１０３をε構造やγ構造の酸化ガリウムの結晶とすることで、ゲート絶縁膜として好適なトラップサイトの少ない良好な界面状態の絶縁膜１０３を形成することができる。
Alternatively, the first insulating
Generally, the β structure of a gamma oxide crystal is a stable structure, and the ε structure and the γ structure are semi-stable structures. However, by using the first insulating
第１の絶縁膜１０３を形成する第１の方法は、窒化ガリウムを含む半導体層１０１の表面を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つの化学溶液によって酸化させる方法である。
この酸化方法としては、ＳＣ１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ １）（ＮＨ４ＯＨ（アンモニア水）－Ｈ２Ｏ２（過酸化水素）－Ｈ２Ｏ（水））、ＳＣ２（Ｓｔａｎｄａｒｄ Ｃｌｅａｎｉｎｇ ｓｏｌｕｔｉｏｎ ２）（ＨＣｌ（塩酸）－Ｈ２Ｏ２－Ｈ２Ｏ）、ＳＰＭ（Ｓｕｌｆｕｒｉｃ ａｃｉｄ ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）（Ｈ２ＳＯ４（硫酸）－Ｈ２Ｏ２－Ｈ２Ｏ）、バッファードフッ酸溶液（Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ：ＢＨＦ）など通常は洗浄として用いられる方法を挙げることができる。バッファードフッ酸溶液は通常酸化膜を除去する方法として知られているが、除去とともに生成される窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜や、ε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを有する酸化膜は、第１の絶縁膜１０３として好適な膜となる。
In the first method of forming the first insulating
Examples of this oxidation method include SC1 (Standard Cleaning solution 1) (NH 4 OH (hydrogen water) -H 2 O 2 (hydrogen hydrogen) -H 2 O (water)), SC2 (Standard Cleaning solution 2) (HCl (HCl). Hydrochloride) -H 2 O 2 -H 2 O), SPM (Sulfuric acid hydrogen Peroxide Mixture) (H 2 SO 4 (sulfuric acid) -H 2 O 2 -H 2 O), Buffered Hydrogen Fluoride: BHF) and the like, which are usually used for cleaning, can be mentioned. A buffered hydrofluoric acid solution is usually known as a method for removing an oxide film, but an oxide film having gallium oxide crystals in which gallium nitride and the in-plane lattice constant a are matched with the gallium nitride produced by the removal, or an oxide film having an ε structure can be used. An oxide film having gallium oxide and / or gallium oxide having a γ structure is a suitable film as the first insulating
この第１の方法によると、第１の絶縁膜１０３の結晶面（酸化ガリウムの結晶面）は半導体層１０１表面の結晶面に揃えて配列される。このため、トラップの少ない良質な絶縁膜１０２を形成する上で第１の方法は特に好ましい。
According to this first method, the crystal planes (crystal planes of gallium oxide) of the first insulating
なお、この第１の方法に際し、光照射を併用してもよい（Ｐｈｏｔｏ－Ｅｌｃｔｒｏｃｈｅｍｉｃａｌ Ｏｘｉｄａｔｉｏｎ）。例えば、水酸化カリウム、リン酸、グリコール、等の化学溶液に半導体層１０１を浸し、半導体層１０１の表面に波長２８０ｎｍ以上３８０ｎｍ未満の紫外線（ＵＶ）光や波長１９０ｎｍ以上２８０ｎｍ未満の遠視外光（ＤＵＶ）を照射することによって、半導体層１０１の表面を酸化させて第１の絶縁膜１０３を形成してもよい。
また、第１の方法は、常温か加熱処理が加わっても２８０℃以下の処理であるため、熱酸化処理に比べて熱負荷が少ないという特徴がある。大きな熱負荷が加わると、注入された不純物のプロファイルが変化したり、応力が発生するなどの問題を生じやすい。
In addition, light irradiation may be used together with this first method (Photo-Erctrochemical Oxidation). For example, the
Further, the first method is characterized in that the heat load is smaller than that of the thermal oxidation treatment because the treatment is at room temperature or at 280 ° C. or lower even if heat treatment is applied. When a large heat load is applied, problems such as a change in the profile of the injected impurities and stress are likely to occur.
第１の絶縁膜１０３を形成する第２の方法は、半導体層１０１の表面を、５００℃以下の雰囲気においてプラズマ酸化処理することによって酸化させ、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成する方法である。また、半導体層１０１の表面を、５００℃以下の雰囲気においてオゾン酸化処理することによって酸化させて、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成してもよい。
In the second method of forming the first insulating
第１の絶縁膜１０３を形成する第３の方法は、半導体層１０１の表面上に、７００℃以下の雰囲気において電子ビーム蒸着法及び／又は分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させる方法である。また、半導体層１０１の表面上に、８７０℃以下の雰囲気において化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。また、半導体層１０１の表面上に、７００℃以下の雰囲気においてハイドライド気相成長（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ＨＶＰＥ）法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。また、半導体層１０１の表面上に、５００℃以下の雰囲気において原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させもよい。また、半導体層１０１の表面上に、５００℃以下の雰囲気においてスパッタリング法によって酸化ガリウムを堆積させ、その後アニールを行って窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。
A third method for forming the first insulating
なお、これらの第１の絶縁膜の形成において酸素リッチな条件で成膜すると、ε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムが形成される。 When the first insulating film is formed under oxygen-rich conditions, gallium oxide having an ε structure and / or gallium oxide having a γ structure is formed.
第１の絶縁膜１０３を形成する第４の方法は、半導体層１０１の表面上に、５００℃以上の熱処理により酸化ガリウムを形成し、その後エッチングを行ってこの酸化ガリウムの厚さを１０ｎｍ以下にして、第１の絶縁膜を形成する方法である。
In the fourth method of forming the first insulating
第２の絶縁膜１０４は、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、又は酸窒化物を、スパッタリング法、ＣＶＤ法、ＡＬＤ法などで形成する。第２の絶縁膜１０４の具体的な材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、ＹＯ３、Ｓｃ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯＮなどが挙げられるが、例えば、第２の絶縁膜としてＡｌ２Ｏ３をスパッタリング法で形成する場合は、ターゲットとしてＡｌを用い、酸素ガス中でＤＣスパッタリングを行うこともできるし、ターゲットとしてＡｌ２Ｏ３を用いてＲＦスパッタリングを行うこともできる。また、トリメチルアルミニウムを用いたＡＬＤ法により形成することもできる。
The second
その後、絶縁体層１０２の上にゲート電極１０５を形成する（図２（ｈ））。
ゲート電極１０５は、ゲート電極を構成するゲート材料を絶縁体層１０２の全面に堆積後、所望のパターンを有するフォトレジスト層をリソグラフィによって形成し、そのフォトレジスト層をエッチングマスクにしてゲート材料をエッチングして形成する。ゲート電極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ－Ｓｉからなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。ゲート電極材料の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。この方法は、ゲート電極加工精度が高いという特徴がある。
また、リフトオフ用のフォトレジスト層を形成したのち、電子線を利用した蒸着方法、加熱による蒸着法、スパッタリング法、ＣＶＤ法などによりゲート材料を堆積させ、フォトレジスト層を剥離することによりゲート電極１０５を形成してもよい。この方法は、エッチングによる半導体装置へのダメージが入らないという特徴がある。
また、ゲート電極を形成する場所を開口部とした層間膜を絶縁体層１０２の上に形成し、ゲート電極材料を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｎｇ）法やエッチバック法などでゲート絶縁材料を層間膜の開口部に埋め込んでゲート電極１０５を形成してもよい。この方法は、エッチングが難しい電極材料を用いた場合においても、十分精度の高い加工が可能になるとともに、エッチングによる半導体装置へのダメージも入りにくいという特徴がある。
After that, the
In the
Further, after forming a photoresist layer for lift-off, a gate material is deposited by a vapor deposition method using an electron beam, a vapor deposition method by heating, a sputtering method, a CVD method, or the like, and the photoresist layer is peeled off to form a
Further, an interlayer film having an opening at a place where the gate electrode is formed is formed on the
その後、ソース電極１０９及びドレイン電極１１０を形成する（図２（ｉ））。この際、ソース電極１０９及びドレイン電極１１０部の絶縁体層１０２には開口を予めエッチングにより開けておき、ソース電極１０９とソース領域１０７及びドレイン電極１１０とドレイン領域１０８が電気的に接触するようにしておく。この電気的接触においては、オーミックコンタクトが好ましい。ソース電極１０９及びドレイン電極１１０は、Ｔｉ（チタン）及びＡｌ（アルミニウム）の積層体であってよいが、これに限るものではない。ソース電極１０９及びドレイン電極１１０としては、Ａｌ、Ｔｉのほか、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ－Ｓｉからなる群から選択された少なくとも１つから形成されていてもよい。また、これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
以上の工程により、ＭＩＳＦＥＴ１００が製造される。
After that, the
The
第１の実施の形態の製造方法によるＭＩＳＦＥＴ１００は、ゲート電極１０５を形成する前に半導体層１０１の不純物やそのプロファイルにとって所望の熱処理を行えることから、所定の電気特性を得やすいという特徴がある。
The
＜実施の形態２＞
第２の実施の形態の半導体装置は、第１の実施の形態と同じく横型のＭＩＳＦＥＴである窒化ガリウム系の半導体装置１００であるが、その製造方法が第１の実施の形態と異なる。その製造方法を断面概要図で示した図３を参照しながら説明する。
<
The semiconductor device of the second embodiment is a gallium nitride based
最初に、自立基板１１１上に半導体層１０１を形成する（図３（ａ））。
次に、半導体層１０１の主面上に第１の絶縁膜１０３及び第２の絶縁膜１０４を順次形成し、絶縁膜１０３及び第２の絶縁膜１０４からなる絶縁体層１０２を形成する（図３（ｂ））。
ここで、第１の絶縁膜１０３は、酸化ガリウムの結晶を含む絶縁膜であり、例えば、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又は上述のε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを有する絶縁膜である。
第１の絶縁膜１０３を窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造やγ構造の酸化ガリウムとすることで、ゲート絶縁膜として好適なトラップサイトの少ない良好な界面状態の絶縁膜１０３を形成することができる。
First, the
Next, the first insulating
Here, the first insulating
The first
第１の絶縁膜１０３を形成する第１の方法は、窒化ガリウムを含む半導体層１０１の表面を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つの化学溶液によって酸化させる方法である。
この酸化方法としては、ＳＣ１、ＳＣ２、ＳＰＭ、バッファードフッ酸溶液など通常は洗浄として用いられる方法を挙げることができる。
この第１の方法によると、第１の絶縁膜１０３の結晶面は半導体層１０１表面の結晶面に揃えて配列される。このため、トラップの少ない良質な絶縁膜１０２を形成する上で第１の方法は特に好ましい。
In the first method of forming the first insulating
Examples of this oxidation method include methods usually used for washing such as SC1, SC2, SPM, and buffered hydrofluoric acid solution.
According to this first method, the crystal planes of the first insulating
なお、この第１の方法に際し、光照射を併用してもよい。例えば、水酸化カリウム、リン酸、グリコール、等の化学溶液に半導体層１０１を浸し、半導体層１０１の表面に波長２８０ｎｍ以上３８０ｎｍ未満の紫外線（ＵＶ）光や波長１９０ｎｍ以上２８０ｎｍ未満の遠視外光（ＤＵＶ）を照射することによって、半導体層１０１の表面を酸化させて第１の絶縁膜１０３を形成してもよい。
また、第１の方法は、常温か加熱処理が加わっても２８０℃以下の処理であるため、熱酸化処理に比べて熱負荷が少ないという特徴がある。大きな熱負荷が加わると、注入された不純物のプロファイルが変化したり、応力が発生するなどの問題を生じやすい。
In addition, light irradiation may be used together with this first method. For example, the
Further, the first method is characterized in that the heat load is smaller than that of the thermal oxidation treatment because the treatment is at room temperature or at 280 ° C. or lower even if heat treatment is applied. When a large heat load is applied, problems such as a change in the profile of the injected impurities and stress are likely to occur.
第１の絶縁膜１０３を形成する第２の方法は、半導体層１０１の表面を、５００℃以下の雰囲気においてプラズマ酸化処理することによって酸化させ、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成する方法である。また、半導体層１０１の表面を、５００℃以下の雰囲気においてオゾン酸化処理することによって酸化させて、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成してもよい。
In the second method of forming the first insulating
第１の絶縁膜１０３を形成する第３の方法は、半導体層１０１の表面上に、７００℃以下の雰囲気において電子ビーム蒸着法及び／又はＭＢＥ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させる方法である。また、半導体層１０１の表面上に、８７０℃以下の雰囲気においてＣＶＤ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。また、半導体層１０１の表面上に、７００℃以下の雰囲気においてＨＶＰＥ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。また、半導体層１０１の表面上に、５００℃以下の雰囲気においてＡＬＤ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させもよい。また、半導体層１０１の表面上に、５００℃以下の雰囲気においてスパッタリング法によって酸化ガリウムを堆積させ、その後アニールを行って窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。
In the third method of forming the first insulating
第１の絶縁膜１０３を形成する第４の方法は、半導体層１０１の表面上に、５００℃以上８７０℃以下の熱処理により酸化ガリウムを形成し、その後エッチングを行ってこの酸化ガリウムの厚さを１０ｎｍ以下にして、第１の絶縁膜を形成する方法である。
In the fourth method of forming the first insulating
第２の絶縁膜１０４は、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、又は酸窒化物を、スパッタリング法、ＣＶＤ法、ＡＬＤ法などで形成する。第２の絶縁膜１０４の具体的な材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、ＹＯ３、Ｓｃ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯＮなどが挙げられるが、例えば、第２の絶縁膜としてＡｌ２Ｏ３をスパッタリング法で形成する場合は、ターゲットとしてＡｌを用い、酸素ガス中でＤＣスパッタリングを行うこともできるし、ターゲットとしてＡｌ２Ｏ３を用いてＲＦスパッタリングを行うこともできる。また、トリメチルアルミニウムを用いたＡＬＤ法により形成することもできる。
The second
その後、絶縁体層１０２の上にゲート電極１０５を形成する（図３（ｃ））。
ゲート電極１０５は、ゲート電極を構成するゲート材料を絶縁体層１０２の全面に堆積後、所望のパターンを有するフォトレジスト層をリソグラフィによって形成し、そのフォトレジスト層をエッチングマスクにしてゲート材料をエッチングして形成する。ゲート電極材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ－Ｓｉからなる群から選択された少なくとも１つから形成されている。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。ゲート電極材料の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。この方法は、ゲート電極加工精度が高いという特徴がある。
また、リフトオフ用のフォトレジスト層を形成したのち、電子線を利用した蒸着方法、加熱による蒸着法、スパッタリング法、ＣＶＤ法などによりゲート材料を堆積させ、フォトレジスト層を剥離することによりゲート電極１０５を形成してもよい。この方法は、エッチングによる半導体装置へのダメージが入らないという特徴がある。
また、ゲート電極を形成する場所を開口部とした層間膜を絶縁体層１０２の上に形成し、ゲート電極材料を堆積させた後、ＣＭＰ法やエッチバック法などでゲート絶縁材料を層間膜の開口部に埋め込んでゲート電極１０５を形成してもよい。この方法は、エッチングが難しい電極材料を用いた場合においても、十分精度の高い加工が可能になるとともに、エッチングによる半導体装置へのダメージも入りにくいという特徴がある。
After that, the
In the
Further, after forming a photoresist layer for lift-off, a gate material is deposited by a vapor deposition method using an electron beam, a vapor deposition method by heating, a sputtering method, a CVD method, or the like, and the photoresist layer is peeled off to form a
Further, an interlayer film having an opening at a place where the gate electrode is formed is formed on the
その後、ゲート電極をマスクにして半導体層１０１に不純物を注入し、ソース領域１０７及びドレイン領域１０８を形成する（図３（ｄ））。注入する不純物などは実施の形態１と同じである。
After that, impurities are injected into the
しかる後、ソース電極１０９及びドレイン電極１１０を形成する（図３（ｅ））。この際、ソース電極１０９及びドレイン電極１１０部の絶縁体層１０２には開口を予めエッチングにより開けておき、ソース電極１０９とソース領域１０７及びドレイン電極１１０とドレイン領域１０８が電気的に接触するようにしておく。この電気的接触においては、オーミックコンタクトが好ましい。ソース電極１０９及びドレイン電極１１０は、Ｔｉ（チタン）及びＡｌ（アルミニウム）の積層体であってよいが、これに限るものではない。ソース電極１０９及びドレイン電極１１０としては、Ａｌ、Ｔｉのほか、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ－Ｓｉからなる群から選択された少なくとも１つから形成されていてもよい。また、これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
以上の工程により、ＭＩＳＦＥＴ１００が製造される。
After that, the
The
第２の実施の形態の製造方法によるＭＩＳＦＥＴ１００は、ゲート電極１０５をマスクにしてセルフアラインでソース領域１０７、ドレイン領域１０８、及びチャンネル領域が形成されるため、微細化を行ったときに各寸法の精度が出しやすいという特徴がある。このため、第２の実施の形態の製造方法は、高集積化を行う上で好適な方法である。
In the
＜実施の形態３＞
第３の実施の形態では、図４から図６を参照して、縦型のＭＩＳＦＥＴ３００について説明する。
<
In the third embodiment, the
本明細書において、ゲート電極３４０が設けられる側のｎ型半導体基板３５０の面を便宜的に表面と称し、ドレイン電極３４６が設けられる側のｎ型半導体基板３５０の面を便宜的に裏面と称する。また、裏面から表面に向かう方向を表面方向と称し、表面から裏面に向かう方向を裏面方向と称する。層又は膜の表面方向の側の面を表面側と称し、裏面方向の側の面を裏面側と称する。
また、本明細書において、ｎ又はｐは、それぞれ電子又は正孔が多数キャリアであることを意味する。また、ｎ又はｐの右肩に記載した＋又は－について、＋はそれが記載されていないものよりもキャリア濃度が高く、－はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
なお、本明細書においては、第１導電型をｐ型又はｐ＋型とし、第２導電型をｎ型又はｎ＋型とする。ただし、他の例においては、第１導電型をｎ型又はｎ＋型とし、第２導電型をｐ型又はｐ＋型としてもよい。
In the present specification, the surface of the n-
Further, in the present specification, n or p means that electrons or holes are a large number of carriers, respectively. Also, for + or-described on the right shoulder of n or p, + means that the carrier concentration is higher than that not described, and-means that the carrier concentration is lower than that not described. do.
In the present specification, the first conductive type is referred to as p-type or p + type, and the second conductive type is referred to as n-type or n + type. However, in another example, the first conductive type may be n type or n + type, and the second conductive type may be p type or p + type.
縦型ＭＩＳＦＥＴ３００は、ｎ型半導体基板３５０に設けられる（図６（ｃ）参照）。ｎ型半導体基板３５０の表面の一部にはソース電極３４４が設けられる。また、ｎ型半導体基板３５０の表面の他の一部にはゲート絶縁膜となる絶縁体層３４２が設けられる。ゲート絶縁膜（絶縁体層）３４２の表面側にゲート電極３４０が設けられる。ソース電極３４４は、ゲート絶縁膜３４２及びゲート電極３４０を挟むように又は囲むように設けられてよい。
The
ゲート絶縁膜３４２は、第１の絶縁膜３５１と第２の絶縁膜３５２の積層膜であり、第１の絶縁膜３５１はｎ型半導体基板３５０側に設けられる。
The
第１の絶縁膜３５１は、酸化ガリウムの結晶を含む絶縁膜であり、特に、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム若しくはγ構造の酸化ガリウムから構成されるかε構造の酸化ガリウム及びγ構造の酸化ガリウムの組合せから構成されている膜であることが好ましい。
The first
また、第１の絶縁膜３５１の結晶面が、ｎ型半導体基板３５０の結晶面に揃えて配列されている。例えば、ｎ型半導体基板３５０の窒化ガリウムのミラー指数［０００１］の結晶面上に六方晶系単結晶である酸化ガリウムの結晶面を揃えるように第１の絶縁膜３５１は形成されていてよい。
Further, the crystal planes of the first insulating
第１の絶縁膜３５１の膜厚は、１０ｎｍ以下であることが好ましい。１０ｎｍより大きくすると、形成される酸化ガリウムにおいて格子不整合が発生しやすく、トラップサイトが増加するからである。更には、第１の絶縁膜３５１の膜厚は、５ｎｍ以下であるであることがより好ましい。このように、第１の絶縁膜３５１の膜厚をできるだけ小さくすることが好ましい。一方で、第１の絶縁膜３５１の膜厚は、ｎ型半導体基板３５０上に酸化ガリウムの結晶が確実に形成されるようにするために、酸化ガリウムの一原子層以上の厚さとする必要がある。また、第１の絶縁膜３５１の膜厚は、酸化ガリウムの二原子層以上の厚さとすると欠陥部の発生が少なくなくなるという効果がある。
The film thickness of the first insulating
第１の絶縁膜３５１が窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する場合、第１の絶縁膜３５１における窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶が占める体積の割合は、９５％以上であることが好ましい。また、第１の絶縁膜３５１が、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する場合、第１の絶縁膜３５１におけるａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶が占める体積の割合は、９５％以上であることが好ましい。この構成にすることにより、窒化ガリウム系半導体層であるｎ型半導体基板３５０とゲート電極１０５の間に形成されるゲート絶縁膜３４２のトラップサイトの発生が十分に抑制される。
When the first insulating
また、第１の絶縁膜３５１が、ε構造の酸化ガリウム及びγ構造の酸化ガリウムの組合せにより構成されている場合、第１の絶縁膜３５１の体積において、ε構造の酸化ガリウムが占める割合は７０％以上９０％以下であって、γ構造の酸化ガリウムが占める割合は１０％以上３０％以下であって、ε構造の酸化ガリウム及びγ構造の酸化ガリウムの合計が占める割合が９５％以上１００％以下になっていることが好ましい。例えば、第１の絶縁膜１０３の体積において、ε構造の酸化ガリウムが占める割合は８０％であって、第１の絶縁膜３５１の残余部分である２０％をγ構造の酸化ガリウムが占めていてもよい。また、第１の絶縁膜３５１の体積において、ε構造の酸化ガリウムが占める割合は７８％であって、γ構造の酸化ガリウムが占める割合は１８％であって、ε構造の酸化ガリウム及びγ構造の酸化ガリウム以外が占める割合は４％になるように、ε構造の酸化ガリウム及びγ構造の酸化ガリウムの合計が占める割合が９６％であってもよい。この構成にすることにより、窒化ガリウム系半導体層であるｎ型半導体基板３５０とゲート電極１０５の間に形成されるゲート絶縁膜３４２のトラップサイトの発生が十分に抑制される。
When the first insulating
ゲート絶縁膜３４２の第２の絶縁膜３５２は、第１の絶縁膜３５１上に設けられ、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、又は酸窒化物から形成されている。第２の絶縁膜１０４の具体的な材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、ＹＯ３、Ｓｃ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯＮなどを挙げることができる。
第２の絶縁膜の膜厚は３ｎｍ以上１００ｎｍ以下が好ましく、５ｎｍ以上５０ｎｍ以下がさらに好ましい。３ｎｍ以下の場合、トンネル電流が発生しやすくなったり、ゲート耐圧不良が発生しやすくなったりする。１００ｎｍ以上では電流駆動能力（Ｇｍ）などのＦＥＴの特性が不十分になりやすい。
The second
The film thickness of the second insulating film is preferably 3 nm or more and 100 nm or less, and more preferably 5 nm or more and 50 nm or less. If it is 3 nm or less, tunnel current is likely to occur, and gate withstand voltage failure is likely to occur. At 100 nm or more, FET characteristics such as current drive capability (Gm) tend to be insufficient.
ｎ型半導体基板３５０の裏面にはドレイン電極３４６が設けられる。ｎ型半導体基板３５０の裏面側であって、ドレイン電極３４６と接する領域にはｎ＋型半導体層３３２が設けられる。ｎ＋型半導体層３３２は、所定の厚みを有してよい。ｎ＋型半導体層３３２は、ドレイン電極３４６との接触抵抗を下げるべく、ｎ型半導体基板３５０中の不純物濃度よりも高い不純物濃度を有する。
A
縦型ＭＩＳＦＥＴ３００は、第２導電型のドリフト層としてのｎ型ドリフト層３３０と、ｎ型ドリフト層３３０の表面側に設けられた電流遮断層３２０を有する。ｎ型半導体基板３５０は、電流遮断層３２０の表面側に設けられた第１導電型の半導体層としてのｐ型半導体層３１０をさらに有する。ｐ型半導体層３１０は、ＧａＮである。
The
本例の電流遮断層３２０は、ｐ型であり、且つ、ｐ型半導体層３１０よりも不純物の濃度が高い。本例のｐ型半導体層３１０は、電流遮断層３２０に接して設けられたエピタキシャル層である。本例のように、電流遮断層３２０がｐ＋型半導体層である場合には、電流遮断層３２０とｐ型半導体層３１０とは電気的に接続されている。
The
電流遮断層３２０は、ｎ型ソース側領域３１２の裏面側の端部と、ｎ型のドリフト層３３０の間に位置して、ソース電極３４４からｎ型ソース側領域３１２の裏面側の端部を通ってドレイン電極３４６に流れる電流を遮断する。なお、他の例においては、電流遮断層３２０は、絶縁層であってもよい。ただし、電流遮断層３２０が絶縁層ではなく半導体領域である場合において、ドレイン電極からソース電極へ大電流が流れる場合、電流遮断層３２０は電流を流すことがある。
The
ｐ型半導体層３１０は、第２導電型のソース側領域及びドレイン側領域としての、ｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４を有する。ｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４は、ｐ型半導体層３１０の表面において互いに離間して設けられる。
The p-
ｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４は、ｐ型半導体層３１０において同一の深さまで形成されている。なお、ｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４を形成するに当たり、不純物ドーピングプロセスは一度だけ行われる。当該一度の不純物ドーピングプロセスにおいて、ｎ型ソース側領域３１２とｎ型ドレイン側領域３１４との間の距離により、チャネル長３４３が規定される。なお、チャネル長３４３は、ゲート絶縁膜の裏面側におけるｐ型半導体層３１０の一部の領域である。
The n-type
ｐ型半導体層３１０の裏面側にある電流遮断層３２０の更に裏面側において、ｎ型ドリフト層３３０はｎ型ドレイン側領域３１４の裏面側の端部に接する。これに対して、電流遮断層３２０の存在により、ｎ型ドリフト層３３０はｎ型ソース側領域３１２の裏面側の端部には接していない。
On the back surface side of the
ドレイン電極３４６及びゲート電極３４０をＬｏｗ電位とするオフ条件において、電流遮断層３２０とｎ型ドリフト層３３０と間の空乏層、及び、電流遮断層３２０とｎ型ドレイン側領域３１４との間の空乏層が拡大する。空乏層は、ｎ型ドリフト層３３０とｎ型ドレイン側領域３１４の裏面側の端部との間全体にまで達する。これにより、オフ条件におけるドレイン電極３４６からソース電極３４４への電流は確実に遮断される。
The depletion layer between the
縦型ＭＩＳＦＥＴ３００は、第２導電型のコンタクト層としてのｎ＋型コンタクト層３１８をさらに備える。ｎ＋型コンタクト層３１８は、ｎ型半導体基板３５０とソース電極３４４との接触抵抗を下げるべく設けられる。同じ目的で、ソース電極３４４の裏面側にｐ＋型コンタクト層３１６が設けられる。
The
ｎ＋型コンタクト層３１８は、少なくとも一部がｎ型ソース側領域３１２に形成される。ｎ＋型コンタクト層３１８は、ｎ型ドレイン側領域３１４及びｎ型ソース側領域３１２のいずれよりも不純物の濃度が高い。
At least a part of the n +
本例では、ｎ型ドレイン側領域３１４からｎ＋型コンタクト層３１８までの距離Ｌ２は、ｎ型ドレイン側領域３１４からｎ型ソース側領域３１２までの距離Ｌ１より大きい。つまり、Ｌ１＜Ｌ２である。
In this example, the distance L2 from the n-type
なお、距離Ｌ２は、ｎ型半導体基板３５０の表面におけるｎ型ドレイン側領域３１４からｎ＋型コンタクト層３１８までの最短距離であってよい。又は、距離Ｌ２は、ｎ＋型コンタクト層３１８の裏面側端部の深さ位置における、ｎ型ドレイン側領域３１４からｎ＋型コンタクト層３１８までの最短距離であってよい。
The distance L2 may be the shortest distance from the n-type
また、距離Ｌ１は、ｎ型半導体基板３５０の表面におけるｎ型ドレイン側領域３１４からｎ型ソース側領域３１２までの最短距離であってよい。又は、距離Ｌ１は、ｎ＋型コンタクト層３１８の裏面側端部の深さ位置における、ｎ型ドレイン側領域３１４からｎ型ソース側領域３１２までの最短距離であってよい。
Further, the distance L1 may be the shortest distance from the n-type
本例の縦型ＭＩＳＦＥＴ３００において、ｎ＋型コンタクト層３１８は、チャネル長を規定することに全く関与しない。チャネル長は、ｎ型ソース側領域３１２とｎ型ドレイン側領域３１４との間の距離によってのみ規定される。それゆえ、本例の縦型ＭＩＳＦＥＴ３００においては、チャネル長を精密に制御することができる。つまり、本例の縦型ＭＩＳＦＥＴ３００は、チャネル長の制御性に優れる。
In the
なお他の例では、ｎ型ドレイン側領域３１４からｎ＋型コンタクト層３１８までの距離Ｌ２は、ｎ型ドレイン側領域３１４からｎ型ソース側領域３１２までの距離Ｌ１以上であるとしてもよい。上記記載から自明であるが、当該他の例では、Ｌ１＝Ｌ２としてもよい。この場合も、ｎ＋型コンタクト層３１８は、チャネル長を規定することに全く関与しない。なお、ｎ＋型コンタクト層３１８の製造時の精度は、Ｌ１＜Ｌ２の場合よりもＬ１＝Ｌ２の場合の方が高い精度が要求される。それゆえ、Ｌ１＜Ｌ２の場合の方が、製造がより容易である。
In another example, the distance L2 from the n-type
また、更に他の例では、ｎ＋型コンタクト層３１８は、ｎ型ソース側領域３１２からｎ型ドレイン側領域３１４とは反対方向に延びて形成されてもよい。つまり、ソース電極３４４は、ｐ＋型コンタクト層３１６ではなくｎ＋型コンタクト層３１８と主に接してもよい。なお、ｎ型ドレイン側領域３１４の表面には、ｎ型ドレイン側領域３１４よりも不純物の濃度が高いコンタクト層は形成されていない。
Further, in still another example, the n +
次に、縦型ＭＩＳＦＥＴ３００の製造方法を説明する。
上述の様に、ｎ型半導体基板３５０は、ＧａＮである。ｐ型不純物はマグネシウム（Ｍｇ）、カルシウム（Ｃａ）又はベリリウム（Ｂｅ）であってよく、ｎ型不純物はシリコン（Ｓｉ）又は酸素（Ｏ）であってよい。図４から図６においては、ｎ型半導体基板３５０がＧａＮである例を説明する。
Next, a method of manufacturing the
As described above, the n-
図４（ａ）は、電流遮断層３２０を形成する段階を示す図である。まず、ＧａＮのｎ型半導体基板３５０の表面にパターニングされたフォトレジスト層３６０を形成する。フォトレジスト層３６０は、紙面に対して垂直な方向に伸びた直線形状であってよく、矩形のアイランド形状であってもよい。
FIG. 4A is a diagram showing a stage of forming the
次に、フォトレジスト層３６０をマスクとしてｎ型半導体基板３５０の表面側からｐ型不純物をドープする。フォトレジスト層３６０を設けた領域以外の領域には、ｐ型不純物がドープされる。ｐ型不純物は、予め定められた範囲の深さで一定の不純物濃度であるボックスプロファイルを構成する。
Next, the
ｐ型不純物は、Ｍｇであってよい。トータルドーズ量は１×１０１４以上５×１０１５ｃｍ－２以下であってよい。ｐ型不純物は、ｎ型半導体基板３５０の表面から裏面方向に０．５μｍの深さだけドープされてよい。なお、ｎ型半導体基板３５０の厚み及び不純物濃度は、耐圧に応じて適宜定めてよい。
The p-type impurity may be Mg. The total dose amount may be 1 × 10 14 or more and 5 × 10 15 cm -2 or less. The p-type impurities may be doped to a depth of 0.5 μm from the front surface of the n-
ｐ型不純物をドープした後、１０００℃以上１５００℃以下でアニールを行う。これにより、電流遮断層３２０を形成する。なお、電流遮断層３２０は、後述のｐ型半導体層３１０よりもｐ型の不純物濃度が高いｐ＋型半導体層である。
After doping with p-type impurities, annealing is performed at 1000 ° C. or higher and 1500 ° C. or lower. As a result, the
図４（ｂ）は、ｐ型半導体層３１０を形成する段階を示す図である。電流遮断層３２０を形成する段階の後に、フォトレジスト層３６０をアッシングや剥離液などにより除去し、しかる後、電流遮断層３２０上にｐ型半導体層３１０を形成する。本例では、ｐ型半導体層３１０を形成する段階において、電流遮断層３２０上にｐ型半導体層１０をエピタキシャル成長により形成する。エピタキシャル成長したｐ型半導体層３１０は、０．５μｍ以上２．０μｍ以下の厚みとしてよく、１×１０１７ｃｍ－３のｐ型不純物を含んでよい。
FIG. 4B is a diagram showing a stage of forming the p-
図４（ｃ）は、ｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４を同時に形成する段階を示す図である。ｐ型半導体層３１０を形成する段階の後に、ｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４を同時に形成する。本例では、まず、ｎ型半導体基板３５０の表面にパターニングされたフォトレジスト層３６２を設ける。フォトレジスト層３６２は断面視上において互いに離間されて設けられる。フォトレジスト層３６２は、平面視した場合に、ストライプ形状であってよいし、正方形セル形状又は六角形セル形状であってもよい。
FIG. 4C is a diagram showing a stage of simultaneously forming the n-type
次に、フォトレジスト層３６２をマスクとしてｎ型半導体基板３５０の表面側からｎ型不純物をドープする。フォトレジスト層３６２を設けた領域以外の領域はｎ型不純物がドープされる。ｎ型不純物はボックスプロファイルを構成してよい。ｎ型不純物は、Ｓｉ又はＯであってよい。トータルドーズ量は５×１０１２以上１×１０１４ｃｍ－２以下としてよい。
Next, the
ｎ型不純物をドープした後、アニールを行う。これによりｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４を同時に形成する。形成されたｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４は、ｐ型半導体層３１０の表面において互いに離間する。これにより、チャネル長３４３が規定される。チャネル長３４３は０．５μｍ以上２．０μｍ以下であってよい。
After doping with n-type impurities, annealing is performed. As a result, the n-type
なお、ドープされたｎ型不純物は、アニール時にｐ型半導体層３１０内を拡散する。アニール後においては、ｎ型ソース側領域３１２の裏面側端部は電流遮断層３２０に達する。また、ｎ型ドレイン側領域３１４の裏面側端部はｎ型ドリフト層３３０に達する。
The doped n-type impurities diffuse in the p-
図５（ａ）は、ｐ＋型コンタクト層３１６を形成する段階を示す図である。ｎ型ソース側領域３１２及びｎ型ドレイン側領域３１４を同時に形成する段階の後に、ｐ＋型コンタクト層３１６を形成する。まず、ｎ型半導体基板３５０の表面にパターニングされたフォトレジスト層３６４を設ける。本例のフォトレジスト層３６４は、断面視上において、ｎ型ドレイン側領域３１４を完全に覆い、かつ、ｎ型ソース側領域３１２を部分的に覆うように形成される。フォトレジスト層３６４は、平面視した場合に、ストライプ形状であってよいし、正方形セル形状又は六角形セル形状であってもよい。
FIG. 5A is a diagram showing a stage of forming the p +
次に、フォトレジスト層３６４をマスクとしてｎ型半導体基板３５０の表面側からｐ型不純物をドープする。この段階でドープするｐ型不純物は、ｐ型半導体層３１０よりも高い不純物濃度とする。これにより、フォトレジスト層３６４を設けた領域以外の領域はｐ＋型となる。ｐ型不純物をドープした後、アニールを行う。これによりｐ＋型コンタクト層３１６を形成する。
Next, the
図５（ｂ）は、ｎ＋型コンタクト層３１８を形成する段階を示す図である。ｐ＋型コンタクト層３１６を形成する段階の後に、ｎ＋型コンタクト層３１８を形成する。まず、ｎ型半導体基板３５０の表面にパターニングされたフォトレジスト層３６６を設ける。フォトレジスト層３６６は、少なくともｎ型ソース側領域３１２に開口を有する。本例のフォトレジスト層３６６は、断面視上において、平面視した場合に、ストライプ形状であってよいし、正方形セル形状又は六角形セル形状であってもよい。
FIG. 5B is a diagram showing a stage of forming the n +
ただし、フォトレジスト層３６６の開口のうちｎ型ドレイン側領域３１４側の開口端部３６７は、ｎ型ソース側領域３１２のｎ型ドレイン側領域３１４側の表面側端部３１３よりもｎ型ドレイン側領域３１４の側には設けない。フォトレジスト層３６６の開口のうちｎ型ドレイン側領域３１４側の開口端部３６７は、ｎ型ソース側領域３１２のｎ型ドレイン側領域３１４側の表面側端部３１３と一致してもよい。
However, of the openings of the
次に、フォトレジスト層３６６をマスクとしてｎ型半導体基板３５０の表面側からｎ型不純物をドープする。フォトレジスト層３６６を設けた領域以外の領域はｎ型不純物がドープされる。ｎ型不純物は、０．２μｍの深さのボックスプロファイルを構成してよい。ｎ型不純物は、Ｓｉ又はＯであってよい。トータルドーズ量は５×１０１５ｃｍ－２としてよい。
Next, the
ｎ型不純物をドープした後、アニールを行う。これにより、ｎ型ドレイン側領域３１４及びｎ型ソース側領域３１２のいずれよりも不純物の濃度が高いｎ＋型コンタクト層３１８の少なくとも一部を、ｎ型ソース側領域３１２に形成する。また、ｎ型ドレイン側領域３１４からｎ＋型コンタクト層３１８までの距離Ｌ２は、ｎ型ドレイン側領域３１４からｎ型ソース側領域３１２までの距離Ｌ１以上とする。
After doping with n-type impurities, annealing is performed. As a result, at least a part of the n +
なお変形例として、図４（ａ）から図５（ｂ）の段階におけるアニールは、図５（ｂ）におけるｎ＋型コンタクト層３１８を形成するアニールを行う際に、一括して行ってもよい。これにより、製造工程時間を短縮することができる。
As a modification, the annealing at the stage of FIGS. 4A to 5B may be performed collectively when the annealing for forming the n +
次に、図５（ｃ）に示すように、ｎ型半導体基板３５０の表面に第１の絶縁膜３５１及び第２の絶縁膜３５２を順次形成し、第１の絶縁膜３５１及び第２の絶縁膜３５２からなるゲート絶縁膜３４２を形成する。
ここで、第１の絶縁膜３５１は、酸化ガリウムの結晶を含む絶縁膜であり、特に、上述の窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜や、ε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを有する絶縁膜であることが好ましい。
第１の絶縁膜３５１を窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜や、ε構造やγ構造の酸化ガリウムとすることで、ゲート絶縁膜として好適なトラップサイトの少ない良好な界面状態のゲート絶縁膜３４２を形成することができる。
Next, as shown in FIG. 5C, a first
Here, the first insulating
By using the first insulating
第１の絶縁膜３５１を形成する第１の方法は、ｎ型半導体基板３５０の表面を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つの化学溶液によって酸化させる方法である。
この酸化方法としては、ＳＣ１、ＳＣ２、ＳＰＭ、バッファードフッ酸溶液など通常は洗浄として用いられる方法を挙げることができる。
この第１の方法によると、第１の絶縁膜３５１の結晶面はｎ型半導体基板３５０表面の結晶面に揃えて配列される。このため、トラップの少ない良質なゲート絶縁膜３４２を形成する上で第１の方法は特に好ましい。
In the first method of forming the first insulating
Examples of this oxidation method include methods usually used for washing such as SC1, SC2, SPM, and buffered hydrofluoric acid solution.
According to this first method, the crystal planes of the first insulating
なお、この第１の方法に際し、光照射を併用してもよい。例えば、水酸化カリウム、リン酸、グリコール、等の化学溶液にｎ型半導体基板３５０を浸し、ｎ型半導体基板３５０の表面に波長２８０ｎｍ以上３８０ｎｍ未満の紫外線（ＵＶ）光や波長１９０ｎｍ以上２８０ｎｍ未満の遠視外光（ＤＵＶ）を照射することによって、ｎ型半導体基板３５０の表面を酸化させて第１の絶縁膜３５１を形成してもよい。
また、第１の方法は、常温か加熱処理が加わっても２８０℃以下の処理であるため、熱酸化処理に比べて熱負荷が少ないという特徴がある。大きな熱負荷が加わると、注入された不純物のプロファイルが変化したり、応力が発生するなどの問題を生じやすい。
In addition, light irradiation may be used together with this first method. For example, the n-
Further, the first method is characterized in that the heat load is smaller than that of the thermal oxidation treatment because the treatment is at room temperature or at 280 ° C. or lower even if heat treatment is applied. When a large heat load is applied, problems such as a change in the profile of the injected impurities and stress are likely to occur.
第１の絶縁膜３５１を形成する第２の方法は、ｎ型半導体基板３５０の表面を、５００℃以下の雰囲気においてプラズマ酸化処理することによって酸化させ、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成する方法である。また、ｎ型半導体基板３５０の表面を、５００℃以下の雰囲気においてオゾン酸化処理することによって酸化させて、窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成してもよい。
In the second method of forming the first insulating
第１の絶縁膜３５１を形成する第３の方法は、ｎ型半導体基板３５０の表面上に、７００℃以下の雰囲気において電子ビーム蒸着法及び／又はＭＢＥ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させる方法である。また、ｎ型半導体基板３５０の表面上に、８７０℃以下の雰囲気においてＣＶＤ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。また、ｎ型半導体基板３５０の表面上に、７００℃以下の雰囲気においてＨＶＰＥ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。また、ｎ型半導体基板３５０の表面上に、５００℃以下の雰囲気においてＡＬＤ法によって窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させもよい。また、ｎ型半導体基板３５０の表面上に、５００℃以下の雰囲気においてスパッタリング法によって酸化ガリウムを堆積させ、その後アニールを行って窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。
In the third method of forming the first insulating
第１の絶縁膜３５１を形成する第４の方法は、ｎ型半導体基板３５０の表面上に、５００℃以上８７０℃以下の熱処理により酸化ガリウムの結晶を形成し、その後エッチングを行ってこの酸化ガリウムの厚さを１０ｎｍ以下にして、第１の絶縁膜を形成する方法である。
The fourth method of forming the first insulating
第２の絶縁膜３５２は、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、又は酸窒化物を、スパッタリング法、ＣＶＤ法、ＡＬＤ法などで形成する。第２の絶縁膜３５２の具体的な材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、ＹＯ３、Ｓｃ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯＮなどが挙げられるが、例えば、第２の絶縁膜としてＡｌ２Ｏ３をスパッタリング法で形成する場合は、ターゲットとしてＡｌを用い、酸素ガス中でＤＣスパッタリングを行うこともできるし、ターゲットとしてＡｌ２Ｏ３を用いてＲＦスパッタリングを行うこともできる。また、トリメチルアルミニウムを用いたＡＬＤ法により形成することもできる。
The second
次に、図６（ａ）に示すように、ゲート絶縁膜３４２の表面側にゲート電極３４０を設ける。
ゲート電極３４０は、ゲート電極を構成するゲート材料をゲート絶縁膜３４２の全面に堆積後、所望のパターンを有するフォトレジスト層をリソグラフィによって形成し、そのフォトレジスト層をエッチングマスクにしてゲート材料をエッチングして形成する。ゲート電極材料の堆積方法としては、スパッタリング法、電子線を利用した蒸着法、加熱による蒸着法、ＣＶＤ法などがある。この方法は、ゲート電極加工精度が高いという特徴がある。
Next, as shown in FIG. 6A, a
In the
次に、図６（ｂ）に示すように、ｐ＋型コンタクト層３１６及びｎ＋型コンタクト層３１８に接してソース電極３４４を設ける。
その後、図６（ｃ）に示すように、ｎ型半導体基板３５０の裏面にｎ型不純物をドープしてｎ＋型半導体層３３２を形成し、しかる後、ｎ＋型半導体層３３２に裏面にドレイン電極３４６を設ける。ゲート電極３４０、ソース電極３４４、ドレイン電極３４６は、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎ、ｐｏｌｙ－Ｓｉからなる群から選択された少なくとも１つから形成されていてよい。これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。
以上により、縦型ＭＩＳＦＥＴ３００が完成する。
Next, as shown in FIG. 6B, a
Then, as shown in FIG. 6C, the back surface of the n-
With the above, the
第３の実施の形態の製造方法によるＭＩＳＦＥＴ３００は、半導体層として窒化ガリウム系半導体を用いた縦型ＭＩＳＦＥＴであって、トラップサイトの少ない良好な界面状態のゲート絶縁膜を有することを特徴とする。このため、第３の実施の形態の製造方法によるＭＩＳＦＥＴ３００は、周波数特性に優れ、ヒステリシスの少ないＭＩＳＦＥＴとなる。
The
なお、実施の形態１から３では、ＭＩＳＦＥＴのゲート絶縁膜に前記窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウム膜を適用した場合を示したが、前記窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造及び／又はγ構造の酸化ガリウム膜の好適な適用はこれに限るものではない。
例えば、ＭＩＳキャパシタの絶縁膜に使用しても、トラップサイトが少ないことから、ヒステリシスが少なく、周波数特性に優れるＭＩＳキャパシタを提供することが可能になる。
また、窒化ガリウム半導体を用いた高周波デバイスにおいて、窒化ガリウム半導体表面に直接接触する層として、前記窒化ガリウムと面内格子定数ａが整合された結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを有するパッシベーション膜を用いることも有効である。この場合、高周波デバイスにおける電流コラプスを十分に抑制できるという効果がある。ここで、パッシベーション膜は窒化ガリウムと面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムの結晶を有する酸化膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを有する膜を含んだ多層膜からなる構造でもよい。
In the first to third embodiments, the gallium nitride gate insulating film has an oxide film having a gallium nitride crystal in which the in-plane lattice constant a is matched with the gallium nitride, and the a-axis lattice constant is 0.28 nm or more. The case where an oxide film having at least one gallium oxide crystal having a hexagonal crystal or a cubic crystal of 34 nm or less, or a gallium oxide film having an ε structure and / or a gallium oxide film having a γ structure is applied is shown. An oxide film having a gallium oxide crystal in which the in-plane lattice constant a is matched, a hexagonal crystal having a lattice constant of 0.28 nm or more and 0.34 nm or less, or a gallium oxide crystal having at least one of cubic crystals. The suitable application of the oxide film having an oxide film or the gallium oxide film having an ε structure and / or a γ structure is not limited to this.
For example, even if it is used as an insulating film of a MIS capacitor, since there are few trap sites, it is possible to provide a MIS capacitor having a small hysteresis and an excellent frequency characteristic.
Further, in a high-frequency device using a gallium nitride semiconductor, an oxide film having a crystal in which the gallium nitride and the in-plane lattice constant a are matched as a layer in direct contact with the surface of the gallium nitride semiconductor, and the lattice constant of the a-axis is 0. It is also effective to use an oxide film having at least one gallium oxide crystal having a hexagonal crystal or a cubic structure of 28 nm or more and 0.34 nm or less, or a passion film having a gallium oxide having a ε structure and / or a gallium oxide having a γ structure. Is. In this case, there is an effect that the current collapse in the high frequency device can be sufficiently suppressed. Here, the passivation film is at least one of gallium nitride and an oxide film having a gallium oxide crystal in which the in-plane lattice constant a is matched, a hexagonal crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less, or a cubic crystal. It may be a structure composed of an oxide film having gallium oxide crystals of 1 or a multilayer film including a film having gallium oxide having an ε structure and / or gallium oxide having a γ structure.
＜実施の形態４＞
第４の実施の形態では、図１４及び図１５を参照して、ＤＭＯＳ（Ｄｏｕｂｌｅ－Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）４００について説明する。
<Embodiment 4>
In the fourth embodiment, the DMOS (Double-Defused MOSFET) 400 will be described with reference to FIGS. 14 and 15.
図１４及び図１５は、プレーナ型ＤＭＯＳ構造のパワーＭＯＳＦＥＴを製造するプロセスの概略を順次断面構造を用いて説明したものである。図１５（ｄ）に、作製したＤＭＯＳ（４００）の断面構造をより具体的に示す。図１４（ａ）～（ｄ）及び図１５（ａ）～（ｄ）に示す工程を行って、その製造プロセスを説明する。 14 and 15 show an outline of a process for manufacturing a power MOSFET having a planar type DMOS structure by using a sequential cross-sectional structure. FIG. 15D shows the cross-sectional structure of the produced DMOS (400) more specifically. The manufacturing process thereof will be described by performing the steps shown in FIGS. 14 (a) to 14 (d) and FIGS. 15 (a) to 15 (d).
まず、高濃度のｎ型ＧａＮ基板（ｎ＋基板）４０２の上に、このｎ＋基板４０２を種結晶としてｎ型のＧａＮエピタキシャル層（ｎ－エピ層）４０３を成長させる（図１４（ａ）参照）。ここで、ｎ－エピ層４０３の結晶構造はウルツ鉱構造である。
First, an n-type GaN epitaxial layer (n - epi layer) 403 is grown on a high-concentration n-type GaN substrate (n + substrate) 402 using the n + substrate 402 as a seed crystal (FIG. 14 (a)). reference). Here, the crystal structure of the n - epi
その後、後程形成するゲート電極の領域がマスキングされるようにレジストパターンを形成して、基板表面にイオン注入を行う。そして、イオン注入後に基板を熱処理することによって、打ち込まれたｐ型不純物の活性化を行う。その際、活性化と同時に、わずかに拡散が起こる。この工程により、ゲートが形成される領域以外の部分にｐ型不純物が注入されたｐ型ウェル４０４が形成される（図１４（ｂ）参照）。 After that, a resist pattern is formed so that the region of the gate electrode to be formed later is masked, and ion implantation is performed on the substrate surface. Then, the substrate is heat-treated after ion implantation to activate the p-type impurities that have been implanted. At that time, a slight diffusion occurs at the same time as the activation. By this step, a p-type well 404 in which p-type impurities are injected is formed in a portion other than the region where the gate is formed (see FIG. 14 (b)).
次に、ｐ型ウェル４０４中に、ｎ＋の拡散層４０５を形成するため、レジストからなるマスクを形成し、その開口部により限定された範囲に、ｎ型不純物を高濃度かつ浅い条件で注入を行う。この際、後程形成するゲート電極領域がマスキングされるようにレジストパターンを形成する。
この注入後、熱処理を行い、注入したｎ型不純物の活性化を行う。この熱処理に伴い、わずかな横方向の拡散が起きる。この工程により、ｎ＋の拡散層４０５が形成される（図１４（ｃ）参照）。
Next, in order to form the n + diffusion layer 405 in the p-
After this injection, heat treatment is performed to activate the injected n-type impurities. Along with this heat treatment, a slight lateral diffusion occurs. By this step, an n + diffusion layer 405 is formed (see FIG. 14 (c)).
次に、図１４（ｄ）に示すように、この試料の表面に第１の絶縁膜として酸化ガリウム層４０６ａを形成する。
ここで、酸化ガリウム層４０６ａは、酸化ガリウムの結晶を含む絶縁膜であり、特に、上述の窒化ガリウムからなるｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜や、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを有する絶縁膜であることが好ましい。
酸化ガリウム層４０６ａをｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜や、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造やγ構造の酸化ガリウムとすることで、後述の第２の絶縁膜４０７ａとの積層膜で、ゲート絶縁膜として好適なトラップサイトの少ない良好な界面状態のゲート絶縁体層４２１ａを形成することができる。
Next, as shown in FIG. 14 (d), a
Here, the
An oxide film having a gallium oxide crystal in which the n - epi layer 403 and the in-plane lattice constant a of the
酸化ガリウム層４０６ａを形成する第１の方法は、ｎ－エピ層４０３の露出面を含む表面を、硫酸、過酸化水素水、アンモニア、弗酸、塩酸、硝酸、リン酸、水酸化カリウムからなる群から選択された少なくとも１つの化学溶液によって酸化させる方法である。
この酸化方法としては、ＳＣ１、ＳＣ２、ＳＰＭ、バッファードフッ酸溶液など通常は洗浄として用いられる方法を挙げることができる。
この第１の方法によると、酸化ガリウム層４０６ａの結晶面はｎ－エピ層４０３表面の結晶面に揃えて配列される。このため、トラップの少ない良質なゲート絶縁体層４２１ａを形成する上で第１の方法は特に好ましい。
In the first method of forming the
Examples of this oxidation method include methods usually used for washing such as SC1, SC2, SPM, and buffered hydrofluoric acid solution.
According to this first method, the crystal planes of the
なお、この第１の方法に際し、光照射を併用してもよい。例えば、水酸化カリウム、リン酸、グリコール、等の化学溶液にｎ－エピ層４０３を含む表面を浸し、その表面に波長２８０ｎｍ以上３８０ｎｍ未満の紫外線（ＵＶ）光や波長１９０ｎｍ以上２８０ｎｍ未満の遠視外光（ＤＵＶ）を照射することによって、ｎ－エピ層４０３の露出面を含む表面を酸化させて酸化ガリウム層４０６ａを形成してもよい。
ここで、第１の方法は、常温か加熱処理が加わっても２８０℃以下の処理であるため、熱酸化処理に比べて熱負荷が少ないという特徴がある。大きな熱負荷が加わると、注入された不純物のプロファイルが変化したり、応力が発生するなどの問題を生じやすい。
In addition, light irradiation may be used together with this first method. For example, the surface containing the n - epi layer 403 is immersed in a chemical solution of potassium hydroxide, phosphoric acid, glycol, etc., and the surface is exposed to ultraviolet (UV) light having a wavelength of 280 nm or more and less than 380 nm or far-field outside of a wavelength of 190 nm or more and less than 280 nm. By irradiating with light (DUV), the surface including the exposed surface of the n - epi
Here, the first method is characterized in that the heat load is smaller than that of the thermal oxidation treatment because the treatment is at room temperature or at 280 ° C. or lower even if heat treatment is applied. When a large heat load is applied, problems such as a change in the profile of the injected impurities and stress are likely to occur.
酸化ガリウム層４０６ａを形成する第２の方法は、ｎ－エピ層４０３の露出面を含む表面を、５００℃以下の雰囲気においてプラズマ酸化処理することによって酸化させ、ｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成する方法である。また、ｎ－エピ層４０３の露出面を含む表面を、５００℃以下の雰囲気においてオゾン酸化処理することによって酸化させて、ｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを形成してもよい。
In the second method of forming the
酸化ガリウム層４０６ａを形成する第３の方法は、ｎ－エピ層４０３の露出面を含む表面上に、７００℃以下の雰囲気において電子ビーム蒸着法及び／又はＭＢＥ法によってｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させる方法である。
また、ｎ－エピ層４０３の露出面を含む表面上に、８７０℃以下の雰囲気においてＣＶＤ法によってｐ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。
また、ｎ－エピ層４０３の露出面を含む表面上に、７００℃以下の雰囲気においてＨＶＰＥ法によってｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。
また、ｎ－エピ層４０３の露出面を含む表面上に、５００℃以下の雰囲気においてＡＬＤ法によってｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させもよい。
また、ｎ－エピ層４０３の露出面を含む表面上に、５００℃以下の雰囲気においてスパッタリング法によって酸化ガリウムを堆積させ、その後アニールを行ってｎ－エピ層４０３と面内格子定数ａが整合された酸化ガリウムの結晶を有する酸化膜、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶、立方晶の少なくとも何れか１の酸化ガリウムを有する絶縁膜、又はε構造の酸化ガリウム及び／又はγ構造の酸化ガリウムを堆積させてもよい。
A third method for forming the
Further, an oxide film having gallium oxide crystals in which the p - epi layer 403 and the in-plane lattice constant a are matched by the CVD method in an atmosphere of 870 ° C. or lower on the surface including the exposed surface of the n - epi
Further, an oxide film having gallium oxide crystals in which the in-plane lattice constant a is matched with the n - epi layer 403 by the HVPE method in an atmosphere of 700 ° C. or lower on the surface including the exposed surface of the n - epi
Further, an oxide film having gallium oxide crystals in which the in-plane lattice constant a is matched with the n - epi layer 403 by the ALD method in an atmosphere of 500 ° C. or lower on the surface including the exposed surface of the n - epi
Further, gallium oxide is deposited on the surface including the exposed surface of the n - epi
酸化ガリウム層４０６ａを形成する第４の方法は、ｎ－エピ層４０３の露出面を含む表面上に、５００℃以上８７０℃以下の熱処理により酸化ガリウムの結晶を形成し、その後エッチングを行ってこの酸化ガリウムの厚さを１０ｎｍ以下にして、酸化ガリウム層４０６ａを形成する方法である。
The fourth method for forming the
その後、図１５（ａ）に示すように、酸化ガリウム層４０６ａの上に第２の絶縁膜４０７ａを形成し、酸化ガリウム層４０６ａ及び第２の絶縁膜４０７ａからなるゲート絶縁体層４２１ａを形成する。
After that, as shown in FIG. 15A, a second
第２の絶縁膜４０７ａは、Ａｌ、Ｓｉ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ｇａ、Ｙ、Ｓｃ、希土類元素からなる元素の群から選択された少なくとも１つの元素の酸化物、窒化物、又は酸窒化物を、スパッタリング法、ＣＶＤ法、ＡＬＤ法などで形成する。第２の絶縁膜４０７ａの具体的な材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ３、Ｔａ２Ｏ３、ＴｉＯ２、Ｇａ２Ｏ３、ＹＯ３、Ｓｃ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＯＮなどが挙げられる。例えば、第２の絶縁膜４０７ａとしてＡｌ２Ｏ３をスパッタリング法で形成する場合は、ターゲットとしてＡｌを用い、酸素ガス中でＤＣスパッタリングを行うこともできるし、ターゲットとしてＡｌ２Ｏ３を用いてＲＦスパッタリングを行うこともできる。また、トリメチルアルミニウムを用いたＡＬＤ法により形成することもできる。
The second
次に、図１５（ｂ）に示すように、第２の絶縁膜４０７ａの表面に金属膜４０８ａを形成する。ここで、金属膜４０８ａとしては、例えば、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｒｈ、Ｐｄ、Ｎｉ、Ｓｎ、Ｚｎからなる群から選択された少なくとも１つを挙げることができる。形態としては単層膜でも積層膜でもよい。また、これらの金属のほか、これらの群から選択された少なくとも１つを含む合金、これらの群から選択された少なくとも１つを含む窒化物、炭化物、炭化窒化物などの化合物でもよい。また、金属膜４０８ａとして、ポリシリコンも用いることができるし、ポリシリコンと上記金属との積層膜を挙げることもできる。金属膜４０８ａの形成方法としては、スパッタリング法、蒸着法などを挙げることができる。
Next, as shown in FIG. 15B, a
次に、レジストをマスクにして、金属膜４０８ａ、第２の絶縁膜４０７ａ及び酸化ガリウム層４０６ａを、ドライエッチングして、第１の絶縁膜４０６、第２の絶縁膜４０７及びゲート電極４０８からなるＤＭＯＳのゲート形状を形成する（図１５（ｃ）参照）。
Next, using the resist as a mask, the
次に、減圧ＣＶＤ法を用いてＰＳＧ膜（リン原子を３％～５％含む低温酸化膜）を基板表面の全面に成膜した後、ｎ＋の拡散層４０５と接続するメタルコンタクトを形成するための開口部分が形成されたＰＳＧ膜からなる絶縁膜４１１を形成する。
最後に、前記開口部分に金属、例えばチタンとアルミニウムの合金からなるメタルコンタクトを形成し、エミッタ電極４１２とする。一方、ｎ＋基板４０２の裏面に、ｎ＋基板と低抵抗のオーミックコンタクトを得るニッケル、チタン、銀、金などからなる多層膜による裏面電極を形成し、コレクタ電極４０１とする（図１５（ｄ）参照）。
以上の工程により、ＤＭＯＳ（４００）が作製される。
Next, a PSG film (a low-temperature oxide film containing 3% to 5% of phosphorus atoms) is formed on the entire surface of the substrate using a reduced pressure CVD method, and then a metal contact is formed to be connected to the n + diffusion layer 405. An insulating
Finally, a metal contact made of a metal, for example, an alloy of titanium and aluminum is formed in the opening portion to form an
By the above steps, DMOS (400) is produced.
第４の実施の形態の製造方法によるＤＭＯＳ（４００）は、半導体層として窒化ガリウム系半導体を用いたＤＭＯＳ構造のＭＯＳＦＥＴであって、トラップサイトの少ない良好な界面状態のゲート絶縁膜を有することを特徴とする。このため、第４の実施の形態の製造方法によるＤＭＯＳ（４００）は、周波数特性及びスイッチング特性が安定して優れたパワーＭＯＳＦＥＴになる。 The DMOS (400) according to the manufacturing method of the fourth embodiment is a MOSFET having a DMOS structure using a gallium nitride based semiconductor as a semiconductor layer, and has a gate insulating film in a good interface state with few trap sites. It is a feature. Therefore, the DMOS (400) according to the manufacturing method of the fourth embodiment is a power MOSFET in which the frequency characteristics and the switching characteristics are stable and excellent.
実施例１では、図７に示すＭＩＳキャパシタ（ＭＯＳキャパシタ）２００を作製して、そのＭＩＳキャパシタの電気特性を評価した。 In Example 1, the MIS capacitor (MOS capacitor) 200 shown in FIG. 7 was manufactured, and the electrical characteristics of the MIS capacitor were evaluated.
実施例１のＭＩＳキャパシタは、自立基板２０１、半導体層としてのｎ－ＧａＮエピタキシャル層２０２、第１の絶縁膜２０４と第２の絶縁膜２０５からなる絶縁層２０３、電極２０６と２０７からなる。
The MIS capacitor of Example 1 is composed of a self-standing
実施例１のＭＩＳキャパシタの作製方法は以下のとおりである。 The method for manufacturing the MIS capacitor of Example 1 is as follows.
半導体基板及び半導体層として、厚さが２７０μｍのｎ－ＧａＮである自立基板２０１の上に、有機金属気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法により、膜厚が５μｍで、Ｓｉドープしたキャリア濃度が１×１０１６ｃｍ－３のｎ－ＧａＮエピタキシャル層２０２が形成されたものを準備した。ここで、ｎ－ＧａＮエピタキシャル層２０２表面の結晶面は（０００１）である。
As a semiconductor substrate and a semiconductor layer, a self-supporting
ｎ－ＧａＮエピタキシャル層２０２の表面を、イソプロピルアルコール及びアセトン溶液にて室温（２３℃）下で洗浄した後に、濃度３体積％の希フッ酸溶液で表面処理した。
続いて、Ｈ２ＳＯ４－Ｈ２Ｏ２－Ｈ２ＯからなるＳＰＭを酸化膜形成法として使用して、ｎ－ＧａＮエピタキシャル層２０２の表面に酸化ガリウムの結晶（Ｇａ２Ｏ３）を生成し、その酸化ガリウムの結晶層を第１の絶縁膜２０４とした。ここで、ｎ－ＧａＮエピタキシャル層２０２をＳＰＭ液に浸漬させ、硫酸過水作製時の自発熱の温度で処理した。Ｈ２ＳＯ４とＨ２Ｏ２の体積比率は２：1である。
The surface of the n -
Subsequently, SPM consisting of H 2 SO 4 -H 2 O 2 -H 2 O was used as an oxide film forming method to generate gallium oxide crystals (Ga 2 O 3 ) on the surface of the n -
ＳＰＭによって表面処理したｎ－ＧａＮエピタキシャル層２０２の表面状態をＸＰＳ（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法で測定した。図８にＸＰＳ法によるＸＰＳ Ｇａ３ｄスペクトルを示す。測定データを□印で示し、シミュレーションによるデータを実線で示す。
結合エネルギー１９．８ｅＶでピークを有するＧａ－Ｎ結合の成分（太い実線）と結合エネルギー２０．３ｅＶでピークを有するＧａ－Ｏ結合の成分（太い実線）とを合算したシミュレーションによるデータ（細い実線）は、測定データとよく一致している。これによって、ｎ－ＧａＮエピタキシャル層２０２の表面をＳＰＭにより表面処理することによって、ｎ－ＧａＮエピタキシャル層２０２の表面に、酸化ガリウムが生成されていることが確認された。
The surface state of the n -
Data by simulation (thin solid line) obtained by adding up the Ga-N bond component (thick solid line) having a peak at the binding energy of 19.8 eV and the Ga-O bond component (thick solid line) having a peak at the binding energy of 20.3 eV. Is in good agreement with the measured data. As a result, it was confirmed that gallium oxide was generated on the surface of the n -
また、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面解析を行って、ｎ－ＧａＮエピタキシャル層２０２の表面に形成された酸化ガリウムの結晶の構造を調べた。図９Ａ及び図９Ｂに、それぞれミラー指数［１－１００］面における断面解析図及びミラー指数［１１－２０］面における断面解析図を示す。その結果、生成された酸化ガリウムの膜厚は１．７ｎｍであり、この酸化ガリウムの結晶の構造は、ε構造及びγ構造の結晶であることが確認された。
さらに、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ）によって、この酸化ガリウムは、体積比で、ε構造が８０％、γ構造が２０％の結晶からなることが確認された。
また、このε構造及びγ構造の結晶面は、ｎ－ＧａＮエピタキシャル層２０２の結晶面に揃えて配列されていることが確認された。
In addition, cross-sectional analysis by TEM (Transmission Electron Microscope) was performed to investigate the structure of gallium nitride crystals formed on the surface of the n -
Furthermore, by STEM (Scanning transmission electron microscopy), it was confirmed that this gamma oxide consists of crystals having an ε structure of 80% and a γ structure of 20% by volume.
Further, it was confirmed that the crystal planes of the ε structure and the γ structure were aligned with the crystal planes of the n -
続いて、第１の絶縁膜２０４の表面上に、前駆体としてのトリメチルアルミニウム（ＴＭＡ）と酸化ガスとして水蒸気を用いたＡＬＤ法によって、成長温度３００℃で、膜厚１０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）を生成して、第２の絶縁膜２０５とした。
詳細には、窒素ガス（Ｎ２ガス）をパージとして、ＴＭＡ投入、Ｎ２ガスパージ、２０℃の水ガス投入、Ｎ２ガスパージの４ステップを１サイクルにして膜厚が１０ｎｍになるまでそのサイクルを繰り返した。ここで、ＴＭＡ及び水ガスはパルス供給した。
そして、Ａｌ２Ｏ３膜を形成後、窒素雰囲気ガス中で３００℃の熱処理を行った。
Subsequently, aluminum oxide (Al 2 ) having a growth temperature of 300 ° C. and a film thickness of 10 nm was produced by the ALD method using trimethylaluminum (TMA) as a precursor and water vapor as an oxidation gas on the surface of the first insulating
Specifically, using nitrogen gas (N 2 gas) as a purge, the four steps of TMA injection, N 2 gas purge, water gas injection at 20 ° C, and N 2 gas purge are set as one cycle until the film thickness reaches 10 nm. Repeated. Here, TMA and water gas were pulsed.
Then, after forming the Al 2 O 3 film, a heat treatment at 300 ° C. was performed in a nitrogen atmosphere gas.
続いて、第２の絶縁膜２０５の表面上に、電子線蒸着法及びフォトリソプロセスによって、膜厚１００ｎｍの白金（Ｐｔ）膜を生成して、電極２０６を形成した。
最後に、ｎ－ＧａＮ自立基板２０１の表面（裏面）上に、膜厚２０ｎｍのチタン（Ｔｉ）膜及び膜厚１００ｎｍの白金（Ｐｔ）膜を連続して生成して、オーミックコンタクトの電極２０７を形成した。
以上の工程により、図７に示すＭＩＳキャパシタ２００を作製した。
Subsequently, a platinum (Pt) film having a film thickness of 100 nm was formed on the surface of the second
Finally, a titanium (Ti) film having a thickness of 20 nm and a platinum (Pt) film having a thickness of 100 nm are continuously formed on the front surface (back surface) of the n - GaN free-standing
Through the above steps, the
図１０に、作製したＭＩＳキャパシタ２００のＣ－Ｖ特性を示す。
電極２０６と２０７との間にフォワードに電圧を印加した場合の測定データを○印で示し、リバースに電圧を印加した場合の測定データを□印で示す。
フォワードの場合とリバースの場合のフラットバンド電圧におけるヒステリシスは、無視できるくらい小さいことが確認された。これは、ε構造及びγ構造からなる酸化ガリウムによる第１の絶縁膜２０４と、酸化アルミニウムによる第２の絶縁膜２０５とからなる絶縁層２０３において、欠陥に起因したトラップサイトが非常に少ないことを意味している。
FIG. 10 shows the CV characteristics of the manufactured
The measurement data when a voltage is applied to the forward between the
It was confirmed that the hysteresis in the flat band voltage in the case of forward and the case of reverse is negligibly small. This is because there are very few trap sites due to defects in the insulating
また、ｎ－ＧａＮエピタキシャル層２０２のフェルミレベル、Ｐｔによる電極２０６の仕事関数、絶縁膜２０３の膜厚と誘電率の値から得られる実線で示される理想曲線と○印及び□印で示される測定データが非常に良く一致した。
なお、非特許文献１においては、ｎ－ＧａＮエピタキシャル層２０２と絶縁体層２０３との界面を特に注意して作製していないために、Ｃ－Ｖ特性の周波数分散が報告されており、界面の状態が良くないことを示唆している。
Further, the ideal curve shown by the solid line obtained from the Fermi level of the n -
In
以上より、半導体層が窒化ガリウムであり、絶縁層２０３がε構造及びγ構造の酸化ガリウムからなる第１の絶縁膜２０４と酸化アルミニウムからなる第２の絶縁膜２０５からなるＭＩＳキャパシタ２００は、トラップサイトの少ない良好な界面特性を有することが確認された。
From the above, the
このように、窒化ガリウム半導体層上に形成されたε構造及びγ構造の酸化ガリウムからなる第１の絶縁膜と酸化アルミニウムからなる第２の絶縁膜からなる絶縁層２０３は、トラップサイトの少ない界面特性の良好な絶縁層が形成されるが、このことはＭＩＳキャパシタに留まらない。ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）のゲート絶縁膜にε構造及びγ構造の酸化ガリウムからなる第１の絶縁膜と２の絶縁膜からなる絶縁層２０３を用いると、そのゲート絶縁膜はトラップサイトの少ない界面特性の良好なものとなり、その結果、周波数特性に優れ、ヒステリシスの少ない良好なＭＩＳＦＥＴ（ＭＯＳＦＥＴ）を提供することが可能になる。
As described above, the insulating
半導体基板上の半導体層として、厚さが５μｍで、Ｓｉをドープしたキャリア濃度が２×１０１６ｃｍ－３の市販のｎ－ＧａＮ基板を入手した。ここで、この半導体基板表面の結晶面は（０００１）である。 As the semiconductor layer on the semiconductor substrate, a commercially available n - GaN substrate having a thickness of 5 μm and a Si-doped carrier concentration of 2 × 10 16 cm -3 was obtained. Here, the crystal plane on the surface of this semiconductor substrate is (0001).
ｎ－ＧａＮ基板の表面を、イソプロピルアルコール及びアセトン溶液にて室温（２３℃）下で洗浄した後に、濃度３体積％の希フッ酸溶液で表面処理した。
続いて、Ｈ２ＳＯ４－Ｈ２Ｏ２－Ｈ２ＯからなるＳＰＭを酸化膜形成法として使用して、ｎ－ＧａＮ基板の表面に酸化ガリウムを生成し、その酸化ガリウム層を第１の絶縁膜とした。すなわち、ｎ－ＧａＮ基板をＳＰＭ液に浸漬させ、硫酸過水作製時の自発熱の温度で処理した。Ｈ２ＳＯ４とＨ２Ｏ２の体積比率は２：1である。
The surface of the n - GaN substrate was washed with an isopropyl alcohol and an acetone solution at room temperature (23 ° C.), and then surface-treated with a dilute hydrofluoric acid solution having a concentration of 3% by volume.
Subsequently, SPM composed of H 2 SO 4 -H 2 O 2 -H 2 O was used as an oxide film forming method to generate gallium oxide on the surface of the n - GaN substrate, and the gallium oxide layer was used as the first gallium oxide layer. It was used as an insulating film. That is, the n - GaN substrate was immersed in the SPM solution and treated at the temperature of self-heating at the time of producing sulfuric acid hydrogen peroxide. The volume ratio of H 2 SO 4 and H 2 O 2 is 2: 1.
その後、酸化ガリウムからなる第１の絶縁膜の上に、膜厚１００ｎｍのＳｉＯ２からなる第２の絶縁膜をプラズマＣＶＤ法によって形成した。第２の絶縁膜はアモルファス膜である。そして、両者の絶縁膜を断面ＴＥＭ観察により評価した。 Then, a second insulating film made of SiO 2 having a film thickness of 100 nm was formed on the first insulating film made of gallium oxide by a plasma CVD method. The second insulating film is an amorphous film. Then, both insulating films were evaluated by TEM observation of the cross section.
図１６に断面ＴＥＭ観察結果を示す。ここで、図１６の（ａ）は明視野断面ＴＥＭ像、（ｂ）は暗視野断面ＴＥＭ像、そして（ｃ）は暗視野断面ＴＥＭ像にＦＦＴ（Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）信号解析による回折像を重ねた像である。（ｃ）の白線及び輝度の高い白点列が回折結果を示す。 FIG. 16 shows the cross-sectional TEM observation results. Here, FIG. 16 (a) is a bright field cross-sectional TEM image, (b) is a dark field cross-sectional TEM image, and (c) is a dark-field cross-sectional TEM image overlaid with a diffraction image obtained by FFT (Fast Fourier Transform) signal analysis. It is a statue. The white line in (c) and the white dot sequence with high brightness indicate the diffraction result.
その結果、図１６（ｃ）からわかるように、ＧａＮ結晶領域から第１の絶縁膜にかけて、輝度の高い白点列は一直線上に並んでおり、ＧａＮ結晶と第１の絶縁膜の結晶格子は整合していることが確認された。なお、第１の絶縁膜がガリウム酸化膜からなることは低速イオン散乱分光法から確認されている。 As a result, as can be seen from FIG. 16 (c), from the GaN crystal region to the first insulating film, the white spots having high brightness are aligned in a straight line, and the crystal lattice of the GaN crystal and the first insulating film is formed. It was confirmed that they were consistent. It has been confirmed by slow ion scattering spectroscopy that the first insulating film is made of a gallium oxide film.
その後、第２の絶縁膜の膜厚を１０ｎｍに変えて、実施例１と同様にしてＭＩＳキャパシタを作製した。また、第２の絶縁膜を実施例１で示した膜厚１０ｎｍのＡｌ２Ｏ３膜を形成し、実施例１と同様にしてＭＩＳキャパシタを作製した。その結果、作製されたＭＩＳキャパシタは、トラップサイトの少ない良好な界面特性を有するものであった。 Then, the film thickness of the second insulating film was changed to 10 nm, and a MIS capacitor was produced in the same manner as in Example 1. Further, an Al 2 O 3 film having a film thickness of 10 nm shown in Example 1 was formed from the second insulating film, and a MIS capacitor was produced in the same manner as in Example 1. As a result, the produced MIS capacitor had good interfacial characteristics with few trap sites.
上記記載は特定の実施例についてなされたが、本発明はそれに限らず、本発明の原理と添付の特許請求の範囲の範囲内で種々の変更及び修正をすることができることは当業者に明らかである。 Although the above description has been made for a specific embodiment, it is clear to those skilled in the art that the present invention is not limited to this, and various changes and modifications can be made within the scope of the principles of the present invention and the accompanying claims. be.
１ 酸素原子（Ｏ）
２ ガリウム原子（Ｇａ）
１１ 結晶格子
２１ 格子定数ａ１
２２ 格子定数ａ２
２３ 格子定数ａ３
１００ 半導体装置
１０１ 半導体層
１０２ 絶縁体層（ゲート絶縁膜）
１０３ 第１の絶縁膜
１０４ 第２の絶縁膜
１０５ ゲート電極
１０７ ソース領域
１０８ ドレイン領域
１０９ ソース電極
１１０ ドレイン電極
１１１ 自立基板
１５１ スクリーン層
１５２ 絶縁層
１５３ キャップ層
１６１ フォトレジスト層
２００ ＭＩＳキャパシタ
２０１ ｎ－ＧａＮ自立基板
２０２ ｎ－ＧａＮエピタキシャル層
２０３ 絶縁体層
２０４ 第１の絶縁膜
２０５ 第２の絶縁膜
２０６ 電極
２０７ 電極
３００ 縦型ＭＩＳＦＥＴ
３１０ ｐ型半導体層
３１２ ｎ型ソース側領域
３１３ 表面側端部
３１４ ｎ型ドレイン側領域
３１６ ｐ＋型コンタクト層
３１８ ｎ＋型コンタクト層
３２０ 電流遮断層
３２２ ｐ＋型カラム
３３０ ドリフト層
３３２ ｎ＋型半導体層
３４０ ゲート電極
３４２ ゲート絶縁膜（絶縁体層）
３４３ チャネル長
３４４ ソース電極
３４６ ドレイン電極
３５０ 半導体基板
３５１ 第１の絶縁膜
３５２ 第２の絶縁膜
３６０ フォトレジスト層
３６２ フォトレジスト層
３６４ フォトレジスト層
３６６ フォトレジスト層
３６７ 開口端部
４００ ＤＭＯＳ
４０１ コレクタ電極
４０２ ｎ型ＧａＮ基板（ｎ＋基板）
４０３ ＧａＮエピタキシャル層（ｎ－エピ層）
４０４ ｐ型ウェル
４０５ 拡散層
４０６ 第１の絶縁膜
４０６ａ 酸化ガリウム層
４０７ 第２の絶縁膜
４０７ａ 第２の絶縁膜
４０８ ゲート電極
４０８ａ 金属膜
４１１ 絶縁膜（ＰＳＧ膜）
４１２ エミッタ電極
４２１ａ ゲート絶縁体層
1 Oxygen atom (O)
2 Gallium atom (Ga)
11
22 Lattice constant a 2
23 Lattice constant a 3
100
103 First insulating
310 p-type semiconductor layer 312 n-type
343
401 Collector electrode 402 n-type GaN substrate (n + substrate)
403 GaN epitaxial layer (n - epi layer)
404 p-type well 405
412 Emitter electrode 421a Gate insulator layer
Claims (19)
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けられた絶縁体層と
を備え、
前記窒化ガリウムは単結晶であり、
前記絶縁体層が、前記半導体層に隣接する部分において、酸化ガリウムの結晶を含む第１の絶縁膜を少なくとも有し、
前記酸化ガリウムの結晶は、前記窒化ガリウムの結晶格子と面内格子定数ａが整合している、半導体装置。 A semiconductor layer containing gallium nitride and
With the gate electrode
An insulator layer provided between the semiconductor layer and the gate electrode is provided.
The gallium nitride is a single crystal and is
The insulator layer has at least a first insulating film containing gallium oxide crystals in a portion adjacent to the semiconductor layer.
The gallium oxide crystal is a semiconductor device in which the in-plane lattice constant a matches the gallium nitride crystal lattice.
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶の結晶である、請求項１に記載の半導体装置。 The gallium nitride is a single crystal having a wurtzite structure.
The semiconductor device according to claim 1, wherein the gallium oxide crystal is a hexagonal crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の立方晶の結晶である、請求項１に記載の半導体装置。 The gallium nitride is a single crystal having a wurtzite structure.
The semiconductor device according to claim 1, wherein the gallium oxide crystal is a cubic crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
前記酸化ガリウムの結晶は、ａ軸の格子定数が０．２８ｎｍ以上０．３４ｎｍ以下の六方晶及び立方晶の結晶である、請求項１に記載の半導体装置。 The gallium nitride is a single crystal having a wurtzite structure.
The semiconductor device according to claim 1, wherein the gallium oxide crystal is a hexagonal or cubic crystal having an a-axis lattice constant of 0.28 nm or more and 0.34 nm or less.
前記半導体層を準備する半導体層準備工程と、
前記絶縁体層を形成する絶縁体層形成工程と、
前記ゲート電極を形成するゲート電極形成工程と
を少なくとも有する製造方法。 The method for manufacturing a semiconductor device according to any one of claims 1 to 14.
The semiconductor layer preparation process for preparing the semiconductor layer and
The insulator layer forming step for forming the insulator layer and
A manufacturing method including at least a gate electrode forming step for forming the gate electrode.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017129329 | 2017-06-30 | ||
| JP2017129329 | 2017-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019012827A JP2019012827A (en) | 2019-01-24 |
| JP7067702B2 true JP7067702B2 (en) | 2022-05-16 |
Family
ID=65227990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018120489A Active JP7067702B2 (en) | 2017-06-30 | 2018-06-26 | Gallium nitride based semiconductor device and its manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7067702B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7014355B2 (en) * | 2017-06-28 | 2022-02-01 | 株式会社Flosfia | Laminated structures and semiconductor devices |
| JP7011219B2 (en) * | 2017-09-29 | 2022-01-26 | 株式会社Flosfia | Laminated structures and semiconductor devices |
| JP7191322B2 (en) * | 2018-12-26 | 2022-12-19 | 国立研究開発法人物質・材料研究機構 | Semiconductor substrate manufacturing method |
| JP7238847B2 (en) * | 2020-04-16 | 2023-03-14 | トヨタ自動車株式会社 | Semiconductor device manufacturing method |
| CN113053730B (en) * | 2021-03-05 | 2024-05-03 | 中国科学院苏州纳米技术与纳米仿生研究所 | Porous gallium oxide epitaxial layer and preparation method thereof |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046081A (en) | 2001-07-30 | 2003-02-14 | Sharp Corp | Semiconductor device |
| JP2003258258A (en) | 2002-02-28 | 2003-09-12 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP2003332356A (en) | 2002-05-17 | 2003-11-21 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP2004507081A (en) | 2000-08-10 | 2004-03-04 | ブラドック， ウォルター， デビッド， Ｉｖ | Integrated transistor device |
| JP2008156141A (en) | 2006-12-21 | 2008-07-10 | Koha Co Ltd | Semiconductor substrate and method for manufacturing the same |
| JP2010114423A (en) | 2008-10-09 | 2010-05-20 | Canon Inc | Substrate for growing wurtzite type crystal and method for manufacturing the same and semiconductor device |
| JP2014212340A (en) | 2008-03-12 | 2014-11-13 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP2017007871A (en) | 2015-06-16 | 2017-01-12 | 国立研究開発法人物質・材料研究機構 | ε-Ga2O3 SINGLE CRYSTAL, PRODUCTION METHOD FOR ε-Ga2O3, AND SEMICONDUCTOR ELEMENT USING THE SAME |
-
2018
- 2018-06-26 JP JP2018120489A patent/JP7067702B2/en active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004507081A (en) | 2000-08-10 | 2004-03-04 | ブラドック， ウォルター， デビッド， Ｉｖ | Integrated transistor device |
| JP2003046081A (en) | 2001-07-30 | 2003-02-14 | Sharp Corp | Semiconductor device |
| JP2003258258A (en) | 2002-02-28 | 2003-09-12 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
| JP2003332356A (en) | 2002-05-17 | 2003-11-21 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JP2008156141A (en) | 2006-12-21 | 2008-07-10 | Koha Co Ltd | Semiconductor substrate and method for manufacturing the same |
| JP2014212340A (en) | 2008-03-12 | 2014-11-13 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| JP2010114423A (en) | 2008-10-09 | 2010-05-20 | Canon Inc | Substrate for growing wurtzite type crystal and method for manufacturing the same and semiconductor device |
| JP2017007871A (en) | 2015-06-16 | 2017-01-12 | 国立研究開発法人物質・材料研究機構 | ε-Ga2O3 SINGLE CRYSTAL, PRODUCTION METHOD FOR ε-Ga2O3, AND SEMICONDUCTOR ELEMENT USING THE SAME |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2019012827A (en) | 2019-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7067702B2 (en) | Gallium nitride based semiconductor device and its manufacturing method | |
| TW499759B (en) | Semiconductor device and method of fabricating the same | |
| JP5185341B2 (en) | Semiconductor device and manufacturing method thereof | |
| TWI449107B (en) | Semiconductor device, and method for making a semiconductor device | |
| JP5442229B2 (en) | Method of manufacturing nitride semiconductor device | |
| JP5599089B2 (en) | Semiconductor device, semiconductor device manufacturing method, semiconductor substrate, and semiconductor substrate manufacturing method | |
| JP7160318B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| TW200950081A (en) | Semiconductor device and method for manufacturing semiconductor device | |
| TWI641133B (en) | Semiconductor cell | |
| TWI811394B (en) | High electron mobility transistor and method for fabricating the same | |
| JP2019012826A (en) | Gallium nitride semiconductor substrate, gallium nitride semiconductor device, imaging device, and manufacturing method thereof | |
| JP7012306B2 (en) | Trench MOS type Schottky diode and its manufacturing method | |
| CN106449767A (en) | Semiconductor device and manufacturing method thereof | |
| JP2011192834A (en) | Semiconductor device, and method of manufacturing semiconductor device | |
| TWI569439B (en) | Semiconductor cell | |
| TW201025426A (en) | Semiconductor wafer, electronic device and method for making a semiconductor wafer | |
| JP2017117996A (en) | Semiconductor device and semiconductor device manufacturing method | |
| JP2009152353A (en) | Hetero-junction field effect transistor and method of producing the same | |
| JP7162833B2 (en) | Semiconductor device manufacturing method | |
| US9991345B2 (en) | Semiconductor device | |
| JP6804690B2 (en) | Semiconductor device | |
| JP6650867B2 (en) | Method for manufacturing heterojunction field effect transistor | |
| CN113628962B (en) | III-nitride enhanced HEMT device and manufacturing method thereof | |
| TW202329461A (en) | High electron mobility transistor and method for fabricating the same | |
| WO2021172067A1 (en) | Semiconductor device and production method therefor, and field effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AA64 | Notification of invalidation of claim of internal priority (with term) |
Free format text: JAPANESE INTERMEDIATE CODE: A241764 Effective date: 20180713 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180807 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210924 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220324 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220415 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7067702 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |