JP2004507081A - Integrated transistor device - Google Patents

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Abstract

自己整合エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ１０は、Ｇａ２Ｏ，Ｇａ２Ｏ３，および他の酸化ガリウム（ガリウム酸化物（膜））化合物の混合物である下部酸化膜層３０、ＩＩＩ−Ｖ族化合物半導体ウェハ構造１３の上部面１４上に配置したガリウム酸素層の真上に配置される第二絶縁層を含む。下部酸化ガリウム（ガリウム酸化物（膜））化合物層と第二絶縁層は全体的に酸化ガリウム（ガリウム酸化物（膜））ゲート絶縁構造を形成する。酸化ガリウム（ガリウム酸化物（膜））ゲート絶縁構造と下地化合物半導体ガリウム砒素層１５は化合物半導体ウェハ構造１４との面である原子的アブラプト界面で会合する。初期の基本的なガリウム酸素層は第二絶縁酸化膜層から下地化合物半導体面を不動態化したり保護するのに役立つ。リフラクトリメタルゲート電極層１７は第二絶縁酸化膜層の上部面１８上に配置される。リフラクトリメタルは高温で第二絶縁酸化膜層上で安定である。自己整合ソースおよびドレイン領域、ソースおよびドレイン接点１９、２０は素子のソースおよびドレイン領域２１、２２上に配置される。その後に複数の素子を近接し、適切な配線金属層と絶縁膜を他の受動回路素子と合わせて利用し集積回路構造を形成する。
【選択図】図１Self enhancement mode metal - oxide - a compound semiconductor field effect transistor 10, Ga 2 O, Ga 2 O 3 lower oxide film layer 30 is a mixture of, and other gallium oxide (gallium oxide (film)) Compound , A III-V compound semiconductor wafer structure 13 including a second insulating layer disposed immediately above a gallium oxygen layer disposed on an upper surface 14 thereof. The lower gallium oxide (gallium oxide (film)) compound layer and the second insulating layer as a whole form a gallium oxide (gallium oxide (film)) gate insulating structure. The gallium oxide (gallium oxide (film)) gate insulating structure and the underlying compound semiconductor gallium arsenide layer 15 are associated with each other at an atomically-abrupt interface which is a surface with the compound semiconductor wafer structure 14. The initial basic gallium oxygen layer serves to passivate and protect the underlying compound semiconductor surface from the second insulating oxide layer. The refractory metal gate electrode layer 17 is disposed on the upper surface 18 of the second insulating oxide film layer. The refractory metal is stable on the second insulating oxide film layer at a high temperature. Self-aligned source and drain regions, source and drain contacts 19,20 are located on the source and drain regions 21,22 of the device. Thereafter, a plurality of elements are brought close to each other, and an appropriate wiring metal layer and an insulating film are used together with other passive circuit elements to form an integrated circuit structure.
[Selection diagram] Fig. 1

Description

【０００１】
（発明の分野）
本発明は、電界効果型トランジスタ、より具体的にはエンハンスメントモード自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）金属−酸化物−化合物半導体（ｍｅｔａｌ−ｏｘｉｄｅ−ｃｏｍｐｏｕｎｄ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと空乏（ｄｅｐｌｅｔｉｏｎ）モード自己整合金属−酸化物−化合物半導体トランジスタとを合わせて含む相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ、コンプリメンタリー）電界効果トランジスタを利用する化合物半導体分野の低電力および高速集積回路と、材料育成と前記構造の作製および前記トランジスタの超大規模集積化の方法に関する。
【０００２】
（発明の背景）
ガリウム砒素およびリン化インジウム集積回路業工業は相補型電界効果型トランジスタ素子と低ゲート漏れ電流をもつトランジスタの集積化を同時に可能にする技術がなくて制約を受けていた。非常に成熟し、且つ有用な相補型金属酸化物半導体（ＣＭＯＳ）技術を持つシリコン技術とは対照的である。ＩＩＩ−Ｖ族半導体工業において広く用いられる電界効果型トランジスタ（ＦＥＴｓ）は数マイクロアンペアを超える静止状態漏れ電流を持つ金属ゲートおよびショックレーゲート接点を採用する。化合物半導体技術に金属ゲートを用いると、個々のトランジスタおよび集積回路のワット損を過剰に高くし、トランスコンダクタンスを減らし、ロジックスイングを減らし、単一電源での動作を不能にし、且つ、性能特性を制限してしまう。静止漏れ電流の振幅が高いので、当業者においてはＧａＡｓ素子の最大集積化をトランジスタ数十万個の回路に限定する。対照的に、数百万個のトランジスタの同時集積化はシリコンＣＭＯＳ技術によって高集積密度で可能である。これらの超高集積化密度とレベルは化合物半導体ＦＥＴｓで絶縁されない金属、ショットキー型ゲートでは得られない。それゆえ、Ｓｉ−ＣＭＯＳ技術は個々のゲート漏れ電流、集積化レベルおよびコストに関して顕著な利点を提供する。
【０００３】
しかしシリコンに比べると、相補型ＧａＡｓおよびＩｎＰ回路技術は１Ｖおよび１Ｖ以下の低電源電圧で高速で最適な速度／電力性能および効率を示す。これらのＧａＡｓおよびＩｎＰ集積回路技術の市場での支持は低いままである。その理由は動作電力量が低い状態で高集積化密度を実証することができないからである。したがって、シリコンＣＭＯＳがディジタル集積回路の分野で優位に立ち、ＧａＡｓおよびＩｎＰ技術はどちらもこの市場に上手く進出できない。
【０００４】
必要とされるものは、新しい改善された化合物半導体電界効果型トランジスタ（ＦＥＴ）である。また、必要とされるものは、新しい改善された金属−酸化物−化合物半導体接合部による化合物半導体ＦＥＴｓ（ＭＯＳＦＥＴ）である。また、必要とされるものは、新しい改善された自己整合ゲート構造による化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善されたエンハンスメントモードおよび空乏モード動作を用いる自己整合化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善された安定で信頼性のある素子動作を行う自己整合化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善された最適化合物半導体素子性能を可能にする自己整合化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善されたＲＦおよびマイクロ波用の最適効率と出力電力を有する自己整合化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善された相補型回路と構造に使用する自己整合化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善された低出力／高性能相補型回路と構造用の自己整合化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善された相補型構造の設計を柔軟なものにする自己整合化合物半導体ＭＯＳＦＥＴｓである。また、必要とされるものは、新しい改善されたおよび超大規模集積化の配線遅延（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｄｅｌａｙ）を制御する自己整合化合物半導体ＭＯＳＦＥＴｓである。必要とされるものは、新しい有用な相補型集積回路であり、各個々のトランジスタの漏れ電流は１０−１２アンペアに近づく。必要なものは、本当に有用な化合物半導体のＵＬＳＩディジタル集積回路の有効で経済的な動作を可能にするＧａＡｓとＩｎＰの真に有用な集積回路技術である。必要とされるものは、新しい改善された正味のワット損が非常に低い化合物半導体ＭＯＳＦＥＴ集積回路である。また、必要とされるものは、新しい改善された無数のトランジスタを含む超大規模集積回路を形成するために共に集積化される、ゲート漏れ電流の低い化合物半導体ＭＯＳＦＥＴ素子である。また、必要とされるものは、新しい改善されたおよび従来技術において既に存在するシリコンＣＭＯＳ設計の直接使用、移転（ｔｒａｎｓｆｅｒ）、および応用を可能にする化合物半導体内の相補型ＭＯＳＦＥＴ素子および回路である。
【０００５】
さらに必要とするものは、新しい改善された自己整合化合物半導体ＭＯＳＦＥＴｓの作製方法；確立された相補型ＧａＡｓヘテロ構造ＦＥＴｓ技術と互換性のある自己整合化合物半導体ＭＯＳＦＥＴｓの作製方法；および比較的容易に作製および使用できる化合物半導体ＭＯＳＦＥＴｓである。
【０００６】
【発明の実施の形態】
本発明のより完全な理解は、図と関連させて考えるときに詳細な説明とクレームを参照することにより得られる。同じ番号は図中で同じ項目を示す。
ここに示した事例は本発明の実施例をその一形態において示すもので、このような事例はいかなる方法においても限定的なものとして構成されるものではない。
本発明は、特に自己整合エンハンスメントモード金属−酸化物−化合物半導体ＦＥＴを提供する。このＦＥＴは少なくとも二つの明確な層を含むガリウム酸素絶縁構造を含む。第一層は厚みが１０Åを超えるが２５Å未満であり、化学量論的組成のＧａ２Ｏ３とＧａ２Ｏ（これらに限定されるものではないが）を含む実質的にガリウム酸素化合物（ｇａｌｌｉｕｍ ｏｘｙｇｅｎ ｃｏｍｐｏｕｎｄｓ）、あるいは少数の他のガリウム酸素化合物を含む。酸化ガリウム（ガリウム酸化物（膜）、ｇａｌｌｉｕｍ ｏｘｉｄｅ）絶縁構造の上部絶縁層は下地ガリウム酸素絶縁構造と混ざらない絶縁膜を含む。この上部層は優れた絶縁特性を持ち、一般的にガリウム酸素と第三希土類元素とで構成され、三元（ｔｅｒｎａｒｙ）絶縁材料を形成する。それゆえ、酸化ガリウム（ガリウム酸化物（膜））希土類ゲート絶縁構造全体は少なくとも二つの層から成り、上部絶縁材料と初期層（ｉｎｉｔｉａｌ ｌａｙｅｒ）を構成するガリウム酸素化合物との混合物から成る第三中間段階層（ｇｒａｄｅｄ ｌａｙｅｒ、連続層）を含む。初期ガリウム酸素層、中間段階層、および上部絶縁領域の全体は酸化ガリウム（ガリウム酸化物（膜））絶縁構造と金属−酸化物−化合物半導体電界効果トランジスタのゲート絶縁領域の両方を形成する。実質的に初期ガリウム酸素層は化合物半導体ウェハ構造の上部層と原子的アブラプト（ａｂｒｕｐｔ）界面（ｉｎｔｅｒｆａｃｅ、境界面、接合面）を形成し、化合物半導体材料に中間ギャップ面状態を導入しない。リフラクトリメタル（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ、高融点金属、耐熱性金属、超硬合金）ゲート電極はゲート絶縁体構造層の上面に配置される。リフラクトリメタルは高温でゲート絶縁体構造層上で安定である。自己整合ソースとドレイン領域、およびソースとドレイン接点はソースおよびドレイン領域上に配置される。全ての実施例やその他では、金属−酸化物−化合物半導体トランジスタは、化合物半導体ヘテロ構造の上部面に配置された、ゲート絶縁体構造を形成する初期ガリウム酸素層、中間遷移層、および厚み３０〜２５０Åの上部絶縁層を含む多層ゲート絶縁体構造を含む。この実施例では、化合物半導体ヘテロ構造は、化合物半導体基板上にｎ型および／あるいはｐ型電荷供給層を成長させたり、させないＧａＡｓ，ＡｌｘＧａ１−ｘＡｓ，およびＩｎｙＧａ１−ｙＡｓ層、Ｗ，ＷＮ，やＷＳｉのリフラクトリメタルゲート、自己整合ドナー（ｎ−チャネルＦＥＴ）やアクセプタ（ｐ−チャネルＦＥＴ）インプラント、および、ソースとドレインのオーミックコンタクトを含む。別の実施例では、化合物半導体ヘテロ構造は、ＩｎｙＧａ１−ｙＡｓ，ＡｌｘＩｎ１−ｘＡｓ，およびＩｎＰ化合物半導体ヘテロ構造、ＩｎＰ基板上に成長させたｎ型および／あるいはｐ型電荷供給層、およびＷ，ＷＮ，やＷＳｉのリフラクトリメタルゲート、自己整合ドナー（ｎ−チャネルＦＥＴ）やアクセプタ（ｐ−チャネルＦＥＴ）インプラント、およびソースとドレインのオーミックコンタクトを含む。
【０００７】
図１は、本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＯＳＦＥＴの簡略化断面図である。素子１０はＩＩＩ−Ｖ族半導体基板１１と化合物半導体エピタキシャル層構造１２により表示された半導体素子に使用されるＩＩＩ−Ｖ族材料のような化合物半導体材料を含む。この内容の説明のために、基板１１とその上に形成したエピタキシャル層構造１２を化合物半導体ウェハ構造（図１では１３と表示する）と呼ぶことにする。半導体ウェハ構造１３の製造方法には分子線エピタキシャル成長法（ＭＢＥ）と金属有機化学気相蒸着法（ＭＯＣＶＤ）があるが、これらに限定されるものではない。勿論、特定の用途においては、エピタキシャル層が存在しないこともあり、上部層１５の上部面は単に基板１１の上部面になることもある。
【０００８】
また、素子１０は少なくとも二つ以上の層を含むゲート絶縁膜構造（３０）を含む。このゲート絶縁膜構造の第一層（３１）は酸化ガリウム（ガリウム酸化物（膜））化合物で全体が構成され、化合物半導体構造に直接に隣接し、化合物半導体構造上に蒸着される。ゲート絶縁膜構造の第二層（３２）はガリウム、酸素、および周期律表の一つ以上の希土類元素の化合物を含む。初期ガリウム酸素層（３１）は化合物半導体構造の上部層１５の上部面とで原子的アブラプト界面１４を形成する。高温で上部絶縁材料の存在で安定になるリフラクトリメタルゲート電極１７はゲート絶縁膜構造の上部面１８に配置される。誘電体スペーサ２６は金属ゲート電極１７の側壁をカバーするように配置される。ソースおよびドレイン接点１９と２０は自己整合ソースおよびドレイン領域２１と２２上にそれぞれ堆積される。
【０００９】
具体的な実施例では、化合物半導体エピタキシャル層構造は１１Å未満のＧａＡｓ上部層（１５）、１０１Å未満のＡｌｘＧａ１−ｘＡｓスペーサ層（２３）、２５１Å未満のＩｎｙＧａ１−ｙＡｓチャネル層（２４）、およびＧａＡｓ基板（１１）上に育成したＧａＡｓバッファ層（２５）から成る。上部ＧａＡｓ層（１５）は欠陥密度（ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）の低いアブラプト界面をもつゲート絶縁膜構造とで原子的アブラプト層を形成するのに用いられる。
【００１０】
本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＯＳＦＥＴを製造する簡略化事例として、上部層１５の原子的配列で化学的に清潔な（ｃｌｅａｎ）上部面を備えたＩＩＩ−Ｖ族化合物半導体ウェハ構造１３を超高真空半導体育成室で作製し、超高真空運搬室（ｔｒａｎｓｆｅｒ ｃｈａｍｂｅｒ、トランスファー室、転写室）経由で第二超高真空酸化膜および絶縁膜蒸着室に移送する。初期ガリウム酸素層（３１）は、高純度Ｇａ２Ｏ３源から、あるいは結晶ガドリニウムガリウムガーネットＧａ３Ｇｄ５Ｏ１２から熱蒸着により上部化合物半導体表面層１５上に蒸着される。この初期ガリウム酸素層の蒸着時には化合物半導体構造の基板温度は５８０℃未満に、好ましくは４９５℃未満に保持される。５〜８分の時間周期で絶縁膜蒸着室内でガリウム酸素化合物を約１８Å蒸着した後に、第二絶縁膜層の蒸着が始まる。酸素プラズマ流出および種が初期ガリウム酸素層のある前記化合物半導体構造に主に向けられて衝突するように低電力酸素プラズマ源からの流束を超高真空室内に向けることにより第二絶縁膜層の蒸着は始まる。酸素プラズマ源からの流束を２〜５秒間で表面に向ける必要があり、その後にＧａ２Ｏ３からのガリウム酸素化合物と希土類元素を含む第二熱蒸発源との同時蒸着を行う。酸素源、Ｇａ２Ｏ３および希土類蒸発源熱蒸発源からの流束ビームが平衡に保たれ、前記化合物半導体構造上の初期ガリウム酸素層の上部に三成分絶縁体層を形成する。第二の三成分絶縁体層の蒸着が始まると、基板温度が同時に調整され、この層の蒸着に最適な基板温度になる。この事例では、ガリウム＋酸素＋希土類層を蒸着するのに必要な基板温度は５３０℃未満である。この第二絶縁体層の蒸着は絶縁体膜全体の厚さが２００〜２５０Åに達するまで続く。シャッタとバルブを用いて、この絶縁体層の所要厚みが蒸着されたときに三成分（ガリウム＋酸素＋希土類）層の蒸着を停止する。基板温度は真空中で約２００℃に冷却され、ＷＳｉやＷＮのようなゲート絶縁体構造の上部層において高温で安定で、且つ混じり合うことのないリフラクトリメタルの堆積物は酸化膜層３２の上部面１８上に蒸着され、その後で標準リソグラフィによりパターン形成される。酸化膜層３１がフッ素利用ドライエッチングプロセスのようなリフラクトリメタルエッチング技術により暴露されるまでリフラクトリメタル層はエッチングされる。リフラクトリメタルエッチング手法は酸化膜層３１をエッチングしない。それゆえ、酸化膜層３１は、上部層１５の上部面が酸化膜層３１により保護されて残るようなエッチ停止層として機能する。全ての処理ステップは損傷の少ないプラズマプロセシングにより遂行される。自己整合ソースおよびドレイン領域２１と２２はそれぞれ、インプランテーションマスクとしてリフラクトリメタルゲート電極１７と誘電体スペーサ２６を用いてＳｉ（ｎ−チャネル素子）とＢｅ／ＦやＣ／Ｆ（ｐ−チャネル素子）のイオン注入によって実現される。このようなイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ、イオンインプラント、イオン打込み）方式は相補型化合物半導体ヘテロ構造ＦＥＴ技術の標準プロセシングと互換性があり、当業者には周知である。上部層１５と酸化膜層３１の間に確立された界面１６の劣化を完全に排除するために、インプラント（ｉｍｐｌａｎｔｓ、打込み、注入）は超高真空環境での高速熱アニーリングにより７００〜９００℃で活性化される。最後に、ソースとドレインのオーミックコンタクト１９と２０は自己整合ソースおよびドレイン領域２１と２２上にそれぞれ蒸着される。その後で、この素子は集積マイクロエレクトロニクスと集積回路製造の当業者にとって標準的な方法により相互接続される。
【００１１】
図２は、本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＯＳＦＥＴを製造する方法を説明する簡略化フローチャートである。ステップ１０２で、化合物半導体ウェハ構造は標準エピタキシャル成長法の技術により作製される。ステップ１０３で、Ｇａ２Ｏ３とＧａ２Ｏ（Ｇａ２Ｏ３とＧａ２Ｏに限定するものではないが）を含むガリウム酸素化合物から成る層は前記化合物半導体ウェハ構造の上部面上に蒸着される。ステップ１０４で、ガリウム酸素と一つ以上の希土類元素から成る絶縁層は初期ガリウム酸素化合物層の上部面上に蒸着される。酸化ガリウム（ガリウム酸化物（膜））ゲート絶縁体構造はステップ１０４と１０５から形成される。ステップ１０６で、安定な耐熱性ゲート金属は前記ゲート絶縁体構造の上部面に配置される。ステップ１０８で、ソースおよびドレインイオン注入はゲート電極に対して自己整合を作る。ステップ１１０で、ソースおよびドレインオーミックコンタクトはイオン注入ソースおよびドレイン領域上に配置される。
【００１２】
この実施例では、ステップ１００では、ＧａＡｓやＩｎＰのような化合物半導体基板を作成する（ｐｒｏｖｉｄｅ、作製する）。ステップ１０２では、化合物半導体ウェハ構造の原子的配列および化学的清潔上部面の作製およびエピタキシャル成長を行う。ステップ１０３では、好ましくは化合物半導体ウェハ構造の原子的配列および化学的清潔上部面に精製および結晶性ガドリニウムガリウムガーネットやＧａ２Ｏ３源から熱蒸着を行う。ステップ１０４では、他の熱蒸発源と同時に組み合わせて基板１００の方に向けた酸素ガスプラズマ源の流出による同時酸化を伴って、ガリウム酸素種とガドリニウムのような少なくとも一つの希土類元素を同時に真空蒸着することにより（ガリウム＋酸素＋希土類元素）絶縁層を形成する。ゲート絶縁体構造の初期ガリウム酸素化合物層は、好ましくは化合物半導体ウェハ構造の上部面がゲート金属エッチング中や、その後にゲート酸化膜により保護されて残るようにエッチ停止層として機能する。耐熱性ゲート金属は自己整合ソースおよびドレインイオンインプラントの高温アニーリング中にゲート酸化膜層と反応せず、あるいはゲート酸化膜層内に拡散しないことが望ましい。ゲート酸化膜層と化合物半導体構造の上部面とにより形成された界面特性は自己整合ソースおよびドレインイオンインプラントの高温アニーリング中に維持されるのが望ましい。自己整合ソースおよびドレインインプラントは超高真空環境において約７００℃でアニールされるのが望ましい。自己整合ソースおよびドレインインプラントは耐熱性ゲート金属の側壁上に誘電体スペーサを配置することにより実現されるのが望ましい。
【００１３】
したがって、新しい、改善された化合物半導体素子と製造方法を開示する。この新しい、改善された自己整合エンハンスメントモード金属−酸化物−化合物半導体ヘテロ構造電界効果型トランジスタは素子の動作を安定で信頼性のあるものにし、低出力／高性能相補回路および構造に対して最適な化合物半導体素子性能を与え、ＵＬＳＩにおける配線遅延を統御し、さらに超高集積密度を要するディジタル集積回路用に加え、ＲＦおよびマイクロ波用途にも最適効率および出力電力を与える。
【００１４】
これらの改善は基本的に従来技術の課題、例えば、化合物半導体ＦＥＴ素子の高ゲート漏洩現象、低集積密度、ｄｃ電気的不安定性、および電気的ヒステリシスを解決し克服するので、極めて有効な発明となる。本発明の特定の実施例を示し説明してきたが、別の修正や改善は当業者の心に浮かぶこともある。それゆえに、この発明がここに示した特定の形態に限定されるものではないことを理解されることを望む。添付クレームは本発明の精神と範囲から逸脱しない全ての改善に及ぶものである。
【図面の簡単な説明】
【図１】本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＯＳＦＥＴの簡略化断面図である。
【図２】本発明の実施例による自己整合エンハンスメントモード化合物半導体ＭＯＳＦＥＴを製造する方法を示す簡略化フローチャートである。[0001]
(Field of the Invention)
The present invention relates to a field-effect transistor, more specifically, an enhancement mode self-aligned metal-oxide-compound semiconductor transistor and a depletion mode self-aligned metal-oxide. Low-power and high-speed integrated circuits in the field of compound semiconductors utilizing complementary field-effect transistors, including material-compound semiconductor transistors, material growth, fabrication of the structure, and ultra-large scale integration of the transistor On the method of conversion.
[0002]
(Background of the Invention)
The gallium arsenide and indium phosphide integrated circuit industry has been limited by the lack of technology that simultaneously allows the integration of complementary field effect transistor devices and transistors with low gate leakage current. In contrast to silicon technology, which has very mature and useful complementary metal oxide semiconductor (CMOS) technology. Field effect transistors (FETs), widely used in the III-V semiconductor industry, employ metal gate and Shockley gate contacts with quiescent leakage currents in excess of a few microamps. The use of metal gates in compound semiconductor technology can result in excessively high power dissipation in individual transistors and integrated circuits, reduce transconductance, reduce logic swing, disable single-supply operation, and improve performance characteristics. Limit. Due to the high amplitude of the quiescent leakage current, those skilled in the art limit the maximum integration of GaAs devices to circuits of hundreds of thousands of transistors. In contrast, the simultaneous integration of millions of transistors is possible at high integration densities with silicon CMOS technology. These ultra-high integration densities and levels cannot be obtained with metal and Schottky gates that are not insulated by compound semiconductor FETs. Therefore, Si-CMOS technology offers significant advantages in terms of individual gate leakage current, integration level and cost.
[0003]
However, compared to silicon, complementary GaAs and InP circuit technologies exhibit optimal speed / power performance and efficiency at high speeds at low supply voltages of 1V and below. Market support for these GaAs and InP integrated circuit technologies remains low. The reason is that high integration density cannot be demonstrated in a state where the operation power is low. Therefore, silicon CMOS will dominate in the field of digital integrated circuits, and neither GaAs nor InP technology will successfully enter this market.
[0004]
What is needed is a new and improved compound semiconductor field effect transistor (FET). What is also needed is a compound semiconductor FETs (MOSFET) with new and improved metal-oxide-compound semiconductor junctions. What is also needed is a compound semiconductor MOSFET with a new and improved self-aligned gate structure. What is also needed is a self-aligned compound semiconductor MOSFET that uses new and improved enhancement mode and depletion mode operation. What is also needed are new and improved self-aligned compound semiconductor MOSFETs that provide stable and reliable device operation. What is also needed are self-aligned compound semiconductor MOSFETs that enable new and improved optimum compound semiconductor device performance. What is also needed are new and improved self-aligned compound semiconductor MOSFETs with optimized efficiency and output power for RF and microwave. What is also needed are self-aligned compound semiconductor MOSFETs for use in new and improved complementary circuits and structures. What is also needed is a new and improved low power / high performance complementary circuit and structure for self-aligned compound semiconductor MOSFETs. What is also needed are self-aligned compound semiconductor MOSFETs that make the design of new and improved complementary structures flexible. What is also needed are new and improved self-aligned compound semiconductor MOSFETs that control interconnect delay for ultra-large scale integration. What is needed is a new and useful complementary integrated circuit, with the leakage current of each individual transistor approaching 10-12 amps. What is needed is a truly useful integrated circuit technology of GaAs and InP that enables efficient and economical operation of truly useful compound semiconductor ULSI digital integrated circuits. What is needed is a new and improved net power dissipation compound semiconductor MOSFET MOSFET integrated circuit. What is also needed is a compound semiconductor MOSFET device with low gate leakage that is integrated together to form a very large scale integrated circuit including a myriad of new and improved transistors. What is also needed is a complementary MOSFET device and circuit in a compound semiconductor that enables the direct use, transfer, and application of silicon CMOS designs that are new and improved and already exist in the prior art. .
[0005]
What is further needed is a method of making new and improved self-aligned compound semiconductor MOSFETs; a method of making self-aligned compound semiconductor MOSFETs compatible with established complementary GaAs heterostructure FETs technology; and relatively easy to make. And compound semiconductor MOSFETs that can be used.
[0006]
BEST MODE FOR CARRYING OUT THE INVENTION
A more complete understanding of the present invention may be obtained by reference to the detailed description and claims when considered in conjunction with the figures. The same numbers indicate the same items in the figures.
The examples shown here illustrate embodiments of the invention in one form, and such examples are not intended to be limiting in any manner.
The present invention specifically provides a self-aligned enhancement mode metal-oxide-compound semiconductor FET. The FET includes a gallium oxygen insulating structure including at least two distinct layers. The first layer has a thickness greater than 10 ° but less than 25 ° and is substantially a gallium oxygen compound (including, but not limited to) stoichiometric Ga 2 O 3 and Ga 2 O. oxygen compounds), or a small number of other gallium oxygen compounds. The upper insulating layer of the gallium oxide (gallium oxide) insulating structure includes an insulating film that does not mix with the underlying gallium oxygen insulating structure. This top layer has excellent insulating properties and is generally composed of gallium oxygen and a third rare earth element to form a ternary insulating material. Therefore, the entire gallium oxide (gallium oxide (film)) rare earth gate insulation structure consists of at least two layers, the third intermediate consisting of a mixture of the top insulation material and the gallium oxygen compound that constitutes the initial layer. Includes graded layers (continuous layers). The entire initial gallium oxygen layer, intermediate stage layer, and upper insulating region form both a gallium oxide (gallium oxide (film)) insulating structure and a gate insulating region of a metal-oxide-compound semiconductor field effect transistor. Substantially the initial gallium oxygen layer forms an atomic approximate interface with the upper layer of the compound semiconductor wafer structure and does not introduce intermediate gap plane states into the compound semiconductor material. A refractory metal (refractory metal, refractory metal, heat-resistant metal, cemented carbide) gate electrode is disposed on the upper surface of the gate insulator structure layer. The refractory metal is stable on the gate insulator structure layer at a high temperature. Self-aligned source and drain regions and source and drain contacts are located on the source and drain regions. In all embodiments and others, the metal-oxide-compound semiconductor transistor has an initial gallium oxygen layer, an intermediate transition layer, and a thickness between 30 and 30 Å that form a gate insulator structure disposed on a top surface of the compound semiconductor heterostructure. Includes a multi-layer gate insulator structure including a 250 ° top insulating layer. In this embodiment, the compound semiconductor heterostructures, or to grow n-type and / or p-type charge supply layer on a compound semiconductor substrate, let no GaAs, Al x Ga 1-x As, and In y Ga 1-y As Includes layers, W, WN, and refractory metal gates of WSi, self-aligned donor (n-channel FET) and acceptor (p-channel FET) implants, and source and drain ohmic contacts. In another example, the compound semiconductor heterostructure, In y Ga 1-y As , Al x In 1-x As, and InP compound semiconductor heterostructure, n-type grown on an InP substrate and / or p-type charge Includes supply layers and refractory metal gates of W, WN, and WSi, self-aligned donor (n-channel FET) and acceptor (p-channel FET) implants, and source and drain ohmic contacts.
[0007]
FIG. 1 is a simplified cross-sectional view of a self-aligned enhancement mode compound semiconductor MOSFET according to an embodiment of the present invention. Device 10 includes a compound semiconductor material, such as a group III-V material used in a semiconductor device represented by a III-V semiconductor substrate 11 and a compound semiconductor epitaxial layer structure 12. For the purpose of this description, the substrate 11 and the epitaxial layer structure 12 formed thereon will be referred to as a compound semiconductor wafer structure (denoted as 13 in FIG. 1). Methods for manufacturing the semiconductor wafer structure 13 include, but are not limited to, molecular beam epitaxy (MBE) and metal organic chemical vapor deposition (MOCVD). Of course, in certain applications, the epitaxial layer may not be present and the top surface of top layer 15 may simply be the top surface of substrate 11.
[0008]
In addition, the device 10 includes a gate insulating film structure (30) including at least two or more layers. The first layer (31) of the gate insulating film structure is entirely composed of a gallium oxide (gallium oxide (film)) compound, is directly adjacent to the compound semiconductor structure, and is deposited on the compound semiconductor structure. The second layer (32) of the gate insulating film structure includes a compound of gallium, oxygen, and one or more rare earth elements of the periodic table. The initial gallium oxygen layer (31) forms an atomically broken interface 14 with the upper surface of the upper layer 15 of the compound semiconductor structure. A refractory metal gate electrode 17, which is stable at high temperature in the presence of an upper insulating material, is disposed on an upper surface 18 of the gate insulating film structure. The dielectric spacer 26 is arranged so as to cover the side wall of the metal gate electrode 17. Source and drain contacts 19 and 20 are deposited on self-aligned source and drain regions 21 and 22, respectively.
[0009]
In a specific embodiment, the compound semiconductor epitaxial layer structure comprises a GaAs top layer (15) less than 11 °, an Al x Ga 1-x As spacer layer (23) less than 101 °, and an In y Ga 1-y As channel less than 251 °. It comprises a layer (24) and a GaAs buffer layer (25) grown on a GaAs substrate (11). The upper GaAs layer (15) is used to form an atomically-abrupted layer with a gate insulating film structure having an interrupted interface having a low defect density.
[0010]
As a simplified example of fabricating a self-aligned enhancement mode compound semiconductor MOSFET according to an embodiment of the present invention, a III-V compound semiconductor wafer structure with a chemically clean top surface with an atomic arrangement of the top layer 15 is shown. 13 is prepared in an ultra-high vacuum semiconductor growth chamber and transferred to a second ultra-high vacuum oxide film and an insulating film deposition chamber via an ultra-high vacuum transport chamber (transfer chamber, transfer chamber, transfer chamber). The initial gallium oxygen layer (31) is deposited on the upper compound semiconductor surface layer 15 by thermal evaporation from a high purity Ga 2 O 3 source or from crystalline gadolinium gallium garnet Ga 3 Gd 5 O 12 . During the deposition of the initial gallium oxygen layer, the substrate temperature of the compound semiconductor structure is kept at less than 580 ° C, preferably less than 495 ° C. After depositing the gallium oxygen compound in the insulating film deposition chamber at a time period of 5 to 8 minutes by about 18 °, the deposition of the second insulating film layer starts. Oxygen plasma effluent and directing the flux from the low power oxygen plasma source into the ultra-high vacuum chamber so that the species impinges primarily on the compound semiconductor structure with the initial gallium oxygen layer, thereby forming a second insulating film layer Deposition begins. It is necessary to direct the flux from the oxygen plasma source to the surface in 2 to 5 seconds, followed by co-evaporation of a gallium oxygen compound from Ga 2 O 3 and a second thermal evaporation source containing a rare earth element. The flux beams from the oxygen source, Ga 2 O 3 and the rare earth evaporation source thermal evaporation source are kept in equilibrium to form a ternary insulator layer on top of the initial gallium oxygen layer on the compound semiconductor structure. As the deposition of the second ternary insulator layer begins, the substrate temperature is simultaneously adjusted to achieve an optimal substrate temperature for deposition of this layer. In this case, the substrate temperature required to deposit the gallium + oxygen + rare earth layer is less than 530 ° C. This deposition of the second insulator layer continues until the thickness of the entire insulator film reaches 200 to 250 °. Using a shutter and a valve, the deposition of the ternary (gallium + oxygen + rare earth) layer is stopped when the required thickness of the insulator layer has been deposited. The substrate temperature is cooled to about 200 ° C. in a vacuum and the refractory metal deposits, which are stable at high temperatures in the upper layers of the gate insulator structure such as WSi and WN, are not mixed with the oxide layer 32. Deposited on top surface 18 and then patterned by standard lithography. The refractory metal layer is etched until the oxide layer 31 is exposed by a refractory metal etching technique such as a fluorine-based dry etching process. The refractory metal etching method does not etch the oxide film layer 31. Therefore, oxide film layer 31 functions as an etch stop layer in which the upper surface of upper layer 15 is protected by oxide film layer 31 and remains. All processing steps are performed by low damage plasma processing. The self-aligned source and drain regions 21 and 22 are formed using Si (n-channel device) and Be / F or C / F (p-channel device) using a refractory metal gate electrode 17 and a dielectric spacer 26 as an implantation mask, respectively. ) Is achieved by ion implantation. Such ion implantation schemes are compatible with standard processing of complementary compound semiconductor heterostructure FET technology and are well known to those skilled in the art. In order to completely eliminate the degradation of the interface 16 established between the top layer 15 and the oxide layer 31, the implants are implanted at 700-900 ° C. by rapid thermal annealing in an ultra-high vacuum environment. Be activated. Finally, source and drain ohmic contacts 19 and 20 are deposited on the self-aligned source and drain regions 21 and 22, respectively. Thereafter, the components are interconnected in a manner standard to those skilled in the art of integrated microelectronics and integrated circuit fabrication.
[0011]
FIG. 2 is a simplified flowchart illustrating a method of manufacturing a self-aligned enhancement mode compound semiconductor MOSFET according to an embodiment of the present invention. At step 102, a compound semiconductor wafer structure is fabricated by standard epitaxial growth techniques. In step 103, a layer of a gallium oxygen compound including Ga 2 O 3 and Ga 2 O (but not limited to Ga 2 O 3 and Ga 2 O) is deposited on the upper surface of the compound semiconductor wafer structure. You. In step 104, an insulating layer comprising gallium oxygen and one or more rare earth elements is deposited on the top surface of the initial gallium oxygen compound layer. A gallium oxide (gallium oxide (film)) gate insulator structure is formed from steps 104 and 105. At step 106, a stable refractory gate metal is disposed on the top surface of the gate insulator structure. At step 108, the source and drain implants make themselves self-aligned to the gate electrode. At step 110, source and drain ohmic contacts are placed over the implanted source and drain regions.
[0012]
In this embodiment, in step 100, a compound semiconductor substrate such as GaAs or InP is formed (provided). In step 102, an atomic arrangement and a chemically clean upper surface of the compound semiconductor wafer structure are formed and epitaxially grown. In step 103, thermal evaporation from a purified and crystalline gadolinium gallium garnet or Ga 2 O 3 source is preferably performed on the atomically aligned and chemically clean upper surface of the compound semiconductor wafer structure. Step 104 is to simultaneously vapor-deposit at least one rare earth element such as gallium oxygen species and gadolinium with simultaneous oxidation by outflow of an oxygen gas plasma source toward the substrate 100 in combination with other thermal evaporation sources. Then, an insulating layer (gallium + oxygen + rare earth element) is formed. The initial gallium oxygen compound layer of the gate insulator structure preferably functions as an etch stop layer such that the top surface of the compound semiconductor wafer structure remains protected during and after the gate metal etch by the gate oxide. Desirably, the refractory gate metal does not react with or diffuse into the gate oxide layer during high temperature annealing of the self-aligned source and drain ion implants. Preferably, the interfacial properties formed by the gate oxide layer and the top surface of the compound semiconductor structure are maintained during high temperature annealing of the self-aligned source and drain ion implants. Preferably, the self-aligned source and drain implants are annealed at about 700 ° C. in an ultra-high vacuum environment. Preferably, the self-aligned source and drain implants are implemented by placing dielectric spacers on the sidewalls of the refractory gate metal.
[0013]
Accordingly, new and improved compound semiconductor devices and methods are disclosed. This new and improved self-aligned enhancement mode metal-oxide-compound semiconductor heterostructure field effect transistor makes device operation stable and reliable and is ideal for low power / high performance complementary circuits and structures In addition, it provides optimum compound semiconductor device performance, controls wiring delay in ULSI, and provides optimum efficiency and output power for RF and microwave applications in addition to digital integrated circuits requiring ultra-high integration density.
[0014]
These improvements basically solve and overcome the problems of the prior art, such as the high gate leakage phenomenon, low integration density, dc electrical instability, and electrical hysteresis of compound semiconductor FET devices. Become. While particular embodiments of the present invention have been shown and described, other modifications and improvements may occur to those skilled in the art. Therefore, it is to be understood that the invention is not to be limited to the specific forms set forth herein. The appended claims cover all improvements that do not depart from the spirit and scope of the present invention.
[Brief description of the drawings]
FIG. 1 is a simplified cross-sectional view of a self-aligned enhancement mode compound semiconductor MOSFET according to an embodiment of the present invention.
FIG. 2 is a simplified flowchart illustrating a method of fabricating a self-aligned enhancement mode compound semiconductor MOSFET according to an embodiment of the present invention.

Claims (37)

エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置した、Ｇａ２Ｏ３，Ｇａ２Ｏおよび他のガリウム酸素化合物（ｇａｌｌｉｕｍ ｏｘｙｇｅｎ ｃｏｍｐｏｕｎｄｓ）の混合物を含むが、これに限らないものを含むガリウムと酸素の化合物を含む層と；
初期支持（ｉｎｉｔｉａｌ ｓｕｐｐｏｒｔｉｎｇ）ガリウム酸素層の上部に堆積した絶縁層を形成する、ガリウムと酸素と少なくとも一つ以上の希土類元素の化合物を含む第二絶縁層で、前記第一および第二層は、化合物半導体構造に隣接して、且つ、この上部にゲート絶縁体構造を形成し；
前記ゲート絶縁体構造層の上部面に配置した安定なリフラクトリメタル（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ、高融点金属、耐熱性金属、超硬合金）ゲート電極と；
ゲート電極に対し自己整合した（ｓｅｌｆ−ａｌｉｇｎｅｄ）ソースおよびドレインイオンインプラントと；および
イオン注入ソースおよびドレイン領域上に配置したソースおよびドレインオーミックコンタクトと；
前記リフラクトリメタルゲート電極は、Ｗ，ＷＮ又はＷＳｉ又はその組合せから成るグループから選択したリフラクトリメタルを含み；
モノリシック構造（ｍｏｎｏｌｉｔｈｉｃａｌｌｙ）集積回路を形成する前記トランジスタの配線手段と、
を備えた前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor,
A compound semiconductor wafer structure having a top surface;
A compound of gallium and oxygen, including but not limited to a mixture of Ga 2 O 3 , Ga 2 O and other gallium oxygen compounds, disposed on the upper surface of the compound semiconductor wafer structure. A layer comprising:
A second insulating layer comprising a compound of gallium, oxygen and at least one rare earth element forming an insulating layer deposited on the initial supporting gallium oxygen layer, wherein the first and second layers are: Forming a gate insulator structure adjacent to and on top of the compound semiconductor structure;
A stable refractory metal (refractory metal, refractory metal, heat-resistant metal, cemented carbide) gate electrode disposed on the upper surface of the gate insulator structure layer;
Self-aligned source and drain ion implants with respect to the gate electrode; and source and drain ohmic contacts located on the ion implanted source and drain regions;
Said refractory metal gate electrode comprises a refractory metal selected from the group consisting of W, WN or WSi or a combination thereof;
Wiring means for said transistors forming a monolithically integrated circuit;
The enhancement mode metal-oxide-compound semiconductor field-effect transistor comprising: 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
ガリウム酸素化合物の初期層が、化合物半導体ウェハ構造の上部面と原子的アブラプト（ａｂｒｕｐｔ）界面（Ｉｎｔｅｒｆａｃｅ、接合面、境界面）を形成するエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which an initial layer of gallium oxygen compound forms an atomic approximate interface with a top surface of the compound semiconductor wafer structure. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が、初期ガリウム酸素化合物層、ガリウム酸素と少なくとも一つの希土類元素の種々の（ｖａｒｙｉｎｇ、変化する、いろいろな）組成を含む段階層（ｇｒａｄｅｄ ｌａｙｅｒ）、および、ガリウムと酸素および一つ以上の希土類元素との化合物を主に含む第三絶縁体層、の三つの層を含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
A gate insulator structure comprising an initial gallium oxygen compound layer, a graded layer comprising varying compositions of gallium oxygen and at least one rare earth element, and a gallium and oxygen and one An enhancement mode metal-oxide-compound semiconductor field effect transistor including three layers of the above-mentioned third insulator layer mainly containing a compound with a rare earth element. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が三つ以上の多層膜（ｍｕｌｔｉｐｌｅ ｌａｙｅｒｓ）、初期（ｉｎｉｔｉａｌ）ガリウム酸素化合物層、および、絶縁酸化ガリウム（ガリウム酸化物（膜））ゲート絶縁体構造を共に形成する一つ以上の希土類元素の有無にかかわらずガリウムおよび酸素を含む多層膜を含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
One or more gate insulator structures together form three or more multiple layers, an initial gallium oxide compound layer, and an insulating gallium oxide (gallium oxide (film)) gate insulator structure. An enhancement mode metal-oxide-compound semiconductor field effect transistor including a multilayer film containing gallium and oxygen with or without a rare earth element. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム酸素化合物層が１０Åより大きく２５Å未満の厚みを持つエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
An enhancement mode metal-oxide-compound semiconductor field effect transistor wherein the initial gallium oxygen compound layer has a thickness greater than 10 ° and less than 25 °. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が２０〜３００Åの総厚さを持つエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
An enhancement mode metal-oxide-compound semiconductor field effect transistor having a gate insulator structure with a total thickness of 20-300 °. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム酸素化合物層が四原子層（ｆｏｕｒ ａｔｏｍｉｃ ｌａｙｅｒｓ）未満の構造的界面変調（ｓｔｒｕｃｔｕｒａｌ Ｉｎｔｅｒｆａｃｅ ｍｏｄｕｌａｔｉｏｎ）の深さに伸びる、化合物半導体構造とともに、原子的アブラプト（ａｂｒｕｐｔ）界面を形成するエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
An enhancement mode metal that forms an atomic abstract interface with a compound semiconductor structure, wherein the initial gallium oxygen compound layer extends to a depth of structural interface modulation less than four atomic layers. Oxide-compound semiconductor field effect transistor. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
初期ガリウムおよび酸素化合物層とゲート絶縁体構造とが、化合物半導体ウェハ構造の上部面を保護するエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which an initial gallium and oxygen compound layer and a gate insulator structure protect the top surface of the compound semiconductor wafer structure. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
リフラクトリメタルゲート電極が、７００℃以上の高温でゲート絶縁体構造の上部層の存在の下で安定なリフラクトリメタルを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
An enhancement mode metal-oxide-compound semiconductor field effect transistor wherein the refractory metal gate electrode comprises a refractory metal at a high temperature of 700 ° C. or higher and in the presence of an upper layer of a gate insulator structure. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタを含むソースおよびドレインイオンインプラントが、ｎチャネル素子又はｐチャネル素子であるエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
A source and drain ion implant including the enhancement mode metal-oxide-compound semiconductor field effect transistor is an n-channel device or a p-channel device. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
前記ソースおよびドレインイオンインプラントは、Ｂｅ／Ｆ又はＣ／Ｆを含み、前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタは、ｐチャネル素子であるエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
The source and drain ion implants may include Be / F or C / F, and the enhancement mode metal-oxide-compound semiconductor field effect transistor may be a p-channel enhancement mode metal-oxide-compound semiconductor field effect transistor. Type transistor. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＧａＡｓを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which the top surface of the compound semiconductor wafer structure contains GaAs. 請求項１に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＩｎｘＧａ１−ｘＡｓを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1,
Enhancement-mode metal top surface of the compound semiconductor wafer structure comprises a In x Ga 1-x As - oxide - a compound semiconductor field effect transistor. エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置した、Ｇａ２Ｏ３，Ｇａ２Ｏおよび他のガリウム酸素化合物の混合物を含むが、これに限らないものを含むガリウムおよび酸素化合物の化合物を含む層と；
ガリウム、酸素、および一つ以上の希土類元素の標準化相対組成（ｎｏｒｍａｌｉｚｅｄ ｒｅｌａｔｉｖｅ ｃｏｍｐｏｓｉｔｉｏｎ）が前記絶縁層内の厚さの関数として単調に（ｍｏｎｏｔｏｎｉｃ ｍａｎｎｅｒ）変化するようにした、ガリウムと酸素と少なくとも一つ以上の希土類元素の化合物を含む第一層上に堆積した第二絶縁体層と；
ガリウム酸素と少なくとも一つ以上の希土類元素を含む前記第二層の上部に堆積した第三絶縁層で；前記第一、第二および第三層が化合物半導体構造に隣接してその上部に堆積したゲート絶縁体構造を形成し；
前記ゲート絶縁体構造層の上部面に配置した安定なリフラクトリメタルゲート電極と；
ゲート電極に対し自己整合したソースおよびドレインイオンインプラントと；および
イオン注入ソースおよびドレイン領域上に配置したソースおよびドレインオーミックコンタクトと；、
前記リフラクトリメタルゲート電極は、Ｗ，ＷＮ又はＷＳｉ又はその組合せから成るグループから選択したリフラクトリメタルを含み；
モノリシック構造集積回路を形成する前記トランジスタの配線手段と、
を備えた前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor,
A compound semiconductor wafer structure having a top surface;
A layer comprising a compound of gallium and oxygen compounds, including but not limited to a mixture of Ga 2 O 3 , Ga 2 O and other gallium oxygen compounds, disposed on the upper surface of said compound semiconductor wafer structure;
Gallium and oxygen and at least one of gallium and oxygen such that the normalized relative composition of gallium, oxygen, and one or more rare earth elements varies monotonically as a function of thickness in the insulating layer. A second insulator layer deposited on the first layer containing the rare earth compound;
A third insulating layer deposited on top of said second layer comprising gallium oxygen and at least one rare earth element; said first, second and third layers deposited on and adjacent to a compound semiconductor structure Forming a gate insulator structure;
A stable refractory metal electrode disposed on an upper surface of the gate insulator structure layer;
Source and drain ion implants self-aligned to the gate electrode; and source and drain ohmic contacts disposed on the ion implanted source and drain regions;
Said refractory metal gate electrode comprises a refractory metal selected from the group consisting of W, WN or WSi or a combination thereof;
Wiring means for the transistor forming a monolithic integrated circuit;
The enhancement mode metal-oxide-compound semiconductor field-effect transistor comprising: 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
ガリウム酸素化合物の初期層が、化合物半導体ウェハ構造の上部面と原子的アブラプト界面を形成するエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which an initial layer of gallium oxygen compound forms an atomically-abrupt interface with the top surface of the compound semiconductor wafer structure. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が、初期ガリウム酸素化合物層、ガリウム酸素および少なくとも一つの希土類元素の種々の（ｖａｒｙｉｎｇ、変化する、いろいろな）組成を含む段階層、および、ガリウム、酸素および一つ以上の希土類元素の化合物を主に含む第三絶縁体層、の三つ以上の層を含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
A gate insulator structure comprising an initial gallium oxygen compound layer, a graded layer comprising varying compositions of gallium oxygen and at least one rare earth element, and gallium, oxygen and one or more rare earth elements An enhancement mode metal-oxide-compound semiconductor field-effect transistor comprising three or more layers of a third insulator layer mainly containing a compound of the following. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム酸素化合物層が１０Åより大きく２５Å未満の厚さを持つエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
An enhancement mode metal-oxide-compound semiconductor field effect transistor wherein the initial gallium oxygen compound layer has a thickness greater than 10 ° and less than 25 °. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
ゲート絶縁体構造が２０〜３００Åの総厚さを持つエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
An enhancement mode metal-oxide-compound semiconductor field effect transistor having a gate insulator structure with a total thickness of 20-300 °. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
初期ガリウム酸素化合物層が四原子層未満の前記界面変調の深さに伸びる、化合物半導体構造とともに、原子的アブラプト（ａｂｒｕｐｔ）界面を形成するエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
An enhancement mode metal-oxide-compound semiconductor field effect transistor that forms an atomic abrupt interface with the compound semiconductor structure, wherein the initial gallium oxygen compound layer extends to a depth of the interfacial modulation of less than four atomic layers. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
初期ガリウムおよび酸素化合物層とゲート絶縁体構造とが、化合物半導体ウェハ構造の上部面を保護するエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which an initial gallium and oxygen compound layer and a gate insulator structure protect the top surface of the compound semiconductor wafer structure. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
リフラクトリメタルゲート電極が、７００℃以上の高温でゲート絶縁体構造の上部層の存在の下で安定なリフラクトリメタルを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
An enhancement mode metal-oxide-compound semiconductor field effect transistor wherein the refractory metal gate electrode comprises a refractory metal at a high temperature of 700 ° C. or higher and in the presence of an upper layer of a gate insulator structure. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタを含むソースおよびドレインイオンインプラントが、ｎチャネル素子であるエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
A source / drain ion implant including the enhancement mode metal-oxide-compound semiconductor field effect transistor is an n-channel device, wherein the enhancement mode metal-oxide-compound semiconductor field effect transistor is used. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
前記ソースおよびドレインイオンインプラントは、Ｂｅ／ＦおよびＣ／Ｆを含み、前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタは、ｐチャネル素子であるエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
The source and drain ion implants include Be / F and C / F, and the enhancement mode metal-oxide-compound semiconductor field effect transistor is an enhancement mode metal-oxide-compound semiconductor field effect which is a p-channel device. Type transistor. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＧａＡｓを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which the top surface of the compound semiconductor wafer structure contains GaAs. 請求項１４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
化合物半導体ウェハ構造の上部面がＩｎｘＧａ１−ｘＡｓを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 14,
Enhancement-mode metal top surface of the compound semiconductor wafer structure comprises a In x Ga 1-x As - oxide - a compound semiconductor field effect transistor. エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置された電子中間ギャップ欠陥密度（ｅｌｅｃｔｒｏｎｉｃ ｍｉｄｇａｐ ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）の低いゲート絶縁膜を形成する、ガリウム、酸素、少なくとも一つの希土類元素を含む交互層（ａｌｔｅｒｎａｔｉｎｇ ｌａｙｅｒｓ）を含む多層膜ゲート絶縁体構造と；
前記ゲート絶縁体構造層の上部面に配置された安定な耐熱性（リフラクトリメタル）金属ゲート電極と；
ゲート電極に自己整合した（ｓｅｌｆ−ａｌｉｇｎｅｄ）ソースおよびドレインインプラントと；および
イオン注入ソースおよびドレイン領域上に配置したソースおよびドレインオーミックコンタクトと
を備え、誘電体（ｄｉｅｌｅｃｔｒｉｃ）スペーサが安定な耐熱性ゲート金属電極の側壁に配置される前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor,
A compound semiconductor wafer structure having a top surface;
An alternating layer containing gallium, oxygen, and at least one rare earth element is formed on the compound semiconductor wafer structure to form a gate insulating layer having a low electron midgap defect density. A multilayer gate insulator structure comprising:
A stable heat-resistant (refractory metal) metal gate electrode disposed on an upper surface of the gate insulator structure layer;
A self-aligned source and drain implant to the gate electrode; and source and drain ohmic contacts disposed on the ion implanted source and drain regions, wherein the dielectric spacer is a stable refractory gate metal. The enhancement mode metal-oxide-compound semiconductor field effect transistor disposed on a side wall of an electrode. エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置されたゲート絶縁体構造と；
前記ゲート絶縁体構造の上部面に配置された安定な耐熱性金（リフラクトリメタル）属ゲート電極と；
ゲート電極に対し自己整合したソースおよびドレインイオンインプラントと；および
イオン注入ソースおよびドレイン領域に配置したソースおよびドレインオーミックコンタクトと
を備え、
前記化合物半導体ウェハ構造が広帯域（ｗｉｄｅｒ ｂａｎｄ）ギャップスペーサ層と狭帯域ギャップチャネル層を備えた前記エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor,
A compound semiconductor wafer structure having a top surface;
A gate insulator structure disposed on an upper surface of the compound semiconductor wafer structure;
A stable refractory metal gate electrode disposed on an upper surface of the gate insulator structure;
Source and drain ion implants self-aligned to the gate electrode; and source and drain ohmic contacts located in the ion implanted source and drain regions;
The enhancement mode metal-oxide-compound semiconductor field effect transistor in which the compound semiconductor wafer structure includes a wide band gap spacer layer and a narrow band gap channel layer. 請求項２７に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
広帯域ギャップスペーサが、ゲート酸化膜層と狭帯域ギャップチャネル層の間に配置されるエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。28. The enhancement mode metal-oxide-compound semiconductor field effect transistor of claim 27,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which a wide band gap spacer is disposed between a gate oxide layer and a narrow band channel layer. 請求項２７に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
広帯域ギャップスペーサ層が３〜２００Åの厚みを持つエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。28. The enhancement mode metal-oxide-compound semiconductor field effect transistor of claim 27,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which the broadband gap spacer layer has a thickness of 3 to 200 degrees. 請求項２７に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
広帯域ギャップスペーサ層が、ＡｌｘＧａ１−ｘＡＳ、ＩｎＰ、又はＩｎｚＧａ１−ｚＰ、又はその組合せを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。28. The enhancement mode metal-oxide-compound semiconductor field effect transistor of claim 27,
Wideband gap spacer layer, Al x Ga 1-x AS , InP, or In z Ga 1-z P, or enhancement mode metal combinations thereof - oxide - a compound semiconductor field effect transistor. 請求項２７に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
狭帯域ギャップチャネル層が１０〜３００Åの厚みを持つエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。28. The enhancement mode metal-oxide-compound semiconductor field effect transistor of claim 27,
An enhancement mode metal-oxide-compound semiconductor field effect transistor in which the narrow band gap channel layer has a thickness of 10 to 300 degrees. 請求項２７に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
狭帯域ギャップチャネル層が、広帯域ギャップスペーサ層とバッファ層の間に配置されるエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。28. The enhancement mode metal-oxide-compound semiconductor field effect transistor of claim 27,
An enhancement mode metal-oxide-compound semiconductor field effect transistor wherein a narrow band gap channel layer is disposed between a wide band gap spacer layer and a buffer layer. 請求項２７に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
狭帯域ギャップチャネル層が、ＩｎｙＧａ１−ｙＡｓを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。28. The enhancement mode metal-oxide-compound semiconductor field effect transistor of claim 27,
Narrow bandgap channel layer, enhancement mode metal including In y Ga 1-y As - oxide - a compound semiconductor field effect transistor. エンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
上部面を有する化合物半導体ウェハ構造と；
前記化合物半導体ウェハ構造の上部面に配置したゲート絶縁体構造と；
前記ゲート絶縁体構造層の上部面に配置した安定な耐熱性（リフラクトリメタル）金属ゲート電極と；
ゲート電極に対し自己整合された（ｓｅｌｆ−ａｌｉｇｎｅｄ）ソースおよびドレインイオンインプラント；および
イオン注入ソースおよびドレイン領域に配置したソースおよびドレインオーミックコンタクトと
を備えて、
前記化合物半導体ウェハ構造が、ＡｌｘＧａ１−ｘＡｓ，ＩｎｙＧａ１−ｙＡｓ，ＩｎＰ，あるいはＩｎｚＧａ１−ｚＰ層を含み、前記層が、化合物半導体基板の上部面に配置されたエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor,
A compound semiconductor wafer structure having a top surface;
A gate insulator structure disposed on an upper surface of the compound semiconductor wafer structure;
A stable heat-resistant (refractory metal) metal gate electrode disposed on the upper surface of the gate insulator structure layer;
Source and drain ion implants self-aligned to the gate electrode; and source and drain ohmic contacts located in the ion implanted source and drain regions,
The compound semiconductor wafer structure comprises Al x Ga 1-x As, In y Ga 1-y As, InP, or In z Ga 1-z P layer, the layer is disposed on the upper surface of the compound semiconductor substrate And enhancement mode metal-oxide-compound semiconductor field effect transistors. 請求項３４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
前記化合物半導体基板がＧａＡｓベース半導体ウェハを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 34,
An enhancement mode metal-oxide-compound semiconductor field effect transistor wherein the compound semiconductor substrate comprises a GaAs-based semiconductor wafer. 請求項３４に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
前記化合物半導体基板がＩｎＰベース半導体ウェハを含むエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 34,
An enhancement mode metal-oxide-compound semiconductor field effect transistor wherein the compound semiconductor substrate comprises an InP-based semiconductor wafer. 請求項１、１３、２６又は３３項に記載のエンハンスメントモード金属−酸化物−化合物半導体電界効果型トランジスタであって、
類似および相補型（ｃｏｍｐｌｅｍｅｎｔａｒｙ）トランジスタ素子と共に集積化されることができ、相補型金属−酸化物化合物半導体集積回路を形成する前記エンハンスメントモード金属−酸化物化合物半導体電界効果型トランジスタ。An enhancement mode metal-oxide-compound semiconductor field effect transistor according to claim 1, 13, 26 or 33,
The enhancement mode metal-oxide compound semiconductor field effect transistor that can be integrated with similar and complementary transistor elements to form a complementary metal-oxide compound semiconductor integrated circuit.
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