JP7052607B2 - パルストランス及びこれを備える回路モジュール - Google Patents

Description

本発明はパルストランス及びこれを備える回路モジュールに関し、特に、一対の鍔部にそれぞれ４つの端子電極が設けられた８端子型のパルストランス及びこれを備える回路モジュールに関する。

一対の鍔部にそれぞれ４つの端子電極が設けられた８端子型のパルストランスとしては、特許文献１に記載されたパルストランスが知られている。８端子型のパルストランスは、一方の鍔部に設けられた４つの端子電極のうち、２つの端子電極が１次側信号端子として用いられ、他方の鍔部に設けられた４つの端子電極のうち、２つの端子電極が２次側信号端子として用いられる。また、一方の鍔部に設けられた４つの端子電極のうち、残りの２つの端子電極は回路基板で短絡されて２次側センタータップとして用いられ、他方の鍔部に設けられた４つの端子電極のうち、残りの２つの端子電極は回路基板で短絡されて１次側センタータップとして用いられる。

そして、特許文献１に記載されたパルストランスは、回路基板に複数個並べて搭載する際、隣り合うパルストランスについてはセンタータップと信号端子の位置を入れ替えて使用することにより、隣り合うパルストランスのセンタータップ同士を近接させている。例えば、特許文献１の図３Ａには、ピンセット３１ａとピンセット４２ａを１次側センタータップとして用いた例が開示されている。

特開２０１４－１９９９０６号公報

しかしながら、特許文献１に記載されたパルストランスを用いると、一方のセンタータップに関しては、隣り合うパルストランス間で近接させることができるのに対し、他方のセンタータップに関しては、隣り合うパルストランス間で逆に距離が離れてしまう。特許文献１の図３Ａに示す例では、１次側センタータップであるピンセット３１ａとピンセット４２ａについては近接させることができるのに対し、２次側センタータップであるピンセット３４ａとピンセット４３ａについては大きく離れてしまう。

このように、従来の８端子型のパルストランスを用いた場合、回路基板上に２つのパルストランスを隣接して搭載する場合、１次側センタータップと２次側センタータップの両方を近接させることはできなかった。

したがって、本発明は、回路基板上に２つのパルストランスを隣接して搭載する場合に、１次側センタータップと２次側センタータップの両方を近接させることが可能なパルストランス及びこれを備える回路モジュールを提供することを目的とする。

本発明によるパルストランスは、第１の方向を軸方向とする巻芯部と、巻芯部の軸方向における一端に設けられた第１の鍔部と、巻芯部の軸方向における他端に設けられた第２の鍔部とを有するコアと、第１の鍔部に設けられ、第１の方向と直交する第２の方向にこの順に配列された第１、第２、第３及び第４の端子電極と、第２の鍔部に設けられ、第２の方向における位置が第１、第２、第３及び第４の端子電極と一致する第５、第６、第７及び第８の端子電極と、巻芯部に一方向に巻回され、一端が第１及び第２の端子電極の一方に接続され、他端が第７及び第８の端子電極の一方に接続された第１のワイヤと、巻芯部に逆方向に巻回され、一端が第１及び第２の端子電極の他方に接続され、他端が第７及び第８の端子電極の他方に接続された第２のワイヤと、巻芯部に一方向に巻回され、一端が第３及び第４の端子電極の一方に接続され、他端が第５及び第６の端子電極の一方に接続された第３のワイヤと、巻芯部に逆方向に巻回され、一端が第３及び第４の端子電極の他方に接続され、他端が第５及び第６の端子電極の他方に接続された第４のワイヤとを備えることを特徴とする。

本発明によれば、第７及び第８の端子電極を例えば１次側センタータップとして用い、第３及び第４の端子電極を例えば２次側センタータップとして用いることができるため、パルストランスの第２の方向における一方側に１次側センタータップと２次側センタータップをまとめて配置することが可能となる。これにより、回路基板上に２つのパルストランスを隣接して搭載する場合、１次側センタータップと２次側センタータップの両方を近接させることが可能となる。

本発明による回路モジュールは、第１の実装領域を有する回路基板と、第１の実装領域に搭載され、上記のパルストランスと同じ構造を有する第１のパルストランスとを備え、回路基板は、第１のパルストランスの第７及び第８の端子電極を短絡させる第１の導体パターンと、第１のパルストランスの第３及び第４の端子電極を短絡させる第２の導体パターンとを有することを特徴とする。

本発明によれば、第１の導体パターンを例えば１次側センタータップとして用い、第２の導体パターンを例えば２次側センタータップとして用いることができる。

本発明において、回路基板は、上記のパルストランスと同じ構造を有する第２のパルストランスが搭載され、第１の実装領域に対して第２の方向に隣接する第２の実装領域と、第２のパルストランスの第５及び第６の端子電極を短絡させる第３の導体パターンと、第２のパルストランスの第１及び第２の端子電極を短絡させる第４の導体パターンとをさらに有するものであっても構わない。これによれば、第３の導体パターンを例えば１次側センタータップとして用い、第４の導体パターンを例えば２次側センタータップとして用いることができる。

この場合、第１及び第３の導体パターンは回路基板上で短絡され、第２及び第４の導体パターンは回路基板上で短絡されても構わない。ここで、第１の導体パターンと第３の導体パターンは第２の方向に近接しており、第２の導体パターンと第４の導体パターンは第２の方向に近接しているため、回路基板上におけるパターンレイアウトを効率的とすることが可能となる。

このように、本発明によれば、回路基板上に２つのパルストランスを隣接して搭載する場合に、１次側センタータップと２次側センタータップの両方を近接させることが可能となる。

図１は、本発明の一実施形態によるパルストランス１０の外観を示す略斜視図である。 図２は、パルストランス１０の等価回路図である。 図３は、パルストランス１０の製造方法を説明するための模式的な平面図である。 図４は、パルストランス１０の製造方法を説明するための模式的な平面図である。 図５は、パルストランス１０の製造方法を説明するための模式的な平面図である。 図６は、パルストランス１０の製造方法を説明するための模式的な平面図である。 図７は、パルストランス１０が実装される回路基板上の導体パターンの一例を示す平面図である。 図８は、ＬＡＮコネクタ回路（１０００Ｂａｓｅ）の回路図である。 図９は、一般的なパルストランスが実装される回路基板上の導体パターンを示す平面図である。 図１０は、パルストランス１０が実装される回路基板上の導体パターンの別の例を示す平面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の一実施形態によるパルストランス１０の外観を示す略斜視図である。

図１に示すように、本実施形態によるパルストランス１０は、ドラムコア２０と、板状コア３０と、８つの端子電極４１～４８と、４本のワイヤＷ１～Ｗ４とを備えている。

ドラムコア２０は、巻芯部２３と、巻芯部２３の軸方向（ｘ方向）における一端に設けられた第１の鍔部２１と、巻芯部２３の軸方向における他端に設けられた第２の鍔部２２によって構成されている。ドラムコア２０はフェライトなどの高透磁率材料からなるブロックであり、鍔部２１，２２及び巻芯部２３が一体化された構成を有している。巻芯部２３のｙｚ断面（軸方向と直交する断面）はおおむね矩形であるが、バレル研磨により角部が面取りされていても構わない。尚、巻芯部２３の断面が矩形である点は必須でなく、他の形状、例えば、六角形や八角形など、矩形以外の多角形であっても構わない。また、巻芯部２３の一部が湾曲面であっても構わない。

第１の鍔部２１は、巻芯部２３に接続される内側面２１ｉと、内側面２１ｉの反対側に位置する外側面２１ｏと、実装時に基板と対向する底面２１ｂと、底面２１ｂの反対側に位置する上面２１ｔを有している。内側面２１ｉ及び外側面２１ｏはいずれもｙｚ面を構成し、底面２１ｂ及び上面２１ｔはｘｙ面を構成する。同様に、第２の鍔部２２は、巻芯部２３に接続される内側面２２ｉと、内側面２２ｉの反対側に位置する外側面２２ｏと、実装時に基板と対向する底面２２ｂと、底面２２ｂの反対側に位置する上面２２ｔを有している。内側面２２ｉ及び外側面２２ｏはいずれもｙｚ面を構成し、底面２２ｂ及び上面２２ｔはｘｙ面を構成する。本実施形態では、第１の鍔部２１の底面２１ｂと内側面２１ｉの間が面取りされた傾斜面２１ｓを構成している。同様に、第２の鍔部２２の底面２２ｂと内側面２２ｉの間が面取りされた傾斜面２２ｓを構成している。

第１の鍔部２１の上面２１ｔ及び第２の鍔部２２の上面２２ｔには、板状コア３０が接着されている。板状コア３０は、フェライトなどの高透磁率材料からなる板状体であり、ドラムコア２０とともに閉磁路を構成する。板状コア３０は、ドラムコア２０と同じ材料からなるものであっても構わない。

図１に示すように、第１の鍔部２１には４つの端子電極４１～４４が設けられている。端子電極４１～４４はｙ方向にこの順に配列されており、いずれも底面２１ｂと外側面２１ｏを覆うＬ字型形状を有している。第１の端子電極４１には第１のワイヤＷ１の一端が接続され、第２の端子電極４２には第２のワイヤＷ２の一端が接続され、第３の端子電極４３には第３のワイヤＷ３の一端が接続され、第４の端子電極４４には第４のワイヤＷ４の一端が接続される。

同様に、第２の鍔部２２には４つの端子電極４５～４８が設けられている。端子電極４５～４８はｙ方向にこの順に配列されており、いずれも底面２２ｂと外側面２２ｏを覆うＬ字型形状を有している。端子電極４５～４８のｙ方向における位置は、端子電極４１～４４のｙ方向における位置とそれぞれ一致している。第５の端子電極４５には第３のワイヤＷ３の他端が接続され、第６の端子電極４６には第４のワイヤＷ４の他端が接続され、第７の端子電極４７には第１のワイヤＷ１の他端が接続され、第８の端子電極４８には第２のワイヤＷ２の他端が接続される。

端子電極４１～４８は、ドラムコア２０に接着される端子金具であっても構わないし、導体ペーストなどを用いてドラムコア２０に直接形成されたものであっても構わない。

ここで、第１及び第３のワイヤＷ１，Ｗ３と第２及び第４のワイヤＷ２，Ｗ４は、互いに逆方向に巻回されている。これにより、図２に示す回路図の通り、第１及び第２の端子電極４１，４２を一対の１次側端子とし、第５及び第６の端子電極４５，４６を一対の２次側端子とし、第７及び第８の端子電極４７，４８を１次側センタータップとし、第３及び第４の端子電極４３，４４を２次側センタータップとするパルストランスが構成される。

但し、１次側と２次側の区別は便宜上のものであり、両者は逆であっても構わない。さらに、センタータップと信号端子の関係は、逆であっても構わない。したがって、第３及び第４の端子電極４３，４４を一対の信号端子（１次側又は２次側）とし、第７及び第８の端子電極４７，４８を一対の信号端子（２次側又は１次側）とし、第１及び第２の端子電極４１，４２を一方のセンタータップ（２次側又は１次側）とし、第５及び第６の端子電極４５，４６を他方のセンタータップ（１次側又は２次側）として用いることも可能である。

１次側端子を構成する２つの端子（例えば、第１及び第２の端子電極４１，４２）は、１次側の差動信号が入力又は出力される端子である。同様に、２次側端子を構成する２つの端子（例えば、第５及び第６の端子電極４５，４６）は、２次側の差動信号が入力又は出力される端子である。また、１次側センタータップを構成する２つの端子（例えば、第７及び第８の端子電極４７，４８）は、後述する回路基板上において短絡され、所定の基準電位（例えばグランド電位）が与えられる。同様に、２次側センタータップを構成する２つの端子（例えば、第３及び第４の端子電極４３，４４）は、後述する回路基板上において短絡され、所定の基準電位（例えばグランド電位）が与えられる。

ここで、第１及び第２の端子電極４１，４２と第１及び第２のワイヤＷ１，Ｗ２の接続関係は、図１及び図２に示す接続関係に限定されず、逆であっても構わない。第３及び第４の端子電極４３，４４と第１及び第２のワイヤＷ１，Ｗ２の接続関係についても、図１及び図２に示す接続関係に限定されず、逆であっても構わない。第５及び第６の端子電極４５，４６と第３及び第４のワイヤＷ３，Ｗ４の接続関係についても、図１及び図２に示す接続関係に限定されず、逆であっても構わない。第７及び第８の端子電極４７，４８と第１及び第２のワイヤＷ１，Ｗ２の接続関係についても、図１及び図２に示す接続関係に限定されず、逆であっても構わない。

図３～図６は、本実施形態によるパルストランス１０の製造方法を説明するための模式的な平面図である。

まず、ドラムコア２０を用意し、第１の鍔部２１に端子電極４１～４４を形成し、第２の鍔部２２に端子電極４５～４８を形成した後、図３に示すように、第１のワイヤＷ１の一端を第１の端子電極４１に接続し、第３のワイヤＷ３の一端を第３の端子電極４３に接続する。具体的には、第１及び第３のワイヤＷ１，Ｗ３を第１及び第３の端子電極４１，４３の上方に配置した状態で、加熱ヘッドを第１及び第３のワイヤＷ１，Ｗ３に押し当てることによって、第１及び第３のワイヤＷ１，Ｗ３を第１及び第３の端子電極４１，４３に熱圧着する。この状態でドラムコア２０を一方向に回転させることによって、第１及び第３のワイヤＷ１，Ｗ３をドラムコア２０の巻芯部２３に巻回する。

第１及び第３のワイヤＷ１，Ｗ３を巻芯部２３に所定回数巻回した後、図４に示すように、第１のワイヤＷ１の他端を第７の端子電極４７に接続し、第３のワイヤＷ３の他端を第５の端子電極４５に接続する。接続方法は上述した熱圧着である。これにより、第１及び第３のワイヤＷ１，Ｗ３の巻回作業が完了し、巻芯部２３には第１及び第３のワイヤＷ１，Ｗ３からなる下層の巻回層が形成される。この時、下層の巻回層は、第１の鍔部２１側にオフセットして配置することが好ましい。換言すれば、第１の鍔部２１の内側面２１ｉと下層の巻回層との間に形成されるスペースＳ１が、第２の鍔部２２の内側面２２ｉと下層の巻回層との間に形成されるスペースＳ２よりも狭くなるよう、第１及び第３のワイヤＷ１，Ｗ３を巻回することが好ましい。これは、巻き始め側である第１の鍔部２１側に形成されるスペースＳ１を狭くすることにより、その分、巻き終わり側である第２の鍔部２２側に形成されるスペースＳ２を大きくすることができ、巻回作業におけるマージンを十分に確保することができるからである。

次に、図５に示すように、第２のワイヤＷ２の一端を第２の端子電極４２に接続し、第４のワイヤＷ４の一端を第４の端子電極４４に接続する。接続方法は上述した熱圧着である。この状態でドラムコア２０を逆方向に回転させることによって、第２及び第４のワイヤＷ２，Ｗ４をドラムコア２０の巻芯部２３に巻回する。第２及び第４のワイヤＷ２，Ｗ４を巻芯部２３に所定回数巻回した後、図６に示すように、第２のワイヤＷ２の他端を第８の端子電極４８に接続し、第４のワイヤＷ４の他端を第６の端子電極４６に接続する。接続方法は上述した熱圧着である。

これにより、第２及び第４のワイヤＷ２，Ｗ４の巻回作業が完了し、巻芯部２３には第１及び第３のワイヤＷ１，Ｗ３からなる下層の巻回層の上に、第２及び第４のワイヤＷ２，Ｗ４からなる上層の巻回層が形成される。上層の巻回層についても、上記と同様の理由から、第１の鍔部２１側にオフセットして配置することが好ましい。つまり、下層及び上層からなる巻回ブロックの全体を第１の鍔部２１側にオフセットして配置することが好ましい。

そして、鍔部２１，２２の上面２１ｔ，２２ｔに板状コア３０を接着すれば、本実施形態によるパルストランス１０が完成する。

図７は、パルストランス１０が実装される回路基板上の導体パターンを示す平面図である。

図７に示す例では、回路基板５０に４つの実装領域５１～５４が割り当てられており、これら実装領域５１～５４にいずれも本実施形態によるパルストランス１０が実装される。実装領域５１～５４は、回路基板５０上における高密度実装を実現すべく、互いにｙ方向に近接してレイアウトされている。このようなレイアウトが必要な例としては、本実施形態によるパルストランス１０を図８に示すＬＡＮコネクタ回路（１０００Ｂａｓｅ）に使用する例が挙げられる。図８に示すように、ＬＡＮコネクタ回路は複数のパルストランスＰＴ及び複数のコモンモードフィルタＣＭが用いられることから、高密度実装すると図７に示すように実装領域５１～５４が近接することがある。

図７に示すように、各実装領域５１～５４には、ランドパターン１Ａ，１Ｂ，２Ａ，２Ｂ，ＣＴ１，ＣＴ２が設けられている。ランドパターン１Ａ，１Ｂは一対の１次側信号ラインＬ１に接続され、ランドパターン２Ａ，２Ｂは一対の２次側信号ラインＬ２に接続されている。また、ランドパターンＣＴ１は１次側センタータップを構成するグランドラインＧ１に接続され、ランドパターンＣＴ２は２次側センタータップを構成するグランドラインＧ２に接続されている。

そして、実装領域５１～５４にパルストランス１０が搭載されると、パルストランス１０に設けられた８つの端子電極４１～４８は、それぞれ対応するランドパターン１Ａ，１Ｂ，２Ａ，２Ｂ，ＣＴ１，ＣＴ２のいずれかに接続される。ここで、実装領域５２，５４に搭載されたパルストランス１０は、端子電極４１，４２がそれぞれランドパターン１Ａ，１Ｂに接続され、端子電極４５，４６がそれぞれランドパターン２Ａ，２Ｂに接続され、端子電極４７，４８がランドパターンＣＴ１に共通に接続され、端子電極４３，４４がランドパターンＣＴ２に共通に接続される。これに対し、実装領域５１，５３に搭載されたパルストランス１０は、端子電極４３，４４がそれぞれランドパターン１Ａ，１Ｂに接続され、端子電極４７，４８がそれぞれランドパターン２Ａ，２Ｂに接続され、端子電極４５，４６がランドパターンＣＴ１に共通に接続され、端子電極４１，４２がランドパターンＣＴ２に共通に接続される。

これにより、実装領域５２，５４に搭載されたパルストランス１０においては、端子電極４１，４２が一対の１次側端子、端子電極４５，４６が一対の２次側端子、端子電極４７，４８が１次側センタータップ、端子電極４３，４４が２次側センタータップとして機能する。一方、実装領域５１，５３に搭載されたパルストランス１０においては、端子電極４３，４４が一対の１次側端子、端子電極４７，４８が一対の２次側端子、端子電極４５，４６が１次側センタータップ、端子電極４１，４２が２次側センタータップとして機能する。

そして、このようなレイアウトにより、実装領域５１，５２（或いは、実装領域５３，５４）に割り当てられたランドパターンＣＴ１をｙ方向に隣接して配置することができるとともに、ランドパターンＣＴ２をｙ方向に隣接して配置することができる。これにより、２つのパルストランス１０に含まれる１次側センタータップを共通のグランドラインＧ１に容易に接続することができるとともに、２つのパルストランス１０に含まれる２次側センタータップを共通のグランドラインＧ２に容易に接続することができる。つまり、実装領域５１のランドパターンＣＴ１と実装領域５２のランドパターンＣＴ１をスルーホール導体などを用いることなく接続できるとともに、実装領域５１のランドパターンＣＴ２と実装領域５２のランドパターンＣＴ２をスルーホール導体などを用いることなく接続できる。

図９は、一般的なパルストランスが実装される回路基板上の導体パターンを示す平面図である。一般的なパルストランスは、一対の１次側端子と１次側センタータップがｘ方向に配列され、一対の２次側端子と２次側センタータップがｘ方向に配列されているため、これを搭載する回路基板６０の実装領域６１～６４は、図９に示すように、ランドパターン１Ａ，１ＢとランドパターンＣＴ１をｘ方向に配列し、ランドパターン２Ａ，２ＢとランドパターンＣＴ２をｘ方向に配列する必要がある。このため、実装領域６１～６４にそれぞれパルストランスを搭載すると、実装領域６１～６４ごとにグランドラインＧ１，Ｇ２を独立してレイアウトする必要があり、スルーホール導体などを用いない限り、複数のグランドラインＧ１や複数のグランドラインＧ２を共通化することができない。その結果、回路基板上におけるレイアウト自由度が低下するとともに、導体パターンの専有面積が増加する。

これに対し、本実施形態によるパルストランス１０を用いた場合、回路基板上におけるパターンレイアウトを図７に示すレイアウトとすることができるため、レイアウト自由度が増すだけでなく、回路基板上における導体パターンの専有面積を低減することが可能となる。

尚、回路基板上のパターンレイアウトは図７に示すレイアウトに限定されず、図１０に示す回路基板７０のように、各実装領域７１～７４内でランドパターンＣＴ１，ＣＴ２を２つに分け、これにより８つの端子電極４１～４８に対応する８つのランドパターンを用いても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１Ａ，１Ｂ，２Ａ，２Ｂ，ＣＴ１，ＣＴ２ ランドパターン
１０ パルストランス
２０ ドラムコア
２１ 第１の鍔部
２２ 第２の鍔部
２１ｂ，２２ｂ 底面
２１ｉ，２２ｉ 内側面
２１ｏ，２２ｏ 外側面
２１ｓ，２２ｓ 傾斜面
２１ｔ，２２ｔ 上面
２３ 巻芯部
３０ 板状コア
４１ 第１の端子電極
４２ 第２の端子電極
４３ 第３の端子電極
４４ 第４の端子電極
４５ 第５の端子電極
４６ 第６の端子電極
４７ 第７の端子電極
４８ 第８の端子電極
５０ 回路基板
５１～５４ 実装領域
６０ 回路基板
６１～６４ 実装領域
７０ 回路基板
７１～７４ 実装領域
ＣＭ コモンモードフィルタ
Ｇ１，Ｇ２ グランドライン
Ｌ１ １次側信号ライン
Ｌ２ ２次側信号ライン
ＰＴ パルストランス
Ｓ１，Ｓ２ スペース
Ｗ１ 第１のワイヤ
Ｗ２ 第２のワイヤ
Ｗ３ 第３のワイヤ
Ｗ４ 第４のワイヤ

Claims (4)

1. 第１の方向を軸方向とする巻芯部と、前記巻芯部の軸方向における一端に設けられた第１の鍔部と、前記巻芯部の軸方向における他端に設けられた第２の鍔部とを有するコアと、
   前記第１の鍔部に設けられ、前記第１の方向と直交する第２の方向にこの順に配列された第１、第２、第３及び第４の端子電極と、
   前記第２の鍔部に設けられ、前記第２の方向における位置が前記第１、第２、第３及び第４の端子電極と一致する第５、第６、第７及び第８の端子電極と、
   前記巻芯部に一方向に巻回され、一端が前記第１及び第２の端子電極の一方に接続され、他端が前記第７及び第８の端子電極の一方に接続された第１のワイヤと、
   前記巻芯部に逆方向に巻回され、一端が前記第１及び第２の端子電極の他方に接続され、他端が前記第７及び第８の端子電極の他方に接続された第２のワイヤと、
   前記巻芯部に前記一方向に巻回され、一端が前記第３及び第４の端子電極の一方に接続され、他端が前記第５及び第６の端子電極の一方に接続された第３のワイヤと、
   前記巻芯部に前記逆方向に巻回され、一端が前記第３及び第４の端子電極の他方に接続され、他端が前記第５及び第６の端子電極の他方に接続された第４のワイヤと、を備えることを特徴とするパルストランス。
2. 第１の実装領域を有する回路基板と、前記第１の実装領域に搭載され、請求項１に記載のパルストランスと同じ構造を有する第１のパルストランスとを備え、
   前記回路基板は、前記第１のパルストランスの前記第７及び第８の端子電極を短絡させる第１の導体パターンと、前記第１のパルストランスの前記第３及び第４の端子電極を短絡させる第２の導体パターンとを有することを特徴とする回路モジュール。
3. 前記回路基板は、請求項１に記載のパルストランスと同じ構造を有する第２のパルストランスが搭載され、前記第１の実装領域に対して前記第２の方向に隣接する第２の実装領域と、前記第２のパルストランスの前記第５及び第６の端子電極を短絡させる第３の導体パターンと、前記第２のパルストランスの前記第１及び第２の端子電極を短絡させる第４の導体パターンとをさらに有することを特徴とする請求項２に記載の回路モジュール。
4. 前記第１及び第３の導体パターンは前記回路基板上で短絡され、前記第２及び第４の導体パターンは前記回路基板上で短絡されることを特徴とする請求項３に記載の回路モジュール。

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