JP7047250B2 - 炭化珪素半導体素子の製造方法 - Google Patents

炭化珪素半導体素子の製造方法 Download PDF

Info

Publication number
JP7047250B2
JP7047250B2 JP2017009764A JP2017009764A JP7047250B2 JP 7047250 B2 JP7047250 B2 JP 7047250B2 JP 2017009764 A JP2017009764 A JP 2017009764A JP 2017009764 A JP2017009764 A JP 2017009764A JP 7047250 B2 JP7047250 B2 JP 7047250B2
Authority
JP
Japan
Prior art keywords
film
conductive semiconductor
insulating film
opening
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017009764A
Other languages
English (en)
Other versions
JP2017175115A (ja
Inventor
直之 大瀬
卓巳 藤本
善行 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JP2017175115A publication Critical patent/JP2017175115A/ja
Application granted granted Critical
Publication of JP7047250B2 publication Critical patent/JP7047250B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は、炭化珪素（ＳｉＣ）等の半導体材料を用いる炭化珪素半導体素子の製造方法に関する。
近年、珪素（以下Ｓｉと記す）に代わる半導体材料の一つとしてＳｉＣが注目されている。ＳｉＣは、バンドギャップが４Ｈ－ＳｉＣで３．２５ｅＶと、Ｓｉのバンドギャップ（１．１２ｅＶ）に比べて３倍近く大きいため、動作上限温度を高くできる。また、絶縁破壊電界強度が４Ｈ－ＳｉＣで３．０ＭＶ／ｃｍと、Ｓｉの絶縁破壊電界強度（０．２５ＭＶ／ｃｍ）に比べて約１桁大きいため、絶縁破壊電界強度の３乗の逆数で効いてくるオン抵抗が低減され、定常状態での電力損失を低減できる。更に、熱伝導度も４Ｈ－ＳｉＣで４．９Ｗ／ｃｍＫと、Ｓｉの熱伝導度（１．５Ｗ／ｃｍＫ）に比べて３倍以上高いので、熱冷却効果が高く冷却装置を小型化できるという利点も生まれる。飽和ドリフト速度が２×１０7ｃｍ／ｓと大きいため、高速動作も優れている。このようなことからＳｉＣは、電力用半導体素子（以下パワーデバイスと呼ぶ）や高周波デバイス、高温動作デバイスなどへの応用が期待されている。
現在、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ｐｎダイオード、ショットキーダイオード等が試作され、絶縁耐圧とオン抵抗（オン抵抗＝通電時の順方向電圧／順方向電流）に関してはＳｉの特性を越えるデバイスが続出している。これらの素子作成には、選択された領域において導電型やキャリア濃度を制御する技術が必要である。その方法には、熱拡散法とイオン注入法がある。ＳｉＣは不純物の拡散係数が非常に小さいため、Ｓｉ半導体子で広く用いられている熱拡散法はＳｉＣには適用が難しい。そのため、ＳｉＣでは通常、キャリア濃度制御技術としてイオン注入法が用いられている。注入されるイオン種としては、ｎ型に対しては窒素（以下Ｎと記す）リン（以下Ｐと記す）が用いられ、ｐ型に対してはアルミニウム（以下Ａｌと記す）または、ほう素（以下Ｂと記す）が多く用いられる。
大容量・高耐圧のパワーデバイスは、素子の縦方向、つまり素子の表面と裏面との間に電圧が印加され、表面と裏面の間の電流を制御するという縦型の素子構造をしている。そのために、半導体素子の表面と裏面のそれぞれに電極を有する構成となっている。例えば、ショットキーダイオードの場合、素子の表面（第１の主面）にショットキー電極を、裏面（第２の主面）にオーミック電極を有する構成となっている。また、縦型ＭＯＳＦＥＴの場合、基板表面にソース電極及びゲート電極を、裏面にオーミック電極であるドレイン電極を有する構成となっている。
このＳｉＣを用いたパワーデバイスの低オン抵抗化には、オーミックコンタクトのコンタクト抵抗ρｃの低減が重要な要素である。特に、低オン抵抗化のためには、パワーデバイスの主電極領域を細分化し、高密度にＳｉＣ基板上に配列する方法が採用される。微細寸法化されたパワーデバイスの低オン抵抗化には、微細な開口部の内部において、低いコンタクト抵抗ρｃを得ることが極めて重要となってくる。
上記オーミック電極を形成する方法として、ＳｉＣ基板で構成される炭化珪素半導体素子において、ｎ型ＳｉＣとｐ型ＳｉＣとの双方に対して低抵抗（電位障壁が小さな）接続となるオーミック電極を得るために、ＳｉＣ基板にＮｉまたはＴｉなどの電極膜を蒸着した後、１０００℃程度の熱処理を行うというシリサイドプロセスを行い、ＳｉＣ基板にシリサイド膜を形成する方法が一般的である（例えば、下記非特許文献１参照。）。
特開平９－８２６６３号公報 特開２００５－２７６９７８号公報
「ＳｉＣ素子の基礎と応用」、オーム社、ｐ１１２
上記の従来技術では、層間絶縁膜と電極膜との間に隙間（側壁ギャップ）が必要となる。この側壁ギャップは、オーミックコンタクト形成のための約１０００℃の熱処理を行う際に電極膜が層間絶縁膜へと拡散することで引き起こされる膜質の劣化を防止するために必要である。しかし、この側壁ギャップの分のみ各セルが大きくなり、各セルを数千～数万個も並べるパワーデバイスにおいては面積のロスが大きくなってしまう。
この課題に対し、特許文献１，２の技術が提案されている。しかしながら、特許文献１の技術を実デバイスへ適用した場合、Ｎｉが層間絶縁膜へ注入されてしまうと膜質の劣化を引き起こすため、Ｎｉを遮断するためのマスク材の形成、パターニングが別途必要となる。また、特許文献２に記載のプロセスでは、層間絶縁膜上の電極膜を６００℃で３時間もの間、熱処理するため、層間絶縁膜の信頼性が低下するという問題を引き起こす。
本発明は上記課題に鑑み、層間絶縁膜の信頼性を損なうことなく、簡単に素子の微細化に対応可能なオーミック電極を有する炭化珪素半導体素子の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体素子の製造方法は、第１導電型半導体基板と、前記第１導電型半導体基板に堆積された、前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層を有し、前記第１導電型半導体堆積層表面に高濃度不純物領域を形成する工程と、前記第１導電型半導体堆積層表面に絶縁膜を形成する工程と、前記高濃度不純物領域上の前記絶縁膜に開口部を形成する工程と、前記開口部に対し、前記第１導電型半導体基板の面に対しＳｉ原子を垂直にイオン注入し、イオン注入領域と前記絶縁膜の間に側壁ギャップを確保しつつイオン注入する工程と、前記開口部内の前記高濃度不純物領域に電極膜を接触させる工程と、前記電極膜を接触させた前記第１導電型半導体基板を４００℃～６００℃の温度で２分～１５分の時間熱処理して、前記開口部内の前記電極膜と前記高濃度不純物領域を含む前記第１導電型半導体基板の前記イオン注入領域との間に加熱反応層前駆体層を形成する第１の熱処理工程と、前記加熱反応層前駆体層、前記側壁ギャップおよび前記絶縁膜上部に残された未反応の前記電極膜を除去する工程と、前記未反応の電極膜を除去した後の前記第１導電型半導体基板を９００℃～１２００℃の温度で熱処理して前記開口部の窓内底の前記加熱反応層前駆体層を加熱反応層に転化させる第２の熱処理工程と、前記未反応の電極膜を除去した後の前記加熱反応層前駆体層上部に配線導体を配設する工程と、を含み、前記イオン注入領域と前記絶縁膜の間に側壁ギャップを確保しつつイオン注入する工程は、前記開口部を形成する工程で前記第１導電型半導体堆積層表面より開口部の表面を低くする、又は前記絶縁膜形成後の開口部の形成後、レジスト材の剥離を行わずに、前記Ｓｉ原子のイオン注入を実施することのいずれかとすることを特徴とする。
また、この発明にかかる炭化珪素半導体素子の製造方法は、上記の発明において、前記第２の熱処理工程は、９００～１２００℃の温度で行うことを特徴とする。
また、この発明にかかる炭化珪素半導体素子の製造方法は、上記の発明において、前記絶縁膜形成後の開口部の形成後、レジスト材の剥離を行わずに、前記Ｓｉイオン注入を実施することを特徴とする。
また、この発明にかかる炭化珪素半導体素子の製造方法は、上記の発明において、前記電極膜を、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ） の一つ、または一つ以上の金属から選ばれた、金属膜、合金膜、化合物膜、あるいはこれらの複合膜や積層膜により形成することを特徴とする。
上述した発明によれば、絶縁膜開口部に注入するイオン種がＳｉイオンであるため、層間絶縁膜の劣化を引き起こすことなく、かつ、Ｓｉイオン注入用にマスク材を形成およびパターニングせずとも、コンタクト形成部と電極膜との反応性を高めることができる。例えば、第１の熱処理工程では５００℃で２分の処理を実施し、第２の熱処理工程では９５０℃で２分の処理を行うことにより、コンタクト形成部と電極膜との反応性を高めることができる。
本発明によれば、層間絶縁膜の信頼性を維持しつつ、簡単に素子の微細化に対応可能なオーミック電極を実現できるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体素子の熱処理特性を示す図表である。 図２は、本発明の実施例１の炭化珪素半導体素子を示す断面図である。 図３は、本発明の実施例１の炭化珪素半導体素子のＴＬＭ素子の電極間隔と抵抗値の関係を示す図表である。 図４は、本発明の実施例１の炭化珪素半導体素子と比較例のコンタクト抵抗値を示す図表である。 図５は、本発明の実施例２の炭化珪素半導体素子を示す断面図である。 図６は、本発明の実施例３の炭化珪素半導体素子を示す断面図である。
以下に添付図面を参照して、この発明にかかる実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度のおよび低不純物濃度のであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態）
本発明の実施の形態では、炭化珪素基板に対する熱処理を２回実施する。第１の熱処理工程では、Ｓｉイオンを注入した後、電極膜を接触させた炭化珪素基板を熱処理して、電極膜と高濃度不純物領域を含む炭化珪素基板との間に加熱反応層前駆体層を形成する。この後、加熱反応層前駆体層および酸化膜上部に残された未反応の電極膜を除去する。この後、第２の熱処理工程では、未反応の電極膜を除去した後の炭化珪素基板を熱処理して開口部の窓内底の加熱反応層前駆体層を加熱反応層に転化させる。
第１の熱処理工程における第１の熱処理温度および時間は以下の実験を行うことで得られた結果より導きだした。１辺１ｃｍ程度の４Ｈ－ＳｉＣ基板（炭化珪素基板）上に、電極膜としてＮｉ膜６０ｎｍをある一定の距離を持つようにスパッタ法にて形成する。全面にスパッタ法にてＮｉ膜を形成後、何らかの方法で２つに分断してもよい。
その後、炭化珪素基板を高速加熱処理（ＲＴＡ）装置にてＡｒ雰囲気中で２分間の熱処理を行う。その時の温度は４００℃から１０００℃まで１００℃刻みで行った。同様にＮｉ膜下部にＳｉイオン注入を実施したサンプルも作成し、一定の距離を持ったＮｉ膜間の抵抗値を測定した。
図１は、実施の形態にかかる炭化珪素半導体素子の熱処理特性を示す図表である。横軸が熱処理温度、縦軸が抵抗値である。Ｓｉ注入なしの場合は、６００℃から徐々に抵抗が下がり始め、９００℃以上で抵抗値が下がりきり安定化する。一方、Ｓｉ注入ありの場合は、４００℃から抵抗値が下がり始める。この反応温度の違いは、Ｓｉをイオン注入したことによりＳｉＣ表層の結晶構造が崩れていること、さらにコンタクト形成部のＳｉ含有量が増えたことにより、ＮｉとＳｉとの反応性が向上したことによると考えられる。下がりきった抵抗値はＳｉ注入の有無にかかわらずほぼ同じであった。
この結果から、Ｓｉ注入なしの場合は、Ｎｉ膜とＳｉＣとの反応は６００℃程度から始まり、Ｓｉ注入を実施すると４００℃程度から反応が始まることが分かる。本発明では、この電極膜であるＮｉ膜とＳｉＣとの反応物を加熱反応層前駆体層として利用する。ただし、どちらも十分なシリサイド層が形成されているわけではないため、低コンタクト抵抗を得るためには９００℃以上の温度での第２の熱処理が必要であることがわかる。この時、第２の熱処理温度は一般的な熱処理装置を構成する加熱性能限界により１２００℃以下であることが好ましい。
ここで、層間絶縁膜とＮｉ膜とが接している状態での熱処理（第１の熱処理）は４００℃～６００℃、数分で十分である。この温度であれば、Ｓｉ半導体で適用されるサリサイドプロセスと同程度の温度域であるため、層間絶縁膜への影響を考えずに、ＳｉＣとＮｉ膜を反応させることができる。６００℃を超える温度で長時間熱処理を実施すると層間絶縁膜内へＮｉが拡散する可能性があるため好ましくない。また熱処理の時間が短すぎると加熱反応層前駆体層が薄いため、次に行う未反応の電極膜の除去と同時に加熱反応層前駆体層も除去されてしまう。これらの理由から熱処理時間は２分より長く、１５分より短いことが望ましい。
以上の結果から、Ｓｉイオンを注入し４００℃以上で熱処理することにより、電極膜であるＮｉ膜とＳｉＣとが反応し、加熱反応層前駆体層が形成できる。また、６００℃以下で熱処理することにより、Ｎｉ膜を層間絶縁膜などの酸化膜内へ拡散させずに、ＳｉＣとのみ反応させることができることが分かる。さらに、層間絶縁膜へＳｉ注入を実施しても、Ｎｉ膜形成後の６００℃の熱処理による層間絶縁膜内へのＮｉ膜の拡散は確認されなかった。
図２は、本発明の実施例１の炭化珪素半導体素子を示す断面図である。上述した実施の形態の炭化珪素半導体素子について、ＭＯＳＦＥＴおよびＴＬＭ（Ｔｒａｎｓｆｅｒ ｌｅｎｇｔｈ ｍｅｔｈｏｄ）素子を作製した。
具体的には、４Ｈ－ＳｉＣのｎ型基板（第１導電型半導体基板）上にｎ型ドーピング濃度が２×１０15ｃｍ-3の高抵抗半導体堆積層（第１導電型半導体堆積層）を１０μｍの厚さでエピタキシャル成長したｎ-型炭化珪素基板１を用意した。次に、厚さ１．５μｍのシリコン酸化膜からなるイオン注入マスクを形成し、５００℃の温度でＡｌイオンを注入することにより第２導電型のｐ型ウェル領域２を形成した。この際のドーピング濃度を１×１０16ｃｍ-3、注入深さを５００ｎｍとした。
次に、ｐ型ウェル領域２の中央に開口部を有するシリコン酸化膜からなるイオン注入マスクを形成し、Ａｌイオンを注入することによりｐ型コンタクト領域３を形成した。この際のドーピング濃度を１×１０19ｃｍ-3とした。
そして、ｐ型ウェル領域２内でｐ型コンタクト領域３の側部に開口を有するシリコン酸化膜からなるイオン注入マスクを形成し、燐（Ｐ）イオンを注入することでドーピング濃度が１×１０19ｃｍ-3のｎ型ソース領域４を形成した。ここで形成したｐ型コンタクト領域３とｎ型ソース領域４とが、高濃度不純物領域となる。
次に、ｎ-型炭化珪素基板１をアニール炉に挿入し、Ａｒ雰囲気において１７００℃で５分間の活性化処理を行った。
次に、ｎ-型炭化珪素基板１を石英管内に挿入し、酸素を純水に通し、水蒸気を含ませた雰囲気において１２００℃で熱酸化処理を行い、ｎ-型炭化珪素基板１の表面（ｎ-型炭化珪素エピタキシャル層の表面）にゲート絶縁膜５となるシリコン酸化膜を成長させた。この際、シリコン酸化膜の厚さを７０ｎｍとした。
次にゲート電極６として、化学気相成長（ＣＶＤ）法により、０．５μｍの厚さで燐をドープしたポリシリコン膜を形成した。ゲート電極６は、隣り合うｐ型ウェル領域２をまたぐ領域から、ｐ型ウェル領域２の、ｎ-型炭化珪素基板１とｎ型ソース領域４とに挟まれた領域にわたって形成した。
次に、ゲート電極６を被覆する領域に層間絶縁膜７を形成した。具体的には、ＣＶＤ法により１μｍの厚さでＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を形成した。その後、フォトリソグラフにより層間絶縁膜７およびその下部のゲート絶縁膜５をパターニングして開口部を形成した。この開口部には高濃度不純物領域が露出しており、これがコンタクト形成部となる。ＰＳＧ膜およびシリコン酸化膜のエッチングはＣＨＦ3とＣＦ4とＡｒ混合ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ． Ｅｔｃｈｉｎｇ）により行なった。
次に、層間絶縁膜７をマスクとして、開口部にＳｉ原子をイオン注入した。イオン注入条件は５０ｎｍ、３．０×１０19ｃｍ-3とした。この際、層間絶縁膜７にもＳｉイオンが注入されるが、１．０μｍ程度ある層間膜の最表面数十ｎｍのみへの注入であるため信頼性には影響しない。
次に、開口部および層間絶縁膜７上を含むｎ-型炭化珪素基板１の全面に、電極膜として厚さ６０ｎｍのＮｉ膜をスパッタ法で形成した。その後、真空中で５００℃、２分の第１の熱処理を行い、開口部内のＳｉのイオン注入された高濃度不純物領域とＮｉ膜との界面にのみ加熱反応層前駆体層８を形成した。またこの時、Ｓｉがイオン注入された層間絶縁膜７とＮｉ膜との界面には反応や拡散は発生していない。
次に、６０℃の燐硝酢酸により未反応のＮｉ膜を除去した後、ｎ-型炭化珪素基板１に第２の熱処理を行った。具体的には、ｎ-型炭化珪素基板１をＲＴＡ炉に挿入し、Ａｒ雰囲気で、カーボンサセプタに設置した熱電対での測定において、毎秒１５℃で９５０℃まで昇温し、２分間保持した。これにより、加熱反応層前駆体層８であるＮｉ膜パターンおよびＴＬＭ測定用のＮｉ膜パターンとＳｉＣとの反応物をシリサイド化し、低抵抗な加熱反応層８に転化させた。
次に、膜厚５μｍのＡｌ膜をスパッタ法で形成し、ソースコンタクトパッド、ゲートコンタクトパッドおよびＴＬＭ用の配線導体（取り出し電極）９を形成した。次に、ｎ-型炭化珪素基板１の裏側に、Ｔｉ１００ｎｍおよび金（Ａｕ）２００ｎｍを蒸着法により製膜し、裏面電極１０とした。
以上の工程によりＭＯＳＦＥＴ素子を作製し、ＴＬＭパターン領域においてｎ型ソース領域４（高濃度不純物領域）と加熱反応層８との接触抵抗の測定を行い、ウエハ面内の測定値から平均値を算出した。
また、比較例としてＳｉイオン注入を実施せず、通常の工程で作成した場合のＴＬＭ素子も作成し、その抵抗値を測定した。この通常の工程とは、層間絶縁膜に開口部を形成後、Ｓｉイオン注入をせずにＮｉスパッタを行い、Ｎｉをパターニングし、９７５℃２分の熱処理のみを行う工程であることを除き、実施例１と同じ工程である。
図３は、本発明の実施例１の炭化珪素半導体素子のＴＬＭ素子の電極間隔と抵抗値の関係を示す図表、図４は、本発明の実施例１の炭化珪素半導体素子と比較例のコンタクト抵抗値を示す図表である。
図３に示すＴＬＭ素子の電極間の抵抗値から、Ｓｉイオン注入品、Ｓｉイオン注入なし品ともに正常にＴＬＭの特性が測定できていることが判る。図４に示す、上記の結果から算出されたコンタクト抵抗値についても、Ｓｉ注入品はＮｉのパターニング工程を省いたにも関わらず、Ｓｉ注入なし品（通常品）と同等のコンタクト抵抗値を得られることが分かる。この結果より、本発明によれば、コンタクト抵抗値を上げることなく、素子の微細化が可能であることが分かる。
図５は、本発明の実施例２の炭化珪素半導体素子を示す断面図である。本発明の実施例２は、上述した実施例１に改良を加えたものである。実施例２では、層間絶縁膜７のパターニングの際にオーバーエッチング量を多くし、コンタクト形成部のＳｉＣ表面（ｎ-型炭化珪素基板１の主面）が層間絶縁膜７の膜下のＳｉＣ表面の位置よりも低くなるように工夫した。
実施例２によれば、実施例１同様の効果を有する。さらに、実施例２によれば、第２の熱処理を行う際に層間絶縁膜７と加熱反応層８との距離（側壁ギャップ）を確保することができるため、より層間絶縁膜７の信頼性を確保することができる。これは、Ｓｉイオンをほぼ垂直に注入する場合、側壁部分にはほとんどＳｉイオンが注入されないので、加熱反応層前駆体層８が形成されないことに起因する。
図６は、本発明の実施例３の炭化珪素半導体素子を示す断面図である。本発明の実施例３は、上記実施例１を改良したものである。実施例３では、層間絶縁膜７のエッチングののち、レジスト材の剥離を行わずに、Ｓｉイオン注入を実施する。
この時、上記実施例１で説明したイオン注入条件であれば、レジスト材を突き抜けることはないが、仮にレジスト材をＳｉイオンが突き抜け、層間絶縁膜７中へＳｉが注入されても、問題にはならない。層間絶縁膜７のエッチング条件によっては、レジスト材の下部の酸化膜がサイドエッチングされることはよく知られた現象である。
したがって、レジスト材を剥離することなくＳｉイオン注入を行うことで、レジスト材の開口部直下のみにＳｉイオンが注入される。Ｓｉイオンが注入されていない部分は５００℃の第１の熱処理工程でもＮｉ膜と反応しないため、層間絶縁膜７の側壁とイオン注入領域、すなわちＮｉシリサイド形成部との間に側壁ギャップを形成することができる。この結果より、信頼性の高い層間絶縁膜７を形成することができる。層間絶縁膜７上のレジスト膜はＳｉイオン注入後に剥離する。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、ｐ型とｎ型とを入れ替えた場合や、炭化珪素基板と炭化珪素基板主表面に成長させるエピタキシャル層とを異なる導電型とした場合も同様に成り立つ。また本発明は、電極膜としてニッケル（Ｎｉ）のほか、コバルト（Ｃｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などの一つ、または一つ以上の金属から選ばれた、金属膜、合金膜、化合物膜、あるいはこれらの複合膜や積層膜とした場合も同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体素子は、例えば、パワーデバイス等の電力用半導体素子や、産業用のモーター制御やエンジン制御に使用されるパワー半導体素子に有用である。特に、半導体基板のおもて面側から裏面側に電流を流す小型の縦型半導体素子に適用できる。
１ ｎ-型炭化珪素基板
２ ｐ型ウェル領域
３ ｐ型コンタクト領域
４ ｎ型ソース領域
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ 加熱反応層前駆体層，加熱反応層
９ 配線導体
１０ 裏面電極

Claims (2)

  1. 第１導電型半導体基板と、前記第１導電型半導体基板に堆積された、前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層を有し、
    前記第１導電型半導体堆積層表面に高濃度不純物領域を形成する工程と、
    前記第１導電型半導体堆積層表面に絶縁膜を形成する工程と、
    前記高濃度不純物領域上の前記絶縁膜に開口部を形成する工程と、
    前記開口部に対し、前記第１導電型半導体基板の面に対しＳｉ原子を垂直にイオン注入し、イオン注入領域と前記絶縁膜の間に側壁ギャップを確保しつつイオン注入する工程と、
    前記開口部内の前記高濃度不純物領域に電極膜を接触させる工程と、
    前記電極膜を接触させた前記第１導電型半導体基板を４００℃～６００℃の温度で２分～１５分の時間熱処理して、前記開口部内の前記電極膜と前記高濃度不純物領域を含む前記第１導電型半導体基板の前記イオン注入領域との間に加熱反応層前駆体層を形成する第１の熱処理工程と、
    前記加熱反応層前駆体層、前記側壁ギャップおよび前記絶縁膜上部に残された未反応の前記電極膜を除去する工程と、
    前記未反応の電極膜を除去した後の前記第１導電型半導体基板を９００℃～１２００℃の温度で熱処理して前記開口部の窓内底の前記加熱反応層前駆体層を加熱反応層に転化させる第２の熱処理工程と、
    前記未反応の電極膜を除去した後の前記加熱反応層上部に配線導体を配設する工程と、
    を含み、
    前記イオン注入領域と前記絶縁膜の間に側壁ギャップを確保しつつイオン注入する工程は、前記開口部を形成する工程で前記第１導電型半導体堆積層表面より開口部の表面を低くする、又は前記絶縁膜形成後の開口部の形成後、レジスト材の剥離を行わずに、前記Ｓｉ原子のイオン注入を実施することのいずれかとすることを特徴とする炭化珪素半導体素子の製造方法。
  2. 前記電極膜を、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ） の一つ、または一つ以上の金属から選ばれた、金属膜、合金膜、化合物膜、あるいはこれらの複合膜や積層膜により形成することを特徴とする請求項１に記載の炭化珪素半導体素子の製造方法。
JP2017009764A 2016-03-16 2017-01-23 炭化珪素半導体素子の製造方法 Active JP7047250B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016053129 2016-03-16
JP2016053129 2016-03-16

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021000985A Division JP7103444B2 (ja) 2016-03-16 2021-01-06 炭化珪素半導体素子

Publications (2)

Publication Number Publication Date
JP2017175115A JP2017175115A (ja) 2017-09-28
JP7047250B2 true JP7047250B2 (ja) 2022-04-05

Family

ID=59847123

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2017009764A Active JP7047250B2 (ja) 2016-03-16 2017-01-23 炭化珪素半導体素子の製造方法
JP2021000985A Active JP7103444B2 (ja) 2016-03-16 2021-01-06 炭化珪素半導体素子

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021000985A Active JP7103444B2 (ja) 2016-03-16 2021-01-06 炭化珪素半導体素子

Country Status (2)

Country Link
US (1) US9893162B2 (ja)
JP (2) JP7047250B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7006118B2 (ja) * 2017-10-17 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
JP7120028B2 (ja) * 2019-01-08 2022-08-17 株式会社デンソー 炭化珪素半導体装置の製造方法
JP7427886B2 (ja) 2019-09-06 2024-02-06 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11309438B2 (en) 2019-12-10 2022-04-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP7371507B2 (ja) 2020-01-22 2023-10-31 富士電機株式会社 炭化珪素半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093742A (ja) 2000-09-18 2002-03-29 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、半導体装置及び半導体装置の製造方法
JP2005276978A (ja) 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2007184420A (ja) 2006-01-06 2007-07-19 Nec Electronics Corp 半導体装置の製造方法
JP2013058601A (ja) 2011-09-08 2013-03-28 Toshiba Corp 半導体装置および半導体装置の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0864801A (ja) * 1994-08-26 1996-03-08 Fuji Electric Co Ltd 炭化けい素半導体素子およびその製造方法
JP3333896B2 (ja) 1995-09-13 2002-10-15 富士電機株式会社 炭化珪素半導体装置の製造方法
JP2014127660A (ja) * 2012-12-27 2014-07-07 Sumitomo Electric Ind Ltd 炭化珪素ダイオード、炭化珪素トランジスタおよび炭化珪素半導体装置の製造方法
JP2015204409A (ja) * 2014-04-15 2015-11-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093742A (ja) 2000-09-18 2002-03-29 National Institute Of Advanced Industrial & Technology オーミック電極構造体、その製造方法、半導体装置及び半導体装置の製造方法
JP2005276978A (ja) 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2007184420A (ja) 2006-01-06 2007-07-19 Nec Electronics Corp 半導体装置の製造方法
JP2013058601A (ja) 2011-09-08 2013-03-28 Toshiba Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP7103444B2 (ja) 2022-07-20
JP2017175115A (ja) 2017-09-28
US9893162B2 (en) 2018-02-13
US20170271472A1 (en) 2017-09-21
JP2021057615A (ja) 2021-04-08

Similar Documents

Publication Publication Date Title
JP7103444B2 (ja) 炭化珪素半導体素子
JP4291875B2 (ja) 炭化珪素半導体装置およびその製造方法
US9559188B2 (en) Trench gate type semiconductor device and method of producing the same
JP5777455B2 (ja) 半導体装置および半導体装置の製造方法
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP4965576B2 (ja) 半導体装置及びその製造方法
JP5119806B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2010116575A1 (ja) 半導体装置および半導体装置の製造方法
JP6222771B2 (ja) 炭化珪素半導体装置の製造方法
WO2014068813A1 (ja) 半導体装置
JP2006024880A (ja) 半導体装置及びその製造方法
EP2933826A2 (en) Semiconductor device and method for producing the same
EP2325872A1 (en) Bipolar semiconductor device and method for manufacturing same
JP2012160485A (ja) 半導体装置とその製造方法
JP2017168602A (ja) 半導体装置および半導体装置の製造方法
JP6160541B2 (ja) 炭化珪素半導体装置の製造方法
JP2013058668A (ja) 半導体素子及びその製造方法
JP2015065316A (ja) 炭化珪素半導体装置の製造方法
JP5526493B2 (ja) トレンチゲート型半導体装置およびその製造方法
JP2009043880A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6686581B2 (ja) 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
JP6724444B2 (ja) 炭化珪素半導体素子および炭化珪素半導体素子の製造方法
US7195996B2 (en) Method of manufacturing silicon carbide semiconductor device
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法
JP4708722B2 (ja) 炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210106

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211027

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20211027

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20211105

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20211109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220307

R150 Certificate of patent or registration of utility model

Ref document number: 7047250

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150