JP7036646B2

JP7036646B2 - Packages for semiconductor devices and semiconductor devices

Info

Publication number: JP7036646B2
Application number: JP2018060423A
Authority: JP
Inventors: 隆行白崎
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2018-03-27
Filing date: 2018-03-27
Publication date: 2022-03-15
Anticipated expiration: 2038-03-27
Also published as: JP2019175939A

Description

本発明は、外部接続用のピン端子を有する半導体素子用パッケージおよび半導体装置に関する。 The present invention relates to a semiconductor device package and a semiconductor device having pin terminals for external connection.

情報が伝送される通信機器の高速化，大容量化に伴って、通信機器に実装される半導体装置における高周波化が進んでいる。半導体装置は、例えば光変調器等の光電変換素子がパッケージに封止されたものである。パッケージは、例えば、高周波信号が伝送される導体（中心導体）と、中心導体の両側に位置する接地導体とを有している（例えば特許文献１を参照）。 With the increase in speed and capacity of communication equipment through which information is transmitted, the frequency of semiconductor devices mounted on communication equipment is increasing. A semiconductor device is a device in which a photoelectric conversion element such as an optical modulator is enclosed in a package. The package has, for example, a conductor through which a high frequency signal is transmitted (center conductor) and ground conductors located on both sides of the center conductor (see, for example, Patent Document 1).

特開2011－015200号公報Japanese Unexamined Patent Publication No. 2011-015200

近年、半導体素子用パッケージおよび半導体装置において、より一層の高周波化が求められている。これに対して、例えば高周波信号のクロストークノイズ低減のために、高周波信号が伝送される導体と、その両側の接地導体との距離を小さくすると、浮遊容量の増加による反射特性低下の可能性が生じる。 In recent years, there has been a demand for even higher frequencies in packages for semiconductor devices and semiconductor devices. On the other hand, if the distance between the conductor through which the high-frequency signal is transmitted and the ground conductors on both sides is reduced, for example, in order to reduce the crosstalk noise of the high-frequency signal, there is a possibility that the reflection characteristics will deteriorate due to the increase in stray capacitance. Occurs.

本発明の１つの態様の半導体素子用パッケージは、壁部分で囲まれた半導体素子の収容部を有する基体と、該基体の前記壁部分の内側面に隣接して位置する絶縁板と、前記壁部分から突出するとともに、前記絶縁板の表面に位置しているピン端子と、前記絶縁板の表面に位置しており、前記ピン端子と接続された端部を有する信号配線と、前記絶縁板の表面に、前記信号配線を挟んで、該信号配線と間隔をあけて位置している第１接地配線および第２接地配線とを備えている。また、前記第１接地配線のみが、前記ピン端子と隣り合う位置まで延在している。 The package for a semiconductor element according to one aspect of the present invention includes a substrate having a semiconductor element accommodating portion surrounded by a wall portion, an insulating plate located adjacent to the inner surface of the wall portion of the substrate, and the wall. A pin terminal that protrudes from the portion and is located on the surface of the insulating plate, a signal wiring that is located on the surface of the insulating plate and has an end connected to the pin terminal, and the insulating plate. On the surface of the above, a first grounding wiring and a second grounding wiring located at intervals from the signal wiring are provided with the signal wiring interposed therebetween. Further, only the first grounding wiring extends to a position adjacent to the pin terminal.

本発明の１つの態様の半導体装置は、上記構成の半導体素子用パッケージと、前記収容部に収容された半導体素子とを備えている。 The semiconductor device according to one aspect of the present invention includes a semiconductor device package having the above configuration and a semiconductor device housed in the housing unit.

本発明の１つの態様の半導体素子用パッケージによれば、第１接地配線のみがピン端子と隣り合う位置まで延在していることから、クロストークノイズを低減しながら、反射特性を効果的に向上させることができる。 According to the package for a semiconductor element according to one aspect of the present invention, since only the first grounded wiring extends to a position adjacent to the pin terminal, the reflection characteristics are effectively improved while reducing the crosstalk noise. Can be improved.

本発明の１つの態様の半導体装置によれば、上記構成の半導体素子用パッケージを含むことから、クロストークノイズの低減および反射特性の向上に有効な半導体装置を提供することができる。 According to the semiconductor device according to one aspect of the present invention, since the semiconductor device package having the above configuration is included, it is possible to provide a semiconductor device effective for reducing crosstalk noise and improving reflection characteristics.

（ａ）は本発明の実施形態の半導体素子用パッケージの斜視図であり、（ｂ）は本発明の実施形態の半導体装置の斜視図である。(A) is a perspective view of a package for a semiconductor device according to an embodiment of the present invention, and (b) is a perspective view of a semiconductor device according to an embodiment of the present invention. （ａ）および（ｂ）は、それぞれ図１に示す半導体素子用パッケージの要部を拡大して示す斜視図である。(A) and (b) are enlarged perspective views showing the main parts of the semiconductor device package shown in FIG. 1, respectively. （ａ）は本発明の実施形態の半導体素子用パッケージの要部を拡大して示す平面図であり、（ｂ）は（ａ）の側面図である。(A) is an enlarged plan view showing a main part of a package for a semiconductor device according to an embodiment of the present invention, and (b) is a side view of (a). （ａ）および（ｂ）は、それぞれ図３（ａ）の一部をさらに拡大して示す平面図である。(A) and (b) are plan views showing a part of FIG. 3 (a) in a further enlarged view, respectively. 本発明の実施形態の半導体装置の一部を拡大して示す平面図である。FIG. 3 is an enlarged plan view showing a part of the semiconductor device according to the embodiment of the present invention. 本発明の実施形態の半導体素子用パッケージの変形例を示す平面図である。It is a top view which shows the modification of the package for the semiconductor element of embodiment of this invention. （ａ）は実施形態の半導体装置における高周波特性を示すグラフであり、（ｂ）は比較例の半導体装置における高周波特性を示すグラフである。(A) is a graph showing high frequency characteristics in the semiconductor device of the embodiment, and (b) is a graph showing high frequency characteristics in the semiconductor device of the comparative example.

本発明の実施形態の半導体素子用パッケージおよび半導体装置について、添付の図面を参照して説明する。なお、以下の説明における上下の区別は説明上の便宜的なものであり、実際に半導体素子用パッケージおよび半導体装置が使用されるときの上下を限定するものではない。また、以下の説明におけるインピーダンスは、特性インピーダンスを意味する。 The semiconductor device package and the semiconductor device according to the embodiment of the present invention will be described with reference to the accompanying drawings. It should be noted that the distinction between the upper and lower parts in the following description is for convenience of explanation, and does not limit the upper and lower parts when the semiconductor device package and the semiconductor device are actually used. Further, the impedance in the following description means a characteristic impedance.

図１（ａ）は、本発明の実施形態の半導体素子用パッケージを上から見た斜視図であり、（ｂ）は本発明の実施形態の半導体装置の斜視図である。図２（ａ）および（ｂ）は、それぞれ図１に示す半導体素子用パッケージの要部を拡大して示す斜視図である。図３（ａ）は本発明の実施形態の半導体素子用パッケージの要部を拡大して示す平面図であり、図３（ｂ）は図３（ａ）の側面図である。図４（ａ）および（ｂ）は、それぞれ図３（ａ）の一部をさらに拡大して示す平面図である。図５は、本発明の実施形態の半導体装置の一部を拡大して示す平面図である。図６は、本発明の実施形態の半導体素子用パッケージの変形例を示す平面図である。 FIG. 1A is a perspective view of the semiconductor device package of the embodiment of the present invention as viewed from above, and FIG. 1B is a perspective view of the semiconductor device of the embodiment of the present invention. 2 (a) and 2 (b) are enlarged perspective views showing the main parts of the semiconductor device package shown in FIG. 1, respectively. FIG. 3A is an enlarged plan view showing a main part of the semiconductor device package according to the embodiment of the present invention, and FIG. 3B is a side view of FIG. 3A. 4 (a) and 4 (b) are plan views showing a part of FIG. 3 (a) in an enlarged manner, respectively. FIG. 5 is an enlarged plan view showing a part of the semiconductor device according to the embodiment of the present invention. FIG. 6 is a plan view showing a modified example of the package for a semiconductor device according to the embodiment of the present invention.

実施形態の半導体素子用パッケージ10は、基本的に、半導体素子を収容する基体１と、基体１に配置された絶縁板２と、外部接続端子であるピン端子３と、半導体素子と電気的に接続される信号配線４と、信号配線の両側に位置する同一面接地導体である第１接地配線５および第２接地配線６とを有している。信号配線４、第1接地配線５および第２接地
配線６はコプレナ型の伝送線路またはマイクロストリップ線路を形成している。 The semiconductor element package 10 of the embodiment basically includes a substrate 1 for accommodating the semiconductor element, an insulating plate 2 arranged on the substrate 1, a pin terminal 3 which is an external connection terminal, and the semiconductor element electrically. It has a signal wiring 4 to be connected, and a first grounding wiring 5 and a second grounding wiring 6 which are identical grounding conductors located on both sides of the signal wiring. The signal wiring 4, the first grounded wiring 5, and the second grounded wiring 6 form a Coplanar type transmission line or a microstrip line.

基体１は、壁部分１ａで囲まれた半導体素子の収容部１ａａを有している。絶縁板２は、基体１の壁部分１ａの側面に隣接して位置している。ピン端子３は、壁部分１ａから絶縁板２の表面に突出して位置している。信号配線４は、絶縁板２の表面に位置しており、ピン端子３と接続された端部を有している。第１接地配線５および第２接地配線６は、絶縁板２の表面（図１等に示す例では上面）に、信号配線４を挟んで、信号配線４と間隔をあけて位置している。絶縁板２の表面第１接地配線５のみが、ピン端子と隣り合う位置まで延在している。 The substrate 1 has an accommodating portion 1aa of a semiconductor element surrounded by a wall portion 1a. The insulating plate 2 is located adjacent to the side surface of the wall portion 1a of the substrate 1. The pin terminal 3 is located so as to project from the wall portion 1a to the surface of the insulating plate 2. The signal wiring 4 is located on the surface of the insulating plate 2 and has an end portion connected to the pin terminal 3. The first grounded wiring 5 and the second grounded wiring 6 are located on the surface of the insulating plate 2 (the upper surface in the example shown in FIG. 1 and the like) with the signal wiring 4 interposed therebetween at a distance from the signal wiring 4. Only the surface first grounding wiring 5 of the insulating plate 2 extends to a position adjacent to the pin terminal.

また、収容部１ａａに半導体素子11が収容されるとともに、蓋体12で収容部１ａａが封止されて半導体装置20が構成されている。搭載される半導体素子11としては、例えば半導体レーザ（レーザダイオード、ＬＤ）またはフォトダイオード（ＰＤ）等の光半導体素子、半導体集積回路素子および光センサ等のセンサ素子が挙げられる。 Further, the semiconductor element 11 is accommodated in the accommodating portion 1aa, and the accommodating portion 1aa is sealed by the lid 12 to form the semiconductor device 20. Examples of the mounted semiconductor element 11 include an optical semiconductor element such as a semiconductor laser (laser diode, LD) or a photodiode (PD), a semiconductor integrated circuit element, and a sensor element such as an optical sensor.

また、光半導体素子は、強誘電体素子であるＬＮ（ニオブ酸リチウム）による変調素子（以下、ＬＮ素子という）であってもよい。本実施形態では、半導体素子11がＬＮ素子である場合を例に挙げて説明する。光半導体素子を含む半導体装置20は、例えば光通信に用いられる光半導体装置である。例えば、ＬＮ素子に入力されたレーザ光等の光信号が電気信号に変換され、上記信号配線を通って外部電気回路に伝送される。この場合の光半導体
装置は、いわゆるＬＮ変調器であり、光ファイバを含む通信システムにおいて光電変換用の部品として用いられる。 Further, the optical semiconductor element may be a modulation element (hereinafter, referred to as an LN element) by LN (lithium niobate) which is a ferroelectric element. In this embodiment, the case where the semiconductor element 11 is an LN element will be described as an example. The semiconductor device 20 including an optical semiconductor element is, for example, an optical semiconductor device used for optical communication. For example, an optical signal such as a laser beam input to an LN element is converted into an electric signal and transmitted to an external electric circuit through the signal wiring. The optical semiconductor device in this case is a so-called LN modulator, and is used as a component for photoelectric conversion in a communication system including an optical fiber.

基体１は、例えば平面視で矩形状（図１等に示す例では細長い長方形状）であり、直方体状である。直方体状の基体１の上面に凹状の収容部１ａａの開口が位置している。基体１のうち収容部１ａａを囲む部分が壁部分１ａである。半導体素子11は、例えば収容部１ａａの底面に搭載される。また、半導体素子11は、搭載用の基台（いわゆるサブマウント）を介して収容部１ａａの底面に搭載されても構わない。 The substrate 1 has, for example, a rectangular shape in a plan view (an elongated rectangular shape in the example shown in FIG. 1 and the like), and has a rectangular parallelepiped shape. An opening of the concave accommodating portion 1aa is located on the upper surface of the rectangular parallelepiped substrate 1. The portion of the substrate 1 that surrounds the accommodating portion 1aa is the wall portion 1a. The semiconductor element 11 is mounted on, for example, the bottom surface of the accommodating portion 1aa. Further, the semiconductor element 11 may be mounted on the bottom surface of the accommodating portion 1aa via a mounting base (so-called submount).

また、この例における基体１は、上記光ファイバを位置決め固定するための貫通孔１ｂを有している。貫通孔１ｂは、ＬＮ素子である半導体素子11と外部との間で光信号を送受する光ファイバが配置される部分である。貫通孔１ｂに光ファイバが挿入され、その光ファイバの端部分が半導体素子11の受光部または発光部に接続される。これにより、半導体素子11（光半導体素子）と外部との間で光信号の送受が可能になる。 Further, the substrate 1 in this example has a through hole 1b for positioning and fixing the optical fiber. The through hole 1b is a portion where an optical fiber for transmitting and receiving an optical signal is arranged between the semiconductor element 11 which is an LN element and the outside. An optical fiber is inserted into the through hole 1b, and the end portion of the optical fiber is connected to a light receiving portion or a light emitting portion of the semiconductor element 11. This makes it possible to send and receive optical signals between the semiconductor element 11 (optical semiconductor element) and the outside.

基体１の貫通孔１ｂは、例えば、ドリルによる孔あけ加工等により形成される。貫通孔１ｂの基体１外側開口の周囲にフェルール等を含む筒状の固定部材の一端が接合されてもよく、または貫通孔１ｂに固定部材がはめ込まれて接合されてもよい。筒状の固定部材が有する長さ方向の貫通孔内に光ファイバが挿入され、固定部材を介して光ファイバが基体１に対して位置決め固定される。 The through hole 1b of the substrate 1 is formed by, for example, drilling with a drill or the like. One end of a cylindrical fixing member including a ferrule or the like may be joined around the outer opening of the substrate 1 of the through hole 1b, or the fixing member may be fitted and joined to the through hole 1b. The optical fiber is inserted into the through hole in the length direction of the tubular fixing member, and the optical fiber is positioned and fixed to the substrate 1 via the fixing member.

基体１は、例えば、鉄－ニッケル－クロム合金（ＪＩＳ規格のＳＵＳ304、ＳＵＳ310等）、鉄－ニッケル－クロム－モリブデン合金（ＪＩＳ規格のＳＵＳ303、ＳＵＳ316等）等のステンレス鋼、鉄－ニッケル－コバルト合金および銅－亜鉛合金等の金属材料から適宜選択された材料によって形成されている。 The substrate 1 is, for example, a stainless steel such as an iron-nickel-chromium alloy (JIS standard SUS304, SUS310, etc.), an iron-nickel-chromium-molybdenum alloy (JIS standard SUS303, SUS316, etc.), or an iron-nickel-cobalt alloy. And is formed of a material appropriately selected from metal materials such as copper-zinc alloys.

例えば、基体１の収容部１ａａに収容される半導体素子11が、ＬＮ素子の熱膨張係数15.4×10^－６／℃と近似している材料が選択される。すなわち、この場合には、例えば、ＳＵＳ303（熱膨張係数14.6×10^－６／℃）、ＳＵＳ304（熱膨張係数17.3×10^－６／℃）、ＳＵＳ310（熱膨張係数15.8×10^－６／℃）、ＳＵＳ316(熱膨張係数16.0×10^－６／℃)等の鉄－ニッケル－クロム合金、鉄－ニッケル－クロム－モリブデン合金の金属材料が、基体１を作製する材料として選択される。この基体１の収容部１ａａにＬＮ素子を収容して半導体装置（光電変換装置）とした場合、基体１と半導体素子11との熱膨張係数が近似する。そのため、半導体素子11が作動した際に発生する熱、または半導体素子11を基体１に実装するときに加えられる熱等によって生じる熱応力が低減される。したがって、熱応力による半導体素子11の基体１からの剥がれ等の可能性を効果的に低減することができる。 For example, a material is selected in which the semiconductor element 11 accommodated in the accommodating portion 1aa of the substrate 1 has a thermal expansion coefficient of 15.4 × 10 ^-6 / ° C. of the LN element. That is, in this case, for example, SUS303 (coefficient of thermal expansion 14.6 × 10 ^-6 / ° C), SUS304 (coefficient of thermal expansion 17.3 × 10 ^-6 / ° C), SUS310 (coefficient of thermal expansion 15.8 × 10 ^-6 / ° C). , SUS316 (coefficient of thermal expansion 16.0 × 10 ^-6 / ° C.) and other iron-nickel-chromium alloys and iron-nickel-chromium-molybdenum alloy metal materials are selected as materials for producing the substrate 1. When an LN element is accommodated in the accommodating portion 1aa of the substrate 1 to form a semiconductor device (photoelectric conversion device), the coefficients of thermal expansion of the substrate 1 and the semiconductor element 11 are close to each other. Therefore, the thermal stress generated by the heat generated when the semiconductor element 11 operates or the heat applied when the semiconductor element 11 is mounted on the substrate 1 is reduced. Therefore, the possibility of peeling of the semiconductor element 11 from the substrate 1 due to thermal stress can be effectively reduced.

基体１は、基体１を形成する金属材料の原材料に、圧延、打ち抜き、放電、切削および研磨等の金属加工法から適宜選択した加工を施すことによって製作することができる。この場合、基体１は、収容部１ａａの底面を含む板状の部分と、板状の部分の上面の外周に位置する枠状の部分（壁部分１ａ）とを別々に作製した後、これらを互いに接合させる方法で製作しても構わない。板状の部分と枠部状の部分とは、例えば、ろう材を介した接合等の接合法で接合させることができる。 The substrate 1 can be manufactured by subjecting the raw material of the metal material forming the substrate 1 to a process appropriately selected from metal processing methods such as rolling, punching, electric discharge, cutting and polishing. In this case, the substrate 1 is obtained by separately forming a plate-shaped portion including the bottom surface of the accommodating portion 1aa and a frame-shaped portion (wall portion 1a) located on the outer periphery of the upper surface of the plate-shaped portion, and then forming these. It may be manufactured by a method of joining them together. The plate-shaped portion and the frame-shaped portion can be joined by a joining method such as joining via a brazing material, for example.

また、基体１は、その露出表面にニッケルおよび金等のめっき層を被着させてもよい。金めっき層等によって、基体１の酸化の抑制およびろう材の濡れ性向上等の効果を得ることができる。一例を挙げれば、厚さ0.5～９μｍのニッケル層と厚さ0.5～９μｍの金層とが、順次電気めっき法等のめっき法により基体１の表面に被着される。これによって、基体１が酸化腐食するのを抑制することができる。また、基体１に対するコネクタ３等の接合（詳細は後述）を容易で強固なものとすることができる。 Further, the substrate 1 may be coated with a plating layer such as nickel and gold on the exposed surface thereof. With the gold-plated layer or the like, it is possible to obtain effects such as suppressing oxidation of the substrate 1 and improving the wettability of the brazing material. As an example, a nickel layer having a thickness of 0.5 to 9 μm and a gold layer having a thickness of 0.5 to 9 μm are sequentially adhered to the surface of the substrate 1 by a plating method such as an electroplating method. As a result, it is possible to prevent the substrate 1 from being oxidatively corroded. Further, the connector 3 and the like can be easily and firmly joined to the substrate 1 (details will be described later).

なお、基体１は、全体的に一体成形されたものでもよい。この一体成形の方法としては材料の原材料に上記のような金属加工を施す方法が挙げられる。基体１が全体的に一体成型されたものである場合は、上記板状の部分と枠状の部分との境界部分における機械的な強度の向上およびこれらの位置精度の向上等の点において有利である。 The substrate 1 may be integrally molded as a whole. As a method of this integral molding, a method of applying the above-mentioned metal processing to the raw material of the material can be mentioned. When the substrate 1 is integrally molded as a whole, it is advantageous in terms of improving the mechanical strength at the boundary portion between the plate-shaped portion and the frame-shaped portion and improving the positional accuracy thereof. be.

ピン端子３および信号配線４は、半導体素子11を外部電気回路と電気的に接続する導電路の一部として機能する。すなわち、収容部１ａａの底面に搭載される半導体素子11と信号配線４とが、後述するボンディングワイヤ13等の導電性接続材によって互いに電気的に接続される。半導体素子11に送受される電気信号は、端部がピン端子３と接続されている配線導体４とピン端子３との間で送受される。ピン端子３のうち壁部分１ａよりも外側に位置する部分が外部電気回路と電気的に接続されれば、ピン端子３およぶ信号配線４を介して半導体素子11と外部電気回路とが互いに電気的に接続される。これにより、半導体素子11と外部電気回路との間で電気信号の送受が行なわれるようになる。 The pin terminal 3 and the signal wiring 4 function as a part of a conductive path that electrically connects the semiconductor element 11 to an external electric circuit. That is, the semiconductor element 11 mounted on the bottom surface of the accommodating portion 1aa and the signal wiring 4 are electrically connected to each other by a conductive connecting material such as a bonding wire 13 described later. The electric signal transmitted to and received from the semiconductor element 11 is transmitted and received between the wiring conductor 4 whose end is connected to the pin terminal 3 and the pin terminal 3. If the portion of the pin terminal 3 located outside the wall portion 1a is electrically connected to the external electric circuit, the semiconductor element 11 and the external electric circuit are electrically connected to each other via the pin terminal 3 and the signal wiring 4. Connected to. As a result, electric signals are transmitted and received between the semiconductor element 11 and the external electric circuit.

半導体素子11がＬＮ素子等の光電変換素子であるときには、伝送される電気信号は、例えば約10～65ＧＨｚの高周波信号である。高周波信号が伝送される伝送線路においては、インピーダンス整合の精度向上が必要であり、また、外部との間で電磁ノイズの低減が必要である。 When the semiconductor element 11 is a photoelectric conversion element such as an LN element, the transmitted electric signal is, for example, a high frequency signal of about 10 to 65 GHz. In a transmission line on which a high-frequency signal is transmitted, it is necessary to improve the accuracy of impedance matching, and it is also necessary to reduce electromagnetic noise with the outside.

第１接地配線５および第２接地配線６は、上記のように、信号配線４とともにコプレナ型の伝送線路を構成する部分であり、この伝送線路における、いわゆる同一面接地導体として機能する。第１接地配線５および第２接地配線６により、信号配線４と外部との間の電磁ノイズを低減することができる。また、第１接地配線５および第２接地配線６と信号配線４との間に生じる容量成分により、信号配線４のインピーダンスを低く抑えて、伝送線路全体におけるインピーダンス整合を図ることもできる。 As described above, the first grounded wiring 5 and the second grounded wiring 6 are portions constituting the Coplanar type transmission line together with the signal wiring 4, and function as so-called coplanar grounded conductors in the transmission line. The first grounded wiring 5 and the second grounded wiring 6 can reduce electromagnetic noise between the signal wiring 4 and the outside. Further, the impedance of the signal wiring 4 can be suppressed low by the capacitance component generated between the first ground wiring 5 and the second ground wiring 6 and the signal wiring 4, and impedance matching in the entire transmission line can be achieved.

実施形態の半導体素子用パッケージ10においては、第１接地配線５および第２接地配線６のうち、第１接地配線５のみが、信号配線４と隣り合う位置から、ピン端子３と隣り合う位置まで延在している。言い換えれば、信号配線４を線幅方向に挟む一対の同一面接地導体のうち一方のみが、ピン端子３に隣り合うような寸法で形成されている。つまり、この一方の同一面接地導体を第１接地配線５とし、他の同一面接地導体を第２接地配線６とした構成ということもできる。 In the semiconductor element package 10 of the embodiment, of the first grounded wiring 5 and the second grounded wiring 6, only the first grounded wiring 5 is from the position adjacent to the signal wiring 4 to the position adjacent to the pin terminal 3. It is postponed. In other words, only one of the pair of identical surface ground conductors sandwiching the signal wiring 4 in the line width direction is formed so as to be adjacent to the pin terminal 3. That is, it can be said that one of the same-plane grounding conductors is used as the first grounding wiring 5, and the other one-sided grounding conductor is used as the second grounding wiring 6.

第１配線５のピン端子３と隣り合う延在部分は、図２および図３等に示されているように、壁部分１ａに接する部分まで延びていてもよい。第１接地配線５が壁部分１ａに接し、互いに電気的に接続されている場合には、壁部分１ａを含む基体１が接地電位であってもよい。これにより、第１接地配線５における接地電位をより安定させることができる。そのため、信号配線４に対する電磁ノイズの遮蔽効果およびインピーダンス整合効果を高めて、信号配線４の伝送特性等を向上させることができる。 The extending portion adjacent to the pin terminal 3 of the first wiring 5 may extend to a portion in contact with the wall portion 1a as shown in FIGS. 2 and 3 and the like. When the first ground wiring 5 is in contact with the wall portion 1a and is electrically connected to each other, the substrate 1 including the wall portion 1a may have a ground potential. As a result, the ground potential in the first ground wiring 5 can be made more stable. Therefore, the shielding effect of electromagnetic noise and the impedance matching effect on the signal wiring 4 can be enhanced, and the transmission characteristics of the signal wiring 4 can be improved.

すなわち、上記構成の場合には、第１接地配線５がピン端子３と隣り合う位置まで延びているため、信号配線４から、信号配線４とピン端子３との接続部分およびピン端子３のうち壁部分１ａの内側に位置する部分にかけて、伝送線路に効果的に容量成分を付与できる。また、この伝送線路の全体において、電磁ノイズを低減して、（複数の信号配線４が配列されるとき等の）クロストークノイズを低減することができる。 That is, in the case of the above configuration, since the first ground wiring 5 extends to a position adjacent to the pin terminal 3, the signal wiring 4 is connected to the connection portion between the signal wiring 4 and the pin terminal 3 and the pin terminal 3. Capacitive components can be effectively added to the transmission line toward the portion located inside the wall portion 1a. Further, it is possible to reduce electromagnetic noise in the entire transmission line and reduce crosstalk noise (when a plurality of signal wirings 4 are arranged, etc.).

また、上記構成の場合には、第２接地配線６がピン端子３に隣り合う部分には位置していない。言い換えれば、ピン端子３の部分においては、同一面接地導体から付与される容量成分が、信号配線４に比べて小さく抑えられている。そのため、伝送線路のうちピン端
子３部分でインピーダンスが小さくなり過ぎる可能性が効果的に低減されている。 Further, in the case of the above configuration, the second ground wiring 6 is not located at a portion adjacent to the pin terminal 3. In other words, in the portion of the pin terminal 3, the capacitance component applied from the ground conductor on the same surface is suppressed to be smaller than that of the signal wiring 4. Therefore, the possibility that the impedance becomes too small at the pin terminal 3 portion of the transmission line is effectively reduced.

すなわち、実施形態の半導体素子用パッケージ10では、第１接地配線５により最低限必要な容量成分を得るとともにクロストークノイズ等の電磁ノイズを低減しながら、第２接地配線６による容量成分を低減して、線路導体４のインピーダンス整合の精度を向上させることができる。したがって、実施形態の半導体素子用パッケージ10によれば、クロストークノイズを低減しながら、反射特性を効果的に向上させることが容易な半導体素子用パッケージを提供することができる。 That is, in the semiconductor element package 10 of the embodiment, the capacitance component due to the second grounded wiring 6 is reduced while obtaining the minimum required capacitance component by the first grounded wiring 5 and reducing electromagnetic noise such as crosstalk noise. Therefore, the accuracy of impedance matching of the line conductor 4 can be improved. Therefore, according to the semiconductor device package 10 of the embodiment, it is possible to provide a semiconductor device package in which it is easy to effectively improve the reflection characteristics while reducing the crosstalk noise.

なお、第１接地配線５および第２接地配線６は、例えば図５に示す例のように、実施形態の半導体素子用パッケージ10を含む半導体装置20において、半導体素子11（ＬＮ素子）の接地電極と電気的に接続されていてもよい。この場合には、ＬＮ素子の接地電極に対して、より安定した接地電位を付与して、ＬＮ素子の動作を効果的に安定させることもできる。 The first grounded wiring 5 and the second grounded wiring 6 are, for example, as shown in FIG. 5, in the semiconductor device 20 including the semiconductor element package 10 of the embodiment, the grounding electrode of the semiconductor element 11 (LN element). May be electrically connected to. In this case, a more stable ground potential can be applied to the ground electrode of the LN element to effectively stabilize the operation of the LN element.

第１接地配線５および第２接地配線は、絶縁板２の厚み方向の少なくとも一部貫通する貫通導体７と接続されていてもよく、貫通導体７によって、絶縁板２の内部または下面に位置する接地導体層（図示せず）と電気的に接続されていてもよい。接地導体層は、例えば、平面視における面積が第１接地配線５および第２接地配線６を合わせた面積よりも大きい導体層である。接地導体層との電気的な接続により、第１接地配線５および第２接地配線６の接地電位を安定させることができる。 The first ground wire 5 and the second ground wire may be connected to a through conductor 7 that penetrates at least a part in the thickness direction of the insulating plate 2, and is located inside or on the lower surface of the insulating plate 2 by the through conductor 7. It may be electrically connected to the ground conductor layer (not shown). The grounded conductor layer is, for example, a conductor layer whose area in a plan view is larger than the combined area of the first grounded wiring 5 and the second grounded wiring 6. The ground potential of the first ground wire 5 and the second ground wire 6 can be stabilized by the electrical connection with the ground conductor layer.

信号配線４、第１接地配線５、第２接地配線６、貫通導体７および接地導体層といった導体部分は、例えば、タングステン、モリブデン、マンガン、銅、銀、パラジウム、金、白金、ニッケルまたはコバルト等の金属材料によって形成されている。信号配線４、第１接地配線５および第２接地配線６は、このような金属材料の合金材料からなるものでもよく、複数の金属層が互いに積層されたものでもよい。複数の金属層は、互いに異なる種類の金属材料からなるものでもよく、互いに異なる厚みを有するものでもよい。また、上記導体部分は、セラミック粒子またはガラス粒子等の粒子を微量含有するものでもよい。 The conductor portions such as the signal wiring 4, the first ground wiring 5, the second ground wiring 6, the through conductor 7, and the ground conductor layer include, for example, tungsten, molybdenum, manganese, copper, silver, palladium, gold, platinum, nickel, cobalt, and the like. It is made of metal material. The signal wiring 4, the first ground wiring 5, and the second ground wiring 6 may be made of an alloy material of such a metal material, or may have a plurality of metal layers laminated on each other. The plurality of metal layers may be made of different kinds of metal materials from each other, or may have different thicknesses from each other. Further, the conductor portion may contain a small amount of particles such as ceramic particles or glass particles.

信号配線４、第１接地配線５および第２接地配線６は、例えば、タングステンからなる場合であれば、次のようにして形成することができる。まず、タングステン等の金属材料の粉末を有効溶剤およびバインダ等とともに混練して金属ペーストを作製する。次に、この金属ペーストを絶縁板２となるグリーンシートの表面にスクリーン印刷法等の方法で所定パターンに印刷する。その後、この金属ペーストとグリーンシートとを同時焼成する。以上の工程によって、タングステン等のメタライズ層が配線導体として配置された絶縁板２を製作することができる。 The signal wiring 4, the first grounding wiring 5, and the second grounding wiring 6 can be formed as follows, for example, if they are made of tungsten. First, a powder of a metal material such as tungsten is kneaded with an effective solvent and a binder to prepare a metal paste. Next, this metal paste is printed on the surface of the green sheet to be the insulating plate 2 in a predetermined pattern by a method such as a screen printing method. Then, this metal paste and the green sheet are fired at the same time. Through the above steps, the insulating plate 2 in which a metallized layer such as tungsten is arranged as a wiring conductor can be manufactured.

信号配線４、第１接地配線５および第２接地配線６は、上記のメタライズ層の露出表面にニッケルおよび金等のめっき層がさらに設けられたものでもよい。めっき層によって、配線導体22の酸化等が抑制され、信頼性が向上する。また、ろう材またはボンディングワイヤ等の接続性（ろう材の濡れ性またはボンディング性等）の特性が向上する。 The signal wiring 4, the first grounding wiring 5, and the second grounding wiring 6 may be provided with a plating layer such as nickel and gold on the exposed surface of the metallized layer. The plating layer suppresses oxidation of the wiring conductor 22 and improves reliability. Further, the characteristics of connectivity (wetting property or bonding property of the brazing material, etc.) of the brazing material or the bonding wire are improved.

なお、上記導体部分は、互いに同じ材料からなるもの、または互いに同じ厚みのものである必要はなく、互いに異なる材料からなるものでもよく互いに異なる厚みのものでもよい。 The conductor portions do not have to be made of the same material or have the same thickness, and may be made of different materials or have different thicknesses.

絶縁板２は、収容部１ａａ内に上記信号配線４を、他と電気的に絶縁させた状態で位置決めして配置するための部材として機能する。絶縁板２は、例えば平面視で四角形状（図２等に示す例では長方形状）の平板状の部材である。なお、絶縁板２の形状および寸法は
、絶縁板２の用途または収容部１ａａの形状および寸法等に応じて適宜設定されて構わない。また、絶縁板２は、平板状でもよく、上面、下面および側面等の外表面に、段状の部分または湾曲した部分等を有していてもよい。 The insulating plate 2 functions as a member for positioning and arranging the signal wiring 4 in the accommodating portion 1aa in a state of being electrically insulated from the others. The insulating plate 2 is, for example, a flat plate-shaped member having a rectangular shape (rectangular shape in the example shown in FIG. 2 or the like) in a plan view. The shape and dimensions of the insulating plate 2 may be appropriately set according to the use of the insulating plate 2 or the shape and dimensions of the accommodating portion 1aa. Further, the insulating plate 2 may have a flat plate shape, or may have a stepped portion, a curved portion, or the like on the outer surface such as the upper surface, the lower surface, and the side surface.

なお、この実施形態では、基体１は、収容部１ａａの底面に位置する台座１ｃを有している。台座１ｃは、基体１のうち収容部１ａａ内に段状の搭載部（絶縁板２が搭載される部位）を設ける機能を有する部分である。また、この実施形態では、台座１ｃから壁部分１ａの一部を構成する壁状の部分が上方向に伸びるように設けられている。台座１ｃおよび壁部分１ａのうち台座１ｃ上に位置する部分は、収容部１ａａの底面を含む平板状の部分（符号なし）とともに基体１を構成している。 In this embodiment, the substrate 1 has a pedestal 1c located on the bottom surface of the accommodating portion 1aa. The pedestal 1c is a portion of the substrate 1 having a function of providing a stepped mounting portion (a portion on which the insulating plate 2 is mounted) in the accommodating portion 1aa. Further, in this embodiment, the wall-shaped portion constituting a part of the wall portion 1a is provided so as to extend upward from the pedestal 1c. The portion of the pedestal 1c and the wall portion 1a located on the pedestal 1c constitutes the substrate 1 together with the flat plate-shaped portion (unsigned) including the bottom surface of the accommodating portion 1aa.

絶縁板２は、壁部分１ａから収容部１ａａ内に突出しているピン端子３との接続が容易な位置に信号配線４を位置させるために、壁部分１ａの側面（収容部１ａａ内に位置する面であり、内側面）に隣接して位置している。絶縁板２と壁部分１ａとの間の距離は、例えば約数十～数百μｍ程度またはそれ以下に設定される。また、絶縁板２と壁部分１ａとが互いに接していてもよい。また、壁部分１ａの収容部１ａａ側の側面に横方向に溝状の凹みを設け、この凹み内に絶縁板２の端部分を差し込むようにしてもよい。 The insulating plate 2 is located on the side surface of the wall portion 1a (inside the accommodating portion 1aa) in order to position the signal wiring 4 at a position where the signal wiring 4 can be easily connected to the pin terminal 3 protruding from the wall portion 1a into the accommodating portion 1aa. It is a surface and is located adjacent to the inner surface). The distance between the insulating plate 2 and the wall portion 1a is set to, for example, about several tens to several hundreds μm or less. Further, the insulating plate 2 and the wall portion 1a may be in contact with each other. Further, a groove-shaped recess may be provided in the lateral direction on the side surface of the wall portion 1a on the side of the accommodating portion 1aa, and the end portion of the insulating plate 2 may be inserted into the recess.

また、絶縁板２は、例えば図２に示す例のように、収容部１ａａの底面においても基体１と接しているものでも構わない。この例では、基体１のうち収容部１ａａの底面と内側面との間の隅部分に絶縁板２が接合されている。絶縁板２と基体１との接合は、例えば、銀ろう等のろう材により（つまり、ろう付けにより）行なわれる。絶縁板２のうち基体１にろう付けされる部分には、あらかじめ下地金属層（図示せず）を設けておいてもよい。下地金属層は、例えば信号配線４等の導体部分と同様の金属材料を用い、同様の方法で形成することができる。 Further, the insulating plate 2 may be in contact with the substrate 1 even on the bottom surface of the accommodating portion 1aa, as in the example shown in FIG. 2, for example. In this example, the insulating plate 2 is joined to the corner portion between the bottom surface and the inner side surface of the accommodating portion 1aa in the substrate 1. The bonding between the insulating plate 2 and the substrate 1 is performed by, for example, a brazing material such as silver brazing (that is, by brazing). A base metal layer (not shown) may be provided in advance on the portion of the insulating plate 2 to be brazed to the substrate 1. The base metal layer can be formed by the same method using the same metal material as the conductor portion such as the signal wiring 4.

絶縁板２は、例えば、酸化アルミニウム質焼結体、窒化アルミニウム質焼結体、ムライト質焼結体またはガラスセラミック焼結体等のセラミック焼結体によって形成されている。絶縁板２は、このようなセラミック焼結体を含む複数の絶縁層によって形成されているものでもよい。絶縁層の層数は、絶縁板２の所定の寸法および機械的な強度等の条件に応じて適宜設定される。 The insulating plate 2 is formed of, for example, a ceramic sintered body such as an aluminum oxide-based sintered body, an aluminum nitride-based sintered body, a mulite-based sintered body, or a glass-ceramic sintered body. The insulating plate 2 may be formed of a plurality of insulating layers including such a ceramic sintered body. The number of layers of the insulating layer is appropriately set according to conditions such as predetermined dimensions of the insulating plate 2 and mechanical strength.

絶縁板２（絶縁層）は、例えば酸化アルミニウム質焼結体からなる場合であれば、以下のようにして作製される。まず、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ケイ素（ＳｉＯ_２）、酸化マグネシウム（ＭｇＯ）および酸化カルシウム（ＣａＯ）等の原料粉末に適当な有機バインダ、有機溶剤、可塑剤，分散剤等を添加混合してスラリーを作製する。次に、このスラリーをドクターブレード法等のシート成型技術によって帯状等のセラミックグリーンシートに成形する。次に、このセラミックグリーンシートを所定の形状および寸法に切断することによって複数枚のグリーンシートを得る。その後、これらのセラミックグリーンシートを必要に応じて複数枚積層し、約1300～1600℃の温度で焼成する。これによって、絶縁板２を製作することができる。 The insulating plate 2 (insulating layer) is manufactured as follows, for example, when it is made of an aluminum oxide sintered body. First, suitable organic binders, organic solvents, plasticizers, dispersants and the like are added to raw material powders such as aluminum oxide (Al ₂ O ₃ ), silicon oxide (SiO ₂ ), magnesium oxide (MgO) and calcium oxide (CaO). Mix to make a slurry. Next, this slurry is molded into a band-shaped ceramic green sheet by a sheet molding technique such as the doctor blade method. Next, a plurality of green sheets are obtained by cutting the ceramic green sheet into a predetermined shape and size. Then, a plurality of these ceramic green sheets are laminated as needed and fired at a temperature of about 1300 to 1600 ° C. Thereby, the insulating plate 2 can be manufactured.

ピン端子３は、絶縁板２の壁部分１ａ側の端部において、上記絶縁板２の上面に位置する信号配線４と接続されている。ピン端子３は、前述したように信号配線４とともに高周波信号の伝送線路を構成している。ピン端子３は、例えばスズ－銀、スズ－銀－銅等のはんだ、または導電性接着剤等の導電性接続材（図示せず）に接続されていてもよい。 The pin terminal 3 is connected to the signal wiring 4 located on the upper surface of the insulating plate 2 at the end portion of the insulating plate 2 on the wall portion 1a side. As described above, the pin terminal 3 constitutes a high-frequency signal transmission line together with the signal wiring 4. The pin terminal 3 may be connected to, for example, a solder such as tin-silver or tin-silver-copper, or a conductive connecting material (not shown) such as a conductive adhesive.

ピン端子３は、外部接続のため、収容部１ａａと反対側の端部分が壁部分１ａの外側に位置している。この場合、壁部分１ａの内外を貫通する貫通孔（符号なし）があり、この貫通孔にピン端子３が挿入されていてもよい。ピン端子３と貫通孔の内面との間に隙間が
生じるときには、ガラスまたは金属材料（ろう材）等で隙間を塞いで、収容部１ａａ内の気密性を確保する。 Since the pin terminal 3 is externally connected, the end portion on the opposite side to the accommodating portion 1aa is located outside the wall portion 1a. In this case, there may be a through hole (unsigned) penetrating the inside and outside of the wall portion 1a, and the pin terminal 3 may be inserted into this through hole. When a gap is created between the pin terminal 3 and the inner surface of the through hole, the gap is closed with glass, a metal material (wax material), or the like to ensure airtightness in the accommodating portion 1aa.

ピン端子３は、例えば細長い円柱状（線状）であり、長さが1.5～22ｍｍ、直径が0.1～0.5ｍｍである。ピン端子３は、鉄－ニッケル－コバルト合金または鉄－ニッケル合金等
の金属材料からなる。例えば、ピン端子３が鉄－ニッケル－コバルト合金からなる場合は、この合金の原材料に打ち抜き、圧延、研磨およびエッチング等の金属加工方法から適宜選択した加工を施すことによって、ピン端子３を製作することができる。 The pin terminal 3 is, for example, an elongated cylinder (linear) having a length of 1.5 to 22 mm and a diameter of 0.1 to 0.5 mm. The pin terminal 3 is made of a metal material such as an iron-nickel-cobalt alloy or an iron-nickel alloy. For example, when the pin terminal 3 is made of an iron-nickel-cobalt alloy, the pin terminal 3 is manufactured by subjecting the raw material of this alloy to a process appropriately selected from metal processing methods such as punching, rolling, polishing and etching. be able to.

なお、ピン端子３は、その直径が0.1ｍｍより大きい（0.1ｍｍ超である）場合には、曲がり等の変形の抑制に対して有効である。これによって、ピン端子３部分におけるインピーダンスの制御を容易で精度の高いものとすることができる。またピン端子３の直径が0.5ｍｍ以下であれば、貫通孔の径を小さく抑えること等において有利であり、半導体装置20の小型化等に対して有効である。 When the diameter of the pin terminal 3 is larger than 0.1 mm (more than 0.1 mm), the pin terminal 3 is effective in suppressing deformation such as bending. Thereby, the impedance control in the pin terminal 3 portion can be made easy and highly accurate. Further, when the diameter of the pin terminal 3 is 0.5 mm or less, it is advantageous in keeping the diameter of the through hole small, and is effective for miniaturization of the semiconductor device 20 and the like.

なお、上記構成の半導体素子用パッケージ10において、第２接地配線６のうち壁部分１ａ側の端部分は、例えば図３（ａ）に示すように、信号配線４のうちピン端子３との接続部分の境界に位置しているが、これより多少、壁部分１ａに近くてもよく、遠くてもよい。この位置のずれは、例えばピン端子３の接続時の作業および第２接地配線６となる金属ペーストの印刷精度等に応じた距離であり、例えば数十μｍ程度である。 In the semiconductor element package 10 having the above configuration, the end portion of the second ground wiring 6 on the wall portion 1a side is connected to the pin terminal 3 of the signal wiring 4 as shown in FIG. 3A, for example. Although it is located at the boundary of the portion, it may be slightly closer to or farther from the wall portion 1a. This position deviation is, for example, a distance according to the work at the time of connecting the pin terminal 3 and the printing accuracy of the metal paste serving as the second ground wiring 6, and is, for example, about several tens of μm.

また、第１接地配線５および第２接地配線６それぞれと、信号配線４およびピン端子３との平面視における距離は、高周波信号の伝送線路におけるインピーダンス整合等を考慮して適宜設定することができる。例えば、伝送される信号が約40ＧＨｚの高周波信号であり、信号配線４の線幅が約30～300μｍであり、ピン端子３が直径約0.3ｍｍであるときに、次のように設定してもよい。すなわち、それぞれ平面視において、第１接地配線５と信号配線４との間の距離を約10～100μｍ、第１接地配線５とピン端子３との間の距離を約100～400μｍとしてもよい。また、第２接地配線６と信号配線４との間の距離を約10～100μｍとしてもよい。第１接地配線５および第２接地配線６と信号配線４との間の距離は、互いに同じであってもよく、互いに異なっていてもよい。 Further, the distance between the first ground wiring 5 and the second ground wiring 6 and the signal wiring 4 and the pin terminal 3 in a plan view can be appropriately set in consideration of impedance matching in the high frequency signal transmission line and the like. .. For example, when the signal to be transmitted is a high frequency signal of about 40 GHz, the line width of the signal wiring 4 is about 30 to 300 μm, and the pin terminal 3 has a diameter of about 0.3 mm, the following settings can be made. good. That is, in a plan view, the distance between the first grounded wiring 5 and the signal wiring 4 may be about 10 to 100 μm, and the distance between the first grounded wiring 5 and the pin terminal 3 may be about 100 to 400 μm. Further, the distance between the second ground wiring 6 and the signal wiring 4 may be about 10 to 100 μm. The distances between the first grounded wiring 5 and the second grounded wiring 6 and the signal wiring 4 may be the same as each other or may be different from each other.

また、例えば図３（ａ）等に示すように、第１接地配線５は、信号配線４に隣り合う部分からピン端子３に隣り合う部分にかけて、これらとの間の距離が段階的に大きくなるものでもよい。この場合、例えば信号配線４とピン端子３とを接続する上記導電性接続材による信号配線４とピン端子３との電気的な短絡の可能性を効果的に低減することができる。また、ピン端子３が隣接することによる静電容量の増加分を相殺し、信号配線４のインピーダンス変化を効果的に抑制することができる。そのため、電気信号の伝送に関して半導体素子用パッケージ10の信頼性を向上させることができる。 Further, for example, as shown in FIG. 3A, the distance between the first grounded wiring 5 and the portion adjacent to the signal wiring 4 gradually increases from the portion adjacent to the pin terminal 3 to the portion adjacent to the pin terminal 3. It may be a thing. In this case, for example, the possibility of an electrical short circuit between the signal wiring 4 and the pin terminal 3 due to the conductive connecting material connecting the signal wiring 4 and the pin terminal 3 can be effectively reduced. Further, the increase in capacitance due to the adjacent pin terminals 3 can be offset, and the impedance change of the signal wiring 4 can be effectively suppressed. Therefore, the reliability of the semiconductor device package 10 can be improved with respect to the transmission of electric signals.

前述したように、上記構成の半導体素子用パッケージ10と、収容部１ａａに収容された半導体素子11とによって、実施形態の半導体装置20が基本的に構成されている。半導体素子11は、上記のようにＬＮ素子等の光半導体素子を含む半導体素子である。半導体素子11は、接合材を介して収容部底面に直接に搭載されてもよく、サブマウントを介して搭載されてもよい。この接合材は、例えばスズ－銀等の低融点ろう材、金－シリコン（Ａｕ－Ｓｉ）接合材、樹脂系接着剤およびガラス等の接合材から適宜選択した接合材である。例えば、金－シリコンのペーストまたはフィルム等を介して収容部１ａａ底面に半導体素子11を位置決めして載せ、これらを加熱することで、収容部１ａａ底面に半導体素子11を接合し、固定することができる。 As described above, the semiconductor device 20 of the embodiment is basically composed of the semiconductor device package 10 having the above configuration and the semiconductor device 11 housed in the housing unit 1aa. The semiconductor element 11 is a semiconductor element including an optical semiconductor element such as an LN element as described above. The semiconductor element 11 may be mounted directly on the bottom surface of the accommodating portion via a bonding material, or may be mounted via a submount. This bonding material is a bonding material appropriately selected from, for example, a low melting point brazing material such as tin-silver, a gold-silicon (Au-Si) bonding material, a resin adhesive, and a bonding material such as glass. For example, the semiconductor element 11 can be positioned and placed on the bottom surface of the accommodating portion 1aa via a gold-silicon paste or film, and the semiconductor element 11 can be bonded and fixed to the bottom surface of the accommodating portion 1aa by heating these. can.

収容部１ａａに収容された半導体素子11は、信号用および接地用等の電極が、ボンディ
ングワイヤ13等によって信号配線４、第１接地配線５および第２接地配線６の、それぞれ対応する配線に電気的に接続される。 In the semiconductor element 11 housed in the accommodating portion 1aa, the electrodes for signals and grounding are electrically connected to the corresponding wirings of the signal wiring 4, the first grounding wiring 5, and the second grounding wiring 6 by the bonding wire 13 or the like. Is connected.

また、壁部分１ａの上面に蓋体12が接合されて、収容部１ａａの上側の開口が塞がれる。壁部分１ａの上面と蓋体12との接合は、例えば例えば、金－スズ（Ａｕ－Ｓｎ）合金はんだ等の低融点ロウ材を介した接合法により行なわれる。また、蓋体12と基体１上面との接合は、ＹＡＧ（イットリウム－アルミニウム－ガーネット）レーザ溶接、抵抗溶接等の溶接法により行なわれてもよい。 Further, the lid 12 is joined to the upper surface of the wall portion 1a to close the opening on the upper side of the accommodating portion 1aa. The upper surface of the wall portion 1a and the lid 12 are joined by a joining method using a low melting point brazing material such as, for example, gold-tin (Au-Sn) alloy solder. Further, the joining of the lid 12 and the upper surface of the substrate 1 may be performed by a welding method such as YAG (yttrium-aluminum-garnet) laser welding or resistance welding.

また、ＬＮ素子（半導体素子11）に光信号を伝送するための光ファイバが半導体装置20に含まれるときには、貫通孔１ｂに光ファイバ等が挿入され、固定される。この光ファイバの端部分がＬＮ素子等の半導体素子11の受光部または発光部に接続される。これにより、半導体素子11と外部との間で光信号の送受が可能になる。光ファイバは、フェルールを含む筒状の部材を介して、貫通孔１ｂ内に位置する基体１表面に接合されてよい。この接合は、低融点ろう材を含む各種の接合材により行なうことができる。 Further, when the semiconductor device 20 includes an optical fiber for transmitting an optical signal to the LN element (semiconductor element 11), the optical fiber or the like is inserted into the through hole 1b and fixed. The end portion of this optical fiber is connected to a light receiving portion or a light emitting portion of a semiconductor element 11 such as an LN element. This makes it possible to send and receive optical signals between the semiconductor device 11 and the outside. The optical fiber may be joined to the surface of the substrate 1 located in the through hole 1b via a cylindrical member including a ferrule. This bonding can be performed with various bonding materials including a low melting point brazing material.

また、上記実施形態の半導体素子用パッケージ10および半導体装置20において、それぞれ２つ以上のピン端子３および信号配線４が、壁部分１ａの側面に沿って互いに並んで位置していてもよい。また、このときに、互いに隣り合う２つの信号配線４の間において互いに隣り合って位置する２つ以上の第１接地配線５があってよい。すなわち、それぞれ１つの信号配線４およびピン端子３と、それに隣り合う１つの第１接地配線５とを一組の伝送線路の一部と見たときに、１つの伝送線路に含まれる信号線路４に対する第１接地配線５の位置が、その隣の伝送線路に含まれる信号配線４に近い側であってもよい。言い換えれば、２つの第１接地配線５が、互いに隣り合う位置にあってもよい。 Further, in the semiconductor device package 10 and the semiconductor device 20 of the above embodiment, two or more pin terminals 3 and signal wiring 4 may be positioned side by side along the side surface of the wall portion 1a, respectively. Further, at this time, there may be two or more first grounded wirings 5 located adjacent to each other between the two signal wirings 4 adjacent to each other. That is, when one signal wiring 4 and pin terminal 3 and one first ground wiring 5 adjacent to each of them are regarded as a part of a set of transmission lines, the signal line 4 included in one transmission line 4 The position of the first ground wiring 5 with respect to the signal wiring 4 may be closer to the signal wiring 4 included in the transmission line next to the first ground wiring 5. In other words, the two first ground wires 5 may be located adjacent to each other.

この場合には、２つの第１接地配線５が隣り合う側において、信号配線４に対するクロストークノイズ等の電磁ノイズを効果的に低減することができる。例えば、互いに隣り合う２つの信号配線４が異なる高周波信号であり、一方の信号配線の電磁ノイズの放射が他方の信号配線に影響を与える可能性がある場合に、クロストークノイズの低減による伝送特性向上の効果を高めることができる。 In this case, electromagnetic noise such as crosstalk noise with respect to the signal wiring 4 can be effectively reduced on the side where the two first ground wirings 5 are adjacent to each other. For example, when two signal wirings 4 adjacent to each other are different high-frequency signals and the emission of electromagnetic noise from one signal wiring may affect the other signal wiring, transmission characteristics due to reduction of crosstalk noise. The effect of improvement can be enhanced.

また、上記実施形態の半導体素子用パッケージ10および半導体装置20において、２つ以上の第１接地配線５があるときに、互いに隣り合う２つの第１接地配線５が、絶縁板２のうち壁部分１ａと反対側の外周部分において合流して１つの接地層５Ａになっていてもよい。 Further, in the semiconductor element package 10 and the semiconductor device 20 of the above embodiment, when there are two or more first grounded wirings 5, the two first grounded wirings 5 adjacent to each other are the wall portion of the insulating plate 2. It may be merged in the outer peripheral portion on the opposite side of 1a to form one grounding layer 5A.

この場合には、第１接地配線５を含む接地層５Ａの平面視における面積をより大きくすることができ、第１接地配線５の接地電位を効果的に安定させることができる。このような場合には、信号配線４におけるクロストークノイズ等の電磁ノイズの影響を効果的に低減することができる。そのため、伝送線路の伝送特性向上に有利な半導体素子用パッケージ10および半導体装置20とすることができる。 In this case, the area of the grounding layer 5A including the first grounding wiring 5 in a plan view can be made larger, and the grounding potential of the first grounding wiring 5 can be effectively stabilized. In such a case, the influence of electromagnetic noise such as crosstalk noise in the signal wiring 4 can be effectively reduced. Therefore, the semiconductor element package 10 and the semiconductor device 20 can be used, which is advantageous for improving the transmission characteristics of the transmission line.

また、この例には、ピン端子３から比較的離れた位置で第１接地配線５の線幅（接地面）を比較的広くした例とみなすこともできる。ピン端子３から比較的遠い位置では、ピン端子３の接続などによるインピーダンス不整合の影響の可能性が低減され、共振が起きにくい。そのため、信号配線４と接地配線５の関係性を重要視することよりも、接地面積を大きくしグランド強化することにより高周波信号の伝送特性を向上させることができる。 Further, in this example, it can be regarded as an example in which the line width (grounding surface) of the first grounding wiring 5 is relatively widened at a position relatively distant from the pin terminal 3. At a position relatively far from the pin terminal 3, the possibility of impedance mismatch due to the connection of the pin terminal 3 is reduced, and resonance is less likely to occur. Therefore, rather than emphasizing the relationship between the signal wiring 4 and the grounding wiring 5, it is possible to improve the transmission characteristics of the high frequency signal by increasing the grounding area and strengthening the ground.

なお、前述したように、平面視における第１接地配線５の延在部分とピン端子３との間の距離、ならびに第１接地配線５および第２接地配線６のそれぞれと信号配線４との間の
距離は適宜設定することができるが、第１接地配線５の延在部分とピン端子３との間の距離が、第１接地配線５および第２接地配線６のそれぞれと信号配線４との間の距離以上であるときには、次のような点で有利である。 As described above, the distance between the extending portion of the first ground wiring 5 and the pin terminal 3 in the plan view, and between each of the first ground wiring 5 and the second ground wiring 6 and the signal wiring 4. However, the distance between the extending portion of the first ground wiring 5 and the pin terminal 3 is the distance between each of the first ground wiring 5 and the second ground wiring 6 and the signal wiring 4. When it is more than the distance between them, it is advantageous in the following points.

すなわち、この場合には、上記のように接合材による信号配線４およびピン端子３と第１接地配線５との電気的な短絡の可能性低減の効果に加えて、ピン端子３の接合によるインピーダンス整合の影響をコントロールすることが容易となる。 That is, in this case, in addition to the effect of reducing the possibility of electrical short circuit between the signal wiring 4 and the pin terminal 3 and the first grounded wiring 5 by the bonding material as described above, the impedance due to the bonding of the pin terminal 3 is achieved. It becomes easier to control the effect of alignment.

また、上記実施形態の半導体素子用パッケージ10および半導体装置20において、例えば図６に示すように、絶縁板２が、壁部分１ａに隣接した部分において表面（上面）から側面に沿って伸びる溝部８を有していてもよい。また、第１接地配線５の壁部分１ａ側の端部が溝部内まで延在していてもよい。この場合には、溝部８内に位置する第１接地配線５により、隣接する信号配線４からのクロストークノイズなどの電磁ノイズをより効果的に低減することができる。図６に示す変形例においても、図１～図５と同様の部分には同
様の符号を付している。 Further, in the semiconductor element package 10 and the semiconductor device 20 of the above embodiment, for example, as shown in FIG. 6, the insulating plate 2 extends from the surface (upper surface) to the side surface in a portion adjacent to the wall portion 1a. May have. Further, the end portion of the first grounding wiring 5 on the wall portion 1a side may extend into the groove portion. In this case, the first grounding wiring 5 located in the groove 8 can more effectively reduce electromagnetic noise such as crosstalk noise from the adjacent signal wiring 4. Also in the modification shown in FIG. 6, the same parts as those in FIGS. 1 to 5 are designated by the same reference numerals.

次に、図１～図５に示す実施形態の半導体装置20および比較例の半導体装置（図示せず）における高周波特性に関するシミュレーション結果について、図７（ａ）および（ｂ）を参照して説明する。 Next, the simulation results regarding the high frequency characteristics of the semiconductor device 20 of the embodiment shown in FIGS. 1 to 5 and the semiconductor device (not shown) of the comparative example will be described with reference to FIGS. 7 (a) and 7 (b). ..

図７（ａ）は、上記実施形態の半導体装置における高周波特性を示すグラフであり、（ｂ）は比較例の半導体装置における高周波特性を示すグラフである。比較例の半導体装置は、基本的に上記実施形態の半導体装置20と同様の構成であり、ピン端子が接続している信号配線を挟んで２つの接地配線が位置している構造等を備えている。比較例の半導体装置では、信号配線を挟む２つの接地配線の両方が、ピン端子と隣り合う位置まで延在している。すなわち、絶縁板2の上面において、信号配線とピン端子とを含む高周波信号の伝送線路のほぼ全長にわたって、同一面接地導体が位置している。 FIG. 7A is a graph showing high frequency characteristics in the semiconductor device of the above embodiment, and FIG. 7B is a graph showing high frequency characteristics in the semiconductor device of the comparative example. The semiconductor device of the comparative example has basically the same configuration as the semiconductor device 20 of the above embodiment, and has a structure in which two ground wires are located with the signal wiring to which the pin terminal is connected sandwiched. There is. In the semiconductor device of the comparative example, both of the two ground wires sandwiching the signal wiring extend to positions adjacent to the pin terminals. That is, on the upper surface of the insulating plate 2, the same surface ground conductor is located over almost the entire length of the transmission line of the high frequency signal including the signal wiring and the pin terminal.

シミュレーション条件は、以下のとおりとした。すなわち、信号配線４と第１接地配線５および第２接地配線６とのそれぞれの隣接間隔を250μｍとし、信号配線４とピン端子
３とを電気的に接続するためにピン端子３の平面視における壁部分１ａからの突出長さを350μｍとして、それぞれ設定した。シミュレーションは、Ｓパラメータにより、Ｓ11、
Ｓ33、Ｓ55に関して行ない、50ＧＨｚ以下の周波数（Frequency）における周波数に対す
る反射損失（Return Loss）の変化をシミュレータにより解析し、グラフ化した。 The simulation conditions were as follows. That is, the adjacent distance between the signal wiring 4 and the first grounded wiring 5 and the second grounded wiring 6 is 250 μm, and the pin terminal 3 is viewed in plan view in order to electrically connect the signal wiring 4 and the pin terminal 3. The protrusion length from the wall portion 1a was set to 350 μm, respectively. The simulation is based on S-parameters, S11,
This was done for S33 and S55, and the change in return loss with respect to the frequency at a frequency of 50 GHz or less was analyzed by a simulator and graphed.

シミュレーションの結果、図７に示すように、実施形態の半導体装置20（およびこれを構成する半導体素子用パッケージ10）における高周波特性向上の効果を確認することができた。例えば10～50ＧＨｚの高周波信号に対して、実施形態の半導体装置10は比較例の半導体装置よりも反射損失が小さく、信号を良好に伝送できることがわかる。また、反射損失が－20ｄＢを一つの基準とすると、実施形態では45ＧＨｚ程度まで対応可能であるが、比較例では30ＧＨｚ程度までしか対応できていない。これにより、本実施形態ではより高周波回路に対して有効な装置であることがわかる。 As a result of the simulation, as shown in FIG. 7, it was possible to confirm the effect of improving the high frequency characteristics in the semiconductor device 20 (and the semiconductor device package 10 constituting the semiconductor device 20) of the embodiment. For example, for a high frequency signal of 10 to 50 GHz, the semiconductor device 10 of the embodiment has a smaller reflection loss than the semiconductor device of the comparative example, and it can be seen that the signal can be transmitted satisfactorily. Further, assuming that the reflection loss is −20 dB as one standard, the embodiment can handle up to about 45 GHz, but the comparative example can only handle up to about 30 GHz. From this, it can be seen that this embodiment is an effective device for a higher frequency circuit.

なお、本発明は、以上の実施形態の例に限定されるものではなく、本発明の要旨の範囲内であれば、種々の変更は可能である。例えば、壁部分１ａと反対側の端部において、第１接地配線５と第２接地配線６とが合流して１つの接地層になっていてもよい。また、複数の第１接地配線５および複数の第２接地配線６が１つの接地層になっていてもよい。 The present invention is not limited to the examples of the above embodiments, and various modifications can be made within the scope of the gist of the present invention. For example, at the end portion on the opposite side of the wall portion 1a, the first grounding wiring 5 and the second grounding wiring 6 may be merged into one grounding layer. Further, a plurality of first grounding wirings 5 and a plurality of second grounding wirings 6 may be one grounding layer.

また、ピン端子３は、基体１（壁部分１ａ等）を貫通して、基体１の外表面まで電気的に導出されたものでもよい。これにより、信号配線４のピン端子３を介した外部電気回路
との電気的な接続が容易になる。 Further, the pin terminal 3 may be electrically derived to the outer surface of the substrate 1 through the substrate 1 (wall portion 1a or the like). This facilitates electrical connection with an external electric circuit via the pin terminal 3 of the signal wiring 4.

１・・基体
１ａ・・壁部分
１ａａ・・収容部
１ｂ・・貫通孔
１ｃ・・台座
２・・絶縁板
３・・ピン端子
４・・信号配線
５・・第１接地配線
５Ａ・・接地層
６・・第２接地配線
７・・貫通導体
８・・溝部
10・・半導体素子用パッケージ
11・・半導体素子
12・・蓋体
20・・半導体装置 1 ・・ Base 1a ・・ Wall part 1aa ・・ Accommodating part 1b ・・ Through hole 1c ・・ Pedestal 2 ・・ Insulation plate 3 ・・ Pin terminal 4 ・・ Signal wiring 5 ・・ First ground wiring 5A ・・ Ground layer 6 ... 2nd ground wiring 7 ... Through conductor 8 ... Groove
10 ... Package for semiconductor devices
11 ... Semiconductor element
12 ... lid
20 ... Semiconductor equipment

Claims

壁部分で囲まれた半導体素子の収容部を有する基体と、
該基体の前記壁部分の内側面に隣接して位置する絶縁板と、
前記壁部分から突出するとともに、前記絶縁板の表面に位置するピン端子と、
前記絶縁板の表面に位置しており、前記ピン端子と接続された端部を有する信号配線と、前記絶縁板の表面に、前記信号配線を挟んで、該信号配線と間隔をあけて位置している第１接地配線および第２接地配線とを備えており、
前記第１接地配線のみが、前記ピン端子と隣り合う位置まで延在している半導体素子用パッケージ。 A substrate having a semiconductor element accommodating portion surrounded by a wall portion,
An insulating plate located adjacent to the inner surface of the wall portion of the substrate,
A pin terminal that protrudes from the wall portion and is located on the surface of the insulating plate,
The signal wiring is located on the surface of the insulating plate and has an end connected to the pin terminal, and the signal wiring is sandwiched between the surface of the insulating plate and the signal wiring. It is equipped with the first grounding wiring and the second grounding wiring.
A semiconductor device package in which only the first ground wiring extends to a position adjacent to the pin terminal.

それぞれ２つ以上の前記ピン端子および前記信号配線が、前記壁部分の前記内側面に沿って互いに並んで位置しており、
互いに隣り合う２つの前記信号配線の間において互いに隣り合って位置する２つ以上の前記第１接地配線を備えている請求項１記載の半導体素子用パッケージ。 Two or more pin terminals and signal wirings, respectively, are located side by side along the inner surface of the wall portion.
The package for a semiconductor device according to claim 1, further comprising two or more of the first grounded wirings located adjacent to each other between the two adjacent signal wirings.

互いに隣り合う２つの前記第１接地配線が、前記絶縁板のうち前記壁部分と反対側の外周部分において合流して１つの接地層になっている請求項２記載の半導体素子用パッケージ。 The package for a semiconductor element according to claim 2, wherein the two first grounding wires adjacent to each other are merged at the outer peripheral portion of the insulating plate opposite to the wall portion to form one grounding layer.

平面視において、前記第１接地配線の延在部分と前記信号配線の前記端部との間の距離が、前記第１接地配線および前記第２接地配線のそれぞれと前記信号配線のうち前記第１接地配線および前記第２接地配線で挟まれた部分との間の距離以上の大きさである請求項１～請求項３のいずれか１項記載の半導体素子用パッケージ。 In a plan view, the distance between the extending portion of the first grounded wiring and the end of the signal wiring is the first of the first grounded wiring, the second grounded wiring, and the signal wiring . The package for a semiconductor element according to any one of claims 1 to 3, which has a size equal to or larger than the distance between the grounded wiring and the portion sandwiched between the second grounded wiring .

前記絶縁板が、前記壁部分に隣接した部分において前記表面から前記内側面に沿って伸びる溝部を有しており、
前記第１接地配線の前記壁部分側の端部が前記溝部内まで延在している請求項１～請求項４のいずれか１項記載の半導体素子用パッケージ。 The insulating plate has a groove extending from the surface along the inner surface in a portion adjacent to the wall portion.
The package for a semiconductor element according to any one of claims 1 to 4, wherein the end portion of the first grounded wiring on the wall portion side extends into the groove portion.

請求項１～請求項５のいずれか１項記載の半導体素子用パッケージと、
前記収容部に収容された半導体素子とを備える半導体装置。 The semiconductor device package according to any one of claims 1 to 5.
A semiconductor device including a semiconductor element housed in the housing unit.