JP7020498B2 - 半導体装置 - Google Patents
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Description
前記異常検出部は、動作異常を検出すると前記トランジスタをオンにし、前記制御回路は、前記スイッチング素子の主電流を検出する電流検出部と、前記異常検出部が動作異常を検出した後に前記スイッチング素子の主電流が一定の値を下回ると、前記トランジスタをオフにし、前記スイッチング素子の前記ゲートと接地端子との間の抵抗値を高くする遮断制御部とを更に有することを特徴とする。
図1は、実施の形態1に係る半導体装置を示す回路図である。この半導体装置は、自動車エンジン等の内燃機関用の誘導点火形イグニッションシステムに用いられる。L負荷である点火コイル1の一次側コイル1aの一端と二次側コイル1bの一端にバッテリー等の電源Vbatが接続されている。電源電圧Vbatは14Vである。絶縁ゲート型のスイッチング素子Q1のゲートが制御回路2に接続され、コレクタが一次側コイル1aの他端に接続され、エミッタが抵抗Rs1を介して接地されている。スイッチング素子Q1の閾値電圧Vthは2Vである。抵抗Rg1の抵抗値は数10kΩオーダーである。点火プラグ3の一端が二次側コイル1bの他端に接続され、他端が接地されている。制御回路2は、制御コンピュータECU及びドライブ回路からの制御信号に応じてスイッチング素子Q1を制御する。
図5は、実施の形態2に係る半導体装置の動作波形を示す図である。本実施の形態では、NM2のゲート容量をスイッチング素子Q1のゲート容量より小さく設定する。これにより、動作異常を検出した際にスイッチング素子Q1が遮断されるより前にNM2がオンになるため、安定した第2のクランプ回路10の遮断動作が可能となる。その他の構成及び効果は実施の形態1と同様である。
図6は、実施の形態3に係る半導体装置を示す回路図である。本実施の形態では、遅延タイマー11がINV1とPM4のゲートの間に接続されている。この遅延タイマー11は、異常検出部9が駆動部5を制御する信号を遅延させる。これにより、動作異常を検出した際にスイッチング素子Q1が遮断されるより前にNM2がオンになるため、安定した第2のクランプ回路10の遮断動作が可能となる。その他の構成及び効果は実施の形態1と同様である。
図7は、実施の形態4に係る半導体装置を示す回路図である。図8は、実施の形態4に係る半導体装置の動作を示すタイミングチャートである。本実施の形態では、低電圧のアクティブクランプ用のZd2の耐圧を実施の形態1よりさらに小さくする。例えば、Zd2の耐圧を「Vbat-Vth」以下にする。
図9は、実施の形態5に係る半導体装置を示す回路図である。実施の形態4のように抵抗を介してゲート電荷を放電させるとゲート電圧低下に伴って放電速度が低下する。そこで、本実施の形態では、遮断制御部13の高抵抗Rg2を定電流源I_base2に置き換えている。このため、遮断制御部13は、異常検出部9が動作異常を検出した後に主電流が一定の値を下回ると、NM1をオフにし、スイッチング素子Q1のゲート電荷を定電流放電させる。従って、放電速度が一定であるため、主電流Icを緩慢に遮断することができる。また、高抵抗Rg2による自由放電に比べて、半導体プロセスによる特性ばらつきが少ない。
図10は、実施の形態6に係る半導体装置を示す回路図である。図11は、実施の形態6に係る半導体装置の動作波形を示す図である。本実施の形態では、インバータINV2の代わりに、電流検出部12と遮断制御部13との間にラッチ回路FF1が接続されている。これにより、遮断時又は電流検出時に電流発振などの不安定な動作が起きた場合でも、ラッチ回路FF1が動作を固定するため、NM2が再オンするのを防止して動作を安定化できる。なお、ラッチ回路FF1のリセット信号をECUからのオフ信号とすることで、不安定な動作を回避できる。その他の構成及び効果は実施の形態4と同様である。
図12は、実施の形態7に係る半導体装置を示す回路図である。本実施の形態では、NM2の代わりに、縦型絶縁ゲートトランジスタQ2を用いる。高耐圧のQ2を制御回路2の他の構成と同一チップ内に形成する場合、ドレイン・ソース間に耐圧を保持するための領域が不要となり、デバイスの縮小、短配線化によるコスト削減が可能となる。また、外部素子としてQ2を配置する場合においても、部材削減、配線削減により、コスト削減が可能となる。その他の構成及び効果は実施の形態1と同様である。
図13は、実施の形態8に係る半導体装置を示す回路図である。本実施の形態では、スイッチング素子Q1として、小型センス用の絶縁ゲート型スイッチング素子を用いる。このスイッチング素子Q1は、主電流Icを検知するために、これに比例した例えば1/1000程度のセンス電流Isenseが流れるセンスエミッタを有している。そして、電流検出部12は、センス電流Isenseと制御回路2内のセンス抵抗Rs2により主電流Icを検出する。このため、電流が多く流れるスイッチング素子Q1のエミッタ側から抵抗Rs1を省略できる。従って、短配線化、少部材化による低コスト化、小型化が可能となる。また、検出抵抗Rs1による電圧ドロップも生じなくなるため、スイッチング素子Q1のゲート電圧の低下を防ぐことができる。その他の構成及び効果は実施の形態4と同様である。
図14は、実施の形態9に係る半導体装置を示す平面図である。本実施の形態では、スイッチング素子Q1、第1のクランプ回路4及び制御回路2が1チップ化されている。これにより、ワイヤを減らし、アセンブリ工程を少なくできるため、小型化・低コスト化が可能となる。その他の構成及び効果は実施の形態1~8と同様である。
図15は、実施の形態10に係る半導体装置を示す回路図である。スイッチング素子Q1は、実施の形態1~9では珪素によって形成されたSi-IGBTであったが、本実施の形態ではSiC-MOSFETである。このようにスイッチング素子Q1は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたスイッチング素子Q1は、耐電圧性と許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体装置も小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体装置を高効率化できる。
Claims (7)
- ゲートと、負荷に接続される第1端子と、第2端子とを有するスイッチング素子と、
前記ゲートと前記第1端子との間の電圧を第1のクランプ電圧以下にクランプする第1のクランプ回路と、
前記スイッチング素子を制御する制御回路とを備え、
前記制御回路は、
前記スイッチング素子を駆動する駆動部と、
動作異常を検出した際に前記駆動部を停止させる異常検出部と、
前記異常検出部が前記駆動部を停止させる際に、前記ゲートと前記第1端子との間の電圧を前記第1のクランプ電圧より低い第2のクランプ電圧以下にクランプする第2のクランプ回路とを有し、
前記第2のクランプ回路は、前記第1端子に接続されたカソードと前記ゲートに接続されたアノードを持つツェナーダイオードと、前記ツェナーダイオードに直列に接続されたトランジスタとを有し、
前記異常検出部は、動作異常を検出すると前記トランジスタをオンにし、
前記制御回路は、
前記スイッチング素子の主電流を検出する電流検出部と、
前記異常検出部が動作異常を検出した後に前記スイッチング素子の主電流が一定の値を下回ると、前記トランジスタをオフにし、前記スイッチング素子の前記ゲートと接地端子との間の抵抗値を高くする遮断制御部とを更に有することを特徴とする半導体装置。 - ゲートと、負荷に接続される第1端子と、第2端子とを有するスイッチング素子と、
前記ゲートと前記第1端子との間の電圧を第1のクランプ電圧以下にクランプする第1のクランプ回路と、
前記スイッチング素子を制御する制御回路とを備え、
前記制御回路は、
前記スイッチング素子を駆動する駆動部と、
動作異常を検出した際に前記駆動部を停止させる異常検出部と、
前記異常検出部が前記駆動部を停止させる際に、前記ゲートと前記第1端子との間の電圧を前記第1のクランプ電圧より低い第2のクランプ電圧以下にクランプする第2のクランプ回路とを有し、
前記第2のクランプ回路は、前記第1端子に接続されたカソードと前記ゲートに接続されたアノードを持つツェナーダイオードと、前記ツェナーダイオードに直列に接続されたトランジスタとを有し、
前記異常検出部は、動作異常を検出すると前記トランジスタをオンにし、
前記制御回路は、
前記スイッチング素子の主電流を検出する電流検出部と、
前記異常検出部が動作異常を検出した後に前記主電流が一定の値を下回ると、前記トランジスタをオフにし、前記スイッチング素子のゲート電荷を定電流放電させる遮断制御部とを更に有することを特徴とする半導体装置。 - 前記制御回路は、前記電流検出部と前記遮断制御部との間に接続されたラッチ回路を更に有することを特徴とする請求項1又は2に記載の半導体装置。
- 前記トランジスタは縦型絶縁ゲートトランジスタであることを特徴とする請求項1~3の何れか1項に記載の半導体装置。
- 前記電流検出部は、前記スイッチング素子のセンス電流により前記主電流を検出することを特徴とする請求項1又は2に記載の半導体装置。
- 前記スイッチング素子、前記第1のクランプ回路及び前記制御回路が1チップ化されていることを特徴とする請求項1~5の何れか1項に記載の半導体装置。
- 前記スイッチング素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項1~6の何れか1項に記載の半導体装置。
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