CN112310067B - 静电保护电路 - Google Patents

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Abstract

提供静电保护电路，能够降低在静电保护电路中无法充分降低浪涌电压的影响的可能性。静电保护电路与第1端子、第2端子以及连接端子电连接，降低浪涌电压对内部电路的影响，该第1端子被输入第1电压信号，该第2端子被输入电位比第1电压信号低的第2电压信号，该连接端子与外部电路连接，其中，该静电保护电路具有：放电节点，其经由第1二极管元件而与第1端子电连接；第1保护电路，其与第1端子和第2端子电连接；第2保护电路，其与放电节点和连接端子电连接；以及第3保护电路，其与放电节点和第2端子电连接，第1二极管元件的阳极与第1端子电连接，阴极与放电节点电连接。

Description

静电保护电路
技术领域
本发明涉及静电保护电路。
背景技术
公知有如下的技术：当对集成电路装置施加静电等浪涌电压时，由于该浪涌电压而在集成电路装置的内部产生过电压和过电流，其结果是，集成电路装置所具有的内部电路有可能产生误动作。因此，集成电路装置具有用于保护内部电路不受静电等浪涌电压的影响的静电保护电路，通过该静电保护电路来保护内部电路不受浪涌电压的影响，从而降低在集成电路装置中产生误动作的可能性。
例如，在专利文献1中公开了一种静电保护电路(ESD保护电路)，该静电保护电路具有：3个以上的外部端子，它们可能被施加ESD(Electro Static Discharge：静电放电)电压；二极管，其与该3个以上的外部端子分别对应地设置；以及共同节点，其与各二极管共同连接，其中，通过将各二极管设计成在对应的外部端子与共同节点之间的电流路径中从外部端子向共同节点流过正向电流，将浪涌电压的电位限制为规定的电位。
并且，在专利文献2中公开了一种静电保护电路(输出保护电路)，该静电保护电路在被从外部输入信号的端子或向外部输出信号的端子与传输正电源VDD的VDD线之间、以及传输负电源供给VSS的VSS线与VDD线之间分别设置有保护电路。
专利文献1：日本特开2017-054864号公报
专利文献2：日本特开平6-125048号公报
但是，在专利文献1记载的静电保护电路(ESD保护电路)中，作为第1问题，在由于浪涌电压而产生的浪涌电流的大小在正浪涌电流和负浪涌电流中不同的情况下，需要根据该浪涌电流的大小来设定第1二极管、第2二极管以及第3二极管击穿的电压，其结果是，制造成本有可能增加。并且，作为第2问题，第1外部连接端子与第2外部连接端子之间、第1外部连接端子与第3外部连接端子之间、以及第2外部连接端子与第3外部连接端子之间的各自的钳位电压的特性是相同的，难以在集成电路装置的多个端子中，个别地设定钳位电压的特性。并且，作为第3问题，静电保护电路所限制的浪涌电压的大小由第1二极管、第2二极管以及第3二极管的击穿电压来规定，因此静电保护电路中的保持电压变高，有可能在静电保护电路中产生误动作。
针对上述专利文献1记载的静电保护电路中的各问题，应用专利文献2的图8记载的静电保护电路(输出保护电路)是有效的。但是，在专利文献2的图8所记载的静电保护电路中，在对可能被施加静电的输入101或输出102施加了正的浪涌电压的情况下，有可能由于起因于该浪涌电压而流动的浪涌电流而使VDD线或VSS线的电位发生变动，在内部电路产生误动作。
如上所述，在专利文献1和专利文献2记载的静电保护电路中，根据施加于集成电路装置的浪涌电压的波形及电压值，在静电保护电路中有可能无法充分降低浪涌电压的影响，存在改善的余地。
发明内容
本发明的静电保护电路的一个方式是静电保护电路，该静电保护电路与第1端子、第2端子以及连接端子电连接，降低浪涌电压对内部电路的影响，该第1端子被输入第1电压信号，该第2端子被输入电位比所述第1电压信号低的第2电压信号，该连接端子与外部电路连接，其中，该静电保护电路具有：放电节点，其经由第1二极管元件而与所述第1端子电连接；第1保护电路，其与所述第1端子和所述第2端子电连接；第2保护电路，其与所述放电节点和所述连接端子电连接；以及第3保护电路，其与所述放电节点和所述第2端子电连接，所述第1二极管元件的阳极与所述第1端子电连接，阴极与所述放电节点电连接。
在所述静电保护电路的一个方式中，也可以是，所述第2保护电路具有：第2二极管元件，其阳极与所述连接端子电连接，阴极与所述放电节点电连接；可控硅元件，其阳极与所述放电节点电连接，阴极与所述连接端子电连接；以及触发元件，其与所述可控硅元件的栅极电连接，使所述可控硅元件进行动作，所述可控硅元件包含：第1杂质添加区域，其设置于衬底；以及第2杂质添加区域，其设置于所述第1杂质添加区域，所述可控硅元件的阳极设置于所述第1杂质添加区域，所述可控硅元件的阴极设置于所述第2杂质添加区域。
在所述静电保护电路的一个方式中，也可以是，所述第2保护电路具有：第2二极管元件，其阳极与所述连接端子电连接，阴极与所述放电节点电连接；可控硅元件，其阴极与所述连接端子电连接；电压限制元件，其与所述可控硅元件的阳极电连接；以及触发元件，其与所述可控硅元件的栅极电连接，使所述可控硅元件进行动作，所述可控硅元件包含：第1杂质添加区域，其设置于衬底；以及第2杂质添加区域，其设置于所述第1杂质添加区域，所述可控硅元件的阳极设置于所述第1杂质添加区域，所述可控硅元件的阴极设置于所述第2杂质添加区域。
在所述静电保护电路的一个方式中，也可以是，该静电保护电路具有第1电阻元件，该第1电阻元件的一端与所述第1端子电连接，另一端与所述放电节点电连接。
在所述静电保护电路的一个方式中，也可以是，该静电保护电路具有：第2电阻元件，其一端与所述连接端子电连接，另一端与所述内部电路电连接；第3二极管元件，其阳极与所述第2电阻元件的另一端电连接，阴极与所述第1端子电连接；以及第4二极管元件，其阳极与所述第2端子电连接，阴极与所述第2电阻元件的另一端电连接。
在所述静电保护电路的一个方式中，也可以是，该静电保护电路具有：第2电阻元件，其一端与所述连接端子电连接；NMOS晶体管，其漏极与所述第2电阻元件的另一端电连接，源极与所述内部电路电连接，栅极与所述第1端子电连接；第3二极管元件，其阳极与所述NMOS晶体管的源极电连接，阴极与所述第1端子电连接；以及第4二极管元件，其阳极与所述第2端子电连接，阴极与所述第2电阻元件的另一端电连接。
在所述静电保护电路的一个方式中，也可以是，该静电保护电路具有：第2电阻元件，其一端与所述连接端子电连接；PMOS晶体管，其漏极与所述第2电阻元件的另一端电连接，源极与所述内部电路电连接，栅极与所述第2端子电连接；第3二极管元件，其阳极与所述PMOS晶体管的源极电连接，阴极与所述第1端子电连接；以及第4二极管元件，其阳极与所述第2端子电连接，阴极与所述PMOS晶体管的源极电连接。
附图说明
图1是示出集成电路装置的结构的图。
图2是示出保护电路的结构的一例的图。
图3是用于说明在输入到端子12的电压信号Vss的电位为接地电位且在端子13产生了正的浪涌电压的情况下由该正的浪涌电压引起的电流所流过的路径的图。
图4是用于说明在输入到端子12的电压信号Vss的电位为接地电位且在端子13产生了负的浪涌电压的情况下由该负的浪涌电压引起的电流所流过的路径的图。
图5是用于说明在输入到端子11的电压信号Vdd的电位为接地电位且在端子13产生了正的浪涌电压的情况下由该正的浪涌电压引起的电流所流过的路径的图。
图6是用于说明在输入到端子11的电压信号Vdd的电位为接地电位且在端子13产生了负的浪涌电压的情况下由该负的浪涌电压引起的电流所流过的路径的图。
图7是用于说明在输入到端子12的电压信号Vss的电位为接地电位且在端子11产生了正的浪涌电压的情况下由该正的浪涌电压引起的电流所流过的路径的图。
图8是用于说明在输入到端子12的电压信号Vss的电位为接地电位且在端子11产生了负的浪涌电压的情况下由该负的浪涌电压引起的电流所流过的路径的图。
图9是示出端子VD与端子VS之间的电位差和流过保护电路的电流的关系的图。
图10是示出二极管的结构的剖视图。
图11是示出晶体管的结构的剖视图。
图12是示出可控硅的结构的剖视图。
图13是示出第2实施方式的保护电路的结构的图。
图14是示出第3实施方式的集成电路装置1的结构的图。
图15是示出第4实施方式的集成电路装置1的结构的图。
图16是示出第5实施方式的集成电路装置1的结构的图。
图17是示出第6实施方式的集成电路装置1的结构的图。
图18是示出第7实施方式的集成电路装置1的结构的图。
标号说明
1：集成电路装置；11、12、13、14：端子；21、22、23、24：传输节点；30、31：内部电路；40：静电保护电路；41、42、43：保护电路；44：二极管；45：电阻；46：放电节点；50：半导体衬底；301、302、311、312：晶体管；410：二极管；411：n阱区域；412：p阱区域；413：n区域；414、415：p区域；420：可控硅；421：n阱区域；422、423：p阱区域；424：p区域；425：n区域；426：p区域；427：n区域；428：p区域；430、440：晶体管；450、460：电阻；470：晶体管；471：n阱区域；472：p阱区域；473：n区域；474、475：p区域；476：n区域；477：p区域；480、490：晶体管；501：电阻；502、503：二极管；514、525：晶体管。
具体实施方式
以下，使用附图对本发明的优选的实施方式进行说明。所使用的附图是便于说明的附图。另外，以下说明的实施方式并非不当地限定权利要求书中记载的本发明的内容。并且，以下说明的结构并非全部都是本发明所必需的构成要件。另外，在以下的说明中，以具有本申请发明的静电保护电路的集成电路装置为例来进行说明。
1.第1实施方式
[集成电路装置的结构]
图1是示出具有第1实施方式的静电保护电路40的集成电路装置1的结构的图。如图1所示，集成电路装置1具有端子11、12、13、内部电路30以及静电保护电路40。在第1实施方式的集成电路装置1中，包含内部电路30的集成电路装置1的各种结构根据输入到端子11的电压信号Vdd与输入到端子12的电压信号Vss之间的电位差来进行动作，该电压信号Vss的电位比电压信号Vdd低。然后，集成电路装置1从端子13输出基于该动作的电压信号Vo。静电保护电路40与端子11、端子12以及端子13电连接，其中，该端子11被输入电压信号Vdd，该端子12被输入电位比电压信号Vdd低的电压信号Vss，该端子13与集成电路装置1的外部电路连接。并且，静电保护电路40降低浪涌电压对内部电路30的影响。另外，在以下的说明中，将高电平的逻辑信号简称为H电平，将低电平的逻辑信号简称为L电平。并且，浪涌电压是指例如由静电等产生的电压，是相对于电压信号Vdd和电压信号Vss具有非常大的电位差的电压。在以下的说明中，将相对于电压信号Vdd的电位足够大的浪涌电压称为正的浪涌电压，将相对于电压信号Vss的电位足够小的浪涌电压称为负的浪涌电压。并且，外部电路是指在设置有集成电路装置1的各种电子设备中用于对该电子设备的动作进行控制的各种电路，包含对集成电路装置1输入各种信号的电路或根据从集成电路装置1输出的信号进行动作的电路。
这里，电压信号Vdd是第1电压信号的一例，被输入电压信号Vdd的端子11是第1端子的一例。并且，电压信号Vss是第2电压信号的一例，被输入电压信号Vss的端子12是第2端子的一例。并且，向外部电路输出电压信号Vo的端子13是连接端子的一例。
内部电路30包含晶体管301、302。以本实施方式的晶体管301是P沟道的MOS晶体管、晶体管302是N沟道的MOS晶体管为例来进行说明。晶体管301的源极经由传输节点21而与端子11电连接。并且，晶体管301的漏极与晶体管302的漏极电连接。晶体管302的源极经由传输节点22而与端子12电连接。并且，晶体管301的漏极与晶体管302的漏极所连接的连接点经由传输节点23而与端子13电连接。
并且，向晶体管301、302的栅极输入与集成电路装置1的动作对应的H电平或L电平的信号。在向晶体管301、302的栅极输入了H电平的信号的情况下，晶体管301被控制为截止，晶体管302被控制为导通。因此，内部电路30将基于电压信号Vss的电位的信号作为电压信号Vo从端子13输出。另一方面，在向晶体管301、302的栅极输入了L电平的信号的情况下，晶体管301被控制为导通，晶体管302被控制为截止。因此，内部电路30将基于电压信号Vdd的电位的信号作为电压信号Vo从端子13输出。
即，在第1实施方式的集成电路装置1中，内部电路30作为输出基于集成电路装置1的动作的信号的输出电路来发挥功能，端子13作为输出端子来发挥功能，该输出端子将电压信号Vo作为基于集成电路装置1的动作的信号来输出。
静电保护电路40包含保护电路41、42、43以及二极管44。二极管44设置在电连接于端子11的传输节点21与放电节点46之间。换言之，放电节点46经由二极管44而与端子11电连接。具体来说，二极管44的阳极与端子11电连接，阴极与放电节点46电连接。该二极管44是第1二极管元件的一例。
保护电路41的一端与电连接于端子11的传输节点21电连接，另一端与电连接于端子12的传输节点22电连接。换言之，保护电路41与端子11和端子12电连接。在向集成电路装置1输入了静电等浪涌电压的情况下，保护电路41将端子11与端子12之间的电位差限制为规定的值。
另外，由保护电路41限制的端子11与端子12之间的电位差为集成电路装置1的动作最大电压以上的值，并且被设定为比如下的和小的值，该和是内部电路30所具有的晶体管301击穿的电压或晶体管301所包含的寄生二极管击穿的电压中的任一个较小的电压值与内部电路30所具有的晶体管302击穿的电压或晶体管302所包含的寄生二极管击穿的电压中的任一个较小的电压值之和。这里，保护电路41的结构只要是能够将端子11与端子12之间的电位差限制在上述范围内的结构即可，例如构成为包含阳极与端子12电连接、阴极与端子11电连接的二极管。该保护电路41是第1保护电路的一例。
保护电路42的一端与放电节点46电连接，另一端与电连接于端子13的传输节点23电连接。换言之，保护电路42与放电节点46和端子13电连接。保护电路42在放电节点46的电位与传输节点23的电位的电位差超过了规定的值的情况下进行动作。然后，通过保护电路42进行动作，放电节点46的电位与传输节点23的电位的电位差被限制为规定的值。这里，保护电路42进行动作的放电节点46与端子13的电位差被设定为比内部电路30所具有的晶体管301击穿的电压和晶体管301所包含的寄生二极管击穿的电压小的值。该保护电路42是第2保护电路的一例。
保护电路43的一端与放电节点46电连接，另一端与电连接于端子12的传输节点22电连接。换言之，保护电路43与放电节点46和端子12电连接。保护电路43在放电节点46的电位与传输节点22的电位的电位差超过了规定的值的情况下进行动作。然后，通过保护电路43进行动作，放电节点46的电位与传输节点22的电位的电位差被限制为规定的值。这里，保护电路43进行动作的放电节点46与端子12的电位差是比如下的和小的值并且被设定为比二极管44击穿的电压小的电压值，该和是内部电路30所具有的晶体管301击穿的电压或晶体管301所包含的寄生二极管击穿的电压中的任一个较小的电压值与内部电路30所具有的晶体管302击穿的电压或晶体管302所包含的寄生二极管击穿的电压中的任一个较小的电压值之和。该保护电路43是第3保护电路的一例。
[保护电路42、43的结构]
接着，使用图2对保护电路42、43的结构的一例进行说明。保护电路42与保护电路43是同样的结构，只是进行动作的电位差和所限制的电位差的值不同。因此，以保护电路42的结构为例来进行说明，对保护电路43的结构省略说明。并且，图2所示的端子VD相当于图1所示的保护电路42、43的一端即端子VD，图2所示的端子VS相当于图1所示的保护电路42、43的另一端即端子VS。即，保护电路42经由端子VD而与放电节点46电连接，经由端子VS而与传输节点23电连接。然后，通过保护电路42进行动作，放电节点46与端子13之间的电位差被限制。同样，保护电路43经由端子VD而与放电节点46电连接，经由端子VS而与传输节点22电连接。然后，通过保护电路43进行动作，放电节点46与端子12之间的电位差被限制。
图2是示出保护电路42的结构的一例的图。如图2所示，保护电路42包含二极管410、可控硅(Thyristor)420、电阻450、460以及晶体管470。具体来说，保护电路42具有：二极管410，其阳极与端子13电连接，阴极与放电节点46电连接；可控硅420，其阳极端子A与放电节点46电连接，阴极端子C与端子13电连接；以及晶体管470，其与可控硅420的第1栅极端子G1电连接，使可控硅420进行动作。
详细来说，二极管410的阳极与端子VS电连接，二极管410的阴极与端子VD电连接。即，保护电路42的二极管410的阳极与端子13电连接，阴极与放电节点46电连接。该保护电路42所包含的二极管410是第2二极管元件的一例。
可控硅420包含晶体管430和晶体管440。晶体管430是PNP型的晶体管，晶体管440是NPN型的晶体管。晶体管430的发射极与可控硅420的阳极端子A电连接。晶体管430的基极与晶体管440的集电极和可控硅420的第1栅极端子G1电连接。晶体管430的集电极与晶体管440的基极和可控硅420的第2栅极端子G2电连接。晶体管440的发射极与可控硅420的阴极端子C电连接。
并且，可控硅420的阳极端子A与端子VD电连接，可控硅420的阴极端子C与端子VS电连接。
如上所示，可控硅420的阳极端子A与放电节点46电连接，可控硅420的阴极端子C与端子13电连接。该保护电路42所包含的可控硅420是可控硅元件的一例。
电阻450的一端与可控硅420的第2栅极端子G2电连接，另一端与端子VS电连接。并且，电阻460的一端与可控硅420的第1栅极端子G1电连接，另一端与端子VD电连接。
晶体管470的栅极和源极与可控硅420的第1栅极端子G1电连接，漏极与端子VS电连接。另外，以本实施方式的晶体管470是P沟道的MOS晶体管来进行说明。该晶体管470是使可控硅420进行动作的触发元件的一例，详细情况在后面进行叙述。
这里，在以下的说明中，有时沿着保护电路42、43所包含的二极管410的方向，将从端子VS朝向端子VD的路径称为保护电路42、43的正向路径，将从端子VD朝向端子VS的路径称为保护电路42、43的反向路径。并且，在保护电路42、43中，有时将正向路径中的端子VS与端子VD的电位差称为保护电路42、43的正向电压，将反向路径中的端子VD与端子VS的电位差称为保护电路42、43的反向电压。
[静电保护电路的动作]
使用图3～图8对以上那样构成的集成电路装置1施加了静电等浪涌电压的情况下的静电保护电路40的动作进行说明。
在未对集成电路装置1施加浪涌电压的情况下，向集成电路装置1的传输节点21传输从端子11输入的电压信号Vdd，向传输节点22传输从端子12输入的电压信号Vss。因此，未对集成电路装置1施加浪涌电压的情况下的放电节点46的电位成为从由传输节点21传输的电压信号Vdd的电位减去二极管44的正向电压后的值。
图3是用于说明在输入到端子12的电压信号Vss的电位为地电位且对端子13施加了正的浪涌电压的情况下由该正的浪涌电压引起的电流所流过的路径的图。在输入到端子12的电压信号Vss的电位为地电位的情况下，当对端子13施加相对于电压信号Vdd足够大的电位的正的浪涌电压时，由该浪涌电压引起的电流经由保护电路42的正向路径和保护电路43的反向路径而在从端子13朝向端子12的方向上流动。因此，端子13的电位是由保护电路42的正向电压与保护电路43的反向电压之和来规定的，放电节点46的电位是由保护电路43的反向电压的值规定的。因此，通过使保护电路42的正向电压与保护电路43的反向电压之和比晶体管301、302的破坏电压小，能够保护内部电路30。
图4是用于说明在输入到端子12的电压信号Vss的电位为地电位且对端子13施加了负的浪涌电压的情况下由该负的浪涌电压引起的电流所流过的路径的图。在输入到端子12的电压信号Vss的电位为地电位的情况下，当对端子13施加相对于电压信号Vss足够小的电位的负的浪涌电压时，由该浪涌电压引起的电流经由保护电路43的正向路径和保护电路42的反向路径而在从端子12朝向端子13的方向上流动。因此，端子13的电位由保护电路43的正向电压与保护电路42的反向电压之和来规定，放电节点46的电位由保护电路43的反向电压的值来规定。因此，通过使保护电路43的正向电压与保护电路42的反向电压之和比晶体管301、302的破坏电压小，能够保护内部电路30。
图5是用于说明在输入到端子11的电压信号Vdd的电位为地电位且对端子13施加了正的浪涌电压的情况下由该正的浪涌电压引起的电流所流过的路径的图。在输入到端子11的电压信号Vdd的电位为地电位的情况下，当对端子13施加相对于电压信号Vdd足够大的电位的正的浪涌电压时，由该浪涌电压引起的电流经由保护电路42的正向路径、保护电路43的反向路径以及保护电路41的正向路径而在从端子13朝向端子11的方向上流动。因此，端子13的电位由保护电路42的正向电压、保护电路43的反向电压以及保护电路41的正向电压之和来规定，放电节点46的电位由保护电路43的反向电压与保护电路41的正向电压之和来规定。因此，通过使保护电路42的正向电压、保护电路43的反向电压以及保护电路41的正向电压之和比晶体管301、302的破坏电压小，能够保护内部电路30。
图6是用于说明在输入到端子11的电压信号Vdd的电位为地电位且对端子13施加了负的浪涌电压的情况下由该负的浪涌电压引起的电流所流过的路径的图。在输入到端子11的电压信号Vdd的电位为地电位的情况下，当对端子13施加相对于电压信号Vss足够小的电位的负的浪涌电压时，由该浪涌电压引起的电流经由二极管44的正向路径和保护电路42的反向路径而在从端子11朝向端子13的方向上流动。因此，端子13的电位由二极管44的正向电压与保护电路42的反向电压之和来规定。因此，通过使二极管44的正向电压与保护电路42的反向电压之和比晶体管301、302的破坏电压小，能够保护内部电路30。
图7是用于说明在输入到端子12的电压信号Vss的电位为地电位且对端子11施加了正的浪涌电压的情况下由该正的浪涌电压引起的电流所流过的路径的图。在输入到端子12的电压信号Vss的电位为地电位的情况下，当对端子11施加相对于电压信号Vdd足够大的电位的正的浪涌电压时，由该浪涌电压引起的电流经由保护电路41的反向路径而在从端子11朝向端子12的方向上流动。因此，端子11的电位由保护电路41的反向电压来规定。因此，通过使保护电路41的反向电压比晶体管301、302的破坏电压小，能够保护内部电路30。
图8是用于说明在输入到端子12的电压信号Vss的电位为地电位且对端子11施加了负的浪涌电压的情况下由该负的浪涌电压引起的电流所流过的路径的图。在输入到端子12的电压信号Vss的电位为地电位的情况下，当对端子11施加相对于电压信号Vss足够小的电位的负的浪涌电压时，由该浪涌电压引起的电流经由保护电路41的正向路径而在从端子12朝向端子11的方向上流动。因此，端子12的电位由保护电路41的正向电压来规定。因此，通过使保护电路41的正向电压比晶体管301、302的破坏电压小，能够保护内部电路30。
这里，使用图2和图9对图2所示的保护电路42和保护电路43的动作进行说明。另外，如上所述，保护电路42、43是同样的结构，在以下的说明中，以保护电路42为代表来进行说明，省略了对保护电路43的动作的说明。图9是示出保护电路42进行动作的情况下的端子VD和端子VS之间的电位差与流过保护电路42的电流的关系的图。
在保护电路42中，在电连接于端子VD的放电节点46的电位与电连接于端子VS的传输节点23的电位之差超过了晶体管470击穿的电压即电压Vt的情况下，晶体管470的源极与漏极之间被电连接。由此，向可控硅420的第1栅极端子G1输入基于传输节点23的电位的信号。其结果是，可控硅420被控制为导通。即，晶体管470使可控硅420进行动作。该晶体管470击穿的电压即电压Vt相当于用于将可控硅420控制为导通的触发电压。另外，在计算上述电压时，当然需要考虑电阻450、460中的电压下降，但为了避免说明复杂，在本说明书中省略其说明。
然后，通过可控硅420被控制为导通，可控硅420的阳极端子A与阴极端子C之间的电位差为晶体管430的阈值电压与晶体管440的阈值电压之和。即，与可控硅420的阳极端子A电连接的放电节点46和与可控硅420的阴极端子C电连接的传输节点23之间的电位差被限制为相当于晶体管430的阈值电压与晶体管440的阈值电压之和的电压Vh。该电压Vh相当于保护电路42的钳位电压。
如上所述，保护电路42通过端子VD与端子VS之间的电位差超过电压Vt而使可控硅420进行动作。然后，通过可控硅420进行动作，端子VD与端子VS之间的电位被限制为电压Vh。换言之，保护电路42利用电位比开始保护动作的电压Vt低的电压Vh来限制端子VD与端子VS之间的电位。由此，能够降低被保护电路42限制的电压的值，能够降低因被保护电路42限制的电压Vh而在内部电路30产生电压应力的可能性。
这里，使用图10～图12对构成保护电路42的二极管410、晶体管470以及可控硅420的结构进行详细说明。
图10是示出二极管410的结构的剖视图。如图10所示，二极管410包含p型的半导体衬底50、在半导体衬底50中添加了杂质的n阱区域411、以及在半导体衬底50中添加了杂质的p阱区域412。
在n阱区域411形成有作为二极管410的阴极而发挥功能的n区域413和作为二极管410的阳极而发挥功能的p区域414。并且，在p阱区域412形成有被施加用于规定半导体衬底50的电位的电压信号Vss的p区域415。
在以上那样构成的二极管410中，通过由n阱区域411和p阱区域412形成的寄生二极管将n区域413和p区域414与p区域415分离。因此，即使在作为二极管410的阳极而发挥功能的p区域414的电位为比电压信号Vss低的电位的情况下，也可降低电压信号Vss的电位下降的可能性。
图11是示出晶体管470的结构的剖视图。如图11所示，晶体管470包含p型的半导体衬底50、在半导体衬底50中添加了杂质的n阱区域471、以及在半导体衬底50中添加了杂质的p阱区域472。
在n阱区域471形成有作为晶体管470的背栅而发挥功能的n区域473、作为晶体管470的源极而发挥功能的p区域474、以及作为晶体管470的漏极而发挥功能的p区域475。并且，作为晶体管470的栅极而发挥功能的n区域476以至少一部分隔着未图示的绝缘体而与p区域474和p区域475重叠的方式层叠。并且，在p阱区域472形成有被施加用于规定半导体衬底50的电位的电压信号Vss的p区域477。
在以上那样构成的晶体管470中，通过由n阱区域471和p阱区域472形成的寄生二极管，将n区域473、p区域474及n区域476与p区域477分离。因此，即使在作为背栅而发挥功能的n区域473、作为晶体管470的源极而发挥功能的p区域474、以及作为晶体管470的栅极而发挥功能的n区域476的电位为比电压信号Vss低的电位的情况下，也可降低电压信号Vss的电位下降的可能性。
图12是示出可控硅420的结构的剖视图。如图12所示，可控硅420包含p型的半导体衬底50、在半导体衬底50中添加了杂质的n阱区域421、形成于n阱区域421的p阱区域422、以及在半导体衬底50中添加了杂质的p阱区域423。
在n阱区域421形成有作为可控硅420的第1栅极而发挥功能的n区域425和作为可控硅420的阳极端子A而发挥功能的p区域426。并且，在p阱区域422中形成有作为可控硅420的阴极端子C而发挥功能的n区域427和作为可控硅420的第2栅极而发挥功能的p区域428。即，可控硅420由形成于n阱区域421的n区域425和p区域426以及形成于p阱区域422的n区域427和p区域428形成。并且，在p阱区域423形成有被施加用于规定半导体衬底50的电位的电压信号Vss的p区域424。这里，n阱区域421是第1杂质添加区域的一例，p阱区域422是第2杂质添加区域的一例。
在以上那样构成的可控硅420中，p阱区域422和n阱区域421被n阱区域421分离。因此，即使在作为可控硅420的阴极端子C而发挥功能的n区域427的电位为比电压信号Vss低的电位的情况下，也可降低电压信号Vss的电位下降的可能性。
在以上那样构成的包含二极管410、晶体管470以及可控硅420的保护电路42中，不形成以端子VD侧为阴极、以端子Vs侧为阳极的寄生二极管。因此，在向端子VD供给负的浪涌电压的情况下，进一步降低了被供给电压信号Vss的端子12的电位下降。
这里，形成有二极管410、晶体管470以及可控硅420的半导体衬底50是衬底的一例。
并且，保护电路42所具有的晶体管470只要是以任意的值击穿的结构即可，例如，也可以是二极管元件、PNP双极晶体管元件、GGnMOS晶体管元件以及NPN双极晶体管元件等。
[作用效果]
如上所述，本实施方式的静电保护电路40具有：二极管44，其阳极与端子11电连接，阴极与放电节点46电连接；保护电路41，其与端子11和端子12电连接；保护电路42，其与放电节点46和端子13电连接；以及保护电路43，其与放电节点46和端子12电连接。在以上那样构成的静电保护电路40中，能够对保护电路41、保护电路42以及保护电路43各自的正向电压和反向电压进行控制，即使在对端子11、端子12以及端子13中的任意一个施加了浪涌电压的情况下，也能够降低由于该浪涌电压而在内部电路30产生误动作的可能性，并且能够对端子11、端子12以及端子13的各个端子设定针对浪涌电压的限制值。
并且，通过静电保护电路40具有放电节点46，即使在对端子13施加了浪涌电压的情况下，电连接于端子11的传输节点21与电连接于端子13的传输节点23也不经由二极管等元件直接电连接，因此，施加于端子13的浪涌电压所造成的影响波及到由端子11传输的电压信号Vdd的可能性降低。同样，即使在对端子13施加了浪涌电压的情况下，电连接于端子12的传输节点22与电连接于端子13的传输节点23也不经由二极管等元件直接电连接，因此，施加于端子13的浪涌电压所造成的影响波及到由端子12传输的电压信号Vss的可能性降低。
如上所述，在本实施方式的静电保护电路40中，与以往使用的静电保护电路相比，即使在对集成电路装置1施加的浪涌电压的波形和电压值不同的情况下，也能够降低该浪涌电压所造成的影响波及到内部电路的情况。
2.第2实施方式
接着，对具有第2实施方式的静电保护电路40的集成电路装置1进行说明。在具有第2实施方式的静电保护电路40的集成电路装置1中，静电保护电路40所具有的保护电路42、43的结构与第1实施方式不同。另外，第2实施方式的保护电路42、43是同样的结构，只是进行动作的电位差的值和所限制的电位差的值不同。因此，在第2实施方式的集成电路装置1中，以保护电路42的结构为例来进行说明，对保护电路43的结构省略说明。
图13是示出第2实施方式的保护电路42的结构的图。如图13所示，第2实施方式的保护电路42包含二极管410、可控硅420、电阻450、460以及晶体管480、490。具体来说，保护电路42具有：二极管410，其阳极与端子13电连接，阴极与端子11电连接；可控硅420，其阴极端子C与端子13电连接；晶体管490，其与可控硅420的阳极端子A电连接；以及晶体管480，其与可控硅420的第2栅极端子G2电连接，使可控硅420进行动作。
详细来说，二极管410的阳极经由端子VS和传输节点23而与端子13电连接，二极管410的阴极经由端子VD和传输节点21而与端子11电连接。该保护电路42所包含的二极管410是第2二极管元件的一例。
可控硅420包含晶体管430和晶体管440。晶体管430是PNP型的晶体管，晶体管440是NPN型的晶体管。晶体管430的发射极与可控硅420的阳极端子A电连接。晶体管430的基极与晶体管440的集电极和可控硅420的第1栅极端子G1电连接。晶体管430的集电极与晶体管440的基极和可控硅420的第2栅极端子G2电连接。晶体管440的发射极与可控硅420的阴极端子C电连接。并且，可控硅420的阴极端子C与保护电路42的端子VS电连接。
在向第1栅极端子G1或第2栅极端子G2输入了用于使可控硅420进行动作的信号的情况下，以上那样构成的可控硅420被控制为导通。该保护电路42中所包含的可控硅420是可控硅元件的一例，阳极端子A是可控硅420的阳极的一例，阴极端子C是可控硅420的阴极的一例，第2栅极端子G2是可控硅420的栅极的一例。
电阻450的一端与可控硅420的第2栅极端子G2电连接，另一端与端子VS电连接。并且，电阻460的一端与可控硅420的阳极端子A电连接，另一端与可控硅420的第1栅极端子G1电连接。
晶体管480的栅极和源极与端子VD电连接，漏极与可控硅420的第2栅极端子G2电连接。并且，晶体管490的栅极和源极与端子VD电连接，漏极与可控硅420的阳极端子A电连接。另外，以本实施方式的晶体管480、490是P沟道的MOS晶体管来进行说明。这里，保护电路42中所包含的晶体管480是触发元件的一例，晶体管490是电压限制元件的一例。
在以上那样构成的保护电路42中，在施加于晶体管480的源极和栅极的电压值超过了晶体管480击穿的电压的情况下，可控硅420被控制为导通。由此，可控硅420的阳极端子A与阴极端子C之间的电位差被限制为晶体管430的阈值电压和晶体管440的阈值电压之和。并且，通过对晶体管490击穿的电压值进行控制，调整成可控硅420进行动作的情况下的可控硅420的阳极端子A和阴极端子C之间的电位差与晶体管490击穿的电压之和为集成电路装置1的绝对最大额定值以上，并且为内部电路30的晶体管301、302的破坏电压以下。
即，在第2实施方式的保护电路42中，通过对晶体管490击穿的电压值进行调整，能够对在保护电路42中被限制的端子VD与端子VS之间的电位差进行调整。因此，根据晶体管490击穿的电压值，能够将在静电保护电路40中限制的电压的值设定为最佳的值，能够实现通用性更高的静电保护电路40。
并且，通过使二极管410的详细结构为与图10所示的例子同样的结构，使晶体管480、490的详细结构为与图11所示的例子同样的结构，使可控硅420的详细结构为与图12所示的例子同样的结构，能够起到与第1实施方式的静电保护电路40同样的作用效果。
并且，保护电路42所具有的晶体管480、490只要是以任意的值击穿的结构即可，例如也可以是二极管元件、PNP双极晶体管元件、GGnMOS晶体管元件以及NPN双极晶体管元件等。
3.第3实施方式
接着，对具有第3实施方式的静电保护电路40的集成电路装置1进行说明。图14是示出第3实施方式的集成电路装置1的结构的图。在具有第3实施方式的静电保护电路40的集成电路装置1中，如图14所示，与第1实施方式和第2实施方式的静电保护电路40的不同之处在于，在放电节点46与传输节点21之间与二极管44并联地设置有电阻45。换言之，第3实施方式的静电保护电路40具有电阻45，该电阻45的一端经由传输节点21而与端子11电连接，另一端与放电节点46电连接。该电阻45是第1电阻元件的一例。
在具有静电保护电路40的集成电路装置1中，伴随着形成于集成电路装置1的各种结构的配置及构造，有时会形成非预期的寄生晶体管。通过这样的非预期的寄生晶体管，有可能在放电节点46与传输节点21之间形成非预期的电流路径。
通过在放电节点46与传输节点21之间与二极管44并联地具有电阻45，能够根据传输节点21的电位来控制放电节点46的电位，即使在放电节点46与传输节点21之间产生了非预期的电流路径的情况下，放电节点46的电位也是稳定的。由此，能够进一步降低集成电路装置1误动作的可能性。
4.第4实施方式
接着，对具有第4实施方式的静电保护电路40的集成电路装置1进行说明。图15是示出第4实施方式的集成电路装置1的结构的图。第4实施方式的静电保护电路40与第1实施方式～第3实施方式的集成电路装置1的不同之处在于，降低浪涌电压对内部电路31的影响，其中，该内部电路31根据从向集成电路装置1输入各种信号的端子14输入的信号来进行动作。另外，在图15中，以在放电节点46与传输节点21之间具有电阻45的第3实施方式的集成电路装置1为例来进行说明，但也可以是在放电节点46与传输节点21之间不具有电阻45的第1实施方式和第2实施方式的集成电路装置1。
图15是示出具有第4实施方式的静电保护电路40的集成电路装置1的结构的图。如图15所示，集成电路装置1具有端子11、12、14、内部电路31以及静电保护电路40。在第4实施方式的集成电路装置1中，包含内部电路31的集成电路装置1的各种结构根据输入到端子11的电压信号Vdd与输入到端子12的电压信号Vss之间的电位差而进行动作，该电压信号Vss的电位比电压信号Vdd低。这样的集成电路装置1所包含的各种结构根据从端子14输入的电压信号Vi来进行动作。静电保护电路40与端子11、端子12以及端子14电连接，从而降低浪涌电压对内部电路31的影响，其中，该端子11被输入电压信号Vdd，该端子12被输入电位比电压信号Vdd低的电压信号Vss，该端子14与集成电路装置1的外部电路连接。
内部电路31包含晶体管311、312。以本实施方式的晶体管311是P沟道的MOS晶体管，晶体管312是N沟道的MOS晶体管来进行说明。晶体管311的源极经由传输节点21而与端子11电连接。并且，晶体管311的漏极与晶体管312的漏极电连接。晶体管312的源极经由传输节点22而与端子12电连接。并且，在晶体管311的漏极与晶体管312的漏极电连接的连接点处产生的信号被输入到集成电路装置1的各种结构。
并且，晶体管311、312的栅极经由传输节点24而与端子14电连接。并且，在向端子14输入了H电平的电压信号Vi的情况下，晶体管311被控制为截止，晶体管312被控制为导通。因此，向集成电路装置1的内部的各种结构输入L电平的信号。另一方面，在向端子14输入了L电平的电压信号Vi的情况下，晶体管311被控制为导通，晶体管312被控制为截止。因此，向集成电路装置1的内部的各种结构输入H电平的信号。
如上所述，在第4实施方式的集成电路装置1中，内部电路31作为供给向集成电路装置1的各种结构输入的基于电压信号Vi的信号的输入电路来发挥功能，端子14作为被输入电压信号Vi的输入端子来发挥功能。
静电保护电路40包含保护电路41、42、43、二极管44以及电阻45。二极管44设置在电连接于端子11的传输节点21与放电节点46之间。电阻45设置在电连接于端子11的传输节点21与放电节点46之间。即，二极管44和电阻45并联设置在传输节点21与放电节点46之间。
保护电路41的一端与电连接于端子11的传输节点21电连接，另一端与电连接于端子12的传输节点22电连接。换言之，保护电路41与端子11和端子12电连接。并且，保护电路42的一端与放电节点46电连接，另一端与电连接于端子14的传输节点24电连接。换言之，保护电路42与放电节点46和端子14电连接。并且，保护电路43的一端与放电节点46电连接，另一端与电连接于端子12的传输节点22电连接。换言之，保护电路43与放电节点46和端子12电连接。
通过如上述那样构成集成电路装置1和静电保护电路40，即使在被从外部输入信号的端子14中产生静电等浪涌电压的情况下，与第1实施方式～第3实施方式的静电保护电路40同样，也能够降低浪涌电压对内部电路31的影响。
5.第5实施方式
接着，对具有第5实施方式的静电保护电路40的集成电路装置1进行说明。图16是示出第5实施方式的集成电路装置1的结构的图。第5实施方式的静电保护电路40通过在第4实施方式的静电保护电路40中还具有保护内部电路31所具有的晶体管311、312的栅极的结构，可降低晶体管311、312的栅极膜厚变厚的可能性，其中，该第4实施方式的静电保护电路40根据从向集成电路装置1输入各种信号的端子14输入的信号来进行动作。由此，能够降低晶体管311、312的尺寸变大的可能性，并且能够降低晶体管311、312的动作速度下降的可能性。
如图16所示，集成电路装置1具有端子11、12、14、内部电路31以及静电保护电路60。
内部电路31包含晶体管311、312。晶体管311的源极经由传输节点21而与端子11电连接。并且，晶体管311的漏极与晶体管312的漏极电连接。晶体管312的源极经由传输节点22而与端子12电连接。并且，在晶体管311的漏极与晶体管312的漏极电连接的连接点处产生的信号被输入到集成电路装置1的各种结构。
并且，晶体管311、312的栅极经由电阻501和传输节点24而与端子14电连接。并且，在向端子14输入H电平的电压信号Vi的情况下，晶体管311被控制为截止，晶体管312被控制为导通。因此，向集成电路装置1的内部的各种结构输入L电平的信号。另一方面，在向端子14输入L电平的电压信号Vi的情况下，晶体管311被控制为导通，晶体管312被控制为截止。因此，向集成电路装置1的内部的各种结构输入H电平的信号。
静电保护电路60包含保护电路41、42、43、二极管44、电阻45、电阻501以及二极管502、503。二极管44设置在电连接于端子11的传输节点21与放电节点46之间。电阻45设置在电连接于端子11的传输节点21与放电节点46之间。即，二极管44和电阻45并联设置在传输节点21与放电节点46之间。
保护电路41的一端与电连接于端子11的传输节点21电连接，另一端与电连接于端子12的传输节点22电连接。并且，保护电路42的一端与放电节点46电连接，另一端与电连接于端子14的传输节点24电连接。并且，保护电路43的一端与放电节点46电连接，另一端与电连接于端子12的传输节点22电连接。
电阻501的一端与端子14电连接，另一端与内部电路31的晶体管311、312的栅极电连接。二极管502的阳极与电阻501的另一端及内部电路31的晶体管311、312的栅极电连接，阴极经由传输节点21而与端子11电连接。二极管503的阳极经由传输节点22而与端子12电连接，阴极与电阻501的另一端及内部电路31的晶体管311、312的栅极电连接。
即，第5实施方式的静电保护电路60具有：电阻501，其一端与端子14电连接，另一端与内部电路31电连接；二极管502，其阳极与电阻501的另一端电连接，阴极与端子11电连接；以及二极管503，其阳极与端子12电连接，阴极与电阻501的另一端电连接。
在以上那样构成的第5实施方式的静电保护电路60中，在输入到端子14的电压信号Vi的电位比电压信号Vdd大的情况下，输入到晶体管311、312各自的栅极的电压被二极管502限制，在输入到端子14的电压信号Vi的电位比电压信号Vss小的情况下，输入到晶体管311、312各自的栅极的电压被二极管503限制。
因此，在第5实施方式的静电保护电路60中，除了第4实施方式的静电保护电路40的作用效果之外，还能够降低晶体管311、312的栅极膜厚变厚的可能性，还能够降低晶体管311、312的尺寸变大的可能性以及晶体管311、312的动作速度下降的可能性。
这里，电阻501是第5实施方式的第2电阻元件的一例，二极管502是第5实施方式的第3二极管元件的一例，二极管503是第5实施方式的第4二极管元件的一例。
6.第6实施方式
接着，对具有第6实施方式的静电保护电路61的集成电路装置1进行说明。图17是示出第6实施方式的集成电路装置1的结构的图。第6实施方式的静电保护电路61与第5实施方式的静电保护电路60的不同之处在于，具有用于保护内部电路31的晶体管311、312的晶体管514。
在第5实施方式的静电保护电路60中，在向端子14供给电位比电压信号Vdd的电位大的电压信号Vi的情况下，能够保护内部电路31的晶体管311、312，降低晶体管311、312的尺寸变大的可能性，降低晶体管311、312的动作速度下降的可能性，但有可能产生经由二极管502从传输节点24朝向传输节点21的泄漏电流。
在第6实施方式的静电保护电路61中，如图17所示，通过在电阻501的另一端与二极管502的阳极之间具有晶体管514，能够减少经由二极管502从传输节点24朝向传输节点21产生的泄漏电流。
具体来说，静电保护电路61具有：电阻501，其一端与端子14电连接；晶体管514，其漏极与电阻501的另一端电连接，源极与内部电路31电连接，栅极与端子11电连接；二极管502，其阳极与晶体管514的源极电连接，阴极与端子11电连接；以及二极管503，其阳极与端子12电连接，阴极与电阻501的另一端电连接。另外，晶体管514除了源极与内部电路31电连接的构造之外，还可以是源极和半导体衬底50与内部电路31电连接的构造。
在以上那样构成的第6实施方式的静电保护电路61中，在二极管502的阳极的电位且内部电路31的晶体管311、312的栅极的电位比由传输节点21传输的电压信号Vdd的电位大的情况下，晶体管514被控制为截止。因此，能够减少经由二极管502从传输节点24朝向传输节点21产生的泄漏电流。即，在第6实施方式的静电保护电路61中，除了第5实施方式的静电保护电路60的作用效果之外，还能够降低在二极管502产生泄漏电流的可能性。
这里，电阻501是第6实施方式的第2电阻元件的一例，二极管502是第6实施方式的第3二极管元件的一例，二极管503是第6实施方式的第4二极管元件的一例，晶体管514是NMOS晶体管的一例。
7.第7实施方式
接着，对具有第7实施方式的静电保护电路62的集成电路装置1进行说明。图18是示出第7实施方式的集成电路装置1的结构的图。第7实施方式的静电保护电路62与第5实施方式的静电保护电路60不同之处在于，具有用于保护内部电路31的晶体管311、312的晶体管525。
在第5实施方式的静电保护电路60中，在向端子14供给电位比电压信号Vss的电位小的电压信号Vi的情况下，有可能产生经由二极管503从传输节点22朝向传输节点24的泄漏电流。
如图18所示，在第7实施方式的静电保护电路62中，通过在电阻501的另一端与二极管502的阳极和二极管503的阴极之间具有晶体管525，能够减少经由二极管503从传输节点22朝向传输节点24产生的泄漏电流。
具体来说，静电保护电路62具有：电阻501，其一端与端子14电连接；晶体管525，其漏极与电阻501的另一端电连接，源极与内部电路31电连接，栅极与端子11电连接；二极管502，其阳极与晶体管525的源极电连接，阴极与端子11电连接；以及二极管503，其阳极与端子12电连接，阴极与晶体管525的源极电连接。另外，晶体管525除了源极与内部电路31电连接的构造之外，还可以是源极和半导体衬底50与内部电路31电连接的构造。
在以上那样构成的第7实施方式的静电保护电路62中，在二极管503的阴极的电位且内部电路31的晶体管311、312的栅极的电位比由传输节点22传输的电压信号Vss的电位小的情况下，晶体管525被控制为截止。因此，能够减少经由二极管503从传输节点22朝向传输节点24产生的泄漏电流。即，在第7实施方式的静电保护电路62中，除了第5实施方式的静电保护电路60的作用效果之外，还能够降低在二极管503产生泄漏电流的可能性。
这里，电阻501是第7实施方式的第2电阻元件的一例，二极管502是第7实施方式的第3二极管元件的一例，二极管503是第7实施方式的第4二极管元件的一例，晶体管525是PMOS晶体管的一例。
以上，对实施方式及变形例进行了说明，但本发明并不限于这些实施方式，能够在不脱离其主旨的范围内以各种方式实施。例如，也可以对上述实施方式进行适当组合。
本发明包含与在实施方式中说明的结构实质上相同的结构(例如，功能、方法以及结果相同的结构或者目的和效果相同的结构)。并且，本发明包含对在实施方式中说明的结构的非本质的部分进行了置换后的结构。并且，本发明包含能够起到与在实施方式中说明的结构相同的作用效果的结构或能够实现相同的目的的结构。并且，本发明包含对在实施方式中说明的结构附加了公知技术的结构。

Claims (7)

1.一种静电保护电路，其特征在于，该静电保护电路与第1端子、第2端子以及连接端子电连接，降低浪涌电压对内部电路的影响，该第1端子被输入第1电压信号，该第2端子被输入电位比所述第1电压信号低的第2电压信号，该连接端子与外部电路连接，
该静电保护电路具有：
放电节点，其经由第1二极管元件而与所述第1端子电连接；
第1保护电路，其与所述第1端子和所述第2端子电连接；
第2保护电路，其与所述放电节点和所述连接端子电连接；以及
第3保护电路，其与所述放电节点和所述第2端子电连接，
所述第1二极管元件的阳极与所述第1端子电连接，阴极与所述放电节点电连接。
2.根据权利要求1所述的静电保护电路，其特征在于，
所述第2保护电路具有：
第2二极管元件，其阳极与所述连接端子电连接，阴极与所述放电节点电连接；
可控硅元件，其阳极与所述放电节点电连接，阴极与所述连接端子电连接；以及
触发元件，其与所述可控硅元件的栅极电连接，使所述可控硅元件进行动作，
所述可控硅元件包含：
第1杂质添加区域，其设置于衬底；以及
第2杂质添加区域，其设置于所述第1杂质添加区域，
所述可控硅元件的阳极设置于所述第1杂质添加区域，
所述可控硅元件的阴极设置于所述第2杂质添加区域。
3.根据权利要求1所述的静电保护电路，其特征在于，
所述第2保护电路具有：
第2二极管元件，其阳极与所述连接端子电连接，阴极与所述放电节点电连接；
可控硅元件，其阴极与所述连接端子电连接；
电压限制元件，其与所述可控硅元件的阳极电连接；以及
触发元件，其与所述可控硅元件的栅极电连接，使所述可控硅元件进行动作，
所述可控硅元件包含：
第1杂质添加区域，其设置于衬底；以及
第2杂质添加区域，其设置于所述第1杂质添加区域，
所述可控硅元件的阳极设置于所述第1杂质添加区域，
所述可控硅元件的阴极设置于所述第2杂质添加区域。
4.根据权利要求1至3中的任意一项所述的静电保护电路，其特征在于，
该静电保护电路具有第1电阻元件，该第1电阻元件的一端与所述第1端子电连接，另一端与所述放电节点电连接。
5.根据权利要求1所述的静电保护电路，其特征在于，
该静电保护电路具有：
第2电阻元件，其一端与所述连接端子电连接，另一端与所述内部电路电连接；
第3二极管元件，其阳极与所述第2电阻元件的另一端电连接，阴极与所述第1端子电连接；以及
第4二极管元件，其阳极与所述第2端子电连接，阴极与所述第2电阻元件的另一端电连接。
6.根据权利要求1所述的静电保护电路，其中，
该静电保护电路具有：
第2电阻元件，其一端与所述连接端子电连接；
NMOS晶体管，其漏极与所述第2电阻元件的另一端电连接，源极与所述内部电路电连接，栅极与所述第1端子电连接；
第3二极管元件，其阳极与所述NMOS晶体管的源极电连接，阴极与所述第1端子电连接；以及
第4二极管元件，其阳极与所述第2端子电连接，阴极与所述第2电阻元件的另一端电连接。
7.根据权利要求1所述的静电保护电路，其特征在于，
该静电保护电路具有：
第2电阻元件，其一端与所述连接端子电连接；
PMOS晶体管，其漏极与所述第2电阻元件的另一端电连接，源极与所述内部电路电连接，栅极与所述第2端子电连接；
第3二极管元件，其阳极与所述PMOS晶体管的源极电连接，阴极与所述第1端子电连接；以及
第4二极管元件，其阳极与所述第2端子电连接，阴极与所述PMOS晶体管的源极电连接。
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