JP7019835B2 - 半導体装置及び電力変換装置 - Google Patents
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Description
以下、本実施の形態の構成を図1~図2を用いて説明する。なお、本明細書では、半導体装置を炭化珪素MOSFET、第1導電型をn型、第2導電型をp型として説明する。なお、半導体装置の材料として炭化珪素を用いると、低損失化や動作可能温度の高温化が可能である。
以下、本実施の形態の構成を図13~図15を用いて説明する。図13は、本実施の形態における半導体装置の断面図であって、図14のB-B’を結ぶ補助線の部分の断面図である。図14は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態1と共通している部分がほとんどであり、実施の形態1における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図16~図17を用いて説明する。図16は、本実施の形態における半導体装置の断面図であって、図17のC-C’を結ぶ補助線の部分の断面図である。図17は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態2と共通している部分がほとんどであり、実施の形態2における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図18~図19を用いて説明する。図18は、本実施の形態における半導体装置の断面図であって、図19のD-D’を結ぶ補助線の部分の断面図である。図19は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態2と共通している部分がほとんどであり、実施の形態2における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図20~図21を用いて説明する。図20は、本実施の形態における半導体装置の断面図であって、図21のE-E’を結ぶ補助線の部分の断面図である。図21は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。
以下、本実施の形態の構成を図22~図23を用いて説明する。図22は、本実施の形態における半導体装置の断面図であって、図23のF-F’を結ぶ補助線の部分の断面図である。図23は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。なお、本実施の形態の半導体装置は、実施の形態2と共通している部分がほとんどであり、実施の形態2における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図24~図25を用いて説明する。図24は、本実施の形態における半導体装置の断面図であって、図25のG-G’を結ぶ補助線の部分の断面図である。図25は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。図20に示されている実施の形態5における半導体装置のE-E’断面と、図25に示されている本実施の形態における半導体装置のG-G’断面は、同様の構成を有する。本実施の形態の半導体装置は、実施の形態5と共通している部分がほとんどであり、実施の形態5における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図26~図29を用いて説明する。図26は、本実施の形態における半導体装置のH-H’断面図であって、図27のH-H’を結ぶ補助線の部分の断面図である。図27は、本実施の形態における半導体装置の平面図である。図20に示されている実施の形態5における半導体装置のE-E’断面と、図27に示されている本実施の形態における半導体装置のH-H’断面は同様の構成を有する。
以下、本実施の形態の構成を図30~図31を用いて説明する。図30は、本実施の形態における半導体装置の断面図であって、図31のJ-J’を結ぶ補助線の部分の断面図である。図31は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態5と共通している部分がほとんどであり、実施の形態5における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図32~図33を用いて説明する。図32は、本実施の形態における半導体装置の断面図であって、図33のK-K’を結ぶ補助線の部分の断面図である。図32は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。図30に示されている実施の形態9における半導体装置のJ-J’断面と、図32に示されている本実施の形態における半導体装置のK-K’断面は、同様の構成を有する。本実施の形態の半導体装置は、実施の形態9と共通している部分がほとんどであり、実施の形態9における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図34~図37を用いて説明する。図34は、本実施の形態における半導体装置の断面図であって、図35のL-L’を結ぶ補助線の部分の断面図である。図35は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態10と共通している部分がほとんどであり、実施の形態10における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図38~図39を用いて説明する。図38は、本実施の形態における半導体装置の断面図であって、図39のN-N’を結ぶ補助線の部分の断面図である。図39は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。図20に示されている実施の形態5における半導体装置のE-E’断面と、図38に示されている本実施の形態における半導体装置のN-N’断面図は、同様の構成を有する。本実施の形態の半導体装置は、実施の形態7と共通している部分がほとんどであり、実施の形態7における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図40~図41を用いて説明する。図40は、本実施の形態における半導体装置の断面図であって、図41のO-O’を結ぶ補助線の部分の断面図である。図41は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態12と共通している部分がほとんどであり、実施の形態12における半導体装置との相違点についてのみ説明する。
以下、本実施の形態の構成を図42~図43を用いて説明する。図42は、本実施の形態における半導体装置の断面図であって、図43のP-P’を結ぶ補助線の部分の断面図である。図43は、本実施の形態の半導体装置において、半導体領域の上面を示す平面図である。本実施の形態の半導体装置は、実施の形態5と共通している部分がほとんどであり、実施の形態5における半導体装置との相違点についてのみ説明する。
本実施の形態における電力変換装置は、上述した実施の形態1~14における半導体装置を適用したものである。本実施の形態における電力変換装置において、3相のインバータに本発明を適用した場合について説明する。
12 エピタキシャル結晶層、
13 n型ピラー層、
14 p型ピラー層、
14a p型ピラー層、
15 スーパージャンクション層、
17 酸化膜、
18 ピラー形成用トレンチ、
19 エピタキシャル結晶層、
21 第1ウェル層、
22 第1ソース層、
23 第1p+型層、
26 第2ウェル層、
27 第2ソース層、
27a 第2ソース層、
33 層間絶縁層、
35 第1側面絶縁層、
36 第1底面絶縁層、
36a 第1底面絶縁層、
35b 第2側面絶縁層、
36b 第2底面絶縁層、
35c 第3側面絶縁層、
36c 第3底面絶縁層、
35d 第2側面絶縁層、
36d 第2底面絶縁層、
35e 第4側面絶縁層、
36e 第4底面絶縁層、
35f 第1側面絶縁層、
35g 第1側面絶縁層、
36g 第1底面絶縁層、
35h 第2側面絶縁層、
35i 第2側面絶縁層、
40 半導体領域、
52 第2p+型層、
71 第1ゲート電極、
71b 第2ゲート電極、
71c 第3ゲート電極、
71d 第2ゲート電極、
71e 第4ゲート電極、
71f 第1ゲート電極、
71g 第1ゲート電極、
71h 第2ゲート電極、
71i 第2ゲート電極、
74 第1トレンチ、
74a 第1トレンチ、
74b 第2トレンチ、
74c 第3トレンチ、
74d 第2トレンチ、
74e 第4トレンチ、
74f 第1トレンチ、
74g 第1トレンチ、
74h 第2トレンチ、
74i 第2トレンチ、
81 おもて面オーミック電極、
82 ソース電極、
91 裏面オーミック電極、
92 ドレイン電極、
301 電力変換装置、
311 主変換部、
312 駆動部、
313 制御部、
314 半導体装置、
321 電源、
331 負荷、
501 矢印、
502 矢印、
503 矢印、
504 矢印。
Claims (16)
- 第1主面及び前記第1主面の反対側に第2主面を有する半導体領域を備えた半導体装置であって、
前記半導体領域は、前記第1主面に沿って交互に設けられた第1導電型の第1ピラー層及び第2導電型の第2ピラー層と、
前記第1ピラー層内であって前記第1ピラー層の上面に設けられた第2導電型の第1ウェル層と、
前記第1ウェル層内であって前記第1ウェル層の上面に設けられた第1導電型の第1ソース層と、
前記第1ピラー層と前記第2ピラー層の境界に設けられた第1トレンチ内の側面に設けられ、前記第1ウェル層及び前記第1ソース層と接している第1側面絶縁層と、
前記第1トレンチ内の底面に設けられ、少なくとも一部が前記第2ピラー層と接している第1底面絶縁層と、
前記第1トレンチ内に設けられ、前記第1側面絶縁層を介して前記第1ウェル層及び前記第1ソース層と向かい合っており、前記第1底面絶縁層を介して前記第2ピラー層と向かい合う第1ゲート電極と、を備え、
前記第2ピラー層は、前記第2ピラー層内であって前記第2ピラー層の上面に設けられた第1導電型の第2ソース層を備え、
前記第1側面絶縁層は前記第1トレンチ内の両側面に設けられており、前記第2ピラー層内の第2導電型領域及び前記第2ソース層と接しており、
前記第1底面絶縁層は前記第2ピラー層内の第2導電型領域と接しており、
前記第2ソース層の底面は、前記第1ソース層の底面よりも前記第2主面に近い半導体装置。 - 前記第2ピラー層は、前記第2ピラー層内であって前記第2ピラー層の上面に設けられた第2導電型の第2ウェル層と、を備え、
前記第2ソース層は、前記第2ウェル層内であって前記第2ウェル層の上面に設けられた請求項1に記載の半導体装置。 - 前記第1底面絶縁層は、前記第1側面絶縁層よりも膜厚が小さい請求項1又は請求項2に記載の半導体装置。
- 前記第1底面絶縁層は、前記第2ピラー層及び前記第1ピラー層と接している請求項1から請求項3のいずれか一項に記載の半導体装置。
- 前記第2ピラー層内であって前記第1トレンチに対して平面視で垂直方向に設けられた第3トレンチ内の側面に設けられた第3側面絶縁層と、
前記第3トレンチの底面に設けられた第3底面絶縁層と、
前記第3トレンチ内に設けられ、前記第3側面絶縁層を介して前記第2ピラー層内の第2導電型領域及び前記第2ソース層と向かい合う第3ゲート電極と、を備えた請求項1から請求項4のいずれか一項に記載の半導体装置。 - 前記第3ゲート電極は、前記第1ゲート電極とつながっている請求項5に記載の半導体装置。
- 前記第2ピラー層内であって前記第1トレンチに対して平面視で平行方向に設けられた第4トレンチ内の側面に設けられ、両側面が第2ピラー層内の第2導電型領域及び前記第2ソース層と接している第4側面絶縁層と、
前記第4トレンチの底面に設けられた第4底面絶縁層と、
前記第4トレンチ内に設けられ、前記第4側面絶縁層を介して前記第2ピラー層内の第2導電型領域及び前記第2ソース層と向かい合う第4ゲート電極と、を備えた請求項1から請求項6のいずれか一項に記載の半導体装置。 - 前記第1ピラー層内に設けられた第2トレンチ内の側面に設けられた第2側面絶縁層と、
前記第2トレンチ内の底面に設けられた第2底面絶縁層と、
前記第2トレンチ内に設けられ、前記第2側面絶縁層を介して前記第1ウェル層及び前記第1ソース層と向かい合う第2ゲート電極と、を備えた請求項1から請求項7のいずれか一項に記載の半導体装置。 - 前記第2トレンチは前記第1トレンチに対して平面視で平行方向に設けられた請求項8に記載の半導体装置。
- 前記第2ゲート電極は、前記第1ゲート電極とつながっている請求項8又は請求項9に記載の半導体装置。
- 活性領域において、前記第1ピラー層と前記第2ピラー層は平面視がストライプ形状になるように配置されている請求項1から請求項10のいずれか一項に記載の半導体装置。
- 活性領域において、前記第1ピラー層は平面視が格子形状になるように配置され、前記第2ピラー層は平面視が前記第1ピラー層によって分断されたドット形状になるように配置されている請求項1から請求項11のいずれか一項に記載の半導体装置。
- 前記第2ピラー層の間隔は、前記第1ピラー層の間隔よりも小さい請求項11又は請求項12に記載の半導体装置。
- 前記第1ピラー層の間隔は一定であり、前記第2ピラー層の間隔は一定である請求項11又は請求項12に記載の半導体装置。
- 前記半導体領域は、炭化珪素からなる請求項1から請求項14のいずれか一項に記載の半導体装置。
- 請求項1から請求項15のいずれか一項に記載の半導体装置をスイッチング素子として用いて入力電力を変換する主変換部と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動部と、
前記駆動部を制御する制御信号を前記駆動部に出力する制御部と、を備えた電力変換装置。
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