JP7016677B2 - リードフレーム、半導体装置、リードフレームの製造方法 - Google Patents

リードフレーム、半導体装置、リードフレームの製造方法 Download PDF

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Description

リードフレーム、半導体装置、リードフレームの製造方法に関する。
半導体装置用のリードフレームは、半導体装置を基板等に実装するのに使用される（例えば、特許文献１，２参照）。半導体装置において、半導体素子は、リードフレームに実装され、リードフレームと共に樹脂材料にて封止される。例えば、リードフレームの表面は粗化処理され、リードフレームと樹脂材料との密着性を向上させる。
特開２００４－３４９４９７号公報 特開２００４－３３２１０５号公報
ところが、粗化処理されたリードフレームに、はんだにより半導体素子を実装する場合、粗化処理によって、はんだが所望の領域から外側に濡れ広がる場合がある。このようなはんだの濡れ広がりは、リードフレームと半導体素子との位置ずれを招く虞がある。このため、はんだの濡れ広がりの抑制が求められる。
本発明の一観点によれば、基材と、前記基材の下面を露出し前記基材の上面及び側面に形成された粗化面を有する粗面めっき層と、を含む導電材と、前記基材の前記上面の前記粗化面上に形成された、半導体素子を接続するためのめっき層と、前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜と、を有する。
また、本発明の一観点によれば、半導体素子と、リードと、前記リードの一部と前記半導体素子とを覆う封止樹脂と、を含み、前記リードは、基材と、前記基材の下面を露出し前記基材の上面及び側面に形成された粗化面を有する粗面めっき層と、を含む導電材と、前記基材の前記上面の前記粗化面上に形成された、前記半導体素子を接続するためのめっき層と、前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜と、を有し、前記リードに、前記封止樹脂及び前記酸化膜から前記基材の前記下面の一部が露出する露出面が設けられ、前記半導体素子の電極は、はんだにより前記めっき層と接続されている。
また、本発明の一観点によれば、ダイパッドと、リードと、前記ダイパッドに搭載された半導体素子と、前記半導体素子の電極と前記リードとを接続するワイヤと、前記リードの一部と前記半導体素子と前記ダイパッドと前記ワイヤとを覆う封止樹脂と、を含み、前記ダイパッドは、基材と、前記基材の下面を露出し前記基材の上面及び側面に形成された粗化面を有する粗面めっき層と、を含む導電材と、前記基材の前記上面の前記粗化面上に形成されためっき層と、前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜と、を有し、前記ダイパッドに、前記封止樹脂及び前記酸化膜から前記基材の前記下面の一部が露出する露出面が設けられ、前記半導体素子は、はんだにより前記めっき層に接続されている。
また、本発明の一観点によれば、基材に粗面めっきを施し、前記基材の下面を露出し前記基材の上面及び側面に粗化面を有する粗面めっき層を形成する粗化処理工程と、前記基材の前記上面の前記粗化面上に半導体素子を接続するためのめっき層を形成するめっき処理工程と、前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜を形成する酸化処理工程と、を含む。
本発明の一観点によれば、はんだの濡れ広がりを抑制できる。
（ａ）はリードフレームの概略断面図、（ｂ）は半導体装置の概略断面図。 半導体装置の概略平面図。 リードフレームの概略平面図。 リードフレームの製造工程の説明図。 （ａ）は基材の概略断面図、（ｂ）は粗化処理後を示す概略断面図、（ｃ）は部分めっき処理後を示す概略断面図、（ｄ）は酸化処理後を示す概略断面図。 （ａ）～（ｃ）はリードフレームの製造工程を示す概略断面図。 （ａ），（ｂ）はリードフレームの製造工程を示す概略断面図。 （ａ），（ｂ）は半導体装置の製造工程を示す概略断面図。 （ａ），（ｂ）は半導体装置の製造工程を示す概略断面図。 （ａ）は変形例のリードフレームの概略断面図、（ｂ）は変形例の半導体装置の概略断面図。 （ａ）は変形例のリードフレームの概略断面図、（ｂ）は変形例の半導体装置の概略断面図。 変形例のリードフレームの概略平面図。 （ａ）は変形例のリードフレームの概略断面図、（ｂ）は変形例の半導体装置の概略断面図。 （ａ）は変形例のリードフレームの概略断面図、（ｂ）は変形例の半導体装置の概略断面図。 変形例のリードフレームの概略平面図。 （ａ）は変形例のリードフレームの概略断面図、（ｂ）は変形例の半導体装置の概略断面図。 変形例のリードフレームの概略平面図。
以下、添付図面を参照して各実施形態を説明する。
なお、添付図面は、便宜上、特徴を分かりやすくするために特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材について複数の離散点からなるハッチングを付し、一部の部材のハッチングを省略している。
半導体装置１０を説明する。
図１（ｂ）及び図２に示すように、半導体装置１０は、概略、複数のリード１１と、半導体素子１２と、はんだ１３と、封止樹脂１４と、外装めっき層１５とを有している。この半導体装置１０は、ＱＦＮパッケージ（Quad Flat Non-leaded Package）の半導体装置である。半導体装置１０は、平面視して概略四角形板状に形成されている。
図２に示すように、複数のリード１１は、半導体装置１０の各辺に沿って配列されている。なお、図２は、複数のリード１１を実線で示した概略の平面図である。図２において、半導体素子１２を一点鎖線にて示している。
複数のリード１１は、内側端部のめっき層２３を有している。めっき層２３は、リード１１に半導体素子１２を実装するために設けられている。めっき層２３としては、例えば、銀（Ａｇ）めっきを用いることができる。なお、めっき層２３として、例えば、ニッケル（Ｎｉ）めっき、パラジウム（Ｐｄ）めっき、金（Ａｕ）めっき、又は複数のめっき層（例えば、Ｎｉめっき層とＡｇめっき層）によりめっき層２３を形成してもよい。例えば、粗面めっき層２２から順にＮｉめっき層とＡｕめっき層とを積層してめっき層２３としてもよい。また、粗面めっき層２２から順にＮｉめっき層とＰｄめっき層とＡｕめっき層とを積層してめっき層２３としてもよい。
図１（ｂ）に示すように、リード１１は、外部接続部１１ｏと、外部接続部１１ｏより内側の内部接続部１１ｉとを有している。内部接続部１１ｉは、外部接続部１１ｏより薄く形成されている。これにより、リード１１の側面は、階段状に形成されている。
半導体素子１２の電極１２ｐは、はんだ１３を介してリード１１のめっき層２３に、フリップチップ（ＦＣ）接続されている。はんだ１３は、例えば、半導体素子１２の電極１２ｐに搭載したはんだバンプ（はんだボール）により形成される。なお、半導体素子１２の電極１２ｐとリード１１のめっき層２３の表面にはんだペーストを塗布することによりはんだ１３を形成してもよい。はんだ１３としては、例えば、ＳｎＡｇはんだ、ＡｕＳｎはんだ、ＰｂＳｎはんだ、等の錫（Ｓｎ）を含むはんだを用いることができる。
リード１１の一部と半導体素子１２は、絶縁性を有する封止樹脂１４により封止されている。リード１１は、封止樹脂１４の側面１４ｂ及び底面１４ｃにて露出している。詳述すると、リード１１の外部接続部１１ｏは、上面と側面とを封止樹脂１４により覆われている。リード１１の内部接続部１１ｉは、全面を封止樹脂１４により覆われている。
封止樹脂１４としては、例えば、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、塩化ビニル樹脂、等を用いることができる。リード１１の外側端部の下面（外部接続部１１ｏの下面）は、外装めっき層１５により覆われている。外装めっき層１５は、この半導体装置１０を、回路基板等に実装するために用いられる。外装めっき層１５は、封止樹脂１４から露出している。外装めっき層１５としては、例えば、錫（Ｓｎ）めっきを用いることができる。なお、外装めっき層１５として、Ｓｎ，銀（Ａｇ），亜鉛（Ｚｎ），ビスマス（Ｂｉ）等の１種以上の材料を用いることができる。
図１（ａ）及び図３は、半導体装置１０の形成に用いられるリードフレーム１００を示す。なお、図１（ａ）は、リードフレーム１００のリード部１０２の長手方向に沿った縦断図を示す。なお、図１（ａ）は、リード部１０２の断面を示し、フレーム部１０１は省略されている。
リードフレーム１００は、フレーム部１０１と、フレーム部１０１に支持された複数のリード部１０２と、を含む。フレーム部１０１は、四角形枠状に形成されている。複数のリード部１０２は、フレーム部１０１と直交してフレーム部１０１の内側に向かって延びるように形成されている。リード部１０２を破線Ｌ１にて切断して図１（ｂ）に示すリード１１が形成される。このため、以後の説明において、部材名称として「リード」を用い、符号「１１」を付して説明する。なお、図３では、１つの半導体装置１０を形成するためのリードフレームの部分（単位リードフレーム）を示している。
リードフレーム１００は、複数の単位リードフレームを含むことができる。複数の単位リードフレームは、例えば、マトリックス状に配列され、複数の半導体装置１０が同時に形成される。図１（ｂ）に示す半導体装置１０は、リードフレーム１００に半導体素子１２を搭載し、封止樹脂１４による封止後、個片化して得られる。
図１（ａ）に示すように、リードフレーム１００のリード１１は、基材２１と、粗面めっき層２２と、めっき層２３、酸化膜２４とを有している。
基材２１の上面２１ａは、図３に示すフレーム部１０１から中央部に向かって延びる長手方向の長さが、その基材２１の下面２１ｂのそれよりも長くなっている。具体的には、各基材２１の内側端部は、その基材２１の下面２１ｂの側から薄化されている。基材２１は、導電性を有する。基材２１の材料としては、例えば、銅（Ｃｕ）、Ｃｕ合金や、４２アロイ（鉄とニッケルの合金）等の金属を用いることができる。
粗面めっき層２２は、基材２１の表面を覆うように形成されている。粗面めっき層２２の表面は粗面化されている。このような粗面めっき層２２は、粗化処理により形成することができる。粗面めっき層２２の材料としては、例えば、銅（Ｃｕ）を用いることができる。粗面めっき層２２（粗化銅めっき）の厚さは、例えば０．５μｍ～２．０μｍとすることができる。
粗面めっき層２２の上面２２ａには、めっき層２３が形成されている。上述したように、めっき層２３は、半導体素子１２を接続するために形成されている。めっき層としては、例えば、銀（Ａｇ）めっき、パラジウム（Ｐｄ）めっき、等を用いることができる。めっき層２３（例えば銀めっき層）の厚さは、例えば０．３μｍ～１５μｍとすることができる。
粗面めっき層２２の表面は、酸化膜２４により覆われている。酸化膜２４は、めっき層２３の形成部分を除いて、粗面めっき層２２の表面を覆っている。上述したように、図示しないが、基材２１の側面は粗面めっき層により覆われている。また、基材２１の側面を覆う粗面めっき層２２の表面は、酸化膜２４により覆われている。酸化膜２４（銅の酸化膜）の厚さは、例えば、０．０３μｍ～０．３μｍとすることができる。
なお、図１（ａ）に示すリード１１において、基材２１の下面２１ｂ（外部接続部１１ｏとなる部分の下面）の粗面めっき層２２を覆う酸化膜２４は、図１（ｂ）に示す半導体装置１０では除去されている。これについては、後述するが、リードフレーム１００を用いて半導体装置１０を形成する工程において、除去される。
酸化膜２４は、粗面めっき層２２の表面を酸化して形成される酸化皮膜である。粗面めっき層２２が銅である場合、酸化膜２４は、酸化第１銅（Ｃｕ２Ｏ）を主成分とし、酸化第１銅（Ｃｕ２Ｏ）と酸化第２銅（ＣｕＯ）を有する酸化銅膜である。酸化膜２４は、水酸化物として、例えば水酸化第２銅（Ｃｕ（ＯＨ）２）を含む。また、この酸化膜２４は、針状結晶を持つ銅酸化膜である。針状結晶は、約０．５μｍ以下の粒径を有している。このような酸化膜２４では、はんだが濡れ難い。
また、酸化膜２４は、針状結晶により、酸化膜２４を覆う封止樹脂１４に対して、アンカー効果を発揮する。
水酸化物を含む酸化膜２４は、封止樹脂１４との結合により、強力な密着力が得られる。十分な結合力を発揮させるために、封止樹脂１４としては、分子中に水酸基を含む樹脂を用いることができる。この様な封止樹脂１４としては、例えば、エポキシ樹脂、ポリイミド樹脂、フェノール樹脂、塩化ビニル樹脂、等を用いることができる。酸化膜２４の水酸化物は、封止樹脂１４に含まれる水酸基と水素結合を行い、強力な接着力を発揮する。
次に、リードフレーム１００を形成する工程について説明する。
図４は、リードフレーム１００を形成する工程図を示す。
ステップＳ１において、素材が用意される。素材は、図１（ａ）に示す基材２１を形成するための金属板である。リードフレーム１００に用いる素材（金属板）として、例えば、銅（Ｃｕ）、銅合金、４２アロイ（鉄とニッケルの合金）等の金属を用いることができる。
ステップＳ２において、エッチング処理を行い、図１（ａ）に示す基材２１を形成する。このエッチング処理において使用されるエッチング液は、金属板の材料に応じて適宜選択することができる。例えば、金属板として銅板を用いた場合、エッチング液としては、塩化第二鉄水溶液や塩化第二銅水溶液を使用することができ、金属板の両面からスプレーエッチングにより基材を形成する。
ステップＳ３において、粗化処理を行い、粗化面を形成する。例えば、粗化銅めっき処理により、図１（ａ）に示す粗面めっき層２２を形成する。粗化銅めっき処理として、例えば、めっき液中にて極性反転電解法を用いることができる。極性反転電解法は、例えば、めっき液中のワークと、ワークの一方の主面に対向して配置された電極との間に極性反転電極を接続し、ワークと、ワークの他方の主面と対向して配置された電極とをの間に直流電源を接続する。そして、極性反転電極と直流電源により、ワーク及び各電極に印加して、ワークの一方の主面と他方の主面とのめっき処理を同時に行う。
極性反転電極から正パルス電流を供給することで、ワーク主面において部分的に密着性の悪いめっき膜が形成される。そして、電流の極性を反転させ負パルス電流を供給した場合、ワークの主面のめっき膜に対して陽極電解が行われることで、密着性の悪い部分のみが溶解する。これを繰り返すことで、粗化面が形成される。このため、表面が荒らされ粗化面を有するめっき膜（粗面めっき層）が形成される。
めっき液としては、例えば、硫酸銅：２００ｇ／Ｌ、硫酸：１００ｇ／Ｌ、塩素：５０ｐｐｍ、ブライトナー（ロームアンドハース社製、商品名：ＭＩＣＲＯＦＩＬＬＴＭＥＶＦ）：２ｍｌ／Ｌ、レベラー（ロームアンドハース社製、商品名：ＭＩＣＲＯＦＩＬＬＴＭＥＶＦ）：１０ｍｌ／Ｌ、ポリマー（ロームアンドハース社製、商品名：ＭＩＣＲＯＦＩＬＬＴＭＥＶＦ）：２０ｍｌ／Ｌ、含むものとすることができる。処理条件としては、例えば、浴温：約２０℃、処理時間：約１２０秒間、電流密度：約１Ａ／ｄｍ２、とすることができる。
なお、粗化面を形成する方法としては、粗化エッチング処理を用いるもできる。例えば、図１（ａ）に示す基材２１の表面を粗化エッチング処理して粗化面を形成する。エッチング液としては、例えば、硫酸過水液（硫酸と過酸化水素水の混合水溶液）などの酸性水溶液、蟻酸や酢酸系のエッチング液、等を用いることができる。スプレーにより粗化面を形成する表面にエッチング液を吹き付けて表面をエッチングし、粗化面を形成する。
粗化面の状態は、例えば、原子間力顕微鏡（ＡＦＭ）による粗度測定により確認することができる。粗度測定では、例えば、算術平均粗さＳａ、最大高さＰ－Ｖ、表面積率Ｓｒａｔｉｏを測定した。算術平均粗さＳａは、表面の平均面に対して、各点の高さの差の絶対値の平均値である。最大高さＰ－Ｖは、各点の高さの差の最大値である。表面積率Ｓｒａｔｉｏは、粗面を形成する平坦面の表面積Ｓ０と粗面の表面積Ｓとの比率（Ｓｒａｔｉｏ＝Ｓ／Ｓ０）である。
処理前の金属板（Ｃｕ）では、例えば、Ｓａ＝６０［ｎｍ］，Ｐ－Ｖ＝３８０［ｎｍ］，Ｓｒａｔｉｏ＝１．０８、である。粗化エッチング処理により得られる粗化面では、例えば、Ｓａ＝１８０［ｎｍ］，Ｐ－Ｖ＝１５１０［ｎｍ］，Ｓｒａｔｉｏ＝１．６、である。また、粗化銅めっき処理により得られる粗化面では、Ｓａ＝３４０［ｎｍ］，Ｐ－Ｖ＝２２００［ｎｍ］，Ｓｒａｔｉｏ＝２．２、である。粗化面の表面積率Ｓｒａｔｉｏとしては、「１．１」～「４．０」の範囲が好適である。
ステップＳ４において、部分めっき処理を行い、図１（ａ）に示すめっき層２３を形成する。めっき層２３は、例えば電解めっき法、無電解めっき法により形成することができる。リードフレーム１００の表面を覆い、めっき層２３を形成する部分に開口を有するレジスト膜を形成する。レジスト膜の開口からめっき金属を粗面めっき層２２の表面に析出し、めっき層２３を形成する。その後、レジスト膜を除去する。
ステップＳ５において、酸化処理を行い、図１（ａ）に示す酸化膜２４を形成する。酸化処理としては、例えば、強制酸化処理を用いることができる。強制酸化処理は、例えば、黒化処理液中にリードフレームを浸漬して陽極酸化処理を行うものである。黒化処理液は、例えば、強アルカリ化合物と酸化剤の混合液である。強アルカリ化合物としては、例えば、水酸化ナトリウム、水酸化カリウム等を用いることができ、これらの単体、又は２種以上を混合して用いることができる。酸化剤としては、例えば、亜塩素酸ナトリウム等を用いることができる。なお、任意の添加剤を追加的に用いることもできる。
黒化処理液としては、例えば、亜塩素酸ナトリウム（ＮａＣｌＯ２）：０～１００ｇ／Ｌ、水酸化ナトリウム（ＮａＯＨ）：５～６０ｇ／Ｌ、リン酸三ナトリウム（Ｎａ３ＰＯ４）：０～２００ｇ／Ｌ、を含むものを用いることができる。処理条件としては、例えば、浴温：約５０～８０℃、処理時間：約１秒間～約２０秒間、陰極電流密度：約０．２～１０Ａ／ｃｍ２、とすることができる。
図５（ａ）は、基材２１を示す。この基材２１に対して、上述の粗化処理を施すことにより、図５（ｂ）に示す粗面めっき層２２が得られる。さらに、この粗面めっき層２２の表面に対して、上述の部分めっき処理を施すことにより、図５（ｃ）に示すめっき層２３が得られる。その後、上述の酸化処理を施すことにより、図５（ｄ）に示す酸化膜２４が得られる。この酸化膜２４は、針状結晶を有する。酸化膜２４は、粗面めっき層２２の表面の凹凸に沿って形成されている。
酸化膜２４の表面状態は、例えば、電子顕微鏡により観察することができる。酸化膜２４の表面は、粗面めっき層２２のめっき金属に由来する先端が尖った針状の突起が無数に存在し、これらの突起が、封止樹脂に対するアンカーの役割を果たしている。針状の突起は、いろいろな形態を有することができ、典型的には、三角錐状形態、梨地状形態、羽毛状形態などの形態である。針状の突起は、それが被覆面の全体に全面的に分布しているのが一般的に好ましい。なお、針状の突起は、所期の効果が得られるのであるならば、被覆面の実質的な部分（例えば、約８０％もしくはそれ以上の領域）を占有しているだけでもよい。また、針状の突起は、それらの突起の全部が針状である必要はなく、場合によっては、所期の効果が得られるのであるならば、一部の突起が角のとれた丸みを帯びた先端を有する突起であってもよい。めっき金属の針状結晶構造は、その形状によって接合面積の増加をもたらすことに加えて、アンカー効果も導いているからである。
次に、半導体装置１０の製造工程について説明する。なお、ここでは、リードフレーム１００の製造工程を含めて説明する。
図６（ａ）に示す工程では、金属板５１を用意する。金属板５１の材料としては、例えば、銅（Ｃｕ）、Ｃｕ合金、４２アロイ等の金属を用いることができる。金属板５１の厚さは、例えば、１００～２５０μｍ程度とすることができる。なお、図６（ａ）に示す破線Ｌ１は、個片化により図１（ｂ）に示す半導体装置１０を得るための切断線を示す。
図６（ｂ）に示す工程では、基材２１を形成する。例えば、図６（ａ）に示す金属板５１の表面に、基材２１の形状に合わせた開口を有するエッチングレジストを形成し、次いで、エッチングレジストの開口から露出した金属板５１の部分にエッチングを施し、基材２１を得る。その後、エッチングレジストを除去する。金属板５１の材料として銅（Ｃｕ）、Ｃｕ合金を用いた場合、エッチング液として塩化第二鉄水溶液や塩化第二銅水溶液を使用することができ、金属板５１の両面からスプレーエッチングにて本工程を実施することができる。エッチングレジストの材料としては、所望の解像性を有し、耐エッチング性を有する材料であれば特に限定されない。なお、金属板５１に対するエッチング処理に替えて、金属板５１をプレス加工して基材２１を得るようにしてもよい。
図６（ｃ）に示す工程では、基材２１の表面に粗面めっき層２２を形成する。
粗面めっき層２２は、粗化処理により形成することができる。粗化処理としては、例えば、めっき液中にて極性反転電解法を用いることができる。極性反転電解法は、例えば、めっき液中のワークと、ワークの一方の主面に対向して配置された電極との間に極性反転電極を接続し、ワークと、ワークの他方の主面と対向して配置された電極とをの間に直流電源を接続する。そして、極性反転電極と直流電源により、ワーク及び各電極に印加して、ワークの一方の主面と他方の主面とのめっき処理を同時に行う。
極性反転電極から正パルス電流を供給することで、ワーク主面において部分的に密着性の悪いめっき膜が形成される。そして、電流の極性を反転させ負パルス電流を供給した場合、ワークの主面のめっき膜に対して陽極電解が行われることで、密着性の悪い部分のみが溶解する。これを繰り返すことで、粗化面が形成される。このため、表面が荒らされ粗化面を有するめっき膜（粗面めっき層）が形成される。
めっき液としては、例えば、硫酸銅：２００ｇ／Ｌ、硫酸：１００ｇ／Ｌ、塩素：５０ｐｐｍ、ブライトナー（ロームアンドハース社製、商品名：ＭＩＣＲＯＦＩＬＬＴＭＥＶＦ）：２ｍｌ／Ｌ、レベラー（ロームアンドハース社製、商品名：ＭＩＣＲＯＦＩＬＬＴＭＥＶＦ）：１０ｍｌ／Ｌ、ポリマー（ロームアンドハース社製、商品名：ＭＩＣＲＯＦＩＬＬＴＭＥＶＦ）：２０ｍｌ／Ｌ、含むものとすることができる。処理条件としては、例えば、浴温：約２０℃、処理時間：約１２０秒間、電流密度：約１Ａ／ｄｍ２、とすることができる。
図６及び図７（ａ）に示す工程では、めっき層２３を形成する。めっき層２３は、例えば銀（Ａｇ）めっきである。めっき層２３は、例えば電解めっき法、無電解めっき法により形成することができる。リードフレーム１００の表面を覆い、めっき層２３を形成する部分に開口を有するレジスト膜を形成する。レジスト膜の開口からめっき金属を粗面めっき層２２の表面に析出し、めっき層２３を形成する。その後、レジスト膜を例えばアルカリ液等により除去する。
図７（ｂ）に示す工程では、粗面めっき層２２の表面に酸化膜２４を形成する。
この酸化膜２４は、粗面めっき層２２表面の酸化処理により得ることができる。酸化処理としては、例えば、黒化処理液中にリードフレームを浸漬して陽極酸化処理を行う強制酸化処理を用いることができる。黒化処理液は、例えば、強アルカリ化合物と酸化剤の混合液である。強アルカリ化合物としては、例えば、水酸化ナトリウム、水酸化カリウム等を用いることができ、これらの単体、又は２種以上を混合して用いることができる。酸化剤としては、例えば、亜塩素酸ナトリウム等を用いることができる。なお、任意の添加剤を追加的に用いることもできる。
黒化処理液としては、例えば、亜塩素酸ナトリウム（ＮａＣｌＯ２）：０～１００ｇ／Ｌ、水酸化ナトリウム（ＮａＯＨ）：５～６０ｇ／Ｌ、リン酸三ナトリウム（Ｎａ３ＰＯ４）：０～２００ｇ／Ｌ、を含むものを用いることができる。処理条件としては、例えば、浴温：約５０～８０℃、処理時間：約１秒間～約２０秒間、陰極電流密度：約０．２～１０Ａ／ｃｍ２、とすることができる。
図８（ａ）に示す工程では、リード１１に半導体素子１２を実装する。半導体素子１２の実装に際して、例えば、リードフレーム１００のめっき層２３と半導体素子１２の電極との少なくとも一方にはんだ１３を付着させる。なお、はんだボールを用いてはんだ１３を付着させるようにしてもよい。そして、めっき層２３と電極１２ｐとを位置合せした後、リフロー処理によって溶融したはんだ１３が硬化することにより、半導体素子１２がリード１１に接続される。
図８（ｂ）に示す工程では、リード１１の一部と半導体素子１２とを覆う封止樹脂１４を形成する。封止樹脂１４は、例えば、トランスファモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いて形成することができる。
図９（ａ）に示す工程では、前処理により、封止樹脂１４から露出する酸化膜（図８（ｂ）に示す酸化膜２４ｘ）を除去する。前処理として、酸処理又はアルカリ処理を用いることができる。
図９（ｂ）に示す工程では、リード１１の封止樹脂１４から露出する部分に、外装めっき層１５を形成する。外装めっき層１５は、例えば、電解めっき法、無電解めっき法により形成することができる。そして、個片化処理において、切断線Ｌ１にて個片化し、図１（ｂ）に示す半導体装置１０を得る。
（作用）
次に、上述のリードフレーム１００と半導体装置１０の作用を説明する。
粗面めっき層２２の表面は、酸化膜２４により覆われている。酸化膜２４は、めっき層２３を除いて、粗面めっき層２２の表面を覆っている。上述したように、図示しないが、基材２１の側面は粗面めっき層により覆われている。この基材２１の側面を覆う粗面めっき層の表面もまた、酸化膜２４により覆われている。
この酸化膜２４は、水酸化物を含む酸化銅の皮膜である。また、この酸化膜２４は、針状結晶を持つ銅酸化膜である。
図５（ａ）は、基材２１を示す。この基材２１に対して、上述の粗化処理を施すことにより、図５（ｂ）に示す粗面めっき層２２が得られる。さらに、この粗面めっき層２２の表面に対して、上述の酸化処理を施すことにより、図５（ｃ）に示す酸化膜２４が得られる。
このようにして得られるリードフレーム１００に対して、図１（ｂ）に示す半導体素子１２が実装される。半導体素子１２は、電極１２ｐを有し、その電極１２ｐは、はんだ１３を介してリードフレーム１００のめっき層２３に接続される。はんだ１３として、例えばはんだボールを用いることができる。
酸化膜２４は、酸化銅の皮膜である。このような酸化膜２４では、はんだが濡れ難い。従って、リード１１において、めっき層２３の周囲が酸化膜２４により覆われていることで、はんだ付けの際におけるはんだの必要以上の濡れ広がり（ブリードアウト）を抑制できる。
溶融したはんだ１３は、例えば、粗面めっき層２２のように粗化面を有する表面では、粗化面の毛細管現象により、溶融したはんだが必要な領域以上に濡れ広がってしまう。これに対し、本実施形態のリード１１は、酸化膜２４により、はんだの濡れ広がりを抑制できる。
図１（ｂ）に示すように、半導体素子１２と、複数のリード１１のそれぞれの一部は、封止樹脂１４により覆われている。上述したように、酸化膜２４は、針状結晶を持つ皮膜である。この酸化膜２４によるアンカー効果により、封止樹脂１４と強力な密着力を得ることができる。このため、リード１１と封止樹脂１４との間の剥離を抑制でき、半導体装置の信頼性を向上できる。
上述したように、酸化膜２４は、水酸化物を含む酸化銅の皮膜である。この酸化膜２４と封止樹脂１４との結合により、強力な密着力を得ることができ、半導体装置１０の信頼性を向上できる。詳述すると、酸化膜２４に含まれる水酸化物が、封止樹脂１４の硬化により生成される水酸基と結合（水素結合）を行うことにより、強力な密着力を得ることができる。このため、リード１１と封止樹脂１４との間の剥離を抑制でき、半導体装置の信頼性を向上できる。
そして、本実施形態では、リードフレーム１００（リード１１）の表面に、粗化面を有する粗面めっき層２２と、粗面めっき層２２を覆う酸化膜２４との相乗効果により、封止樹脂１４とリード１１の密着性を向上できる。例えば、「粗化面を有する粗面めっき層のみを設けたリードフレーム」と、「粗化面を有する粗面めっき層の上に更に酸化膜を設けたリードフレーム」とにおいて、封止樹脂との密着性（シェア強度）を比較する。この場合、「粗化面を有する粗面めっき層の上に更に酸化膜を設けたリードフレーム」は、「粗化面を有する粗面めっき層のみを設けたリードフレーム」と比べ、２０％程度高い密着性（シェア強度）が得られる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）リードフレーム１００のリード１１は、基材２１と、粗面めっき層２２と、めっき層２３、酸化膜２４とを有している。粗面めっき層２２は、基材２１の表面を覆うように形成されている。粗面めっき層２２の表面は粗面化されている。粗面めっき層２２の上面２２ａには、はんだ１３を介して半導体素子１２を接続するめっき層２３が形成されている。酸化膜２４は、めっき層２３を除いて、粗面めっき層２２の表面を覆っている。酸化膜２４は、酸化銅の皮膜であり、針状結晶を持つ。このような酸化膜２４では、はんだが濡れ難い。従って、リード１１において、めっき層２３の周囲が酸化膜２４により覆われていることで、はんだ付けの際におけるはんだの必要以上の濡れ広がり（ブリードアウト）を抑制できる。そして、はんだ１３によりリード１１に接続する半導体素子１２の位置ずれを抑制できる。
（２）半導体素子１２と、複数のリード１１のそれぞれの一部は、封止樹脂１４により覆われている。上述したように、酸化膜２４は、針状結晶を持つ皮膜である。この酸化膜２４によるアンカー効果により、強力な密着力を得ることができる。このため、リード１１と封止樹脂１４との間の剥離を抑制でき、半導体装置の信頼性を向上できる。
（３）酸化膜２４は、水酸化物を含む酸化銅の皮膜である。この酸化膜２４と封止樹脂１４との結合により、強力な密着力を得ることができ、半導体装置１０の信頼性を向上できる。詳述すると、酸化膜２４に含まれる水酸化物が、封止樹脂１４の硬化により生成される水酸基と結合（水素結合）を行うことにより、強力な密着力を得ることができる。このため、リード１１と封止樹脂１４との間の剥離を抑制でき、半導体装置の信頼性を向上できる。
（変形例）
なお、上記実施形態は、以下の態様で実施してもよい。
なお、以下の説明において、上述の実施形態と同様の部材については同じ符号を付し、説明の一部または全てを省略することがある。
（第１変形例）
図１０（ａ）は、第１変形例のリードフレーム１２０を示し、図１０（ｂ）はこのリードフレーム１２０を用いた半導体装置１１０を示す。この半導体装置１１０は、ＱＦＮパッケージ（Quad Flat Non-leaded Package）の半導体装置である。
図１０（ａ）に示すように、リードフレーム１２０のリード１１１は、基材２１と、粗面めっき層２２と、めっき層２３と、酸化膜２４とを有している。この変形例において、粗面めっき層２２は、基材２１の上面２１ａ、端面２１ｃ、及び側面を覆うように形成されている。粗面めっき層２２は、例えば、基材２１の下面側をレジスト膜等によりマスクして粗化処理（粗化銅めっき処理）を行うことにより形成される。酸化膜２４は、めっき層２３を除き、粗面めっき層２２の表面と、基材２１の下面を覆うように形成されている。酸化膜２４は、粗面めっき層２２の表面と基材２１の表面とを酸化して形成されている。
図１０（ｂ）に示すように、半導体装置１１０は、複数のリード１１１と、半導体素子１２と、はんだ１３と、封止樹脂１４と、外装めっき層１５とを有している。半導体素子１２の電極１２ｐは、はんだ１３によりリード１１１のめっき層２３に接続されている。外装めっき層１５は、封止樹脂１４から露出する基材２１の下面を覆うように形成されている。
このような変形例では、上述した実施形態と同様に、リード１１１におけるはんだ１３の濡れ広がりを抑制でき、半導体素子１２の位置ずれを抑制できる。また、酸化膜２４により、リード１１１と封止樹脂１４の間の剥離を抑制できる。
また、この変形例では、製造工程や実装の際の不具合を改善する。例えば、リード１１１の下面に粗面めっき層２２が形成されていると、樹脂封止工程において、外部接続端子となるリード１１１の下面部分（外装めっき層１５を形成する部分）に封止樹脂が付着し易くなる。この部分に封止樹脂が付着すると、その後の工程において、外装めっき層１５の形成や、半導体装置１１０の実装に支障が生じる。このため、この変形例のように、リード１１１の下面部分に粗面めっき層を形成しないようにすることで、外装めっき層１５の形成や半導体装置１１０の実装を良好に行うことができる。
（第２変形例）
図１１（ａ）及び図１２は、第２変形例のリードフレーム１４０を示し、図１１（ｂ）はこのリードフレーム１４０を用いた半導体装置１３０を示す。この半導体装置１３０は、ＱＦＮパッケージ（Quad Flat Non-leaded Package）の半導体装置である。
図１１（ｂ）に示すように、半導体装置１３０は、ダイパッド１３１と、複数のリード１３２と、半導体素子１３３と、はんだ１３４と、ワイヤ１３５と、封止樹脂１３６と、外装めっき層１３７，１３８とを有している。
半導体素子１３３は、はんだ１３４により、ダイパッド１３１の上面に搭載されている。半導体素子１３３は、上面に電極１３３ｐを有し、電極１３３ｐはワイヤ１３５によりリード１３２に接続されている。ワイヤ１３５は、例えば金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの細線からなる。ダイパッド１３１及びリード１３２の一部、半導体素子１３３、はんだ１３４、ワイヤ１３５は、絶縁性を有する封止樹脂１３６により封止されている。ダイパッド１３１の下面、リード１３２の下面及び端面は、封止樹脂１３６から露出している。ダイパッド１３１の下面には外装めっき層１３７が形成されている。リード１３２の下面には外装めっき層１３８が形成されている。外装めっき層１３７，１３８は、上述した実施形態の外装めっき層１５と同様のめっき層からなり、外装めっき層１５と同様の方法により形成される。
図１１（ａ）及び図１２に示すように、リードフレーム１４０は、フレーム部１４１と、ダイパッド１３１と、複数のリード１３２と、サポートバー１４２とを有している。フレーム部１４１は、四角形枠状に形成されている。ダイパッド１３１は、複数本（図１２では４本）のサポートバー１４２によりフレーム部１４１に支持され、フレーム部１４１の中央に配設されている。複数のリード１３２は、フレーム部１４１からダイパッド１３１に向かって延びるように形成されている。
図１１（ａ）に示すように、複数のリード１３２は、基材２１と、粗面めっき層２２と、めっき層２３と、酸化膜２４とを有している。
ダイパッド１３１は、基材１５１と、粗面めっき層１５２と、めっき層１５３と、酸化膜１５４とを有している。基材１５１は、上面の長さ（幅）が、下面の長さ（幅）よりも長くなっている。具体的には、基材１５１の端部は、基材１５１の下面の側から薄化されている。基材１５１の材料としては、例えば、銅（Ｃｕ）、Ｃｕ合金を用いることができる。
ダイパッド１３１において、粗面めっき層１５２は、基材１５１の表面を覆うように形成されている。粗面めっき層１５２は、リード１３２の粗面めっき層２２と同様に、粗化処理により形成することができる。粗面めっき層１５２の材料としては、例えば銅（Ｃｕ）を用いることができる。
めっき層１５３は、粗面めっき層１５２の上面の一部を覆うように形成されている。めっき層１５３は、このリードフレーム１４０に搭載する半導体素子１３３（図１１（ｂ）参照）の大きさに応じて設定されている。めっき層１５３としては、例えば、銀（Ａｇ）めっきを用いることができる。なお、めっき層１５３として、例えば、ニッケル（Ｎｉ）めっき、パラジウム（Ｐｄ）めっき、金（Ａｕ）めっき、又は複数のめっき層（例えば、Ｎｉめっき層とＡｇめっき層）によりめっき層１５３を形成してもよい。例えば、粗面めっき層１５２から順にＮｉめっき層とＡｕめっき層とを積層してめっき層１５３としてもよい。また、粗面めっき層１５２から順にＮｉめっき層とＰｄめっき層とＡｕめっき層とを積層してめっき層１５３としてもよい。
酸化膜１５４は、めっき層１５３を除いて、粗面めっき層１５２の表面を覆うように形成されている。なお、酸化膜１５４のうち、ダイパッド１３１の下面側の酸化膜１５４ｘは、図１１（ｂ）に示す半導体装置１３０の製造工程において除去されている。
この半導体装置１３０において、半導体素子１３３は、はんだ１３４により、ダイパッド１３１の上面のめっき層１５３に接続されている。ダイパッド１３１は、めっき層１５３を除き、酸化膜１５４により覆われている。
酸化膜１５４は、上述した実施形態と同様に、水酸化物を含む酸化銅の皮膜であり、針状結晶を持つ。このような酸化膜１５４では、はんだが濡れ難い。このため、半導体素子１３３を実装する際に、はんだ１３４の濡れ広がり（ブリードアウト）を抑制できる。これにより、溶融したはんだ１３４による半導体素子１３３の位置ずれを抑制できる。
例えば、溶融したはんだ１３４が濡れ広がると、広がったはんだ１３４の表面張力によって、半導体素子１３３が移動したり、ダイパッド１３１の上面において半導体素子１３３が回転することで、ダイパッド１３１に対して半導体素子１３３が傾いたりする場合がある。この場合、半導体素子１３３の移動や傾きにより、リード１３２と接続するワイヤ１３５を半導体素子１３３の電極１３３ｐに接続できない（ボンディングできない）ことが生じることがある。
これに対し、図１１（ａ）に示すリードフレーム１４０は、ダイパッド１３１におけるはんだ１３４（図１１（ｂ）参照）の濡れ広がりを抑制する。このため、半導体素子１３３の位置ずれを抑制でき、ワイヤ１３５を接続することができる。なお、この変形例では、リード１１１のめっき層２３には、リード１３２と半導体素子１３３とを接続するワイヤ１３５が接続される。このため、リード１３２における酸化膜２４を省略することもできる。
（第３変形例）
図１３（ａ）は、第３変形例のリードフレーム１７０を示し、図１３（ｂ）はこのリードフレーム１７０を用いた半導体装置１６０を示す。この半導体装置１６０は、ＱＦＮパッケージ（Quad Flat Non-leaded Package）の半導体装置である。
図１３（ｂ）に示すように、半導体装置１６０は、ダイパッド１６１と、複数のリード１６２と、半導体素子１３３と、はんだ１３４と、ワイヤ１３５と、封止樹脂１３６とを有している。
図１３（ａ）に示すように、リードフレーム１７０は、ダイパッド１６１と、複数のリード１６２とを有している。
ダイパッド１６１は、基材１５１と、粗面めっき層１５２と、めっき層１５３と、酸化膜１５４とを有している。リード１６２は、基材２１と、粗面めっき層２２と、めっき層２３と、酸化膜２４とを有している。
図１３（ａ）及び図１３（ｂ）に示すように、ダイパッド１６１の基材１５１とリード１３２の基材２１の上面及び側面にのみ粗面めっき層１５２，２２が形成されている。このように粗面めっき層１５２，２２を形成しても、上述の変形例と同様に、はんだ１３４の濡れ広がりを抑制でき、半導体素子１３３の位置ずれを抑制できる。なお、この変形例では、リード１３２のめっき層２３には、リード１３２と半導体素子１３３とを接続するワイヤ１３５が接続される。このため、リード１３２における酸化膜２４を省略することもできる。
（第４変形例）
図１４（ａ）及び図１５は、第４変形例のリードフレーム１９０を示し、図１４（ｂ）はこのリードフレーム１９０を用いた半導体装置１８０を示す。
図１４（ｂ）に示すように、半導体装置１８０は、ダイパッド１８１と、複数のリード１８２と、半導体素子１８３と、はんだ１８４と、ワイヤ１８５と、封止樹脂１８６と、外装めっき層１８７とを有している。この半導体装置１８０は、ＱＦＰ（Quad flat package）の半導体装置である。
半導体素子１８３は、はんだ１８４により、ダイパッド１８１の上面に搭載されている。ダイパッド１８１は、リード１８２の内端部よりも低い位置に配置されている。半導体素子１８３は、上面に電極１８３ｐを有し、電極１８３ｐはワイヤ１８５によりリード１８２に接続されている。ワイヤ１８５は、例えば金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの細線からなる。ダイパッド１８１、リード１８２の一部、半導体素子１８３、はんだ１８４、ワイヤ１８５は、絶縁性を有する封止樹脂１８６により封止されている。封止樹脂１８６から突出するリード１８２の部分（外部リード）は、外装めっき層１８７により覆われている。この突出する部分は、ガルウイング状に屈曲形成されている。外装めっき層１８７は、上述した実施形態の外装めっき層１５と同様のめっき層からなり、外装めっき層１５と同様の方法により形成される。
図１４（ａ）及び図１５に示すように、リードフレーム１９０は、フレーム部１９１と、ダイパッド１８１と、サポートバー１９２と、インナーリード１９３と、アウターリード１９４と、ダムバー１９５とを有している。フレーム部１９１は、概略四角形枠状に形成されている。ダイパッド１８１は、四角形板状に形成されている。ダイパッド１８１は、複数本（図１５では４本）のサポートバー１９２によりフレーム部１９１に支持され、フレーム部１９１の中央に配設されている。ダイパッド１８１の周囲には、ダムバー１９５に接続された複数のインナーリード１９３が形成されている。ダムバー１９５には、複数のアウターリード１９４の基端が接続され、各アウターリード１９４の先端はフレーム部１９１に接続されている。インナーリード１９３とアウターリード１９４とにより、図１４（ｂ）に示すリード１８２が形成される。なお、図１５において、配線部分は封止樹脂１８６（図１４（ｂ）参照）により封止される領域を示している。
図１４（ａ）に示すように、ダイパッド１８１は、基材２０１と、粗面めっき層２０２と、めっき層２０３と、酸化膜２０４とを有している。粗面めっき層２０２は、基材２０１の表面を覆うように形成されている。めっき層２０３は、粗面めっき層２０２の上面に形成されている。酸化膜２０４は、めっき層２０３を除き、粗面めっき層２０２の表面を覆うように形成されている。リード１８２（インナーリード１９３とアウターリード１９４）は、基材２１１と、粗面めっき層２１２と、めっき層２１３と、酸化膜２１４とを有している。粗面めっき層２１２は、基材２１１の表面を覆うように形成されている。めっき層２１３は、リード１８２の内側端部において、粗面めっき層２１２の上面に形成されている。酸化膜２１４は、めっき層２１３を除き、粗面めっき層２１２の表面を覆うように形成されている。ダイパッド１８１の基材２０１とリード１８２の基材２１１は、１つの金属板（例えば銅板）をエッチングして形成される。
この変形例においても、上述した第２変形例と同様に、はんだ１８４の濡れ広がりを抑制でき、半導体素子１８３の位置ずれを抑制できる。また、酸化膜２０４，２１４により、ダイパッド１８１と封止樹脂１８６の間の剥離、リード１８２と封止樹脂１８６の間の剥離を抑制できる。
（第５変形例）
図１６（ａ）は、第５変形例のリードフレーム２３０を示し、図１６（ｂ）はこのリードフレーム２３０を用いた半導体装置２２０を示す。
図１６（ｂ）に示すように、半導体装置２２０は、ダイパッド１８１と、複数のリード２２１と、半導体素子１８３と、はんだ１８４と、ワイヤ１８５と、封止樹脂１８６と、を有している。この半導体装置２２０は、ＱＦＰ（Quad flat package）の半導体装置である。
図１６（ａ）及び図１６（ｂ）に示すように、リード２２１は、基材２１１と、粗面めっき層２１２と、めっき層２１３とを有している。つまり、このリード２２１は、第４変形例に対して、酸化膜２１４を有していない。粗面めっき層２１２は、その表面が粗化面であるため、この粗化面により、リード２２１と封止樹脂１８６とが密着する。なお、封止樹脂１８６から突出するリード２２１の表面（粗面めっき層２１２の表面）を、上述の第４変形例と同様に、外装めっき層により覆うようにしてもよい。
（第６変形例）
図１７は、第６変形例のリードフレーム２４０を示す。このリードフレーム２４０は、ＳＯＰパッケージ（Small outline package）の半導体装置に用いられるリードフレームである。
リードフレーム２４０は、フレーム部２４１と、ダイパッド２４２と、サポートバー２４３と、インナーリード２４４と、アウターリード２４５と、ダムバー２４６とを有している。
フレーム部２４１は、長方形枠状に形成されている。ダイパッド２４２は、長方形板状に形成されている。ダイパッド２４２は、複数本（図１７では２本）のサポートバー２４３により支持され、フレーム部２４１の中央に配設されている。ダイパッド２４２にはめっき層２５１が形成されている。
ダイパッド２４２の左右両側には、ダムバー２４６に接続された複数のインナーリード２４４が形成されている。インナーリード２４４の先端部には、めっき層２５２が形成されている。ダムバー２４６には、複数のアウターリード２４５の基端が接続され、アウターリード２４５の先端はフレーム部２４１に接続されている。インナーリード２４４とアウターリード２４５とによりリードが形成される。
このようなリードフレーム２４０においても、上述の実施形態及び各変形例と同様に、基材と、基材を覆う粗面めっき層と、粗面めっき層を覆う酸化膜とを有している。このため、このリードフレーム２４０を用いた半導体装置において、はんだの濡れ広がりが抑制され、ダイパッド２４２に接続される半導体素子の位置ずれを抑制できる。
（その他の変形例）
・上記実施形態及び変形例は、ＱＦＮ，ＱＦＰ，ＳＯＰのリードフレーム及び半導体装置について開示したが、ＳＯＪやＴＳＯＰ等の他の表面実装型のパッケージのリードフレーム及び半導体装置に適用してもよい。また、ＤＩＰ等の挿入実装型のパッケージのリードフレーム及び半導体装置に適用してもよい。
・上記実施形態及び変形例は、リードフレームに実装された１つの半導体素子を含む半導体装置について説明したが、複数の半導体素子を実装するリードフレーム及び半導体装置としてもよい。
・上記実施形態及び変形例に対して、リード、ダイパッドの形状を適宜変更してもよい。例えば、図１１（ａ）及び図１１（ｂ）において、上面の長さと下面の長さとが互いに等しい形状としてもよい。上述したように、酸化膜１５４と封止樹脂１３６との間で強力な密着力が得られるため、ダイパッド１３１と封止樹脂１３６との間の剥離を抑制できる。
１００ リードフレーム
１１ リード
１２ 半導体素子
１３ はんだ
１４ 封止樹脂
２１ 基材（導電材）
２２ 粗面めっき層（導電材）
２３ めっき層（第１めっき層）
２４ 酸化膜

Claims (10)

  1. 基材と、前記基材の下面を露出し前記基材の上面及び側面に形成された粗化面を有する粗面めっき層と、を含む導電材と、
    前記基材の前記上面の前記粗化面上に形成された、半導体素子を接続するためのめっき層と、
    前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜と、
    を有することを特徴とするリードフレーム。
  2. 前記酸化膜は、水酸化物を含む酸化銅の皮膜からなることを特徴とする請求項１に記載のリードフレーム。
  3. 前記粗面めっき層の前記粗化面の粗度は、前記粗面めっき層に覆われる部分の前記基材の表面の粗度より大きい、請求項１又は２に記載のリードフレーム。
  4. 前記酸化膜は、前記粗面めっき層のめっき金属の酸化物、及び前記基材の金属の酸化物である、請求項１～３のいずれか１項に記載のリードフレーム。
  5. 前記半導体素子が搭載されるダイパッドと、
    前記半導体素子の電極が接続されるリードとを備え、
    前記ダイパッド及び前記リードはそれぞれ、前記導電材、前記めっき層、及び前記酸化膜を有する、
    請求項１～４のいずれか１項に記載のリードフレーム。
  6. 半導体素子と、
    リードと、
    前記リードの一部と前記半導体素子とを覆う封止樹脂と、
    を含み、
    前記リードは、
    基材と、前記基材の下面を露出し前記基材の上面及び側面に形成された粗化面を有する粗面めっき層と、を含む導電材と、
    前記基材の前記上面の前記粗化面上に形成された、前記半導体素子を接続するためのめっき層と、
    前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜と、
    を有し、
    前記リードに、前記封止樹脂及び前記酸化膜から前記基材の前記下面の一部が露出する露出面が設けられ、
    前記半導体素子の電極は、はんだにより前記めっき層と接続されたこと、
    を特徴とする半導体装置。
  7. ダイパッドと、
    リードと、
    前記ダイパッドに搭載された半導体素子と、
    前記半導体素子の電極と前記リードとを接続するワイヤと、
    前記リードの一部と前記半導体素子と前記ダイパッドと前記ワイヤとを覆う封止樹脂と、を含み、
    前記ダイパッドは、
    基材と、前記基材の下面を露出し前記基材の上面及び側面に形成された粗化面を有する粗面めっき層と、を含む導電材と、
    前記基材の前記上面の前記粗化面上に形成されためっき層と、
    前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜と、
    を有し、
    前記ダイパッドに、前記封止樹脂及び前記酸化膜から前記基材の前記下面の一部が露出する露出面が設けられ、
    前記半導体素子は、はんだにより前記めっき層に接続されたこと、
    を特徴とする半導体装置。
  8. 基材に粗面めっきを施し、前記基材の下面を露出し前記基材の上面及び側面に粗化面を有する粗面めっき層を形成する粗化処理工程と、
    前記基材の前記上面の前記粗化面上に半導体素子を接続するためのめっき層を形成するめっき処理工程と、
    前記めっき層から露出する前記粗化面と前記基材の前記下面とを覆う酸化膜を形成する酸化処理工程と、を含むことを特徴とするリードフレームの製造方法。
  9. 前記酸化処理工程は、黒化処理液中に前記粗面めっき層と前記めっき層とを形成した前記基材を浸漬して陽極酸化処理を行う強制酸化処理であることを特徴とする請求項８に記載のリードフレームの製造方法。
  10. 前記粗化処理工程は、前記基材をめっき液に浸漬して電解めっきを施し前記粗面めっき層を形成することを特徴とする請求項８又は９に記載のリードフレームの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110265376A (zh) 2018-03-12 2019-09-20 意法半导体股份有限公司 引线框架表面精整
US11735512B2 (en) * 2018-12-31 2023-08-22 Stmicroelectronics International N.V. Leadframe with a metal oxide coating and method of forming the same
IT201900009501A1 (it) * 2019-06-19 2020-12-19 St Microelectronics Srl Procedimento di die attachment per dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
JP7271337B2 (ja) * 2019-06-27 2023-05-11 新光電気工業株式会社 電子部品装置及び電子部品装置の製造方法
IT201900022641A1 (it) * 2019-12-02 2021-06-02 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, apparato e dispositivo a semiconduttore corrispondenti
US11658171B2 (en) * 2020-12-23 2023-05-23 Semiconductor Components Industries, Llc Dual cool power module with stress buffer layer
JP2022113952A (ja) * 2021-01-26 2022-08-05 エイブリック株式会社 半導体装置およびその製造方法
CN115527867B (zh) * 2022-11-24 2023-03-17 宁波德洲精密电子有限公司 引线框架封装防分层制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004332105A (ja) 2003-04-16 2004-11-25 Shinko Electric Ind Co Ltd 導体基材、半導体装置及びそれらの製造方法
JP2004349497A (ja) 2003-05-22 2004-12-09 Shinko Electric Ind Co Ltd パッケージ部品及び半導体パッケージ
JP2012243889A (ja) 2011-05-18 2012-12-10 Denso Corp 半導体装置およびその製造方法
JP2017028152A (ja) 2015-07-24 2017-02-02 株式会社三井ハイテック リードフレーム及びその製造方法
JP2017147332A (ja) 2016-02-17 2017-08-24 株式会社三井ハイテック リードフレーム及びその製造方法、並びに半導体パッケージ
CN107154392A (zh) 2016-03-02 2017-09-12 顺德工业股份有限公司 导线架

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5756380A (en) * 1995-11-02 1998-05-26 Motorola, Inc. Method for making a moisture resistant semiconductor device having an organic substrate
JPH09148509A (ja) * 1995-11-22 1997-06-06 Goto Seisakusho:Kk 半導体装置用リードフレーム及びその表面処理方法
US7049683B1 (en) * 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US8067823B2 (en) * 2004-11-15 2011-11-29 Stats Chippac, Ltd. Chip scale package having flip chip interconnect on die paddle
KR101241735B1 (ko) * 2008-09-05 2013-03-08 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
KR20100103015A (ko) * 2009-03-12 2010-09-27 엘지이노텍 주식회사 리드 프레임 및 그 제조방법
KR101113891B1 (ko) * 2009-10-01 2012-02-29 삼성테크윈 주식회사 리드 프레임 및 리드 프레임 제조 방법
US20130098659A1 (en) * 2011-10-25 2013-04-25 Yiu Fai KWAN Pre-plated lead frame for copper wire bonding
JP5863174B2 (ja) * 2012-03-01 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9679832B1 (en) * 2016-07-20 2017-06-13 Stmicroelectronics Sdn Bhd Rough leadframe with a nanolayer of silver

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004332105A (ja) 2003-04-16 2004-11-25 Shinko Electric Ind Co Ltd 導体基材、半導体装置及びそれらの製造方法
JP2004349497A (ja) 2003-05-22 2004-12-09 Shinko Electric Ind Co Ltd パッケージ部品及び半導体パッケージ
JP2012243889A (ja) 2011-05-18 2012-12-10 Denso Corp 半導体装置およびその製造方法
JP2017028152A (ja) 2015-07-24 2017-02-02 株式会社三井ハイテック リードフレーム及びその製造方法
JP2017147332A (ja) 2016-02-17 2017-08-24 株式会社三井ハイテック リードフレーム及びその製造方法、並びに半導体パッケージ
CN107154392A (zh) 2016-03-02 2017-09-12 顺德工业股份有限公司 导线架

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