JP7016437B2 - 半導体スイッチング素子及びその製造方法 - Google Patents
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Description
本発明は、半導体スイッチング素子及びその製造方法に関する。
近年、省エネルギーの観点から、家電製品の制御及び産業用電力装置の制御などにインバータ回路が広く用いられるようになってきている。インバータ回路では、半導体スイッチング素子を含むパワー半導体デバイスが電圧または電流のオン及びオフを繰り返すことによって、電力の制御が行われている。定格電圧が300V以上では、その特性から絶縁ゲート型バイポーラトランジスター(Insulated Gate Bipolar Transistor:以下「IGBT」と略記する)が、半導体スイッチング素子として主に用いられている。
さて、IGBTにおいて、エミッタ領域と、トレンチ型のゲート電極とが均一的に設けた構成では、異常動作等によって、素子が短絡し、膨大な電流が流れて素子に悪影響を及ぼすことがある。そこで、例えば特許文献1及び2に開示された構成では、素子が短絡しても電流を抑制することができるように、エミッタ領域とトレンチ型のゲート電極とが部分的に間引かれている。
しかしながら、上述のように、エミッタ領域がない箇所においてトレンチ型のゲート電極が設けられない構成に、オン抵抗を低減することが可能な電荷蓄積層を全体的に加えた構成では、素子が遮断して電圧が印加された際に、電荷蓄積層が空乏化せず、耐圧が低下してしまうという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、耐圧の低下を抑制可能な技術を提供することを目的とする。
本発明に係る半導体スイッチング素子は、第1導電型を有する半導体層と、前記半導体層の上面のうちの互いに離間して設けられた2つの第1面のそれぞれの上に配設された電荷蓄積層と、前記2つの第1面のそれぞれにおいて、前記電荷蓄積層上に配設された、第2導電型を有するベース領域と、前記2つの第1面のそれぞれにおいて、前記ベース領域上に配設された、第1導電型を有するエミッタ領域と、前記半導体層の上面のうちの前記2つの第1面に挟まれた第2面上に配設された、第2導電型を有する導電領域と、前記2つの第1面のそれぞれにおいて、前記エミッタ領域の上面から前記第1面を貫通して前記半導体層に達し、前記エミッタ領域、前記ベース領域及び前記電荷蓄積層と交差する第1トレンチ内に第1ゲート絶縁膜を介して配設された第1ゲート電極と、前記2つの第1面のそれぞれにおいて、前記エミッタ領域及び前記導電領域の上面から前記第1面と前記第2面との間の前記半導体層の上面を貫通して前記半導体層に達し、前記エミッタ領域、前記ベース領域、前記電荷蓄積層及び前記導電領域と隣接する第2トレンチ内に第2ゲート絶縁膜を介して配設された第2ゲート電極と、前記導電領域上に配設され、前記導電領域に接するエミッタ電極とを備え、各前記第2トレンチの深さが各前記第1トレンチの深さよりも浅く、かつ、各前記第2トレンチの幅が各前記第1トレンチの幅よりも狭い。
本発明によれば、第2トレンチの深さが第1トレンチの深さよりも浅く、かつ、第2トレンチの幅が第1トレンチの幅よりも狭いので、耐圧の低下を抑制することができる。
以下、添付される図面を参照しながら実施の形態について説明する。なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される構成要素の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
<第1及び第2関連スイッチング素子>
まず、本発明の実施の形態1に係る半導体スイッチング素子について説明する前に、これと関連する第1及び第2半導体スイッチング素子(以下、「第1及び第2関連スイッチング素子」と記す)について説明する。
まず、本発明の実施の形態1に係る半導体スイッチング素子について説明する前に、これと関連する第1及び第2半導体スイッチング素子(以下、「第1及び第2関連スイッチング素子」と記す)について説明する。
図22は、第1関連スイッチング素子の構成を示す断面図である。この第1関連スイッチング素子は、電荷蓄積型絶縁ゲートバイポーラトランジスターである。以下、第1導電型はN型、第2導電型はP型であるものとして説明するが、第1導電型がP型、第2導電型がN型であってもよい。なお、N型にはN-型及びN+型が含まれ、P型にはP-型及びP+型が含まれる。
第1関連スイッチング素子は、N-型を有する半導体層1と、P型を有するベース領域2aと、N+型を有するエミッタ領域3と、電荷蓄積層4と、第1トレンチ5aと、第1ゲート電極6aと、第1ゲート絶縁膜である第1ゲート酸化膜7aと、絶縁膜8と、エミッタ電極9と、N型を有するバッファ領域10と、P型を有するコレクタ領域11と、コレクタ電極12と、P+型を有する高濃度領域13とを備える。
半導体層1の上面のセル領域上には、電荷蓄積層4が配設されている。電荷蓄積層4は、例えば、半導体層1よりも不純物濃度が高いN型の不純物層であり、オン抵抗を低減するための層である。
電荷蓄積層4上には、P型の不純物を拡散することにより形成されたベース領域2aが配設されている。ベース領域2a上には、高濃度のN型の不純物を選択的に拡散することにより形成されたエミッタ領域3が配設されている。また、ベース領域2a上には、エミッタ領域3と隣接し、高濃度のP型の不純物を選択的に拡散することにより形成された高濃度領域13が配設されている。
エミッタ領域3の上面から半導体層1に達する第1トレンチ5aが、エミッタ領域3、ベース領域2a及び電荷蓄積層4と交差するように設けられている。ここでは、複数の第1トレンチ5aが水平方向において均等に設けられ、各第1トレンチ5aが、エミッタ領域3と直交するように設けられている。
第1ゲート電極6aは、第1トレンチ5a内に第1ゲート酸化膜7aを介して配設されている。ここでは、第1ゲート電極6aが第1トレンチ5a内に埋設されている。エミッタ領域3と半導体層1との間に介在するベース領域2aのうち、第1ゲート電極6aの周縁部はチャネル領域として機能する。
絶縁膜8は、第1ゲート電極6aの上面、及び、第1ゲート電極6aの周辺部分の上部を覆う。エミッタ電極9は、高濃度領域13のうち絶縁膜8から露出した部分と、絶縁膜8とを覆うように配設されている。
半導体層1の裏面上には、N型の不純物で形成されたバッファ領域10が配設されている。バッファ領域10の下面上には、P型の不純物で形成されたコレクタ領域11が配設されている。さらに、コレクタ領域11の下面全域上にコレクタ電極12が配設されている。
次に、図22を用いて第1関連スイッチング素子のオン動作について説明する。エミッタ電極9とコレクタ電極12との間に所定の正のコレクタ電圧VCEを印加した状態で、エミッタ電極9と第1ゲート電極6aとの間に所定の正のゲート電圧VGEを印加してゲートをオン状態にしたとする。このときベース領域2aのチャネル領域がP型からN型に反転してチャネルが形成され、このチャネルを通じて電子がエミッタ電極9から半導体層1に注入される。この注入された電子によりコレクタ領域11と半導体層1との間が順バイアス状態となり、正孔(ホール)がコレクタ領域11から半導体層1に注入される。これにより、半導体層1の抵抗が大幅に下がり、第1関連スイッチング素子のオン抵抗が大幅に下がることによって、電流容量は増大する。さらに電荷蓄積層4により、コレクタ領域11から供給された正孔が電荷蓄積層4直下に貯まるため、第1関連スイッチング素子のオン抵抗をさらに下げる効果を得ることができる。
しかしながら図22のように、全ての第1トレンチ5aにエミッタ領域3が配設された構成では、異常動作等によって素子が短絡し、膨大な電流が流れて素子に悪影響を及ぼすことがある。
図23は、この問題を解決するための第2関連スイッチング素子の構成を示す断面図である。第2関連スイッチング素子では、第1関連スイッチング素子のいくつかのエミッタ領域3を間引いた構造である。オン電圧がなるべく上昇しない範囲で部分的にエミッタ領域3を間引くことにより、素子が短絡した場合でも流れる電流を抑制することができる。
ただし、このような構成では、エミッタ領域3がない箇所における第1ゲート電極6aは、素子の寄生容量となってしまう。この寄生容量による素子の入力容量増大に伴って、ゲート駆動電荷が増大したり、スイッチング速度が低下したりするという問題がある。
そこで、特許文献1及び2の技術では、第1ゲート電極6aも部分的に間引かれている。しかしながら、そのような構成に、オン抵抗を低減することが可能な電荷蓄積層を全体的に加えた構成では、素子が遮断して電圧が印加された際に、電荷蓄積層が空乏化せず、耐圧が低下してしまうという問題があった。そこで、以下で説明する本発明の実施の形態1に係る半導体スイッチング素子では、この問題を解決することが可能となっている。
<実施の形態1>
図1は、本発明の実施の形態1に係る半導体スイッチング素子の構成を示す平面図である。図2及び図3は、図1のA-A’線及びB-B’線のそれぞれにおける断面図である。なお、図1では、図2及び図3に図示された構成要素のうちいくつかの構成要素の図示が省略されている。
図1は、本発明の実施の形態1に係る半導体スイッチング素子の構成を示す平面図である。図2及び図3は、図1のA-A’線及びB-B’線のそれぞれにおける断面図である。なお、図1では、図2及び図3に図示された構成要素のうちいくつかの構成要素の図示が省略されている。
本実施の形態1に係る半導体スイッチング素子は、第1及び第2関連スイッチング素子と同様、電荷蓄積型絶縁ゲートバイポーラトランジスターである。以下、本実施の形態1で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態1に係る半導体スイッチング素子は、第1関連スイッチング素子の構成に加えて、P型を有する導電領域2bと、第2トレンチ5bと、第2ゲート電極6bと、第2ゲート絶縁膜である第2ゲート酸化膜7bとを備える。
図2に示すように、半導体層1の上面のうちの第1面であるセル領域上には、第1関連スイッチング素子と同様に、電荷蓄積層4、ベース領域2a及びエミッタ領域3が、この順に配設されている。なお、深さ方向におけるエミッタ領域3の位置と、電荷蓄積層4の位置とは異なるが、エミッタ領域3の図1の平面視でのパターンと、電荷蓄積層4の図1の平面視でのパターンとは同じである。
半導体層1の上面のうちの第2面上には、導電領域2bが配設されている。この導電領域2bの内側には、第1及び第2トレンチ5a,5bが設けられていない。
本実施の形態1では、図1に示すように、複数の導電領域2b、複数の第1トレンチ5a、及び、複数の第2トレンチ5bが図2の横方向に配列されている。そして、複数のエミッタ領域3が、第1及び第2トレンチ5a,5bが延在する図1の縦方向に配列されており、ベース領域2a及び高濃度領域13によって互いに離間されて配設されている。なお、図3に示すように高濃度領域13はベース領域2a上に配設されている。
図2に示すように、エミッタ領域3の上面から半導体層1に達する第1トレンチ5aが、エミッタ領域3、ベース領域2a及び電荷蓄積層4と、直交つまり交差するように設けられている。
ここで本実施の形態1に係る半導体スイッチング素子には、第2トレンチ5bが設けられている。この第2トレンチ5bは、エミッタ領域3及び導電領域2bの上面から半導体層1に達している。そして第2トレンチ5bは、エミッタ領域3、ベース領域2a、電荷蓄積層4及び導電領域2bと隣接する。第2トレンチ5bの深さは、第1トレンチ5aの深さよりも浅く、第2トレンチ5bの幅は、第1トレンチ5aの幅よりも狭い。
第1ゲート電極6aは、第1トレンチ5a内に第1ゲート酸化膜7aを介して配設されている。同様に、第2ゲート電極6bは、第2トレンチ5b内に第2ゲート酸化膜7bを介して配設されている。なお、第2ゲート電極6bの深さは、第1ゲート電極6aの深さよりも浅くなっている。エミッタ領域3と半導体層1との間に介在するベース領域2aのうち、第1及び第2ゲート電極6a,6bの周縁部はチャネル領域として機能する。
<動作>
本実施の形態1に係る半導体スイッチング素子の動作について説明する。図2及び図3において、エミッタ電極9とコレクタ電極12との間に所定の正のコレクタ電圧VCEを印加した状態で、エミッタ電極9と第1ゲート電極6aとの間、及び、エミッタ電極9と第2ゲート電極6bとの間のそれぞれに所定の正のゲート電圧VGEを印加してゲートをオン状態にしたとする。このときベース領域2aのチャネル領域がP型からN型に反転してチャネルが形成され、このチャネルを通じて電子がエミッタ電極9から半導体層1に注入される。この注入された電子によりコレクタ領域11と半導体層1との間が順バイアス状態となり、正孔(ホール)がコレクタ領域11から半導体層1に注入される。これにより、半導体層1の抵抗が大幅に下がり、半導体スイッチング素子のオン抵抗が大幅に下がることによって、電流容量は増大する。さらに電荷蓄積層4により、コレクタ領域11から供給された正孔が電荷蓄積層4直下に貯まるため、半導体スイッチング素子のオン抵抗をさらに下げる効果を得ることができる。
本実施の形態1に係る半導体スイッチング素子の動作について説明する。図2及び図3において、エミッタ電極9とコレクタ電極12との間に所定の正のコレクタ電圧VCEを印加した状態で、エミッタ電極9と第1ゲート電極6aとの間、及び、エミッタ電極9と第2ゲート電極6bとの間のそれぞれに所定の正のゲート電圧VGEを印加してゲートをオン状態にしたとする。このときベース領域2aのチャネル領域がP型からN型に反転してチャネルが形成され、このチャネルを通じて電子がエミッタ電極9から半導体層1に注入される。この注入された電子によりコレクタ領域11と半導体層1との間が順バイアス状態となり、正孔(ホール)がコレクタ領域11から半導体層1に注入される。これにより、半導体層1の抵抗が大幅に下がり、半導体スイッチング素子のオン抵抗が大幅に下がることによって、電流容量は増大する。さらに電荷蓄積層4により、コレクタ領域11から供給された正孔が電荷蓄積層4直下に貯まるため、半導体スイッチング素子のオン抵抗をさらに下げる効果を得ることができる。
次に、本実施の形態1に係る半導体スイッチング素子のオン状態からオフ状態にターンオフする際の動作について説明する。図1及び図2において、エミッタ電極9と第1ゲート電極6aとの間、及び、エミッタ電極9と第2ゲート電極6bとの間に印加されるゲート電圧VGEを、正からゼロまたは負(逆バイアス)にする。これにより、N型に反転していたチャネル領域がP型に戻り、エミッタ電極9から半導体層1への電子の注入が止まる。電子の注入の停止によりコレクタ領域11から半導体層1への正孔の注入も止まる。その後、半導体層1に蓄積されていた電子はコレクタ電極12へ、半導体層1に蓄積されていた正孔はエミッタ電極9へ回収されるか、または互いに再結合して消滅する。
この際、エミッタ電極9とコレクタ電極12と間に所定の正のコレクタ電圧VCEが素子に印加されるため、半導体層1とベース領域2aとからなるPN接合部と、第2トレンチ5bの底部とには、最大電界が印加される。ここで、電荷蓄積層4は所定の距離以下の間隔で配設されたトレンチに挟まれており、電荷蓄積層4は導電領域2b下に設けられていないことから、オフ状態では電荷蓄積層4が空乏化する。このため、コレクタ電圧VCEが素子に印加されても素子の耐圧は低下しない。
また、第2トレンチ5bの深さは、第1トレンチ5aの深さよりも浅いので、半導体層1とベース領域2aとからなるPN接合部と、第2トレンチ5bの底部とが近くなる。つまり、最大電界が印加される部分同士が近くなる。これにより、電界のバランスが取りやすくなるので、この箇所で耐圧が低下することを抑制することができる。
<製造方法>
図4~図14は、本実施の形態1に係る半導体スイッチング素子の製造方法の一例を示す図であり、具体的には、製造工程の各段階における半導体スイッチング素子の状態を示す断面図である。なお、図4(a)~図14(a)は、図1のA-A’線における断面状態を示し、図4(b)~図14(b)は、図1のB-B’線における断面状態を示す。
図4~図14は、本実施の形態1に係る半導体スイッチング素子の製造方法の一例を示す図であり、具体的には、製造工程の各段階における半導体スイッチング素子の状態を示す断面図である。なお、図4(a)~図14(a)は、図1のA-A’線における断面状態を示し、図4(b)~図14(b)は、図1のB-B’線における断面状態を示す。
図4(a)及び図4(b)に示す工程において、N-型のシリコンを含む基板31を用意する。なお、基板31は、例えば窒化ガリウム及び炭化珪素などのワイドバンドギャップ半導体を含む基板であってもよい。
次に図5(a)及び図5(b)に示す工程において、基板31の上部にP型の不純物を拡散することによりP型領域2を形成する。このP型領域2は、最終的には概ねベース領域2a及び導電領域2bとなる。基板31のP型領域2以外の部分は、最終的には概ね半導体層1となる。そこで、以下では、基板31のP型領域2以外の部分を半導体層1として説明する。
それから図6(a)及び図6(b)に示す工程で、P型領域2の上部の一部にエミッタ領域3を形成し、半導体層1とP型領域2との間の部分の一部に電荷蓄積層4を形成する。このとき、エミッタ領域3の平面視でのパターンと、電荷蓄積層4の平面視でのパターンとは同じであることから、同じフォトマスクを用いて不純物注入の加速電圧を変えるだけで、エミッタ領域3及び電荷蓄積層4をほぼ同時に形成することができる。
図7(a)及び図7(b)に示す工程で、P型領域2の上部の別の一部に高濃度領域13を形成する。
次に図8(a)及び図8(b)に示す工程で、エミッタ領域3、P型領域2及び電荷蓄積層4を貫通する第1トレンチ5aを形成するとともに、エミッタ領域3の端部と隣接してP型領域2を貫通する第2トレンチ5bを形成する。このとき、第2トレンチ5bの幅を、第1トレンチ5aの幅より狭くすることで、マイクロローディング効果により同じエッチング工程で深さが異なる第1及び第2トレンチ5a,5bを同時に形成することができる。第2トレンチ5bを形成することにより、P型領域2は、ベース領域2aと導電領域2bとに分離される。なお、以上の工程によって、ベース領域2a、導電領域2b、エミッタ領域3及び電荷蓄積層4が形成されたが、これらの形成順は上記の順に限ったものではない。
それから図9(a)及び図9(b)に示す工程で、第1トレンチ5a内に第1ゲート酸化膜7aを形成し、第2トレンチ5b内に第2ゲート酸化膜7bを形成する。そして、第1トレンチ5a内に第1ゲート酸化膜7aを介して第1ゲート電極6aを埋設し、第2トレンチ5b内に第2ゲート酸化膜7bを介して第2ゲート電極6bを埋設する。それから、第1及び第2ゲート電極6a,6bの上面、及び、第1及び第2ゲート電極6a,6bの周辺部分の上部を覆う絶縁膜8を形成する。
図10(a)及び図10(b)に示す工程で、導電領域2b、エミッタ領域3及び高濃度領域13のうち絶縁膜8から露出した部分と、絶縁膜8とを覆うエミッタ電極9を形成する。
図11(a)及び図11(b)に示す工程で、半導体層1の裏面を研磨して、半導体層1の厚さを所定の厚さに調節する。次に図12(a)及び図12(b)に示す工程で、半導体層1の裏面から予め定められた深さにバッファ領域10を形成する。それから図13(a)及び図13(b)に示す工程で、バッファ領域10の下面上にコレクタ領域11を形成する。最後に図14(a)及び図14(b)に示す工程で、コレクタ領域11の下面上にコレクタ電極12を形成する。以上の工程によって、図2及び図3に示した本実施の形態1に係る半導体スイッチング素子が得られる。
<実施の形態1のまとめ>
以上のような本実施の形態1に係る半導体スイッチング素子によれば、図23の第2関連スイッチング素子から第1ゲート電極6aを部分的に間引いた構成であっても、オフ状態時の耐圧の低下を抑制することができる。さらに第2トレンチ5bの深さは、第1トレンチ5aの深さよりも浅いので、半導体層1とベース領域2aとからなるPN接合部と、第2トレンチ5bの底部とが近くなる。これにより、電界のバランスが取りやすくなるので、この箇所で耐圧が低下することを抑制することができる。また、導電領域2b内にゲート電極を設けないことにより、素子の寄生容量を低減することができる。この結果、ゲートを駆動する電流の増大抑制、及び、スイッチング速度の低減抑制が可能となる。
以上のような本実施の形態1に係る半導体スイッチング素子によれば、図23の第2関連スイッチング素子から第1ゲート電極6aを部分的に間引いた構成であっても、オフ状態時の耐圧の低下を抑制することができる。さらに第2トレンチ5bの深さは、第1トレンチ5aの深さよりも浅いので、半導体層1とベース領域2aとからなるPN接合部と、第2トレンチ5bの底部とが近くなる。これにより、電界のバランスが取りやすくなるので、この箇所で耐圧が低下することを抑制することができる。また、導電領域2b内にゲート電極を設けないことにより、素子の寄生容量を低減することができる。この結果、ゲートを駆動する電流の増大抑制、及び、スイッチング速度の低減抑制が可能となる。
<実施の形態1の変形例>
図15は、実施の形態1の変形例に係る半導体スイッチング素子の構成を示すA-A’線における断面図である。図15に示すように、二つの導電領域2bの間における、ベース領域2a、エミッタ領域3、第1トレンチ5a、第1ゲート電極6a、及び、第1ゲート酸化膜7aの数を、実施の形態1のこれらの数よりも増やしてもよい。このような構成であっても、実施の形態1と同様に耐圧の低下を抑制することができる。
図15は、実施の形態1の変形例に係る半導体スイッチング素子の構成を示すA-A’線における断面図である。図15に示すように、二つの導電領域2bの間における、ベース領域2a、エミッタ領域3、第1トレンチ5a、第1ゲート電極6a、及び、第1ゲート酸化膜7aの数を、実施の形態1のこれらの数よりも増やしてもよい。このような構成であっても、実施の形態1と同様に耐圧の低下を抑制することができる。
図16は、実施の形態1の別の変形例に係る半導体スイッチング素子の構成を示すA-A’線における断面図である。図16に示すように、導電領域2bの幅を、実施の形態1の導電領域2bの幅よりも広げてもよい。このような構成であっても、実施の形態1と同様に耐圧の低下を抑制することができる。
なお、以上の変形例は、後述する実施の形態2においても同様に適用可能である。
<実施の形態2>
本発明の実施の形態2に係る半導体スイッチング素子の平面構成は、実施の形態1に係る半導体スイッチング素子の平面構成(図1)と同じである。図17及び図18は、図1のA-A’線及びB-B’線のそれぞれにおける断面図である。以下、本実施の形態2で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本発明の実施の形態2に係る半導体スイッチング素子の平面構成は、実施の形態1に係る半導体スイッチング素子の平面構成(図1)と同じである。図17及び図18は、図1のA-A’線及びB-B’線のそれぞれにおける断面図である。以下、本実施の形態2で説明する構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図17及び図18に示すように、本実施の形態2に係る半導体スイッチング素子は、実施の形態1に係る半導体スイッチ素子の構成要素に加えて、N型を有するカソード領域14を備えている。カソード領域14は、N型の不純物によって形成された領域であり、導電領域2b下方、かつ半導体層1下方に配設されている。
本実施の形態2では、カソード領域14は、導電領域2bの真下、かつバッファ領域10の下面上に配設されている。そして、カソード領域14の側部は、コレクタ領域11と隣接している。なお、カソード領域14は、全ての導電領域2b下方に配設されなくてもよく、1以上の導電領域2b下方に配設されていればよい。このように構成された本実施の形態2に係る半導体スイッチング素子は、逆導通型絶縁ゲートトランジスターとして機能する。ここでの逆導通型絶縁ゲートトランジスターは、実施の形態1で説明した電荷蓄積型絶縁ゲートバイポーラトランジスターと、還流ダイオードとを有する。また、ここでの還流ダイオードは、カソード領域14と、当該カソード領域14上方の導電領域2bとを含む。
<動作>
本実施の形態2に係る半導体スイッチング素子の動作について説明する。なお、本実施の形態2に係る半導体スイッチング素子のうちの電荷蓄積型絶縁ゲートバイポーラトランジスターの動作は、実施の形態1で説明した動作と同じである。以下では、本実施の形態2に係る半導体スイッチング素子のうちの還流ダイオードの動作について説明する。
本実施の形態2に係る半導体スイッチング素子の動作について説明する。なお、本実施の形態2に係る半導体スイッチング素子のうちの電荷蓄積型絶縁ゲートバイポーラトランジスターの動作は、実施の形態1で説明した動作と同じである。以下では、本実施の形態2に係る半導体スイッチング素子のうちの還流ダイオードの動作について説明する。
図17及び図18の構造において、エミッタ電極9とコレクタ電極12との間に所定のしきい値を超える順バイアス(アノード電圧VAK)を印加すると、導電領域2bから半導体層1に正孔が注入され、さらにカソード領域14から半導体層1に電子が注入され、順方向電圧(VF)が大幅に下がる。この結果、エミッタ電極9とコレクタ電極12との間に電流が流れる。ここで本実施の形態2に係る半導体スイッチング素子では、カソード領域14の真上に電荷蓄積層4が配設されていない。このため、カソード領域14から供給された電子が電荷蓄積層4によって妨げられることがないことから、より低い順方向電圧を得ることができる。
<製造方法>
図19~図21は、本実施の形態2に係る半導体スイッチング素子の製造方法の一例を示す図であり、具体的には、一部の製造工程の各段階における半導体スイッチング素子の状態を示す断面図である。なお、図19(a)~図21(a)は、図1のA-A’線における断面状態を示し、図19(b)~図21(b)は、図1のB-B’線における断面状態を示す。
図19~図21は、本実施の形態2に係る半導体スイッチング素子の製造方法の一例を示す図であり、具体的には、一部の製造工程の各段階における半導体スイッチング素子の状態を示す断面図である。なお、図19(a)~図21(a)は、図1のA-A’線における断面状態を示し、図19(b)~図21(b)は、図1のB-B’線における断面状態を示す。
まず、実施の形態1で説明した図4(a)及び図4(b)に示す工程から図12(a)及び図12(b)に示す工程までを行う。
次に図19(a)及び図19(b)に示す工程で、導電領域2bの真下を除いて、バッファ領域10の下面上にコレクタ領域11を形成する。それから図20(a)及び図20(b)に示す工程で、導電領域2bの真下、かつバッファ領域10の下面上にカソード領域14を形成する。最後に図21(a)及び図21(b)に示す工程で、コレクタ領域11及びカソード領域14の下面上にコレクタ電極12を形成する。以上の工程によって、図17及び図18に示した本実施の形態2に係る半導体スイッチング素子が得られる。
<実施の形態2のまとめ>
以上のような本実施の形態2に係る半導体スイッチング素子によれば、実施の形態1と同様に耐圧が低下することを抑制したり、素子の寄生容量を低減したりすることができる。また、カソード領域14が、電荷蓄積層4がない導電領域2b下方、かつ半導体層1下方に配設されている。このため、カソード領域14から供給された電子が電荷蓄積層4によって妨げられることがないことから、より低い順方向電圧(VF)を得ることができる。
以上のような本実施の形態2に係る半導体スイッチング素子によれば、実施の形態1と同様に耐圧が低下することを抑制したり、素子の寄生容量を低減したりすることができる。また、カソード領域14が、電荷蓄積層4がない導電領域2b下方、かつ半導体層1下方に配設されている。このため、カソード領域14から供給された電子が電荷蓄積層4によって妨げられることがないことから、より低い順方向電圧(VF)を得ることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
1 半導体層、2a ベース領域、2b 導電領域、3 エミッタ領域、4 電荷蓄積層、5a 第1トレンチ、5b 第2トレンチ、6a 第1ゲート電極、6b 第2ゲート電極、7a 第1ゲート酸化膜、7b 第2ゲート酸化膜、14 カソード領域。
Claims (4)
- 第1導電型を有する半導体層と、
前記半導体層の上面のうちの互いに離間して設けられた2つの第1面のそれぞれの上に配設された電荷蓄積層と、
前記2つの第1面のそれぞれにおいて、前記電荷蓄積層上に配設された、第2導電型を有するベース領域と、
前記2つの第1面のそれぞれにおいて、前記ベース領域上に配設された、第1導電型を有するエミッタ領域と、
前記半導体層の上面のうちの前記2つの第1面に挟まれた第2面上に配設された、第2導電型を有する導電領域と、
前記2つの第1面のそれぞれにおいて、前記エミッタ領域の上面から前記第1面を貫通して前記半導体層に達し、前記エミッタ領域、前記ベース領域及び前記電荷蓄積層と交差する第1トレンチ内に第1ゲート絶縁膜を介して配設された第1ゲート電極と、
前記2つの第1面のそれぞれにおいて、前記エミッタ領域及び前記導電領域の上面から前記第1面と前記第2面との間の前記半導体層の上面を貫通して前記半導体層に達し、前記エミッタ領域、前記ベース領域、前記電荷蓄積層及び前記導電領域と隣接する第2トレンチ内に第2ゲート絶縁膜を介して配設された第2ゲート電極と、
前記導電領域上に配設され、前記導電領域に接するエミッタ電極と
を備え、
各前記第2トレンチの深さが各前記第1トレンチの深さよりも浅く、かつ、各前記第2トレンチの幅が各前記第1トレンチの幅よりも狭い、半導体スイッチング素子。 - 請求項1に記載の半導体スイッチング素子であって、
前記導電領域下方、かつ前記半導体層下方に配設された、第1導電型を有するカソード領域をさらに備える、半導体スイッチング素子。 - (a)第1導電型を有する半導体層の上面のうちの互いに離間して設けられた2つの第1面のそれぞれの上に配設される電荷蓄積層と、
前記2つの第1面のそれぞれにおいて、前記電荷蓄積層上に配設され、第2導電型を有するベース領域と、
前記2つの第1面のそれぞれにおいて、前記ベース領域上に配設され、第1導電型を有するエミッタ領域と、
前記半導体層の上面のうちの前記2つの第1面に挟まれた第2面上に配設され、第2導電型を有する導電領域とを形成する工程と、
(b)前記2つの第1面のそれぞれにおいて、前記エミッタ領域の上面から前記第1面を貫通して前記半導体層に達し、前記エミッタ領域、前記ベース領域及び前記電荷蓄積層と交差する第1トレンチを形成し、かつ、前記2つの第1面のそれぞれにおいて、前記エミッタ領域及び前記導電領域の上面から前記第1面と前記第2面との間の前記半導体層の上面を貫通して前記半導体層に達し、前記エミッタ領域、前記ベース領域、前記電荷蓄積層及び前記導電領域と隣接する第2トレンチを形成する工程と、
(c)前記第1トレンチ内に第1ゲート絶縁膜を介して第1ゲート電極を形成し、かつ、前記第2トレンチ内に第2ゲート絶縁膜を介して第2ゲート電極を形成する工程と、
(d)前記導電領域に接するエミッタ電極を前記導電領域上に形成する工程と
を備え、
各前記第2トレンチの深さが各前記第1トレンチの深さよりも浅く、かつ、各前記第2トレンチの幅が各前記第1トレンチの幅よりも狭い、半導体スイッチング素子の製造方法。 - 請求項3に記載の半導体スイッチング素子の製造方法であって、
(e)前記導電領域下方、かつ前記半導体層下方に、第1導電型を有するカソード領域を形成する工程をさらに備える、半導体スイッチング素子の製造方法。
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