JP7008410B2 - Memory controller and method - Google Patents

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Description

本発明は、メモリコントローラおよび方法に関する。 The present invention relates to a memory controller and a method.

近年、ＤＲＡＭ（Dynamic Random Access Memory）の製造プロセスの微細化が進んでいる。ＤＲＡＭの製造プロセスが４０ｎｍを下回り、密度が増加すると、隣接するワードラインに対するクロストーク等の電気的影響により、隣接するワードラインへつながるメモリセルへのリーク電流の影響が顕著となる。これにより、メモリコントローラによる特定のＲＯＷに対するＡｃｔｉｖａｔｅコマンドの発行が集中した場合、ＤＲＡＭのメモリセル内部のデータが破損する虞がある。これを、ＲＯＷ ＨＡＭＭＥＲ問題という。 In recent years, the manufacturing process of DRAM (Dynamic Random Access Memory) has been miniaturized. When the DRAM manufacturing process is less than 40 nm and the density is increased, the influence of the leakage current on the memory cell connected to the adjacent word line becomes remarkable due to the electric influence such as crosstalk on the adjacent word line. As a result, when the activation commands are centrally issued by the memory controller to a specific ROW, the data inside the memory cell of the DRAM may be damaged. This is called the ROW HAMMER problem.

ＲＯＷ ＨＡＭＭＥＲ問題への対策として、ＬＰＤＤＲ４の規格にはＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンド（以下、ＴＲＲと称す）が定義されている。ＴＲＲは、ＤＲＡＭのあるＲＯＷに対するＡｃｔｉｖａｔｅコマンドの発行数が、一定期間内に上限値に達した場合、該当するＲＯＷに対してメモリコントローラから特定のシーケンスを実行する操作である。この上限値はＭＡＣ（Maximum Activate Count）と呼ばれる。ＴＲＲを実施すると、メモリセル内部のデータ破損を回避することができる。 As a countermeasure to the ROW HAMMER problem, the Target Row Refresh command (hereinafter referred to as TRR) is defined in the LPDDR4 standard. TRR is an operation of executing a specific sequence from the memory controller for a ROW of a DRAM when the number of active commands issued to the ROW reaches the upper limit within a certain period of time. This upper limit is called MAC (Maximum Activate Count). By implementing TRR, it is possible to avoid data corruption inside the memory cell.

しかしながら、ＴＲＲの機能をメモリコントローラに実装する際には、各ＲＯＷへのＡｃｔｉｖａｔｅコマンドの発行数を計測しなければならない。ＬＰＤＤＲ４の場合、ＭＡＣの値は最大７０万（２０ｂｉｔ長のカウンタが必要）であり、ＤＲＡＭのＲＯＷ数は最小容量である４Ｇｂｉｔの場合でもチャネルあたり１３１Ｋ個となる。そのため、単純な実装を行うと、回路規模が大きくなる。これに対応して特許文献１では、回路規模を抑制しながら、Ａｃｔｉｖａｔｅコマンドの発行数を計測し、ＴＲＲを実行する方法が提案されている。 However, when implementing the TRR function in the memory controller, the number of Activate commands issued to each ROW must be counted. In the case of LPDDR4, the maximum MAC value is 700,000 (a counter having a length of 20 bits is required), and the number of ROWs of the DRAM is 131 K per channel even in the case of 4 Gbit, which is the minimum capacity. Therefore, if a simple implementation is performed, the circuit scale will increase. Correspondingly, Patent Document 1 proposes a method of measuring the number of Activate commands issued and executing TRR while suppressing the circuit scale.

米国特許出願公開第２０１４／０００６７０４号明細書U.S. Patent Application Publication No. 2014/0006704

特許文献１に示されている手法では、メモリコントローラは、ＲＯＷアドレスと、各ＲＯＷアドレスへのＡｃｔｉｖａｔｅコマンドの発行数とを対応付けて保持するテーブルを持つ。このテーブルのエントリ数は、一定期間内でＭＡＣに達することの可能なＲＯＷの個数に基づいており、前述の単純な実装と比較して、回路規模を削減することができる。 In the method shown in Patent Document 1, the memory controller has a table that holds the ROW address and the number of Activate commands issued to each ROW address in association with each other. The number of entries in this table is based on the number of ROWs that can reach the MAC within a given period of time, which can reduce the circuit scale as compared to the simple implementation described above.

しかしながら、特許文献１に示されている手法は、テーブルのエントリ数を減らす代わりに発行数の正確さを犠牲にしている。したがって、ＲＯＷアドレスへの実際のＡｃｔｉｖａｔｅコマンドの発行数と、テーブルに保持されている発行数と、の間に乖離が生じうる。この乖離により無駄なＴＲＲが発生し、性能の低下につながる虞がある。 However, the method shown in Patent Document 1 sacrifices the accuracy of the number of issues at the cost of reducing the number of entries in the table. Therefore, there may be a discrepancy between the number of actual Activate commands issued to the ROW address and the number of issues held in the table. This divergence causes unnecessary TRR, which may lead to deterioration of performance.

本発明はこうした課題に鑑みてなされたものであり、その目的は、ＴＲＲを実装したメモリコントローラにおいて、回路規模を抑制しつつ無駄なＴＲＲの発生を抑制できる技術の提供にある。 The present invention has been made in view of these problems, and an object of the present invention is to provide a technique capable of suppressing the generation of unnecessary TRR while suppressing the circuit scale in a memory controller in which TRR is mounted.

本発明のある態様はメモリコントローラに関する。このメモリコントローラは、ＲＯＷアドレスが複数のグループに分けられたＤＲＡＭを制御するメモリコントローラであって、ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて保持する第１保持手段であって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、第１保持手段と、第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行する制御手段と、ＲＯＷアドレスの複数のグループそれぞれに対応する複数のカウント値を保持する第２保持手段と、を備え、制御手段は、第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、第１保持手段に空いているエントリがない場合、第１保持手段に保持されているＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがい選択されたＲＯＷアドレスである第２ＲＯＷアドレスを第１ＲＯＷアドレスで置き換えると共に、第２ＲＯＷアドレスが属するグループと第１ＲＯＷアドレスが属するグループとが異なる場合には、第２保持手段に保持されている複数のカウント値の内、第１ＲＯＷアドレスが属するグループに対応するカウント値を参照して第１ＲＯＷアドレスに対応するカウント値を設定し、第２ＲＯＷアドレスが属するグループと第１ＲＯＷアドレスが属するグループとが同一である場合は、第２ＲＯＷアドレスに対応して第１保持手段に保持されているカウント値を更新して、更新したカウント値を第１ＲＯＷアドレスに対応するカウント値として設定する。 One aspect of the invention relates to a memory controller. This memory controller is a memory controller that controls a DRAM whose ROW address is divided into a plurality of groups, and associates a ROW address with a count value that is updated when an Activate command is issued for the ROW address. The first holding means, in which the number of entries that can hold the ROW address is smaller than the total number of ROW addresses, and the count value held by the first holding means satisfy predetermined conditions. A control means for issuing a Target Row Refresh command for a corresponding ROW address when satisfied, and a second holding means for holding a plurality of count values corresponding to each of a plurality of groups of ROW addresses are provided, and the control means is the first. If the Activate command is issued for the first ROW address, which is a ROW address that is not held by the holding means, and there is no free entry in the first holding means, the ROW address held by the first holding means If the second ROW address, which is the ROW address selected according to a predetermined criterion for the count value, is replaced with the first ROW address, and the group to which the second ROW address belongs and the group to which the first ROW address belongs are different, the second ROW address is used. Among the plurality of count values held in the holding means, the count value corresponding to the first ROW address is set by referring to the count value corresponding to the group to which the first ROW address belongs, and the group to which the second ROW address belongs and the first ROW are set. When the group to which the address belongs is the same, the count value held in the first holding means is updated corresponding to the second ROW address, and the updated count value is set as the count value corresponding to the first ROW address. do.

本発明によれば、ＴＲＲを実装したメモリコントローラにおいて、回路規模を抑制しつつ無駄なＴＲＲの発生を抑制できる。 According to the present invention, in a memory controller equipped with TRR, it is possible to suppress the generation of unnecessary TRR while suppressing the circuit scale.

実施の形態に係るメモリコントローラの機能及び構成を示すブロック図。The block diagram which shows the function and the structure of the memory controller which concerns on embodiment. 図１のアドレス保持部、カウント値保持部およびバンク毎最大値保持部の一例を示すデータ構造図。The data structure diagram which shows an example of the address holding part, the count value holding part, and the maximum value holding part for each bank of FIG. 本実施の形態におけるアドレスグループとバンク・ＲＯＷアドレスとの対応関係を示す説明図。An explanatory diagram showing a correspondence relationship between an address group and a bank / ROW address in the present embodiment. 図１のメモリコントローラにおける一連の処理の流れを示すフローチャート。The flowchart which shows the flow of a series of processing in the memory controller of FIG. あるシナリオでの制御部の動作を説明するための図。The figure for demonstrating the operation of the control part in a certain scenario. あるシナリオでの制御部の動作を説明するための図。The figure for demonstrating the operation of the control part in a certain scenario. あるシナリオでの制御部の動作を説明するための図。The figure for demonstrating the operation of the control part in a certain scenario. あるシナリオでの制御部の動作を説明するための図。The figure for demonstrating the operation of the control part in a certain scenario. 図９（ａ）、（ｂ）は、ＲＯＷアドレスの分け方の例を示す図。9 (a) and 9 (b) are diagrams showing an example of how to divide the ROW address.

以下、各図面に示される同一または同等の構成要素、部材、処理、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。 Hereinafter, the same or equivalent components, members, processes, and signals shown in the drawings shall be designated by the same reference numerals, and duplicate description thereof will be omitted as appropriate. In addition, some of the members that are not important for explanation in each drawing are omitted.

特許文献１に記載の手法では、メモリコントローラがＡｃｔｉｖａｔｅコマンドを発行した際、次のように動作する。まず、テーブルの管理部は、もしＡｃｔｉｖａｔｅコマンドの発行先のＲＯＷアドレスがテーブルに存在せず、かつ、テーブルに空きがない場合、最も小さいＡｃｔｉｖａｔｅコマンド発行数を持つＲＯＷアドレスのエントリを置換する。この時、テーブルの管理部は、置換前のエントリに関連付けられているＡｃｔｉｖａｔｅコマンド発行数を、置換後のエントリに関連付けられるＡｃｔｉｖａｔｅコマンド発行数にコピーし、続いてそのＡｃｔｉｖａｔｅコマンド発行数をインクリメントする。つまり、置換後のＲＯＷアドレスに対して発行された、置換時点までのＡｃｔｉｖａｔｅコマンド発行数の大小によらず、置換前のＲＯＷアドレスに対して関連付けられていたＡｃｔｉｖａｔｅコマンド発行数に１を足した値が置換後のＲＯＷアドレスに対して関連付けられる。 In the method described in Patent Document 1, when the memory controller issues an Activate command, it operates as follows. First, if the ROW address to which the Activate command is issued does not exist in the table and the table is full, the management unit of the table replaces the entry of the ROW address having the smallest number of Activate commands issued. At this time, the management unit of the table copies the number of Activate commands issued associated with the entry before replacement to the number of Activate commands issued associated with the entry after replacement, and subsequently increments the number of Activate commands issued. That is, regardless of the number of Activate commands issued to the ROW address after replacement up to the time of replacement, the value obtained by adding 1 to the number of Activate commands issued to the ROW address before replacement. Is associated with the replaced ROW address.

この仕組みにおける問題は、テーブルの管理部が、置換時にＡｃｔｉｖａｔｅコマンド発行数にのみ着目している点である。例えば、ＤＲＡＭのＢａｎｋ０のＲＯＷアドレスへアクセスが頻発し、テーブルに空きがなく、Ｂａｎｋ０のＲＯＷアドレスで占められている状況を考える。この時、初めてＢａｎｋ１のＲＯＷアドレスへアクセスが発生した場合、テーブルの管理部は、テーブル内の最小のＡｃｔｉｖａｔｅコマンド発行数と関連付けられたＢａｎｋ０のＲＯＷアドレスのエントリをＢａｎｋ１のＲＯＷアドレスで置換する。実際はＢａｎｋ１のＲＯＷアドレスへＡｃｔｉｖａｔｅコマンドが発行されたのは初めてであるにも関わらず、置換によりテーブルに格納されるＢａｎｋ１のＲＯＷアドレスには、実際より多くのＡｃｔｉｖａｔｅコマンド発行数が関連付けられる。このように、Ｂａｎｋ１のＲＯＷアドレスへのアクセスの実態と保持されるコマンド発行数との間に乖離が発生する。乖離が発生すると、無駄なＴＲＲが発生して、性能低下が生じうる。 The problem with this mechanism is that the table management unit focuses only on the number of Activate commands issued at the time of replacement. For example, consider a situation in which access to the ROW address of Bank0 of DRAM occurs frequently, the table is full, and the ROW address of Bank0 is occupied. At this time, when the ROW address of Bank1 is accessed for the first time, the management unit of the table replaces the entry of the ROW address of Bank0 associated with the minimum number of Activate commands issued in the table with the ROW address of Bank1. Although it is the first time that an Activate command has been issued to the ROW address of Bank1, the ROW address of Bank1 stored in the table by replacement is associated with a larger number of Activate commands issued than the actual number. In this way, there is a discrepancy between the actual state of access to the ROW address of Bank1 and the number of commands issued. When the dissociation occurs, useless TRR occurs and performance deterioration may occur.

特許文献１に記載の技術では、あるＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンド（以下、ＡＣＴと称す）が発行された時、テーブルに空きがなく、かつテーブル内に同じＲＯＷアドレスのエントリがない場合、テーブル外へエントリ（ＲＯＷアドレスとＡＣＴ発行数カウントとから成る）が追い出される。これに対して、実施の形態に係るメモリコントローラでは、追い出されたエントリのうちのＡＣＴ発行数カウントを保持する保持部が設けられる。この保持部は、バンクやアドレスレンジごとに用意され、追い出されたエントリのＲＯＷアドレスのバンク／アドレスレンジに対応する保持部に、追い出されたエントリのＡＣＴ発行数カウントが登録される。また、あるバンク／アドレスレンジのＲＯＷアドレスへのＡＣＴ発行があった場合、そのバンク／アドレスレンジに対応して保持部に保持されているＡＣＴ発行数カウントがテーブルに書き戻され、インクリメントされる。これにより、特許文献１に記載の技術と比較して、実際のＲＯＷアドレスへのアクセス数とＡＣＴ発行数との乖離を抑制することができ、無駄なＴＲＲの発生を抑制することができる。 In the technique described in Patent Document 1, when an Activate command (hereinafter referred to as ACT) is issued for a certain ROW address, if there is no space in the table and there is no entry of the same ROW address in the table, the table The entry (consisting of the ROW address and the ACT issuance count) is expelled to the outside. On the other hand, in the memory controller according to the embodiment, a holding unit for holding an ACT issuance number count among the expelled entries is provided. This holding unit is prepared for each bank or address range, and the ACT issuance count of the expelled entry is registered in the holding unit corresponding to the bank / address range of the ROW address of the expelled entry. Further, when an ACT is issued to a ROW address of a certain bank / address range, the ACT issuance number count held in the holding unit corresponding to the bank / address range is written back to the table and incremented. As a result, as compared with the technique described in Patent Document 1, it is possible to suppress the discrepancy between the number of accesses to the actual ROW address and the number of ACTs issued, and it is possible to suppress the occurrence of unnecessary TRR.

図１は、実施の形態に係るメモリコントローラ１００の機能及び構成を示すブロック図である。メモリコントローラ１００は、発行部１０１と、制御部１０２と、テーブル１０６と、バンク毎最大値保持部１０５と、を備える。メモリコントローラ１００は、ＤＲＡＭ１１０に接続され、ＤＲＡＭ１１０にＤＲＡＭコマンドＣＭＤを送信することでＤＲＡＭ１１０を制御する。ＤＲＡＭ１１０は、メモリコントローラ１００から受信したＤＲＡＭコマンドＣＭＤに従い、動作する。ＤＲＡＭ１１０はＬＰＤＤＲ４に準拠する。ＤＲＡＭ１１０は複数のバンクを有し、ＤＲＡＭ１１０のＲＯＷアドレスは、複数のバンクに対応する複数のアドレスグループに分けられている。 FIG. 1 is a block diagram showing the functions and configurations of the memory controller 100 according to the embodiment. The memory controller 100 includes an issuing unit 101, a control unit 102, a table 106, and a bank-specific maximum value holding unit 105. The memory controller 100 is connected to the DRAM 110 and controls the DRAM 110 by transmitting a DRAM command CMD to the DRAM 110. The DRAM 110 operates according to the DRAM command CMD received from the memory controller 100. The DRAM 110 conforms to LPDDR4. The DRAM 110 has a plurality of banks, and the ROW address of the DRAM 110 is divided into a plurality of address groups corresponding to the plurality of banks.

発行部１０１は、メモリコントローラ１００が受信したメモリアクセス要求ＭＡＲに応じて、ＤＲＡＭコマンドＣＭＤを発行する。発行部１０１は、例えば外部のＣＰＵなどからメモリアクセス要求ＭＡＲを受信すると、受信したメモリアクセス要求ＭＡＲに含まれるＲＯＷアドレスに関するＤＲＡＭコマンドＣＭＤを生成し、ＤＲＡＭ１１０に送信する。
制御部１０２は、発行部１０１が発行するＤＲＡＭコマンドＣＭＤのうち、ＡＣＴがどのＲＯＷアドレスに発行されたかを監視する。 The issuing unit 101 issues a DRAM command CMD in response to the memory access request MAR received by the memory controller 100. When the issuing unit 101 receives the memory access request MAR from, for example, an external CPU, it generates a DRAM command CMD related to the ROW address included in the received memory access request MAR and transmits it to the DRAM 110.
The control unit 102 monitors to which ROW address the ACT is issued among the DRAM command CMDs issued by the issuing unit 101.

テーブル１０６は、ＲＯＷアドレスと該ＲＯＷアドレスが属するバンクを特定するバンクＩＤと該ＲＯＷアドレスに対してＡＣＴが発行されると更新されるカウント値とを対応付けて保持する。バンクとアドレスグループとは一対一に対応するので、バンクＩＤは対応するアドレスグループを特定するＩＤでもある。テーブル１０６について、ＲＯＷアドレスを保持可能なエントリの数はＤＲＡＭ１１０のＲＯＷアドレスの総数よりも小さい。 The table 106 holds the ROW address, the bank ID that identifies the bank to which the ROW address belongs, and the count value that is updated when the ACT is issued for the ROW address in association with each other. Since there is a one-to-one correspondence between a bank and an address group, the bank ID is also an ID that identifies the corresponding address group. For table 106, the number of entries that can hold ROW addresses is less than the total number of ROW addresses in DRAM 110.

テーブル１０６は、アドレス保持部１０３と、カウント値保持部１０４と、を含む。アドレス保持部１０３は制御部１０２によって制御される。制御部１０２は、発行部１０１が発行したＡＣＴの発行先のバンクとＲＯＷアドレスとの組をアドレス保持部１０３に登録する、または格納する。以下、バンクとＲＯＷアドレスとの組をバンク・ＲＯＷアドレスと表記する。本実施の形態ではバンク・ＲＯＷアドレスは「バンク０、ＲＯＷアドレス０ｘ０００」のように表されるが、他の例としてＲＯＷアドレス０ｘ０００の左から３桁目をバンクＩＤとして利用してもよい。すなわち、０ｘ０００はバンク０のＲＯＷアドレス、０ｘ１００はバンク１のＲＯＷアドレス、という表記でもよい。 The table 106 includes an address holding unit 103 and a count value holding unit 104. The address holding unit 103 is controlled by the control unit 102. The control unit 102 registers or stores in the address holding unit 103 a set of a bank to which the ACT issued by the issuing unit 101 is issued and a ROW address. Hereinafter, the pair of the bank and the ROW address will be referred to as a bank / ROW address. In the present embodiment, the bank ROW address is represented as "bank 0, ROW address 0x000", but as another example, the third digit from the left of the ROW address 0x000 may be used as the bank ID. That is, 0x000 may be expressed as the ROW address of bank 0, and 0x100 may be expressed as the ROW address of bank 1.

カウント値保持部１０４は制御部１０２によって制御される。制御部１０２は、アドレス保持部１０３に保持されている各ＲＯＷアドレスについて、そのＲＯＷアドレスに対してＡＣＴが発行されると、カウント値保持部１０４に保持される対応するカウント値をインクリメントする。
バンク毎最大値保持部１０５は制御部１０２によって制御され、アドレスグループ（すなわちバンク）ごとに最大カウント値を保持する。 The count value holding unit 104 is controlled by the control unit 102. When an ACT is issued for each ROW address held in the address holding unit 103, the control unit 102 increments the corresponding count value held in the count value holding unit 104.
The maximum value holding unit 105 for each bank is controlled by the control unit 102, and holds the maximum count value for each address group (that is, bank).

図２は、アドレス保持部１０３、カウント値保持部１０４およびバンク毎最大値保持部１０５の一例を示すデータ構造図である。アドレス保持部１０３およびカウント値保持部１０４はそれぞれ、ＭＶＣ（Maximum Victim Count）（特許文献１参照）以下の個数のエントリを持つ。ＭＶＣは、ＤＲＡＭ１１０のリフレッシュ周期内に、メモリコントローラ１００がＡＣＴを可能な限り発行したとき、ＭＡＣに到達することのできるＲＯＷアドレスの個数である。この値はｔＲＥＦＷ、ｔＲＣ、ＭＡＣの値に基づいて計算される。例えば、ｔＲＥＦＷが３２ｍｓ、ｔＲＣが４２ｎｓ、ＭＡＣが２００Ｋ回の場合、ＲＯＷアドレスへのＡＣＴは、３２ｍｓ／４２ｎｓ＝約７６２Ｋ回となる。メモリコントローラ１００は、ひとつのリフレッシュ周期の間に約７６２Ｋ回のＡＣＴを発行することができる。この場合において、ひとつのリフレッシュ周期内にＭＡＣに到達することのできるＲＯＷアドレスの個数は、７６２Ｋ／１００Ｋ＝約７．６２個となる。よって、この場合にアドレス保持部１０３およびカウント値保持部１０４のエントリは、８個必要となる。バンク毎最大値保持部１０５はアドレスグループの数＝バンクの数個のエントリを持つ。 FIG. 2 is a data structure diagram showing an example of an address holding unit 103, a count value holding unit 104, and a bank-by-bank maximum value holding unit 105. The address holding unit 103 and the count value holding unit 104 each have an MVC (Maximum Victim Count) (see Patent Document 1) or less. The MVC is the number of ROW addresses that can reach the MAC when the memory controller 100 issues the ACT as much as possible within the refresh cycle of the DRAM 110. This value is calculated based on the values of tREFW, tRC and MAC. For example, when tREFW is 32 ms, tRC is 42 ns, and MAC is 200 K times, the ACT to the ROW address is 32 ms / 42 ns = about 762 K times. The memory controller 100 can issue about 762K ACTs in one refresh cycle. In this case, the number of ROW addresses that can reach the MAC within one refresh cycle is 762K / 100K = about 7.62. Therefore, in this case, eight entries of the address holding unit 103 and the count value holding unit 104 are required. The maximum value holding unit 105 for each bank has the number of address groups = several entries in the bank.

図３は、本実施の形態における、アドレスグループ３０１とバンク・ＲＯＷアドレス３０２との対応関係を示す説明図である。図３に示される通り、１つのアドレスグループに１つのバンクが割り当てられる。 FIG. 3 is an explanatory diagram showing a correspondence relationship between the address group 301 and the bank / ROW address 302 in the present embodiment. As shown in FIG. 3, one bank is assigned to one address group.

以上の構成によるメモリコントローラ１００の動作を説明する。
図４は、メモリコントローラ１００における一連の処理の流れを示すフローチャートである。発行部１０１がＡＣＴを発行すると、制御部１０２はアドレス保持部１０３およびカウント値保持部１０４のそれぞれの状態に依存して図４に示される処理を実行する。Ｓ４０１で制御部１０２は、発行部１０１が発行するＤＲＡＭコマンドＣＭＤを監視し、ＡＣＴが発行されたか否かを判定する。ＡＣＴが発行されなかった場合、制御部１０２はＳ４０１を繰り返す。ＡＣＴが発行された場合、Ｓ４０２で制御部１０２はアドレス保持部１０３を参照し、発行されたＡＣＴの発行先のバンク・ＲＯＷアドレスがアドレス保持部１０３に存在するか否かを判定する。 The operation of the memory controller 100 with the above configuration will be described.
FIG. 4 is a flowchart showing a flow of a series of processes in the memory controller 100. When the issuing unit 101 issues an ACT, the control unit 102 executes the process shown in FIG. 4 depending on the respective states of the address holding unit 103 and the count value holding unit 104. In S401, the control unit 102 monitors the DRAM command CMD issued by the issuing unit 101, and determines whether or not the ACT has been issued. If the ACT is not issued, the control unit 102 repeats S401. When the ACT is issued, the control unit 102 refers to the address holding unit 103 in S402, and determines whether or not the bank / ROW address of the issuing destination of the issued ACT exists in the address holding unit 103.

Ｓ４０２で存在すると判定された場合、Ｓ４０３で制御部１０２はカウント値保持部１０４を参照し、発行先のバンク・ＲＯＷアドレスと同じアドレス保持部１０３のエントリに対応してカウント値保持部１０４に保持されているカウント値を読み出す。制御部１０２は、読み出されたカウント値がしきい値、この場合ＭＡＣ／２－１、に等しいか否かを判定する。Ｓ４０３で等しくない、すなわちしきい値未満であると判定された場合、Ｓ４０４で制御部１０２は読み出されたカウント値をインクリメント（例えば＋１）する。制御部１０２は、インクリメント後のカウント値をカウント値保持部１０４に登録することでカウント値保持部１０４を更新する。その後、処理はＳ４０１に戻る。 When it is determined in S402 that it exists, the control unit 102 refers to the count value holding unit 104 in S403 and holds it in the count value holding unit 104 corresponding to the entry of the address holding unit 103 which is the same as the bank / ROW address of the issuing destination. Read the count value that has been set. The control unit 102 determines whether or not the read count value is equal to the threshold value, in this case MAC / 2-1. If it is determined in S403 that they are not equal, that is, less than the threshold value, the control unit 102 increments (for example, +1) the read count value in S404. The control unit 102 updates the count value holding unit 104 by registering the incremented count value in the count value holding unit 104. After that, the process returns to S401.

Ｓ４０３で等しいと判定された場合、Ｓ４０５で発行部１０１は、ＡＣＴの発行先のバンク・ＲＯＷアドレスを対象とするＴＲＲを発行する。Ｓ４０６で制御部１０２は、ＴＲＲの発行先のバンクに対応してバンク毎最大値保持部１０５に保持されている最大カウント値をリセットする、または初期化する。例えば、最大カウント値は０や１などの初期値となる。その後、処理はＳ４０１に戻る。 If it is determined in S403 that they are equal, the issuing unit 101 issues a TRR targeting the bank / ROW address of the issuing destination of the ACT in S405. In S406, the control unit 102 resets or initializes the maximum count value held in the maximum value holding unit 105 for each bank corresponding to the bank to which the TRR is issued. For example, the maximum count value is an initial value such as 0 or 1. After that, the process returns to S401.

Ｓ４０２で存在しないと判定された場合、Ｓ４０７で制御部１０２は、アドレス保持部１０３に空いているエントリ（以下、空きエントリと称す）があるか否かを判定する。Ｓ４０７であると判定された場合、Ｓ４０８で制御部１０２は、ＡＣＴの発行先のバンク・ＲＯＷアドレスを新たにアドレス保持部１０３の空きエントリに登録する。Ｓ４０９で制御部１０２は、ＡＣＴの発行先のバンクに対応してバンク毎最大値保持部１０５に保持されている最大カウント値を読み出す。Ｓ４１０、Ｓ４１１で制御部１０２は、読み出された最大カウント値を参照して、ＡＣＴの発行先のバンク・ＲＯＷアドレスに対応するカウント値を設定する。Ｓ４１０で制御部１０２は、読み出された最大カウント値をインクリメントする。Ｓ４１１で制御部１０２は、インクリメント後の値を、ＡＣＴの発行先のバンク・ＲＯＷアドレスに対応するカウント値としてカウント値保持部１０４に登録する。その後、処理はＳ４０１に戻る。 When it is determined in S402 that it does not exist, the control unit 102 in S407 determines whether or not there is a vacant entry (hereinafter referred to as a vacant entry) in the address holding unit 103. If it is determined to be S407, the control unit 102 newly registers the bank / ROW address of the issue destination of the ACT in the empty entry of the address holding unit 103 in S408. In S409, the control unit 102 reads out the maximum count value held in the maximum value holding unit 105 for each bank corresponding to the bank to which the ACT is issued. In S410 and S411, the control unit 102 sets the count value corresponding to the bank / ROW address of the issue destination of the ACT with reference to the read maximum count value. In S410, the control unit 102 increments the read maximum count value. In S411, the control unit 102 registers the incremented value in the count value holding unit 104 as a count value corresponding to the bank / ROW address of the issue destination of the ACT. After that, the process returns to S401.

Ｓ４０７で空きエントリないと判定された場合、Ｓ４１２で制御部１０２は、カウント値保持部１０４に保持されるカウント値のなかから、最小のカウント値を特定する。Ｓ４１３で制御部１０２は、アドレス保持部１０３に保持されるバンク・ＲＯＷアドレスのなかから、特定された最小のカウント値に対応するバンク・ＲＯＷアドレスを選択する。Ｓ４１４で制御部１０２は、選択されたバンク・ＲＯＷアドレスを、ＡＣＴの発行先のバンク・ＲＯＷアドレスで置き換える。 When it is determined in S407 that there is no empty entry, the control unit 102 in S412 specifies the minimum count value from the count values held in the count value holding unit 104. In S413, the control unit 102 selects the bank / ROW address corresponding to the specified minimum count value from the bank / ROW addresses held in the address holding unit 103. In S414, the control unit 102 replaces the selected bank ROW address with the bank ROW address to which the ACT is issued.

Ｓ４１５で制御部１０２は、置換の前後でバンクが異なるか否かを判定する。すなわち、制御部１０２は、Ｓ４１３で選択されたバンク（置換前のバンク）と、ＡＣＴの発行先のバンク（置換後のバンク）と、の異同を判定する。Ｓ４１５で同じであると判定された場合、Ｓ４１６で制御部１０２はＳ４１２で特定された最小のカウント値をインクリメントする。制御部１０２は、インクリメント後のカウント値をＡＣＴの発行先のバンク・ＲＯＷアドレスに対応付けてカウント値保持部１０４に登録することでカウント値保持部１０４を更新する。その後、処理はＳ４０１に戻る。 In S415, the control unit 102 determines whether or not the banks are different before and after the replacement. That is, the control unit 102 determines the difference between the bank selected in S413 (the bank before the replacement) and the bank to which the ACT is issued (the bank after the replacement). If it is determined in S415 that they are the same, the control unit 102 in S416 increments the minimum count value specified in S412. The control unit 102 updates the count value holding unit 104 by registering the incremented count value in the count value holding unit 104 in association with the bank / ROW address of the issue destination of the ACT. After that, the process returns to S401.

Ｓ４１５で異なると判定された場合、Ｓ４１７で制御部１０２は、Ｓ４１３で選択されたバンクに対応してバンク毎最大値保持部１０５に保持されている最大カウント値を読み出す。Ｓ４１２で特定された最小のカウント値はＳ４１３で選択されたバンク・ＲＯＷアドレスに対応し、後のＳ４１１の処理で上書きされる（追い出される）ので、以下、追い出されるカウント値、と表現する。Ｓ４１８で制御部１０２は、追い出されるカウント値がＳ４１７で読み出された最大カウント値よりも大きいか否かを判定する。Ｓ４１８で大きいと判定された場合、Ｓ４１９で制御部１０２は、Ｓ４１３で選択されたバンクに対応する最大カウント値を追い出されるカウント値で上書きすることで、バンク毎最大値保持部１０５を更新する。Ｓ４１８で大きくないと判定された場合またはＳ４１９の後、制御部１０２はＳ４０９、Ｓ４１０、Ｓ４１１を行うことでＡＣＴの発行先バンク・ＲＯＷアドレスに対応するカウント値を登録する。その後、処理はＳ４０１に戻る。 If it is determined in S415 that they are different, the control unit 102 in S417 reads out the maximum count value held in the maximum value holding unit 105 for each bank corresponding to the bank selected in S413. Since the minimum count value specified in S412 corresponds to the bank ROW address selected in S413 and is overwritten (excluded) in the subsequent processing of S411, it is hereinafter referred to as an expelled count value. In S418, the control unit 102 determines whether or not the expelled count value is larger than the maximum count value read in S417. When it is determined in S418 that it is large, the control unit 102 updates the maximum value holding unit 105 for each bank by overwriting the maximum count value corresponding to the bank selected in S413 with the expelled count value in S419. When it is determined in S418 that it is not large, or after S419, the control unit 102 registers the count value corresponding to the issue destination bank / ROW address of the ACT by performing S409, S410, and S411. After that, the process returns to S401.

以降、図５から図８を参照し、図４で説明した各条件における、制御部１０２の動作の詳細を説明する。これらの例は、発行部１０１がバンク０、ＲＯＷアドレス０ｘ１００に対してＡＣＴ５０１を発行した時の制御部１０２の動作を示している。制御部１０２は、アドレス保持部１０３およびカウント値保持部１０４のそれぞれの状態を確認し、その状態に応じた処理を実施する。 Hereinafter, with reference to FIGS. 5 to 8, details of the operation of the control unit 102 under each condition described with reference to FIG. 4 will be described. These examples show the operation of the control unit 102 when the issuing unit 101 issues the ACT 501 to the bank 0 and the ROW address 0x100. The control unit 102 confirms the states of the address holding unit 103 and the count value holding unit 104, and performs processing according to the states.

制御部１０２は、発行部１０１からのＡＣＴ５０１の発行を検出すると、そのＡＣＴ５０１の発行先であるバンク・ＲＯＷアドレスが、アドレス保持部１０３に存在するかどうかを判定する（図４のＳ４０２）。この状態に応じて、制御部１０２は続きの処理を決定する。 When the control unit 102 detects the issuance of the ACT 501 from the issuing unit 101, the control unit 102 determines whether or not the bank ROW address to which the ACT 501 is issued exists in the address holding unit 103 (S402 in FIG. 4). Depending on this state, the control unit 102 determines the subsequent processing.

図５は、あるシナリオでの制御部１０２の動作を説明するための図である。図５の例では、制御部１０２がアドレス保持部１０３内を検索（符号５０２）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見する。制御部１０２は、発見されたバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値保持部１０４のエントリを確認する（符号５０３）。その結果、制御部１０２はバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値が「９９９９９９」（＝ＭＡＣ／２－１）となっていることを見出す（図４のＳ４０３）。 FIG. 5 is a diagram for explaining the operation of the control unit 102 in a certain scenario. In the example of FIG. 5, as a result of the control unit 102 searching in the address holding unit 103 (reference numeral 502), a pair of bank 0 and ROW address 0x100 is found in the entry of the address holding unit 103. The control unit 102 confirms the entry of the count value holding unit 104 corresponding to the found set of the bank 0 and the ROW address 0x100 (reference numeral 503). As a result, the control unit 102 finds that the count value corresponding to the set of bank 0 and ROW address 0x100 is "999999" (= MAC / 2-1) (S403 in FIG. 4).

この条件において、制御部１０２は、アドレス保持部１０３からバンク０、ＲＯＷアドレス０ｘ１００の組のエントリを削除し（符号５０４）、そのエントリに対応するカウント値保持部１０４のエントリを削除する（符号５０５）。続いて、制御部１０２は、発行部１０１に対し、ＴＲＲを発行するよう指示する（符号５０６）。発行部１０１は制御部１０２からの指示を受けてＤＲＡＭ１１０に対してＴＲＲを発行する（図４のＳ４０５）。 Under this condition, the control unit 102 deletes the entry of the set of bank 0 and ROW address 0x100 from the address holding unit 103 (reference numeral 504), and deletes the entry of the count value holding unit 104 corresponding to the entry (reference numeral 505). ). Subsequently, the control unit 102 instructs the issuing unit 101 to issue a TRR (reference numeral 506). The issuing unit 101 issues a TRR to the DRAM 110 in response to an instruction from the control unit 102 (S405 in FIG. 4).

図６は、あるシナリオでの制御部１０２の動作を説明するための図である。図６の例では、制御部１０２がアドレス保持部１０３内を検索（符号６０１）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見する。制御部１０２は、発見されたバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値保持部１０４のエントリを確認する（符号６０２）。その結果、制御部１０２はバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値がＭＡＣ／２－１未満であることを見出す（図４のＳ４０３）。 FIG. 6 is a diagram for explaining the operation of the control unit 102 in a certain scenario. In the example of FIG. 6, as a result of the control unit 102 searching in the address holding unit 103 (reference numeral 601), a pair of bank 0 and ROW address 0x100 is found in the entry of the address holding unit 103. The control unit 102 confirms the entry of the count value holding unit 104 corresponding to the found set of the bank 0 and the ROW address 0x100 (reference numeral 602). As a result, the control unit 102 finds that the count value corresponding to the set of bank 0 and ROW address 0x100 is less than MAC / 2-1 (S403 in FIG. 4).

この条件において、制御部１０２は、アドレス保持部１０３のバンク０、ＲＯＷアドレス０ｘ１００に対応してカウント値保持部１０４に保持されるカウント値をインクリメントする（図４のＳ４０４）。制御部１０２は、バンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値保持部１０４のエントリに、インクリメントの結果である「８０００１」を書き込む（符号６０３）。このインクリメントの結果、カウント値保持部１０４のカウント値は、ＭＡＣ／２に到達しないため、これ以外の処理は行われない。 Under this condition, the control unit 102 increments the count value held in the count value holding unit 104 corresponding to the bank 0 and the ROW address 0x100 of the address holding unit 103 (S404 in FIG. 4). The control unit 102 writes “80001”, which is the result of the increment, in the entry of the count value holding unit 104 corresponding to the set of the bank 0 and the ROW address 0x100 (reference numeral 603). As a result of this increment, the count value of the count value holding unit 104 does not reach MAC / 2, so no other processing is performed.

図７は、あるシナリオでの制御部１０２の動作を説明するための図である。図７の例では、制御部１０２がアドレス保持部１０３内を検索（符号７０１）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見しない。また制御部１０２は、アドレス保持部１０３に空きエントリが存在すると判定する（図４のＳ４０７）。 FIG. 7 is a diagram for explaining the operation of the control unit 102 in a certain scenario. In the example of FIG. 7, as a result of the control unit 102 searching in the address holding unit 103 (reference numeral 701), the pair of bank 0 and ROW address 0x100 is not found in the entry of the address holding unit 103. Further, the control unit 102 determines that there is a free entry in the address holding unit 103 (S407 in FIG. 4).

この条件において、制御部１０２は、アドレス保持部１０３の空きエントリに、バンク０、ＲＯＷアドレス０ｘ１００のエントリを新規に作成する（符号７０２、図４のＳ４０８）。制御部１０２は、バンク０（アドレスグループ０）に対応してバンク毎最大値保持部１０５に保持される最大カウント値（「０」）を読み出す（符号７０３、図４のＳ４０９）。制御部１０２は、読み出された最大カウント値をインクリメントする（０＋１＝１）。制御部１０２は、インクリメントの結果得られる値（「１」）を、バンク０、ＲＯＷアドレス０ｘ１００に対応するカウント値としてカウント値保持部１０４に登録する（符号７０４、図４のＳ４１１）。 Under this condition, the control unit 102 newly creates an entry for the bank 0 and the ROW address 0x100 in the empty entry of the address holding unit 103 (reference numeral 702, S408 in FIG. 4). The control unit 102 reads out the maximum count value (“0”) held in the maximum value holding unit 105 for each bank corresponding to the bank 0 (address group 0) (reference numeral 703, S409 in FIG. 4). The control unit 102 increments the read maximum count value (0 + 1 = 1). The control unit 102 registers the value (“1”) obtained as a result of the increment in the count value holding unit 104 as the count value corresponding to the bank 0 and the ROW address 0x100 (reference numeral 704, S411 in FIG. 4).

図８は、あるシナリオでの制御部１０２の動作を説明するための図である。図８の例では、制御部１０２がアドレス保持部１０３内を検索（符号８０１）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見しない。また制御部１０２は、アドレス保持部１０３に空きエントリが存在しないと判定する（図４のＳ４０７）。 FIG. 8 is a diagram for explaining the operation of the control unit 102 in a certain scenario. In the example of FIG. 8, as a result of the control unit 102 searching in the address holding unit 103 (reference numeral 801), the pair of bank 0 and ROW address 0x100 is not found in the entry of the address holding unit 103. Further, the control unit 102 determines that there is no free entry in the address holding unit 103 (S407 in FIG. 4).

この条件において、制御部１０２はカウント値保持部１０４を参照して最小のカウント値を特定し、特定された最小のカウント値に対応してアドレス保持部１０３に保持されるエントリを特定する。制御部１０２は、特定されたエントリを、ＡＣＴ５０１の発行先のバンク・ロウアドレスの組で置換する（図４のＳ４１４）。この図８ではバンク１、ＲＯＷアドレス０ｘ９８のエントリが、バンク０、ＲＯＷアドレス０ｘ１００の組で置換される（符号８０２）。制御部１０２は、置換後のバンク・ＲＯＷアドレスの組（バンク０、ＲＯＷアドレス０ｘ１００）に対応してバンク毎最大値保持部１０５に保持される最大カウント値（「１００」）を読み出す（符号８０３）。制御部１０２は読み出された値をインクリメントする（１００＋１＝１０１）。制御部１０２は、インクリメントの結果得られる値（「１０１」）を、置換後のバンク・ＲＯＷアドレスの組に対応するカウント値保持部１０４のエントリに書き込む（図４のＳ４１１）。この図８では、バンク毎最大値保持部１０５のアドレスグループ０のエントリから「１００」が読み出され、インクリメントされて「１０１」となり、カウント値保持部１０４の最小のカウント値「１５０００」がその値「１０１」で上書きされる（符号８０４）。 Under this condition, the control unit 102 refers to the count value holding unit 104 to specify the minimum count value, and identifies the entry held in the address holding unit 103 corresponding to the specified minimum count value. The control unit 102 replaces the specified entry with a set of bank row addresses to which the ACT 501 is issued (S414 in FIG. 4). In FIG. 8, the entries of bank 1 and ROW address 0x98 are replaced by the pair of bank 0 and ROW address 0x100 (reference numeral 802). The control unit 102 reads out the maximum count value (“100”) held in the maximum value holding unit 105 for each bank corresponding to the set of bank / ROW addresses after replacement (bank 0, ROW address 0x100) (reference numeral 803). ). The control unit 102 increments the read value (100 + 1 = 101). The control unit 102 writes the value (“101”) obtained as a result of the increment in the entry of the count value holding unit 104 corresponding to the set of bank / ROW addresses after replacement (S411 in FIG. 4). In FIG. 8, "100" is read from the entry of the address group 0 of the maximum value holding unit 105 for each bank, and is incremented to "101", and the minimum count value "15000" of the count value holding unit 104 is the minimum count value "15000". It is overwritten with the value "101" (reference numeral 804).

制御部１０２は、追い出されたバンク１のカウント値「１５０００」と、バンク１（アドレスグループ１）に対応してバンク毎最大値保持部１０５に保持されている最大カウント値（「１４５００」）と、を比較する（図４のＳ４１８）。１５０００＞１４５００なので、制御部１０２はバンク１に対応する最大カウント値を１５０００で置き換える（符号８０５）。 The control unit 102 has a count value "15000" of the expelled bank 1 and a maximum count value ("14500") held in the maximum value holding unit 105 for each bank corresponding to the bank 1 (address group 1). , Are compared (S418 in FIG. 4). Since 15000> 14500, the control unit 102 replaces the maximum count value corresponding to the bank 1 with 15000 (reference numeral 805).

本実施の形態に係るメモリコントローラ１００によると、制御部１０２がアドレス保持部１０３、カウント値保持部１０４およびバンク毎最大値保持部１０５を上述のように制御することで、実際のＲＯＷアドレスへのアクセス数とＡＣＴの発行数との乖離を抑制することができる。その結果、無駄なＴＲＲの発生を抑制することができる。 According to the memory controller 100 according to the present embodiment, the control unit 102 controls the address holding unit 103, the count value holding unit 104, and the bank-by-bank maximum value holding unit 105 as described above to obtain an actual ROW address. It is possible to suppress the discrepancy between the number of accesses and the number of issued ACTs. As a result, it is possible to suppress the generation of useless TRR.

以上、実施の形態に係るメモリコントローラ１００の構成と動作について説明した。この実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 The configuration and operation of the memory controller 100 according to the embodiment have been described above. It is understood by those skilled in the art that this embodiment is an example, and that various modifications are possible for each component and a combination of each process, and that such modifications are also within the scope of the present invention.

実施の形態ではＲＯＷアドレスのアドレスグループがＤＲＡＭ１１０のバンクに対応する場合について説明したが、これに限られない。ＲＯＷアドレスが複数のグループに分けられていればよく、その分け方は任意でよい。図９（ａ）、（ｂ）は、ＲＯＷアドレスの分け方の例を示す図である。図９（ａ）の符号１００１で示されるように、ＲＯＷアドレスによる区分を用いてもよい。または、図９（ｂ）の符号１００２に示されるように、マスタ毎の区分（マスタによってアクセス先のアドレスが固定されている場合）を用いてもよい。このように、任意の割り当て方法を採用することができる。 In the embodiment, the case where the address group of the ROW address corresponds to the bank of the DRAM 110 has been described, but the present invention is not limited to this. The ROW address may be divided into a plurality of groups, and the method of division may be arbitrary. 9 (a) and 9 (b) are diagrams showing an example of how to divide the ROW address. As shown by reference numeral 1001 in FIG. 9A, classification by ROW address may be used. Alternatively, as shown by reference numeral 1002 in FIG. 9B, a division for each master (when the access destination address is fixed by the master) may be used. In this way, any allocation method can be adopted.

実施の形態では、カウント値がインクリメントされる場合について説明したが、これに限られず、ＲＯＷアドレスに対してＡＣＴが発行されるとカウント値を更新する態様であれば他の態様が用いられてもよい。例えば、ＡＣＴの発行に対してカウント値がデクリメントされてもよい。この場合、図４のＳ４０３やＳ４１８における判定基準も合わせて変更されてもよい。 In the embodiment, the case where the count value is incremented has been described, but the present invention is not limited to this, and other embodiments may be used as long as the count value is updated when the ACT is issued to the ROW address. good. For example, the count value may be decremented for the issuance of ACT. In this case, the determination criteria in S403 and S418 in FIG. 4 may also be changed.

実施の形態では、カウント値がしきい値＝ＭＡＣ／２－１に達するとＴＲＲが発行される場合について説明したが、これに限られず、他のしきい値が用いられてもよいし、しきい値以外の他の条件が用いられてもよい。 In the embodiment, the case where the TRR is issued when the count value reaches the threshold value = MAC / 2-1 has been described, but the present invention is not limited to this, and other threshold values may be used. Conditions other than the threshold value may be used.

実施の形態では、図４のＳ４１２において最小のカウント値が特定され、Ｓ４１３において特定されたカウント値に対応するバンク・ＲＯＷアドレスが選択される場合について説明したが、これに限られない。アドレス保持部１０３に保持されているバンク・ＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがいバンク・ＲＯＷアドレスが選択されてもよい。例えば、極小のカウント値が特定されてもよい。あるいはまた、カウント値保持部１０４から小さい方から３つのカウント値を選択し、該３つのカウント値のなかからランダムに選択したひとつに対応してアドレス保持部１０３に保持されるバンク・ＲＯＷアドレスを選択してもよい。 In the embodiment, the case where the minimum count value is specified in S412 of FIG. 4 and the bank ROW address corresponding to the count value specified in S413 is selected is not limited thereto. From the bank / ROW addresses held in the address holding unit 103, the bank / ROW address may be selected according to a predetermined reference regarding the count value. For example, a minimum count value may be specified. Alternatively, three count values are selected from the count value holding unit 104 from the smaller one, and the bank ROW address held in the address holding unit 103 corresponding to one randomly selected from the three count values is selected. You may choose.

Ｓ４１２における最小のカウント値は、カウント値保持部１０４に保持されるカウント値のなかで、ＭＡＣ／２－１に到達するという条件を満たすために必要なインクリメントの回数が最も多いカウント値であると言うことができる。すなわち、Ｓ４１２では、カウント値保持部１０４に保持されているカウント値のなかでＴＲＲ発行の条件を満たすために必要な更新の回数が最も多いカウント値を特定しているといえる。 The minimum count value in S412 is the count value in which the number of increments required to satisfy the condition of reaching MAC / 2-1 is the largest among the count values held in the count value holding unit 104. I can say. That is, it can be said that S412 specifies the count value having the largest number of updates required to satisfy the condition of TRR issuance among the count values held in the count value holding unit 104.

実施の形態では、図４のＳ４０６においてＴＲＲの発行を契機として対応するバンクの最大カウント値をリセットする場合について説明したが、これに限られない。例えば、バンク毎最大値保持部１０５に保持される最大カウント値は経時的に自動的に減少してもよいし、またはバンク毎最大値保持部１０５から最大カウント値を読み出したことを契機としてその最大カウント値がリセットされてもよい。 In the embodiment, the case where the maximum count value of the corresponding bank is reset when the TRR is issued in S406 of FIG. 4 has been described, but the present invention is not limited to this. For example, the maximum count value held in the maximum value holding unit 105 for each bank may be automatically decreased with time, or the maximum count value may be read out from the maximum value holding unit 105 for each bank. The maximum count value may be reset.

実施の形態では、ＤＲＡＭ１１０がＬＰＤＤＲ４に準拠する場合について説明したが、これに限られず、ＲＯＷアドレスが複数のグループに分けられる任意のＤＲＡＭに本実施の形態に係る技術的思想を適用可能である。 In the embodiment, the case where the DRAM 110 conforms to LPDDR4 has been described, but the present invention is not limited to this, and the technical idea according to the present embodiment can be applied to any DRAM whose ROW address is divided into a plurality of groups.

１００ メモリコントローラ、 １０１ 発行部、 １０２ 制御部、 １０３ アドレス保持部、 １０４ カウント値保持部、 １０５ バンク毎最大値保持部、 １１０ ＤＲＡＭ。 100 memory controller, 101 issuing unit, 102 control unit, 103 address holding unit, 104 count value holding unit, 105 maximum value holding unit for each bank, 110 DRAM.

Claims (11)

ＲＯＷアドレスが複数のグループに分けられたＤＲＡＭを制御するメモリコントローラであって、
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて保持する第１保持手段であって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、第１保持手段と、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行する制御手段と、
ＲＯＷアドレスの複数のグループそれぞれに対応する複数のカウント値を保持する第２保持手段と、を備え、
前記制御手段は、前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがない場合、前記第１保持手段に保持されているＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがい選択されたＲＯＷアドレスである第２ＲＯＷアドレスを前記第１ＲＯＷアドレスで置き換えると共に、前記第２ＲＯＷアドレスが属するグループと前記第１ＲＯＷアドレスが属するグループとが異なる場合には、前記第２保持手段に保持されている複数のカウント値の内、前記第１ＲＯＷアドレスが属するグループに対応するカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定し、前記第２ＲＯＷアドレスが属するグループと前記第１ＲＯＷアドレスが属するグループとが同一である場合は、前記第２ＲＯＷアドレスに対応して前記第１保持手段に保持されているカウント値を更新して、当該更新したカウント値を前記第１ＲＯＷアドレスに対応するカウント値として設定するメモリコントローラ。 A memory controller that controls DRAMs whose ROW addresses are divided into multiple groups.
It is the first holding means that holds the ROW address in association with the count value that is updated when the Activate command is issued for the ROW address, and the number of entries that can hold the ROW address is the total number of ROW addresses. Smaller than the first holding means,
When the count value held in the first holding means satisfies a predetermined condition, a control means for issuing a Target Row Refresh command regarding the corresponding ROW address, and a control means.
A second holding means for holding a plurality of count values corresponding to each of a plurality of groups of ROW addresses is provided.
When the Activate command is issued to the first ROW address, which is a ROW address that is not held by the first holding means, and there is no vacant entry in the first holding means, the first holding means said. The second ROW address, which is the ROW address selected according to a predetermined criterion for the count value from the ROW addresses held in the holding means, is replaced with the first ROW address, and the group to which the second ROW address belongs and the first ROW are described. When the group to which the address belongs is different, the count value corresponding to the group to which the first ROW address belongs is referred to among the plurality of count values held in the second holding means to correspond to the first ROW address. When the group to which the second ROW address belongs and the group to which the first ROW address belongs are the same, the count value held in the first holding means corresponding to the second ROW address is set. Is updated and the updated count value is set as the count value corresponding to the first ROW address. 前記制御手段は、前記第２ＲＯＷアドレスに対応して前記第１保持手段に保持されているカウント値と前記第２ＲＯＷアドレスが属するグループに対応して前記第２保持手段に保持されているカウント値とを比較することにより前記第２保持手段を更新する請求項１に記載のメモリコントローラ。 The control means has a count value held in the first holding means corresponding to the second ROW address and a count value held in the second holding means corresponding to the group to which the second ROW address belongs. The memory controller according to claim 1, wherein the second holding means is updated by comparing the above. 前記制御手段は、前記第２ＲＯＷアドレスが属するグループに対応して前記第２保持手段に保持されているカウント値を、前記第２ＲＯＷアドレスに対応して前記第１保持手段に保持されているカウント値で更新する請求項２に記載のメモリコントローラ。 The control means has a count value held in the second holding means corresponding to the group to which the second ROW address belongs, and a count value held in the first holding means corresponding to the second ROW address. The memory controller according to claim 2, which is updated in. 前記制御手段は、前記第１保持手段に空いているエントリがある場合、前記第１ＲＯＷアドレスを該エントリに登録すると共に、前記第１ＲＯＷアドレスが属するグループに対応して前記第２保持手段に保持されているカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定する請求項１から３のいずれか一項に記載のメモリコントローラ。 When the first holding means has an empty entry, the control means registers the first ROW address in the entry and is held in the second holding means corresponding to the group to which the first ROW address belongs. The memory controller according to any one of claims 1 to 3, wherein the count value corresponding to the first ROW address is set with reference to the count value. 前記第２ＲＯＷアドレスは、前記第１保持手段に保持されているカウント値のなかで前記所定の条件を満たすために必要な更新の回数が最も多いカウント値に対応するＲＯＷアドレスである請求項１から４のいずれか一項に記載のメモリコントローラ。 From claim 1, the second ROW address is a ROW address corresponding to the count value having the largest number of updates required to satisfy the predetermined condition among the count values held in the first holding means. The memory controller according to any one of 4. ＲＯＷアドレスが複数のグループに分けられたＤＲＡＭを制御するメモリコントローラであって、
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて保持する第１保持手段であって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、第１保持手段と、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行する制御手段と、
ＲＯＷアドレスの複数のグループそれぞれに対応する複数のカウント値を保持する第２保持手段と、を備え、
前記制御手段は、前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがある場合、前記第１ＲＯＷアドレスを該エントリに登録すると共に、前記第２保持手段に保持されている複数のカウント値の内、前記第１ＲＯＷアドレスが属するグループに対応するカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定するメモリコントローラ。 A memory controller that controls DRAMs whose ROW addresses are divided into multiple groups.
It is the first holding means that holds the ROW address in association with the count value that is updated when the Activate command is issued for the ROW address, and the number of entries that can hold the ROW address is the total number of ROW addresses. Smaller than the first holding means,
When the count value held in the first holding means satisfies a predetermined condition, a control means for issuing a Target Row Refresh command regarding the corresponding ROW address, and a control means.
A second holding means for holding a plurality of count values corresponding to each of a plurality of groups of ROW addresses is provided.
When the Activate command is issued to the first ROW address, which is a ROW address that is not held by the first holding means, and the first holding means has an empty entry, the control means said the first ROW. The address is registered in the entry, and among the plurality of count values held in the second holding means, the count corresponding to the first ROW address is referred to by referring to the count value corresponding to the group to which the first ROW address belongs. A memory controller that sets the value. 前記第１保持手段は、ＲＯＷアドレスと該ＲＯＷアドレスが属するグループを特定するＩＤと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて保持し、
前記制御手段は、前記第１保持手段に保持されるＩＤを参照することで前記第１ＲＯＷアドレスが属するグループを特定する請求項１から６のいずれか一項に記載のメモリコントローラ。 The first holding means holds the ROW address, the ID that identifies the group to which the ROW address belongs, and the count value that is updated when the Activate command is issued for the ROW address in association with each other.
The memory controller according to any one of claims 1 to 6, wherein the control means refers to an ID held by the first holding means to specify a group to which the first ROW address belongs. ＲＯＷアドレスのグループはバンクに対応する請求項１から７のいずれか一項に記載のメモリコントローラ。 The memory controller according to any one of claims 1 to 7, wherein the group of ROW addresses corresponds to a bank. 前記ＤＲＡＭはＬＰＤＤＲ４に準拠する請求項１から８のいずれか一項に記載のメモリコントローラ。 The memory controller according to any one of claims 1 to 8, wherein the DRAM conforms to LPDDR4. ＲＯＷアドレスが複数のグループに分けられたＤＲＡＭを制御するメモリコントローラが実行する方法であって、
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて第１保持手段に保持することであって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、保持することと、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行することと、
ＲＯＷアドレスの複数のグループそれぞれに対応する複数のカウント値を第２保持手段に保持することと、
前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがない場合、前記第１保持手段に保持されているＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがい選択されたＲＯＷアドレスである第２ＲＯＷアドレスを前記第１ＲＯＷアドレスで置き換えると共に、前記第２ＲＯＷアドレスが属するグループと前記第１ＲＯＷアドレスが属するグループとが異なる場合には、前記第２保持手段に保持されている複数のカウント値の内、前記第１ＲＯＷアドレスが属するグループに対応するカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定し、前記第２ＲＯＷアドレスが属するグループと前記第１ＲＯＷアドレスが属するグループとが同一である場合は、前記第２ＲＯＷアドレスに対応して前記第１保持手段に保持されているカウント値を更新して、当該更新したカウント値を前記第１ＲＯＷアドレスに対応するカウント値として設定することと、を含む方法。 A method executed by a memory controller that controls a DRAM whose ROW address is divided into multiple groups.
The ROW address is associated with the count value updated when the Activate command is issued for the ROW address and held in the first holding means, and the number of entries that can hold the ROW address is the ROW address. To keep, less than the total number of
When the count value held in the first holding means satisfies a predetermined condition, the Target Row Refresh command for the corresponding ROW address is issued.
Holding a plurality of count values corresponding to each of a plurality of groups of ROW addresses in the second holding means, and
If the Activate command is issued to the first ROW address, which is a ROW address that is not held by the first holding means, and there is no free entry in the first holding means, the first holding means holds the command. The second ROW address, which is the ROW address selected according to a predetermined criterion for the count value, is replaced with the first ROW address, and the group to which the second ROW address belongs and the group to which the first ROW address belongs When is different, among the plurality of count values held in the second holding means, the count value corresponding to the first ROW address is set with reference to the count value corresponding to the group to which the first ROW address belongs. When the group to which the second ROW address belongs and the group to which the first ROW address belongs are the same, the count value held in the first holding means is updated corresponding to the second ROW address. A method including setting the updated count value as a count value corresponding to the first ROW address. ＲＯＷアドレスが複数のグループに分けられたＤＲＡＭを制御するメモリコントローラが実行する方法であって、
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて第１保持手段に保持することであって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、保持することと、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行することと、
ＲＯＷアドレスの複数のグループそれぞれに対応する複数のカウント値を第２保持手段に保持することと、
前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがある場合、前記第１ＲＯＷアドレスを該エントリに登録すると共に、前記第２保持手段に保持されている複数のカウント値の内、前記第１ＲＯＷアドレスが属するグループに対応するカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定することと、を含む方法。 A method executed by a memory controller that controls a DRAM whose ROW address is divided into multiple groups.
The ROW address is associated with the count value updated when the Activate command is issued for the ROW address and held in the first holding means, and the number of entries that can hold the ROW address is the ROW address. To keep, less than the total number of
When the count value held in the first holding means satisfies a predetermined condition, the Target Row Refresh command for the corresponding ROW address is issued.
Holding a plurality of count values corresponding to each of a plurality of groups of ROW addresses in the second holding means, and
If an Activate command is issued for the first ROW address, which is a ROW address that is not held by the first holding means, and there is an empty entry in the first holding means, the first ROW address is used as the entry. At the same time as registering, among the plurality of count values held in the second holding means, the count value corresponding to the first ROW address is set by referring to the count value corresponding to the group to which the first ROW address belongs. And how to include.
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