JP2018128991A - Memory controller and method - Google Patents
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Abstract
Description
本発明は、メモリコントローラおよび方法に関する。 The present invention relates to a memory controller and method.
近年、ＤＲＡＭ（Dynamic Random Access Memory）の製造プロセスの微細化が進んでいる。ＤＲＡＭの製造プロセスが４０ｎｍを下回り、密度が増加すると、隣接するワードラインに対するクロストーク等の電気的影響により、隣接するワードラインへつながるメモリセルへのリーク電流の影響が顕著となる。これにより、メモリコントローラによる特定のＲＯＷに対するＡｃｔｉｖａｔｅコマンドの発行が集中した場合、ＤＲＡＭのメモリセル内部のデータが破損する虞がある。これを、ＲＯＷ ＨＡＭＭＥＲ問題という。 In recent years, the manufacturing process of DRAM (Dynamic Random Access Memory) has been miniaturized. When the manufacturing process of the DRAM is less than 40 nm and the density is increased, the influence of the leakage current to the memory cell connected to the adjacent word line becomes significant due to the electrical influence such as crosstalk on the adjacent word line. As a result, when the issue of the Activate command to the specific ROW by the memory controller is concentrated, there is a possibility that the data inside the DRAM memory cell is damaged. This is called the ROW HAMMER problem.
ＲＯＷ ＨＡＭＭＥＲ問題への対策として、ＬＰＤＤＲ４の規格にはＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンド（以下、ＴＲＲと称す）が定義されている。ＴＲＲは、ＤＲＡＭのあるＲＯＷに対するＡｃｔｉｖａｔｅコマンドの発行数が、一定期間内に上限値に達した場合、該当するＲＯＷに対してメモリコントローラから特定のシーケンスを実行する操作である。この上限値はＭＡＣ（Maximum Activate Count）と呼ばれる。ＴＲＲを実施すると、メモリセル内部のデータ破損を回避することができる。 As a countermeasure against the ROW HAMMER problem, a Target Row Refresh command (hereinafter referred to as TRR) is defined in the LPDDR4 standard. TRR is an operation for executing a specific sequence from the memory controller for a corresponding ROW when the number of Activate commands issued to a ROW with DRAM reaches an upper limit within a certain period. This upper limit value is called MAC (Maximum Activate Count). When TRR is performed, data corruption inside the memory cell can be avoided.
しかしながら、ＴＲＲの機能をメモリコントローラに実装する際には、各ＲＯＷへのＡｃｔｉｖａｔｅコマンドの発行数を計測しなければならない。ＬＰＤＤＲ４の場合、ＭＡＣの値は最大７０万（２０ｂｉｔ長のカウンタが必要）であり、ＤＲＡＭのＲＯＷ数は最小容量である４Ｇｂｉｔの場合でもチャネルあたり１３１Ｋ個となる。そのため、単純な実装を行うと、回路規模が大きくなる。これに対応して特許文献１では、回路規模を抑制しながら、Ａｃｔｉｖａｔｅコマンドの発行数を計測し、ＴＲＲを実行する方法が提案されている。
However, when the TRR function is installed in the memory controller, the number of Activate commands issued to each ROW must be measured. In the case of LPDDR4, the maximum MAC value is 700,000 (a 20-bit counter is required), and the number of DRAM ROWs is 131K per channel even in the case of 4 Gbit, which is the minimum capacity. For this reason, a simple implementation increases the circuit scale. Correspondingly,
特許文献１に示されている手法では、メモリコントローラは、ＲＯＷアドレスと、各ＲＯＷアドレスへのＡｃｔｉｖａｔｅコマンドの発行数とを対応付けて保持するテーブルを持つ。このテーブルのエントリ数は、一定期間内でＭＡＣに達することの可能なＲＯＷの個数に基づいており、前述の単純な実装と比較して、回路規模を削減することができる。
In the method disclosed in
しかしながら、特許文献１に示されている手法は、テーブルのエントリ数を減らす代わりに発行数の正確さを犠牲にしている。したがって、ＲＯＷアドレスへの実際のＡｃｔｉｖａｔｅコマンドの発行数と、テーブルに保持されている発行数と、の間に乖離が生じうる。この乖離により無駄なＴＲＲが発生し、性能の低下につながる虞がある。
However, the technique disclosed in
本発明はこうした課題に鑑みてなされたものであり、その目的は、ＴＲＲを実装したメモリコントローラにおいて、回路規模を抑制しつつ無駄なＴＲＲの発生を抑制できる技術の提供にある。 The present invention has been made in view of these problems, and an object of the present invention is to provide a technique capable of suppressing generation of useless TRR while suppressing the circuit scale in a memory controller mounted with TRR.
本発明のある態様はメモリコントローラに関する。このメモリコントローラは、ＲＯＷアドレスが複数のグループに分けられたＤＲＡＭを制御するメモリコントローラであって、ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて保持する第１保持手段であって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、第１保持手段と、第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行する制御手段と、ＲＯＷアドレスのグループごとにカウント値を保持する第２保持手段と、を備え、制御手段は、第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、第１保持手段に空いているエントリがない場合、第１保持手段に保持されているＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがい選択されたＲＯＷアドレスである第２ＲＯＷアドレスを第１ＲＯＷアドレスで置き換えると共に、第２ＲＯＷアドレスが属するグループと第１ＲＯＷアドレスが属するグループとが異なる場合には第１ＲＯＷアドレスが属するグループに対応して第２保持手段に保持されているカウント値を参照して第１ＲＯＷアドレスに対応するカウント値を設定する。 One embodiment of the present invention relates to a memory controller. This memory controller is a memory controller that controls a DRAM in which a ROW address is divided into a plurality of groups, and associates a ROW address with a count value that is updated when an Activate command is issued to the ROW address. A first holding means that holds the ROW address is smaller than the total number of ROW addresses, and the count value held in the first holding means satisfies a predetermined condition. And a control unit that issues a Target Row Refresh command for the corresponding ROW address when satisfied, and a second holding unit that holds a count value for each group of ROW addresses. The control unit is held in the first holding unit. Acti for the first ROW address which is not a ROW address When a vate command is issued and there is no vacant entry in the first holding means, the ROW address is selected from the ROW addresses held in the first holding means according to a predetermined criterion regarding the count value. The second ROW address is replaced with the first ROW address, and when the group to which the second ROW address belongs is different from the group to which the first ROW address belongs, the count held in the second holding means corresponding to the group to which the first ROW address belongs A count value corresponding to the first ROW address is set with reference to the value.
本発明によれば、ＴＲＲを実装したメモリコントローラにおいて、回路規模を抑制しつつ無駄なＴＲＲの発生を抑制できる。 ADVANTAGE OF THE INVENTION According to this invention, generation | occurrence | production of useless TRR can be suppressed in the memory controller which mounted TRR, suppressing a circuit scale.
以下、各図面に示される同一または同等の構成要素、部材、処理、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。 Hereinafter, the same or equivalent components, members, processes, and signals shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. In addition, in the drawings, some of the members that are not important for explanation are omitted.
特許文献１に記載の手法では、メモリコントローラがＡｃｔｉｖａｔｅコマンドを発行した際、次のように動作する。まず、テーブルの管理部は、もしＡｃｔｉｖａｔｅコマンドの発行先のＲＯＷアドレスがテーブルに存在せず、かつ、テーブルに空きがない場合、最も小さいＡｃｔｉｖａｔｅコマンド発行数を持つＲＯＷアドレスのエントリを置換する。この時、テーブルの管理部は、置換前のエントリに関連付けられているＡｃｔｉｖａｔｅコマンド発行数を、置換後のエントリに関連付けられるＡｃｔｉｖａｔｅコマンド発行数にコピーし、続いてそのＡｃｔｉｖａｔｅコマンド発行数をインクリメントする。つまり、置換後のＲＯＷアドレスに対して発行された、置換時点までのＡｃｔｉｖａｔｅコマンド発行数の大小によらず、置換前のＲＯＷアドレスに対して関連付けられていたＡｃｔｉｖａｔｅコマンド発行数に１を足した値が置換後のＲＯＷアドレスに対して関連付けられる。
In the method described in
この仕組みにおける問題は、テーブルの管理部が、置換時にＡｃｔｉｖａｔｅコマンド発行数にのみ着目している点である。例えば、ＤＲＡＭのＢａｎｋ０のＲＯＷアドレスへアクセスが頻発し、テーブルに空きがなく、Ｂａｎｋ０のＲＯＷアドレスで占められている状況を考える。この時、初めてＢａｎｋ１のＲＯＷアドレスへアクセスが発生した場合、テーブルの管理部は、テーブル内の最小のＡｃｔｉｖａｔｅコマンド発行数と関連付けられたＢａｎｋ０のＲＯＷアドレスのエントリをＢａｎｋ１のＲＯＷアドレスで置換する。実際はＢａｎｋ１のＲＯＷアドレスへＡｃｔｉｖａｔｅコマンドが発行されたのは初めてであるにも関わらず、置換によりテーブルに格納されるＢａｎｋ１のＲＯＷアドレスには、実際より多くのＡｃｔｉｖａｔｅコマンド発行数が関連付けられる。このように、Ｂａｎｋ１のＲＯＷアドレスへのアクセスの実態と保持されるコマンド発行数との間に乖離が発生する。乖離が発生すると、無駄なＴＲＲが発生して、性能低下が生じうる。
The problem with this mechanism is that the table manager focuses only on the number of Activate commands issued at the time of replacement. For example, consider a situation in which access to the ROW address of the
特許文献１に記載の技術では、あるＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンド（以下、ＡＣＴと称す）が発行された時、テーブルに空きがなく、かつテーブル内に同じＲＯＷアドレスのエントリがない場合、テーブル外へエントリ（ＲＯＷアドレスとＡＣＴ発行数カウントとから成る）が追い出される。これに対して、実施の形態に係るメモリコントローラでは、追い出されたエントリのうちのＡＣＴ発行数カウントを保持する保持部が設けられる。この保持部は、バンクやアドレスレンジごとに用意され、追い出されたエントリのＲＯＷアドレスのバンク／アドレスレンジに対応する保持部に、追い出されたエントリのＡＣＴ発行数カウントが登録される。また、あるバンク／アドレスレンジのＲＯＷアドレスへのＡＣＴ発行があった場合、そのバンク／アドレスレンジに対応して保持部に保持されているＡＣＴ発行数カウントがテーブルに書き戻され、インクリメントされる。これにより、特許文献１に記載の技術と比較して、実際のＲＯＷアドレスへのアクセス数とＡＣＴ発行数との乖離を抑制することができ、無駄なＴＲＲの発生を抑制することができる。
In the technique described in
図１は、実施の形態に係るメモリコントローラ１００の機能及び構成を示すブロック図である。メモリコントローラ１００は、発行部１０１と、制御部１０２と、テーブル１０６と、バンク毎最大値保持部１０５と、を備える。メモリコントローラ１００は、ＤＲＡＭ１１０に接続され、ＤＲＡＭ１１０にＤＲＡＭコマンドＣＭＤを送信することでＤＲＡＭ１１０を制御する。ＤＲＡＭ１１０は、メモリコントローラ１００から受信したＤＲＡＭコマンドＣＭＤに従い、動作する。ＤＲＡＭ１１０はＬＰＤＤＲ４に準拠する。ＤＲＡＭ１１０は複数のバンクを有し、ＤＲＡＭ１１０のＲＯＷアドレスは、複数のバンクに対応する複数のアドレスグループに分けられている。
FIG. 1 is a block diagram illustrating functions and configurations of a
発行部１０１は、メモリコントローラ１００が受信したメモリアクセス要求ＭＡＲに応じて、ＤＲＡＭコマンドＣＭＤを発行する。発行部１０１は、例えば外部のＣＰＵなどからメモリアクセス要求ＭＡＲを受信すると、受信したメモリアクセス要求ＭＡＲに含まれるＲＯＷアドレスに関するＤＲＡＭコマンドＣＭＤを生成し、ＤＲＡＭ１１０に送信する。
制御部１０２は、発行部１０１が発行するＤＲＡＭコマンドＣＭＤのうち、ＡＣＴがどのＲＯＷアドレスに発行されたかを監視する。
The issuing
The
テーブル１０６は、ＲＯＷアドレスと該ＲＯＷアドレスが属するバンクを特定するバンクＩＤと該ＲＯＷアドレスに対してＡＣＴが発行されると更新されるカウント値とを対応付けて保持する。バンクとアドレスグループとは一対一に対応するので、バンクＩＤは対応するアドレスグループを特定するＩＤでもある。テーブル１０６について、ＲＯＷアドレスを保持可能なエントリの数はＤＲＡＭ１１０のＲＯＷアドレスの総数よりも小さい。
The table 106 holds a ROW address, a bank ID that identifies a bank to which the ROW address belongs, and a count value that is updated when an ACT is issued for the ROW address. Since the bank and the address group correspond one-to-one, the bank ID is also an ID for specifying the corresponding address group. In the table 106, the number of entries that can hold the ROW address is smaller than the total number of ROW addresses in the
テーブル１０６は、アドレス保持部１０３と、カウント値保持部１０４と、を含む。アドレス保持部１０３は制御部１０２によって制御される。制御部１０２は、発行部１０１が発行したＡＣＴの発行先のバンクとＲＯＷアドレスとの組をアドレス保持部１０３に登録する、または格納する。以下、バンクとＲＯＷアドレスとの組をバンク・ＲＯＷアドレスと表記する。本実施の形態ではバンク・ＲＯＷアドレスは「バンク０、ＲＯＷアドレス０ｘ０００」のように表されるが、他の例としてＲＯＷアドレス０ｘ０００の左から３桁目をバンクＩＤとして利用してもよい。すなわち、０ｘ０００はバンク０のＲＯＷアドレス、０ｘ１００はバンク１のＲＯＷアドレス、という表記でもよい。
The table 106 includes an
カウント値保持部１０４は制御部１０２によって制御される。制御部１０２は、アドレス保持部１０３に保持されている各ＲＯＷアドレスについて、そのＲＯＷアドレスに対してＡＣＴが発行されると、カウント値保持部１０４に保持される対応するカウント値をインクリメントする。
バンク毎最大値保持部１０５は制御部１０２によって制御され、アドレスグループ（すなわちバンク）ごとに最大カウント値を保持する。
The count
The per-bank maximum
図２は、アドレス保持部１０３、カウント値保持部１０４およびバンク毎最大値保持部１０５の一例を示すデータ構造図である。アドレス保持部１０３およびカウント値保持部１０４はそれぞれ、ＭＶＣ（Maximum Victim Count）（特許文献１参照）以下の個数のエントリを持つ。ＭＶＣは、ＤＲＡＭ１１０のリフレッシュ周期内に、メモリコントローラ１００がＡＣＴを可能な限り発行したとき、ＭＡＣに到達することのできるＲＯＷアドレスの個数である。この値はｔＲＥＦＷ、ｔＲＣ、ＭＡＣの値に基づいて計算される。例えば、ｔＲＥＦＷが３２ｍｓ、ｔＲＣが４２ｎｓ、ＭＡＣが２００Ｋ回の場合、ＲＯＷアドレスへのＡＣＴは、３２ｍｓ／４２ｎｓ＝約７６２Ｋ回となる。メモリコントローラ１００は、ひとつのリフレッシュ周期の間に約７６２Ｋ回のＡＣＴを発行することができる。この場合において、ひとつのリフレッシュ周期内にＭＡＣに到達することのできるＲＯＷアドレスの個数は、７６２Ｋ／１００Ｋ＝約７．６２個となる。よって、この場合にアドレス保持部１０３およびカウント値保持部１０４のエントリは、８個必要となる。バンク毎最大値保持部１０５はアドレスグループの数＝バンクの数個のエントリを持つ。
FIG. 2 is a data structure diagram illustrating an example of the
図３は、本実施の形態における、アドレスグループ３０１とバンク・ＲＯＷアドレス３０２との対応関係を示す説明図である。図３に示される通り、１つのアドレスグループに１つのバンクが割り当てられる。
FIG. 3 is an explanatory diagram showing a correspondence relationship between the
以上の構成によるメモリコントローラ１００の動作を説明する。
図４は、メモリコントローラ１００における一連の処理の流れを示すフローチャートである。発行部１０１がＡＣＴを発行すると、制御部１０２はアドレス保持部１０３およびカウント値保持部１０４のそれぞれの状態に依存して図４に示される処理を実行する。Ｓ４０１で制御部１０２は、発行部１０１が発行するＤＲＡＭコマンドＣＭＤを監視し、ＡＣＴが発行されたか否かを判定する。ＡＣＴが発行されなかった場合、制御部１０２はＳ４０１を繰り返す。ＡＣＴが発行された場合、Ｓ４０２で制御部１０２はアドレス保持部１０３を参照し、発行されたＡＣＴの発行先のバンク・ＲＯＷアドレスがアドレス保持部１０３に存在するか否かを判定する。
The operation of the
FIG. 4 is a flowchart showing a flow of a series of processes in the
Ｓ４０２で存在すると判定された場合、Ｓ４０３で制御部１０２はカウント値保持部１０４を参照し、発行先のバンク・ＲＯＷアドレスと同じアドレス保持部１０３のエントリに対応してカウント値保持部１０４に保持されているカウント値を読み出す。制御部１０２は、読み出されたカウント値がしきい値、この場合ＭＡＣ／２−１、に等しいか否かを判定する。Ｓ４０３で等しくない、すなわちしきい値未満であると判定された場合、Ｓ４０４で制御部１０２は読み出されたカウント値をインクリメント（例えば＋１）する。制御部１０２は、インクリメント後のカウント値をカウント値保持部１０４に登録することでカウント値保持部１０４を更新する。その後、処理はＳ４０１に戻る。
If it is determined in S402, the
Ｓ４０３で等しいと判定された場合、Ｓ４０５で発行部１０１は、ＡＣＴの発行先のバンク・ＲＯＷアドレスを対象とするＴＲＲを発行する。Ｓ４０６で制御部１０２は、ＴＲＲの発行先のバンクに対応してバンク毎最大値保持部１０５に保持されている最大カウント値をリセットする、または初期化する。例えば、最大カウント値は０や１などの初期値となる。その後、処理はＳ４０１に戻る。
If it is determined in S403 that they are equal, in S405, the
Ｓ４０２で存在しないと判定された場合、Ｓ４０７で制御部１０２は、アドレス保持部１０３に空いているエントリ（以下、空きエントリと称す）があるか否かを判定する。Ｓ４０７であると判定された場合、Ｓ４０８で制御部１０２は、ＡＣＴの発行先のバンク・ＲＯＷアドレスを新たにアドレス保持部１０３の空きエントリに登録する。Ｓ４０９で制御部１０２は、ＡＣＴの発行先のバンクに対応してバンク毎最大値保持部１０５に保持されている最大カウント値を読み出す。Ｓ４１０、Ｓ４１１で制御部１０２は、読み出された最大カウント値を参照して、ＡＣＴの発行先のバンク・ＲＯＷアドレスに対応するカウント値を設定する。Ｓ４１０で制御部１０２は、読み出された最大カウント値をインクリメントする。Ｓ４１１で制御部１０２は、インクリメント後の値を、ＡＣＴの発行先のバンク・ＲＯＷアドレスに対応するカウント値としてカウント値保持部１０４に登録する。その後、処理はＳ４０１に戻る。
If it is determined in S <b> 402 that the information does not exist, the
Ｓ４０７で空きエントリないと判定された場合、Ｓ４１２で制御部１０２は、カウント値保持部１０４に保持されるカウント値のなかから、最小のカウント値を特定する。Ｓ４１３で制御部１０２は、アドレス保持部１０３に保持されるバンク・ＲＯＷアドレスのなかから、特定された最小のカウント値に対応するバンク・ＲＯＷアドレスを選択する。Ｓ４１４で制御部１０２は、選択されたバンク・ＲＯＷアドレスを、ＡＣＴの発行先のバンク・ＲＯＷアドレスで置き換える。
If it is determined in S407 that there is no free entry, the
Ｓ４１５で制御部１０２は、置換の前後でバンクが異なるか否かを判定する。すなわち、制御部１０２は、Ｓ４１３で選択されたバンク（置換前のバンク）と、ＡＣＴの発行先のバンク（置換後のバンク）と、の異同を判定する。Ｓ４１５で同じであると判定された場合、Ｓ４１６で制御部１０２はＳ４１２で特定された最小のカウント値をインクリメントする。制御部１０２は、インクリメント後のカウント値をＡＣＴの発行先のバンク・ＲＯＷアドレスに対応付けてカウント値保持部１０４に登録することでカウント値保持部１０４を更新する。その後、処理はＳ４０１に戻る。
In S415, the
Ｓ４１５で異なると判定された場合、Ｓ４１７で制御部１０２は、Ｓ４１３で選択されたバンクに対応してバンク毎最大値保持部１０５に保持されている最大カウント値を読み出す。Ｓ４１２で特定された最小のカウント値はＳ４１３で選択されたバンク・ＲＯＷアドレスに対応し、後のＳ４１１の処理で上書きされる（追い出される）ので、以下、追い出されるカウント値、と表現する。Ｓ４１８で制御部１０２は、追い出されるカウント値がＳ４１７で読み出された最大カウント値よりも大きいか否かを判定する。Ｓ４１８で大きいと判定された場合、Ｓ４１９で制御部１０２は、Ｓ４１３で選択されたバンクに対応する最大カウント値を追い出されるカウント値で上書きすることで、バンク毎最大値保持部１０５を更新する。Ｓ４１８で大きくないと判定された場合またはＳ４１９の後、制御部１０２はＳ４０９、Ｓ４１０、Ｓ４１１を行うことでＡＣＴの発行先バンク・ＲＯＷアドレスに対応するカウント値を登録する。その後、処理はＳ４０１に戻る。
If it is determined in S415 that they are different, in S417, the
以降、図５から図８を参照し、図４で説明した各条件における、制御部１０２の動作の詳細を説明する。これらの例は、発行部１０１がバンク０、ＲＯＷアドレス０ｘ１００に対してＡＣＴ５０１を発行した時の制御部１０２の動作を示している。制御部１０２は、アドレス保持部１０３およびカウント値保持部１０４のそれぞれの状態を確認し、その状態に応じた処理を実施する。
Hereinafter, the details of the operation of the
制御部１０２は、発行部１０１からのＡＣＴ５０１の発行を検出すると、そのＡＣＴ５０１の発行先であるバンク・ＲＯＷアドレスが、アドレス保持部１０３に存在するかどうかを判定する（図４のＳ４０２）。この状態に応じて、制御部１０２は続きの処理を決定する。
When detecting the issuance of the
図５は、あるシナリオでの制御部１０２の動作を説明するための図である。図５の例では、制御部１０２がアドレス保持部１０３内を検索（符号５０２）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見する。制御部１０２は、発見されたバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値保持部１０４のエントリを確認する（符号５０３）。その結果、制御部１０２はバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値が「９９９９９９」（＝ＭＡＣ／２−１）となっていることを見出す（図４のＳ４０３）。
FIG. 5 is a diagram for explaining the operation of the
この条件において、制御部１０２は、アドレス保持部１０３からバンク０、ＲＯＷアドレス０ｘ１００の組のエントリを削除し（符号５０４）、そのエントリに対応するカウント値保持部１０４のエントリを削除する（符号５０５）。続いて、制御部１０２は、発行部１０１に対し、ＴＲＲを発行するよう指示する（符号５０６）。発行部１０１は制御部１０２からの指示を受けてＤＲＡＭ１１０に対してＴＲＲを発行する（図４のＳ４０５）。
Under this condition, the
図６は、あるシナリオでの制御部１０２の動作を説明するための図である。図６の例では、制御部１０２がアドレス保持部１０３内を検索（符号６０１）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見する。制御部１０２は、発見されたバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値保持部１０４のエントリを確認する（符号６０２）。その結果、制御部１０２はバンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値がＭＡＣ／２−１未満であることを見出す（図４のＳ４０３）。
FIG. 6 is a diagram for explaining the operation of the
この条件において、制御部１０２は、アドレス保持部１０３のバンク０、ＲＯＷアドレス０ｘ１００に対応してカウント値保持部１０４に保持されるカウント値をインクリメントする（図４のＳ４０４）。制御部１０２は、バンク０、ＲＯＷアドレス０ｘ１００の組に対応するカウント値保持部１０４のエントリに、インクリメントの結果である「８０００１」を書き込む（符号６０３）。このインクリメントの結果、カウント値保持部１０４のカウント値は、ＭＡＣ／２に到達しないため、これ以外の処理は行われない。
Under this condition, the
図７は、あるシナリオでの制御部１０２の動作を説明するための図である。図７の例では、制御部１０２がアドレス保持部１０３内を検索（符号７０１）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見しない。また制御部１０２は、アドレス保持部１０３に空きエントリが存在すると判定する（図４のＳ４０７）。
FIG. 7 is a diagram for explaining the operation of the
この条件において、制御部１０２は、アドレス保持部１０３の空きエントリに、バンク０、ＲＯＷアドレス０ｘ１００のエントリを新規に作成する（符号７０２、図４のＳ４０８）。制御部１０２は、バンク０（アドレスグループ０）に対応してバンク毎最大値保持部１０５に保持される最大カウント値（「０」）を読み出す（符号７０３、図４のＳ４０９）。制御部１０２は、読み出された最大カウント値をインクリメントする（０＋１＝１）。制御部１０２は、インクリメントの結果得られる値（「１」）を、バンク０、ＲＯＷアドレス０ｘ１００に対応するカウント値としてカウント値保持部１０４に登録する（符号７０４、図４のＳ４１１）。
Under this condition, the
図８は、あるシナリオでの制御部１０２の動作を説明するための図である。図８の例では、制御部１０２がアドレス保持部１０３内を検索（符号８０１）した結果、アドレス保持部１０３のエントリにバンク０、ＲＯＷアドレス０ｘ１００の組を発見しない。また制御部１０２は、アドレス保持部１０３に空きエントリが存在しないと判定する（図４のＳ４０７）。
FIG. 8 is a diagram for explaining the operation of the
この条件において、制御部１０２はカウント値保持部１０４を参照して最小のカウント値を特定し、特定された最小のカウント値に対応してアドレス保持部１０３に保持されるエントリを特定する。制御部１０２は、特定されたエントリを、ＡＣＴ５０１の発行先のバンク・ロウアドレスの組で置換する（図４のＳ４１４）。この図８ではバンク１、ＲＯＷアドレス０ｘ９８のエントリが、バンク０、ＲＯＷアドレス０ｘ１００の組で置換される（符号８０２）。制御部１０２は、置換後のバンク・ＲＯＷアドレスの組（バンク０、ＲＯＷアドレス０ｘ１００）に対応してバンク毎最大値保持部１０５に保持される最大カウント値（「１００」）を読み出す（符号８０３）。制御部１０２は読み出された値をインクリメントする（１００＋１＝１０１）。制御部１０２は、インクリメントの結果得られる値（「１０１」）を、置換後のバンク・ＲＯＷアドレスの組に対応するカウント値保持部１０４のエントリに書き込む（図４のＳ４１１）。この図８では、バンク毎最大値保持部１０５のアドレスグループ０のエントリから「１００」が読み出され、インクリメントされて「１０１」となり、カウント値保持部１０４の最小のカウント値「１５０００」がその値「１０１」で上書きされる（符号８０４）。
Under this condition, the
制御部１０２は、追い出されたバンク１のカウント値「１５０００」と、バンク１（アドレスグループ１）に対応してバンク毎最大値保持部１０５に保持されている最大カウント値（「１４５００」）と、を比較する（図４のＳ４１８）。１５０００＞１４５００なので、制御部１０２はバンク１に対応する最大カウント値を１５０００で置き換える（符号８０５）。
The
本実施の形態に係るメモリコントローラ１００によると、制御部１０２がアドレス保持部１０３、カウント値保持部１０４およびバンク毎最大値保持部１０５を上述のように制御することで、実際のＲＯＷアドレスへのアクセス数とＡＣＴの発行数との乖離を抑制することができる。その結果、無駄なＴＲＲの発生を抑制することができる。
According to the
以上、実施の形態に係るメモリコントローラ１００の構成と動作について説明した。この実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
The configuration and operation of the
実施の形態ではＲＯＷアドレスのアドレスグループがＤＲＡＭ１１０のバンクに対応する場合について説明したが、これに限られない。ＲＯＷアドレスが複数のグループに分けられていればよく、その分け方は任意でよい。図９（ａ）、（ｂ）は、ＲＯＷアドレスの分け方の例を示す図である。図９（ａ）の符号１００１で示されるように、ＲＯＷアドレスによる区分を用いてもよい。または、図９（ｂ）の符号１００２に示されるように、マスタ毎の区分（マスタによってアクセス先のアドレスが固定されている場合）を用いてもよい。このように、任意の割り当て方法を採用することができる。
In the embodiment, the case where the address group of the ROW address corresponds to the bank of the
実施の形態では、カウント値がインクリメントされる場合について説明したが、これに限られず、ＲＯＷアドレスに対してＡＣＴが発行されるとカウント値を更新する態様であれば他の態様が用いられてもよい。例えば、ＡＣＴの発行に対してカウント値がデクリメントされてもよい。この場合、図４のＳ４０３やＳ４１８における判定基準も合わせて変更されてもよい。 In the embodiment, the case where the count value is incremented has been described. However, the present invention is not limited to this, and other modes may be used as long as the count value is updated when an ACT is issued to the ROW address. Good. For example, the count value may be decremented for ACT issuance. In this case, the determination criteria in S403 and S418 in FIG. 4 may also be changed.
実施の形態では、カウント値がしきい値＝ＭＡＣ／２−１に達するとＴＲＲが発行される場合について説明したが、これに限られず、他のしきい値が用いられてもよいし、しきい値以外の他の条件が用いられてもよい。 In the embodiment, the case where the TRR is issued when the count value reaches the threshold value = MAC / 2-1 has been described. However, the present invention is not limited to this, and other threshold values may be used. Other conditions other than the threshold may be used.
実施の形態では、図４のＳ４１２において最小のカウント値が特定され、Ｓ４１３において特定されたカウント値に対応するバンク・ＲＯＷアドレスが選択される場合について説明したが、これに限られない。アドレス保持部１０３に保持されているバンク・ＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがいバンク・ＲＯＷアドレスが選択されてもよい。例えば、極小のカウント値が特定されてもよい。あるいはまた、カウント値保持部１０４から小さい方から３つのカウント値を選択し、該３つのカウント値のなかからランダムに選択したひとつに対応してアドレス保持部１０３に保持されるバンク・ＲＯＷアドレスを選択してもよい。
In the embodiment, the case has been described in which the minimum count value is specified in S412 of FIG. 4 and the bank / ROW address corresponding to the count value specified in S413 is selected, but the present invention is not limited to this. A bank / ROW address may be selected from among the bank / ROW addresses held in the
Ｓ４１２における最小のカウント値は、カウント値保持部１０４に保持されるカウント値のなかで、ＭＡＣ／２−１に到達するという条件を満たすために必要なインクリメントの回数が最も多いカウント値であると言うことができる。すなわち、Ｓ４１２では、カウント値保持部１０４に保持されているカウント値のなかでＴＲＲ発行の条件を満たすために必要な更新の回数が最も多いカウント値を特定しているといえる。
The minimum count value in S412 is the count value having the largest number of increments necessary to satisfy the condition of reaching MAC2-1 in the count values held in the count
実施の形態では、図４のＳ４０６においてＴＲＲの発行を契機として対応するバンクの最大カウント値をリセットする場合について説明したが、これに限られない。例えば、バンク毎最大値保持部１０５に保持される最大カウント値は経時的に自動的に減少してもよいし、またはバンク毎最大値保持部１０５から最大カウント値を読み出したことを契機としてその最大カウント値がリセットされてもよい。
In the embodiment, the case where the maximum count value of the corresponding bank is reset in response to the issuance of TRR in S406 of FIG. 4 is described, but the present invention is not limited to this. For example, the maximum count value held in the bank-by-bank maximum
実施の形態では、ＤＲＡＭ１１０がＬＰＤＤＲ４に準拠する場合について説明したが、これに限られず、ＲＯＷアドレスが複数のグループに分けられる任意のＤＲＡＭに本実施の形態に係る技術的思想を適用可能である。
In the embodiment, the case where the
１００ メモリコントローラ、 １０１ 発行部、 １０２ 制御部、 １０３ アドレス保持部、 １０４ カウント値保持部、 １０５ バンク毎最大値保持部、 １１０ ＤＲＡＭ。 100 memory controller, 101 issuing unit, 102 control unit, 103 address holding unit, 104 count value holding unit, 105 maximum value holding unit for each bank, 110 DRAM.
Claims (11)
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて保持する第１保持手段であって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、第１保持手段と、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行する制御手段と、
ＲＯＷアドレスのグループごとにカウント値を保持する第２保持手段と、を備え、
前記制御手段は、前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがない場合、前記第１保持手段に保持されているＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがい選択されたＲＯＷアドレスである第２ＲＯＷアドレスを前記第１ＲＯＷアドレスで置き換えると共に、前記第２ＲＯＷアドレスが属するグループと前記第１ＲＯＷアドレスが属するグループとが異なる場合には前記第１ＲＯＷアドレスが属するグループに対応して前記第２保持手段に保持されているカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定するメモリコントローラ。 A memory controller for controlling a DRAM in which a ROW address is divided into a plurality of groups,
A first holding unit that holds a ROW address in association with a count value that is updated when an Activate command is issued for the ROW address, and the number of entries that can hold the ROW address is the total number of ROW addresses. A first holding means smaller than,
Control means for issuing a Target Row Refresh command for a corresponding ROW address when a count value held in the first holding means satisfies a predetermined condition;
Second holding means for holding a count value for each group of ROW addresses,
When the Activate command is issued to the first ROW address that is a ROW address not held in the first holding means, and the first holding means has no free entry, the control means A second ROW address, which is a ROW address selected from among the ROW addresses held in the holding means, is replaced with the first ROW address according to a predetermined criterion regarding the count value, and the group to which the second ROW address belongs and the first ROW A memory for setting a count value corresponding to the first ROW address with reference to the count value held in the second holding means corresponding to the group to which the first ROW address belongs when the group to which the address belongs is different controller.
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて保持する第１保持手段であって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、第１保持手段と、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行する制御手段と、
ＲＯＷアドレスのグループごとにカウント値を保持する第２保持手段と、を備え、
前記制御手段は、前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがある場合、前記第１ＲＯＷアドレスを該エントリに登録すると共に、前記第１ＲＯＷアドレスが属するグループに対応して前記第２保持手段に保持されているカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定するメモリコントローラ。 A memory controller for controlling a DRAM in which a ROW address is divided into a plurality of groups,
A first holding unit that holds a ROW address in association with a count value that is updated when an Activate command is issued for the ROW address, and the number of entries that can hold the ROW address is the total number of ROW addresses. A first holding means smaller than,
Control means for issuing a Target Row Refresh command for a corresponding ROW address when a count value held in the first holding means satisfies a predetermined condition;
Second holding means for holding a count value for each group of ROW addresses,
When the Activate command is issued to the first ROW address that is a ROW address that is not held in the first holding means and there is an empty entry in the first holding means, the control means determines that the first ROW A memory controller that registers an address in the entry and sets a count value corresponding to the first ROW address with reference to a count value held in the second holding means corresponding to the group to which the first ROW address belongs .
前記制御手段は、前記第１保持手段に保持されるＩＤを参照することで前記第１ＲＯＷアドレスが属するグループを特定する請求項１から６のいずれか一項に記載のメモリコントローラ。 The first holding means holds a ROW address, an ID that identifies a group to which the ROW address belongs, and a count value that is updated when an Activate command is issued for the ROW address in association with each other,
The memory controller according to any one of claims 1 to 6, wherein the control unit specifies a group to which the first ROW address belongs by referring to an ID held in the first holding unit.
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて第１保持手段に保持することであって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、保持することと、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行することと、
ＲＯＷアドレスのグループごとにカウント値を第２保持手段に保持することと、
前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがない場合、前記第１保持手段に保持されているＲＯＷアドレスのなかからカウント値に関する所定の基準にしたがい選択されたＲＯＷアドレスである第２ＲＯＷアドレスを前記第１ＲＯＷアドレスで置き換えると共に、前記第２ＲＯＷアドレスが属するグループと前記第１ＲＯＷアドレスが属するグループとが異なる場合には前記第１ＲＯＷアドレスが属するグループに対応して前記第２保持手段に保持されているカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定することと、を含む方法。 A method of controlling a DRAM in which a ROW address is divided into a plurality of groups,
The ROW address and the count value updated when the Activate command is issued to the ROW address are held in the first holding unit in association with each other, and the number of entries that can hold the ROW address is the ROW address. Holding less than the total number of
Issuing a Target Row Refresh command for a corresponding ROW address when the count value held in the first holding means satisfies a predetermined condition;
Holding a count value in the second holding means for each group of ROW addresses;
If an Activate command is issued for a first ROW address that is not a ROW address held in the first holding means, and there is no free entry in the first holding means, the first holding means holds it. A second ROW address, which is a ROW address selected according to a predetermined criterion regarding a count value, is replaced with the first ROW address, and a group to which the second ROW address belongs and a group to which the first ROW address belongs And the count value corresponding to the first ROW address is set with reference to the count value held in the second holding means corresponding to the group to which the first ROW address belongs. .
ＲＯＷアドレスと該ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行されると更新されるカウント値とを対応付けて第１保持手段に保持することであって、ＲＯＷアドレスを保持可能なエントリの数がＲＯＷアドレスの総数よりも小さい、保持することと、
前記第１保持手段に保持されるカウント値が所定の条件を満たすと対応するＲＯＷアドレスに関するＴａｒｇｅｔ Ｒｏｗ Ｒｅｆｒｅｓｈコマンドを発行することと、
ＲＯＷアドレスのグループごとにカウント値を第２保持手段に保持することと、
前記第１保持手段に保持されていないＲＯＷアドレスである第１ＲＯＷアドレスに対してＡｃｔｉｖａｔｅコマンドが発行され、かつ、前記第１保持手段に空いているエントリがある場合、前記第１ＲＯＷアドレスを該エントリに登録すると共に、前記第１ＲＯＷアドレスが属するグループに対応して前記第２保持手段に保持されているカウント値を参照して前記第１ＲＯＷアドレスに対応するカウント値を設定することと、を含む方法。 A method of controlling a DRAM in which a ROW address is divided into a plurality of groups,
The ROW address and the count value updated when the Activate command is issued to the ROW address are held in the first holding unit in association with each other, and the number of entries that can hold the ROW address is the ROW address. Holding less than the total number of
Issuing a Target Row Refresh command for a corresponding ROW address when the count value held in the first holding means satisfies a predetermined condition;
Holding a count value in the second holding means for each group of ROW addresses;
When an Activate command is issued for a first ROW address that is a ROW address not held in the first holding means, and there is an empty entry in the first holding means, the first ROW address is set in the entry. Registering and referring to a count value held in the second holding means corresponding to a group to which the first ROW address belongs, and setting a count value corresponding to the first ROW address.
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