JP6981168B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
多層基板の実装面を樹脂で封止する際に、金型に形成されたエアベントからキャビティ内の空気が外部に排出される。エアベントの形状が最適でない場合、空気が樹脂内に留まってボイド又は未充填が発生し、逆に樹脂がエアベントから溢れ出すオーバーフローが発生するなどの問題がある。このため、多層基板に実装する半導体チップに合わせて金型にエアベントを設ける必要がある。従って、半導体チップが増減した場合に新規の金型が必要になり、コストがかかるという問題があった。これに対して、多層基板の実装面のソルダレジスト等に溝を形成し、エアベントとして用いる半導体装置の製造方法が提案されている（例えば、特許文献１（第１図）参照）。
特開２００３−７７９４６号公報
従来は多層基板の実装面に直線状の溝を形成していたため、樹脂が溝から溢れ出すオーバーフローが発生し易いという問題があった。
本発明は、上述のような課題を解決するためになされたもので、その目的はコストを削減しつつ、樹脂のオーバーフローを防ぐことができる半導体装置の製造方法を得るものである。
本発明に係る半導体装置の製造方法は、多層基板の実装面に薄膜を形成する工程と、前記多層基板の前記実装面に半導体チップを実装する工程と、前記多層基板を下金型と上金型で挟んで前記半導体チップを樹脂で封止する工程とを備え、前記薄膜は、前記樹脂で封止される封止領域から前記多層基板の外側まで延びる溝を有し、前記樹脂で封止する際に、前記多層基板の外周部において前記薄膜の上面と前記上金型が接し、前記溝をエアベントとして用い、前記溝は切り返しを有し、前記切り返しよりも外側の前記溝の幅が、前記切り返しよりも前記封止領域側の前記溝の幅に対して広いことを特徴とする。
本発明では、多層基板に設けた薄膜の溝をエアベントとして用いる。このように多層基板にエアベントの機能を持たせることで、半導体チップが増減しても新規の金型は不要であるため、コストを削減することができる。また、多層基板の実装面に形成する溝が切り返しを有する。これにより、樹脂のオーバーフローを防ぐことができる。
実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 図２のＩ−ＩＩに沿った断面図である。 比較例に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態３に係る半導体装置の製造方法を示す平面図である。 図６のＩ−ＩＩに沿った断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置の製造方法を示す断面図である。まず、多層基板１の実装面に薄膜２を形成する。多層基板１の実装面に半導体チップ３を実装する。
続いて、多層基板１の実装面にトランスファーモールド装置で樹脂封止を実施する。まず、多層基板１を下金型４と上金型５で挟んで型締めする。次に、上金型５と多層基板１の実装面の間に形成されるキャビティ６内に溶けた樹脂７を流し込み、半導体チップ３を樹脂７で封止する。
薄膜２は、樹脂７で封止される封止領域から多層基板１の外側まで延びる溝９を有する。樹脂７で封止する際に、多層基板１の外周部において溝９以外の部分で薄膜２の上面と上金型５が接する。溝９をエアベントとして用いてキャビティ６内の空気を外に排出することでボイド及び未充填を防ぐことができる。
図２は、実施の形態１に係る半導体装置の製造方法を示す平面図である。図３は図２のＩ−ＩＩに沿った断面図である。多層基板１の基材の実装面に、薄膜２として、導電パターン１０と、導電パターン１０を覆うソルダレジスト１１とが形成されている。多層基板１の裏面にも同様に導電パターン１２とソルダレジスト１３が形成されている。なお、多層基板１の配線構造は何層でもかまわない。また、ソルダレジスト１３の開口部において半導体チップ３と多層基板１の導電パターン１０は銀ペースト又は金線などの導電性接合材で接続されているが、ここでは図示を省略している。
本実施の形態の効果を比較例と比較して説明する。図４は、比較例に係る半導体装置の製造方法を示す断面図である。比較例では樹脂成型の際にキャビティ内の空気が上金型５に作られたエアベント１４から外に排出される。エアベント１４の形状が最適でない場合、空気が樹脂７内に留まってボイド又は未充填が発生し、逆に樹脂７がエアベント１４から溢れ出すオーバーフローが発生するなどの問題がある。このため、多層基板１に実装する半導体チップ３に合わせて上金型５にエアベント１４を設ける必要がある。従って、半導体チップ３が増減した場合に新規の金型が必要になり、コストがかかる。
一方、本実施の形態では、多層基板１に設けた薄膜２の溝９をエアベントとして用いる。このように多層基板１にエアベントの機能を持たせることで、半導体チップ３が増減しても新規の金型は不要であるため、コストを削減することができる。
また、本実施の形態では、薄膜２に形成された溝９は直線ではなく、２箇所の切り返し１５ａ，１５ｂを有する。即ち、溝９は、まず基板内側から外側に向かって進み、切り返し１５ａで基板内側に戻り、切り返し１５ｂで再び外側に向かって進む。このように樹脂７の流れの向きを変えることで、溝９の途中で樹脂７を留め、樹脂７のオーバーフローを防ぐことができる。
実施の形態２．
図５は、実施の形態２に係る半導体装置の製造方法を示す平面図である。溝９の断面構造は実施の形態１と同様であるが、溝９の幅を最初の切り返し１５ａより外側で広げている。即ち、封止領域から外側に向かう途中で溝９の幅が広くなる。このように樹脂７の通り道の断面積を広げるとベルヌーイの法則から樹脂７の流れる速度を落とせる。従って、実施の形態１よりも短い距離で樹脂７を留めることができる。このため、溝９に必要な基板長を短くでき、基板コストを削減することができる。また、樹脂７の選定と条件設定の自由度が増える。
また、封止領域側で溝９の幅は樹脂７のフィラー径より狭いことが好ましい。これにより、樹脂７のオーバーフローを更に防ぐことができる。ただし、封止領域側で溝９の幅を狭めることで空気を排出しづらくなるため、１つの半導体チップ３に対して溝９を複数形成することが好ましい。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図６は、実施の形態３に係る半導体装置の製造方法を示す平面図である。図７は図６のＩ−ＩＩに沿った断面図である。導電パターン１０のソルダレジスト１１から露出した部分に溝９が形成されている。これにより、多層基板１を下金型４と上金型５で挟んだ際にソルダレジスト１１が潰れても溝９の幅が狭くなるのを防ぐことができる。従って、実施の形態２のように溝９の幅を狭くした場合でも設計値の溝幅を維持することができる。また、ソルダレジスト１１の潰れ量を考慮する必要がないため、型締め圧力の自由度が増える。その他の構成及び効果は実施の形態１と同様である。
１ 多層基板、３ 半導体チップ、４ 下金型、５ 上金型、７ 樹脂、９ 溝、１０ 導電パターン（薄膜）、１１ ソルダレジスト（薄膜）、１５ａ，１５ｂ 切り返し

Claims (3)

  1. 多層基板の実装面に薄膜を形成する工程と、
    前記多層基板の前記実装面に半導体チップを実装する工程と、
    前記多層基板を下金型と上金型で挟んで前記半導体チップを樹脂で封止する工程とを備え、
    前記薄膜は、前記樹脂で封止される封止領域から前記多層基板の外側まで延びる溝を有し、
    前記樹脂で封止する際に、前記多層基板の外周部において前記薄膜の上面と前記上金型が接し、前記溝をエアベントとして用い、
    前記溝は切り返しを有し、
    前記切り返しよりも外側の前記溝の幅が、前記切り返しよりも前記封止領域側の前記溝の幅に対して広いことを特徴とする半導体装置の製造方法。
  2. １つの前記半導体チップに対して前記溝を複数形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記薄膜は、導電パターンと、前記導電パターンを覆うソルダレジストとを有し、
    前記導電パターンの前記ソルダレジストから露出した部分に前記溝が形成されていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111623016B (zh) * 2020-06-16 2021-01-29 苏州鸿凌达电子科技有限公司 一种高功率石墨膜包边、压边裁切一体化模具及设备
CN114520169A (zh) * 2022-01-14 2022-05-20 苏州通富超威半导体有限公司 一种半导体封装治具及其应用

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10144713A (ja) * 1996-11-15 1998-05-29 Hitachi Ltd モールド方法および装置ならびに半導体装置
JPH1147903A (ja) * 1997-07-30 1999-02-23 Asahi Denso Kk ダイカスト金型のガス抜き構造
JP2000260795A (ja) * 1999-03-09 2000-09-22 Nec Corp 樹脂封止半導体装置用基板及び樹脂封止半導体装置
JP3660861B2 (ja) 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003077946A (ja) * 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US7042072B1 (en) * 2002-08-02 2006-05-09 Amkor Technology, Inc. Semiconductor package and method of manufacturing the same which reduces warpage
JP4243177B2 (ja) 2003-12-22 2009-03-25 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2008227317A (ja) * 2007-03-15 2008-09-25 Matsushita Electric Ind Co Ltd 半導体装置、そのための配線基板、封止金型、および製造方法
US20090026656A1 (en) 2007-07-23 2009-01-29 Bautista Jr Jesus Bajo Vented mold for encapsulating semiconductor components
JP2011204786A (ja) * 2010-03-24 2011-10-13 Renesas Electronics Corp 半導体装置の製造方法
JP5562874B2 (ja) 2011-01-12 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2015012061A (ja) * 2013-06-27 2015-01-19 株式会社デンソー 電子装置およびその電子装置の製造方法
JP6499105B2 (ja) 2016-03-11 2019-04-10 東芝メモリ株式会社 金型

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