JP6954208B2

JP6954208B2 - 薄膜キャパシタ

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Publication number: JP6954208B2
Application number: JP2018067038A
Authority: JP
Inventors: 大基石井; 吉川　和弘; 吉川　　和弘; 晃一角田; 満広冨川; 淳己中本; 吉田　健一; 健一吉田
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Filing date: 2018-03-30
Publication date: 2021-10-27
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Description

本発明は、薄膜キャパシタに関する。

従来、電極層と誘電体層とを交互に積層してなる容量部を基板上に設けた構造の薄膜キャパシタが知られている。たとえば、下記特許文献１、２には、基板上に設けた容量部と、該容量部を覆う保護絶縁層との間に、バリア層を設ける技術が開示されている。

特開２００４−２１４５８９号公報国際公開第２００６／１１７９１２号公報

上述した従来の薄膜キャパシタでは、製造時において容量部やバリア層にクラックが生じ得る。特に、成膜温度からの降温時においてクラックが生じ得る。

発明者らは、上記クラックについて研究を重ね、その結果、クラックを有意に抑制することができる技術を新たに見出した。

本発明は、クラックの抑制が図られた薄膜キャパシタを提供することを目的とする。

本発明の一形態に係る薄膜キャパシタは、基材と、基材の主面上に設けられ、主面の法線方向に沿って複数の電極層と複数の誘電体層とが交互に積層された容量部と、無機絶縁材料で構成されており、容量部の側面と基材の主面とを連続的に覆い、かつ、容量部の側面と直接接する第１層を含むバリア層とを備え、基材の線膨張係数をＣＴＥ１、容量部の線膨張係数をＣＴＥ２、バリア層の第１層の線膨張係数をＣＴＥ３としたときに、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係を満たす。

上記薄膜キャパシタにおいては、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係を満たすことで、成膜温度からの降温時に、容量部およびバリア層にクラックが生じる事態が抑制されている。

他の形態に係る薄膜キャパシタは、バリア層の第１層が、容量部の側面および基材の主面と直接接しており、ＣＴＥ３／ＣＴＥ１、および、ＣＴＥ３／ＣＴＥ２が、いずれも０．３より大きい。この場合、クラックがさらに抑制される。

他の形態に係る薄膜キャパシタは、バリア層が複数の層で構成されており、かつ、バリア層を構成する複数の層のうちの隣接する２層では容量部に近い方の内層の線膨張係数が容量部から離れた方の外層の線膨張係数より高く、基材の線膨張係数に対するバリア層を構成する各層の線膨張係数の割合、および、容量部の線膨張係数に対するバリア層を構成する各層の線膨張係数の割合が、いずれも０．３より大きい。バリア層が複数の層で構成されている場合において、クラックがさらに抑制される。

他の形態に係る薄膜キャパシタは、バリア層が複数の層で構成されており、かつ、バリア層を構成する複数の層の隣接する２層のうちの容量部から離れた方の外層の線膨張係数をＣＴＥ３’とし、容量部に近い方の内層の線膨張係数をＣＴＥ３’’としたとき、ＣＴＥ３’／ＣＴＥ１およびＣＴＥ３’／ＣＴＥ２が０．３以下であり、外層の厚さが内層の厚さの半分未満であり、ＣＴＥ３’／ＣＴＥ３’’が０．３より大きい。バリア層が、線膨張率が比較的低い外層を含む場合であっても、外層の厚さを内層の厚さの半分未満とし、ＣＴＥ３’／ＣＴＥ３’’が０．３より大きくなるように設計することで、クラックが効果的に抑制される。

本発明によれば、クラックの抑制が図られた薄膜キャパシタが提供される。

本発明の一実施形態に係る薄膜キャパシタを示した概略断面図である。図１の薄膜キャパシタの製造方法の工程を示した図である。図１の薄膜キャパシタの製造方法の工程を示した図である。基材、容量部およびバリア層それぞれの材料を例示した表である。本発明の実施例に係る実験結果を示した表である。本発明の実施例に係る実験結果を示した表である。

以下、図面を参照して種々の実施形態および実施例について説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を付し、重複する説明を省略する。

図１に示すように、薄膜キャパシタ１０は、基材２０と、基材２０の主面２０ａ上に設けられた容量部３０と、容量部３０を覆うバリア層４０とを備えて構成されている。本実施形態に係る薄膜キャパシタ１０は、極小の平面寸法を有し、一例として１．０ｍｍ×０．５ｍｍの平面寸法を有する。

基材２０は、金属箔で構成されており、本実施形態ではＮｉ箔で構成されている。基材２０は、Ｎｉ以外に、Ａｌ、Ａｇ、Ｃｕ、Ａｕ等の金属材料やこれらの合金材料で構成することもできる。また、基材２０は、ＣａＴｉＯ_３やＣａＦで構成することもできる。基材２０の厚さは、たとえば２０〜１００μｍであり、一例として２８μｍである。

容量部３０は、基材２０の主面２０ａの法線方向に沿って複数の電極層３１と複数の誘電体層３２とが交互に積層された積層構造を有している。本実施形態では、電極層３１はＮｉで構成されている。電極層３１は、Ｎｉ以外に、Ｃｕ、Ａｕ、Ｐｔ等の金属材料で構成することができる。また、本実施形態では、誘電体層３２はＢａＴｉＯ_３で構成されている。誘電体層３２は、ＢａＴｉＯ_３以外に、ＳｒＴｉＯ_３、（Ｂａ，Ｓｒ）ＴｉＯ_３、ＺｒＯ_２、Ａｌ_２Ｏ_３、ＣａＺｒＯ_３等で構成することもできる。容量部３０は、電極層３１と誘電体層３２とが露出し、電極層３１と誘電体層３２とが縞状に並ぶ面である側面３０ａを有する。側面３０ａは、図１に示すように基材２０の主面２０ａの法線方向に沿って延在する態様であってもよく、該法線方向に対して所定角度だけ傾斜した態様であってもよい。

バリア層４０は、容量部３０の側面３０ａおよび上面３０ｂと、容量部３０の周囲の基材２０の主面２０ａを覆っている。特に、バリア層４０は、容量部３０の側面３０ａと基材２０の主面２０ａとで画成される隅部Ｐを覆うように、容量部３０の側面３０ａと基材２０の主面２０ａとを連続的に覆っている。バリア層４０は、基材２０の主面２０ａ上において、容量部３０が存在する領域と容量部３０が存在しない領域との両方を覆っているため、平面を被覆する平坦な形態のバリア層に比べて、隅部や段差部を覆う箇所においてクラックが生じやすい。

バリア層４０は、複数の層で構成されており、本実施形態では２層で構成されている。すなわち、バリア層４０は、容量部３０の側面３０ａ、上面３０ｂ、基材２０の主面２０ａと直接接する第１層４１と、第１層４１を介して容量部３０および基材２０を覆う第２層４２とで構成されている。第１層４１は、ＺｒＯ_２、ＭｇＯ、（Ｂａ，Ｓｒ）ＴｉＯ_３、ＳｒＴｉＯ_３、ＢａＴｉＯ_３、Ａｌ_２Ｏ_３等の無機絶縁材料で構成することができる。また、第２層４２は、ＳｉＣ、ＨｆＯ_２、ＳｉＮ等の無機絶縁材料で構成することができる。

薄膜キャパシタ１０は、さらに、バリア層４０を介して容量部３０を覆う第１の絶縁層５０と、第１の絶縁層５０を介して容量部３０の電極層３１に接続された一対の配線層６０Ａ、６０Ｂと、一対の配線層６０Ａ、６０Ｂを覆う第２の絶縁層７０と、第２の絶縁層７０を介して一対の配線層６０Ａ、６０Ｂにそれぞれ接続された一対の端子８０Ａ、８０Ｂとを備えている。第１の絶縁層５０および第２の絶縁層６０は、たとえばポリイミド、エポキシ、フェニール、シリコーン、変形イミド、ＢＣＢ等の樹脂材料で構成することができる。また、第１の絶縁層５０はバリア層４０で代替してもよい。一対の配線層６０Ａ、６０Ｂおよび一対の端子８０Ａ、８０Ｂは、たとえばＣｕやＣｕ／Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ／Ｐｄ／Ａｕ、Ｃｕ／Ｎｉ／Ｓｎ、Ａｌ／Ｎｉ／Ａｕ、Ａｌ／Ｎｉ／Ｓｎ等で構成することができる。

続いて、上述した薄膜キャパシタ１０の製造方法について、図２、３を参照しつつ説明する。

薄膜キャパシタ１０を製造する際には、まず、図２（ａ）に示すように、基材２０の主面２０ａ上に複数の電極層３１と複数の誘電体層３２とが交互に積層された積層体３５を形成する。次に、積層体３５をＲＩＥ等でエッチングして、図２（ｂ）に示すように、容量部３０を形成する。このとき、エッチングにより、容量部３０の領域が画定されるとともに、一対の配線層６０Ａ、６０Ｂが設けられる領域それぞれに穴３７が形成される。その結果、容量部３０の外周面および穴３７の内側面に、電極層３１と誘電体層３２とが露出した側面３０ａが形成される。なお、各穴３７の底面には電極層３１が露出している。そして、図２（ｃ）に示すように、容量部３０の側面３０ａおよび上面３０ｂと、容量部３０の周囲の基材２０の主面２０ａを覆うようにバリア層４０を成膜する。バリア層４０の成膜には、種々の成膜方法を用いることができ、たとえばスパッタ法やＰＬＤ法を用いることができる。バリア層４０の第１層４１がＢａＴｉＯ_３で構成される場合、ＢａＴｉＯ_３膜を成膜した後に焼成する。

さらに、図３（ａ）に示すように、バリア層４０を覆うように第１の絶縁層５０を形成する。第１の絶縁層５０は、容量部３０の各穴３７の底面を覆う部分のバリア層４０が露出するように開口５２が設けられている。そして、図３（ｂ）に示すように、第１の絶縁層５０をマスクとしたエッチングをおこない、各穴３７の底面を覆う部分のバリア層４０を除去する。それにより、各穴３７の底面を構成する電極層３１が露出する。続いて、図３（ｃ）に示すように、第１の絶縁層５０上に、開口５２を埋めるように一対の配線層６０Ａ、６０Ｂを形成する。一対の配線層６０Ａ、６０Ｂは、互いに電気的に絶縁されており、配線層６０Ａは一方の穴３７に露出した電極層３１に接続され、配線層６０Ｂは他方の穴３７に露出した電極層３１に接続される。最後に、一対の配線層６０Ａ、６０Ｂを覆う第２の絶縁層７０を形成し、さらに第２の絶縁層７０を介して一対の配線層６０Ａ、６０Ｂにそれぞれ接続される一対の端子８０Ａ、８０Ｂを形成することで、上述した薄膜キャパシタ１０が得られる。

ここで、薄膜キャパシタ１０の各構成要素の線膨張係数について説明する。

基材２０は、比較的高い線膨張係数（ＣＴＥ１）を有し、容量部３０はＣＴＥ１より低い線膨張係数（ＣＴＥ２）を有し、バリア層４０の第１層４１はＣＴＥ２より低い線膨張係数（ＣＴＥ３）を有する。すなわち、薄膜キャパシタ１０は、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係を満たしている。

図４の表に、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係を満たし得る基材２０、容量部３０およびバリア層４０それぞれの材料を例示している。各材料に付した数値は線膨張係数（１０^−６／Ｋ）を示している。たとえば、第１段目では、基材２０の材料に４０×１０^−６／Ｋの線膨張係数を有するＣａＴｉＯ_３が用いられ、容量部３０の誘電体層３２の材料に１１×１０^−６／Ｋの線膨張係数を有するＺｒＯ_２が用いられ、容量部３０の電極層３１の材料に１６．６×１０^−６／Ｋの線膨張係数を有するＣｕが用いられ、バリア層４０の第１層４１の材料に１１×１０^−６／Ｋの線膨張係数を有するＺｒＯ_２が用いられ、バリア層４０の第２層４２の材料に６．６×１０^−６／Ｋの線膨張係数を有するＳｉＣが用いられた組み合わせが示されている。ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係を満たす限りにおいて、基材２０、容量部３０およびバリア層４０の材料の組み合わせは様々に変えることができる。

なお、容量部３０の線膨張係数ＣＴＥ２は、容量部３０を構成する複数の電極層３１の合計厚さと複数の誘電体層の合計厚さとの比率を用いて求めることができる。すなわち、電極層３１の合計厚さをｘ、誘電体層３２の合計厚さをｙとしたとき、容量部３０の線膨張係数ＣＴＥ２は、電極層３１を構成する材料の線膨張係数×（ｘ／（ｘ＋ｙ））＋誘電体層３２を構成する材料の線膨張係数×（ｙ／（ｘ＋ｙ））の式で求められる。

発明者らは、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされた場合に、成膜温度からの降温時において、薄膜キャパシタ１０の容量部３０に生じるクラックが抑制され、かつ、バリア層４０に生じるクラックも抑制されることを新たに見出した。バリア層４０では、容量部３０の側面３０ａと基材２０の主面２０ａとで画成される隅部Ｐを覆う部分にクラックが生じやすいが、薄膜キャパシタ１０では隅部Ｐにおけるクラック発生が有意に抑制されている。

また、薄膜キャパシタ１０は、ＣＴＥ３／ＣＴＥ１、および、ＣＴＥ３／ＣＴＥ２が、いずれも０．３より大きくなるように設計されている。この場合、クラックのさらなる抑制が図られることを、発明者らは見出した。

さらに、薄膜キャパシタ１０においては、バリア層４０が複数の層で構成されており、かつ、バリア層４０を構成する複数の層のうちの隣接する２層では容量部に近い方の内層の線膨張係数が容量部から離れた方の外層の線膨張係数より高くなっている。上記実施形態に関しては、バリア層４０は隣接する第１層４１および第２層４２で構成されており、容量部３０に近い方の第１層（内層）４１の線膨張係数ＣＴＥ３が容量部３０から離れた方の第２層（外層）４２の線膨張係数ＣＴＥ４より高くなっている。また、薄膜キャパシタ１０は、基材２０の線膨張係数ＣＴＥ１に対するバリア層４０を構成する各層（第１層４１、第２層４２）の線膨張係数の割合（ＣＴＥ３／ＣＴＥ１、ＣＴＥ４／ＣＴＥ１）、および、容量部３０の線膨張係数ＣＴＥ２に対するバリア層４０を構成する各層の線膨張係数の割合（ＣＴＥ３／ＣＴＥ２、ＣＴＥ４／ＣＴＥ２）が、いずれも０．３より大きくなるように設計されている。この場合、クラックのさらなる抑制が図られることを、発明者らは見出した。

薄膜キャパシタ１０は、バリア層４０が複数の層で構成されており、かつ、バリア層４０を構成する複数の層の隣接する２層のうちの容量部３０から離れた方の外層の線膨張係数をＣＴＥ３’としたとき、ＣＴＥ３’／ＣＴＥ１およびＣＴＥ３’／ＣＴＥ２が０．３以下となる態様であってもよい。上記実施形態に関しては、バリア層４０は隣接する第１層４１および第２層４２で構成されており、容量部３０から離れた方の第２層（外層）の線膨張係数ＣＴＥ４（ＣＴＥ３’）に関し、ＣＴＥ４／ＣＴＥ１およびＣＴＥ４／ＣＴＥ２が０．３以下となる態様であってもよい。このとき、薄膜キャパシタ１０は、外層の厚さが内層の厚さの半分未満であり、内層の線膨張係数をＣＴＥ３’’としたとき、ＣＴＥ３’／ＣＴＥ３’’が０．３より大きくなるように設計し得る。上記実施形態に関しては、バリア層４０の第２層４２の厚さが第１層４１の厚さの半分未満であり、バリア層４０の第１層４１の線膨張係数ＣＴＥ３（ＣＴＥ３’’）に関し、ＣＴＥ４／ＣＴＥ３が０．３より大きくなるように設計し得る。この場合、クラックが効果的に抑制されることを発明者らは見出した。

以下、発明者らによる実験の内容および結果について、図５、６の表を参照しつつ説明する。

発明者らは、基材２０、容量部３０およびバリア層４０の材料の各線膨張係数（ＣＴＥ１、ＣＴＥ２、ＣＴＥ３）とクラックとの関係を確認するため、異なる材料の試料を複数準備して、各試料についてクラックの有無を確認した。その結果は、図５の表に示すとおりであった。

実施例に係る試料１〜４では、基材２０として厚さ２８μｍのＮｉ箔を用い、容量部３０として厚さ０．５μｍのＮｉ電極層および厚さ０．２μｍのＢａＴｉＯ_３誘電体層を７層ずつ含む積層体（トータル厚さ４．９μｍ）を用いた。試料１では、単層構造のバリア層４０として、厚さ０．２μｍのＳｉＯ_２層を形成した。試料２では、単層構造のバリア層４０として、厚さ０．２μｍのＳｉＮ層を形成した。試料３では、単層構造のバリア層４０として、厚さ０．２μｍのＡｌ_２Ｏ_３層を形成した。試料４では、単層構造のバリア層４０として、厚さ０．２μｍのＢａＴｉＯ_３層を形成した。なお、試料１〜４のいずれも、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされている。

そして、試料１〜４のそれぞれについてクラックの有無を確認した。クラックの有無は、「容量部成膜後」、「バリア層成膜後」および「バリア層浸漬テスト後」の３種の状況下において確認した。「容量部成膜後」では、容量部３０を成膜した後であってバリア層４０を成膜する前に、光学顕微鏡を用いて基材２０の主面２０ａ側からクラックの有無を確認した。「バリア層成膜後」では、バリア層４０を成膜した後に、光学顕微鏡を用いて基材２０の主面２０ａ側からクラックの有無を確認した。「バリア層浸漬テスト後」では、バリア層４０を成膜した後に、容量部３０を溶解するエッチング液に浸漬し、容量部３０の溶解の有無を光学顕微鏡で確認した。バリア層浸漬テストでは、光学顕微鏡のみでは視認できないサイズのクラックを確認することができ、より高い精度でクラックの有無を確認することができる。

その結果、試料１〜４のいずれも容量部成膜後およびバリア層成膜後ではクラックが確認されなかった。また、試料１〜４のうち、ＣＴＥ３／ＣＴＥ１およびＣＴＥ３／ＣＴＥ２がいずれも０．３より大きい試料３、４では、バリア層浸漬テスト後においてもクラックが確認されなかった。

実施例に係る試料５〜８では、基材２０として厚さ２８μｍのＣｕ箔を用い、容量部３０として厚さ０．５μｍのＮｉ電極層および厚さ０．２μｍのＢａＴｉＯ_３誘電体層を７層ずつ含む積層体（トータル厚さ４．９μｍ）を用いた。試料５では、単層構造のバリア層４０として、厚さ０．２μｍのＳｉＯ_２層を形成した。試料６では、単層構造のバリア層４０として、厚さ０．２μｍのＳｉＮ層を形成した。試料７では、単層構造のバリア層４０として、厚さ０．２μｍのＡｌ_２Ｏ_３層を形成した。試料８では、単層構造のバリア層４０として、厚さ０．２μｍのＢａＴｉＯ_３層を形成した。なお、試料５〜８のいずれも、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされている。

試料５〜８のそれぞれについてクラックの有無を確認したところ、試料５〜８のいずれも容量部成膜後およびバリア層成膜後ではクラックが確認されなかった。また、試料５〜８のうち、ＣＴＥ３／ＣＴＥ１およびＣＴＥ３／ＣＴＥ２がいずれも０．３より大きい試料７、８では、バリア層浸漬テスト後においてもクラックが確認されなかった。

比較例に係る試料９〜１２では、基材２０として厚さ２００μｍのＳｉ基板を用い、容量部３０として厚さ０．５μｍの７層のＮｉ電極層および厚さ０．２μｍの６層のＢａＴｉＯ_３誘電体層を含む積層体（トータル厚さ４．７μｍ）を用いた。試料９では、単層構造のバリア層４０として、厚さ０．２μｍのＳｉＯ_２層を形成した。試料１０では、単層構造のバリア層４０として、厚さ０．２μｍのＳｉＮ層を形成した。試料１１では、単層構造のバリア層４０として、厚さ０．２μｍのＡｌ_２Ｏ_３層を形成した。試料１２では、単層構造のバリア層４０として、厚さ０．２μｍのＢａＴｉＯ_３層を形成した。

なお、試料９〜１２のいずれも、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係を満たしていない。具体的には、試料９ではＣＴＥ２＞ＣＴＥ１＞ＣＴＥ３の関係となっており、試料１０〜１２では、ＣＴＥ２＞ＣＴＥ３＞ＣＴＥ１の関係となっている。

試料９〜１２のそれぞれについてクラックの有無を確認したところ、試料９〜１２のいずれも容量部成膜後およびバリア層成膜後においてクラックが確認された。

以上の結果から、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされる場合、成膜温度からの降温時において、薄膜キャパシタ１０の容量部３０に生じるクラックが抑制され、かつ、バリア層４０に生じるクラックも抑制されることが確認された。ＣＴＥ３／ＣＴＥ１およびＣＴＥ３／ＣＴＥ２がいずれも０．３より大きい場合には、クラックのさらなる抑制が図られることが確認された。

また、発明者らは、バリア層が複数の層で構成された場合について、基材２０、容量部３０およびバリア層４０の材料の各線膨張係数（ＣＴＥ１、ＣＴＥ２、ＣＴＥ３）とクラックとの関係を確認するため、異なる材料の試料を複数準備して、各試料についてクラックの有無を確認した。その結果は、図６の表に示すとおりであった。なお、以下の説明および図６の表では、バリア層４０を構成する層であって、第２層４２を覆う層を第３層とし、その線膨張係数をＣＴＥ５で示している。

図６の表に示した試料１３〜２４では、バリア層浸漬テスト後として、１０分浸漬後および１時間浸漬後のそれぞれについてクラックの有無を確認した。浸漬時間が長くなると、微小なクラックを確認することができるようになり、より高い精度でクラックの有無を確認することができる。

試料１３〜１５では、基材２０として厚さ２８μｍのＮｉ箔を用い、容量部３０として厚さ０．５μｍのＮｉ電極層および厚さ０．２μｍのＢａＴｉＯ_３誘電体層を７層ずつ含む積層体（トータル厚さ４．９μｍ）を用いた。試料１３では、バリア層４０は、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第１層と、ＳｉＮからなる厚さ１μｍの第２層とからなる２層構造を有する。試料１４では、バリア層４０は、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第１層と、ＳｉＮからなる厚さ０．５μｍの第２層とからなる２層構造を有する。試料１５では、バリア層４０は、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第１層と、ＳｉＮからなる厚さ０．２μｍの第２層とからなる２層構造を有する。なお、試料１３〜１５のいずれも、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされている。

試料１３〜１５のそれぞれについてクラックの有無を確認したところ、試料１３〜１５のいずれも、容量部成膜後、バリア層成膜後、および、１０分浸漬のバリア層浸漬テスト後においてクラックが確認されなかった。また、試料１３〜１５のうち、ＣＴＥ４／ＣＴＥ１およびＣＴＥ４／ＣＴＥ２が０．３以下であり、バリア層の第２層の厚さが第１層の厚さの半分未満であり、ＣＴＥ４／ＣＴＥ３が０．３より大きい試料１５では、１時間浸漬後のバリア層浸漬テスト後においてもクラックが確認されなかった。

試料１６〜１８では、基材２０として厚さ２８μｍのＮｉ箔を用い、容量部３０として厚さ０．５μｍのＮｉ電極層および厚さ０．２μｍのＢａＴｉＯ_３誘電体層を７層ずつ含む積層体（トータル厚さ４．９μｍ）を用いた。試料１６では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．５μｍの第１層と、ＳｉＮからなる厚さ１μｍの第２層とからなる２層構造を有する。試料１７では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．５μｍの第１層と、ＳｉＮからなる厚さ０．５μｍの第２層とからなる２層構造を有する。試料１８では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．５μｍの第１層と、ＳｉＮからなる厚さ０．２μｍの第２層とからなる２層構造を有する。なお、試料１６〜１８のいずれも、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされている。

試料１６〜１８のそれぞれについてクラックの有無を確認したところ、試料１６〜１８のいずれも、容量部成膜後、バリア層成膜後、および、１０分浸漬のバリア層浸漬テスト後においてクラックが確認されなかった。また、試料１６〜１８のうち、ＣＴＥ４／ＣＴＥ１およびＣＴＥ４／ＣＴＥ２が０．３以下であり、バリア層の第２層の厚さが第１層の厚さの半分未満であり、ＣＴＥ４／ＣＴＥ３が０．３より大きい試料１８では、１時間浸漬後のバリア層浸漬テスト後においてもクラックが確認されなかった。

以上の結果から、バリア層が複数の層で構成された場合であっても、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされる場合、成膜温度からの降温時において、薄膜キャパシタ１０の容量部３０に生じるクラックが抑制され、かつ、バリア層４０に生じるクラックも抑制されることが確認された。また、ＣＴＥ３／ＣＴＥ１およびＣＴＥ３／ＣＴＥ２がいずれも０．３より大きい場合には、クラックのさらなる抑制が図られることが確認された。さらに、バリア層４０を構成する第２層４２の線膨張係数ＣＴＥ４が比較的低い場合であっても、外層に相当する第２層４２の厚さを内層に相当する第１層４１の厚さの半分未満とし、ＣＴＥ４／ＣＴＥ３が０．３より大きくなるように設計することで、クラック抑制に効果があることが確認された。

試料１９〜２１では、試料１３〜１８同様、基材２０として厚さ２８μｍのＮｉ箔を用い、容量部３０として厚さ０．５μｍのＮｉ電極層および厚さ０．２μｍのＢａＴｉＯ_３誘電体層を７層ずつ含む積層体（トータル厚さ４．９μｍ）を用いた。

試料１９では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．５μｍの第１層と、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第２層とからなる２層構造を有する。試料２０では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．５μｍの第１層と、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第２層と、ＳｉＮからなる厚さ０．４μｍの第３層とからなる３層構造を有する。試料２１では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．５μｍの第１層と、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第２層と、ＳｉＮからなる厚さ０．２μｍの第３層とからなる３層構造を有する。なお、試料１９〜２１のいずれも、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされている。

試料１９〜２１のそれぞれについてクラックの有無を確認したところ、試料１９〜２１のいずれも、容量部成膜後、バリア層成膜後、および、１０分浸漬のバリア層浸漬テスト後においてクラックが確認されなかった。また、第１層の線膨張係数ＣＴＥ３が第２層の線膨張係数ＣＴＥ４より高く、かつ、ＣＴＥ３／ＣＴＥ１、ＣＴＥ３／ＣＴＥ２、ＣＴＥ４／ＣＴＥ１およびＣＴＥ４／ＣＴＥ２がいずれも０．３より大きい試料１９では、１時間浸漬後のバリア層浸漬テスト後においてもクラックが確認されなかった。さらに、ＣＴＥ５／ＣＴＥ１およびＣＴＥ５／ＣＴＥ２が０．３以下であり、バリア層の第３層の厚さが第２層の厚さの半分未満であり、ＣＴＥ５／ＣＴＥ４が０．３より大きい試料２１でも、１時間浸漬後のバリア層浸漬テスト後においてもクラックが確認されなかった。

以上の結果から、バリア層が複数の層で構成された場合であっても、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされる場合、成膜温度からの降温時において、薄膜キャパシタ１０の容量部３０に生じるクラックが抑制され、かつ、バリア層４０に生じるクラックも抑制されることが確認された。また、ＣＴＥ３／ＣＴＥ１およびＣＴＥ３／ＣＴＥ２がいずれも０．３より大きい場合には、クラックのさらなる抑制が図られることが確認された。さらに、内層に相当する第１層の線膨張係数ＣＴＥ３が、外層に相当する第２層の線膨張係数ＣＴＥ４より高く、基材の線膨張係数に対するバリア層を構成する各層の線膨張係数の割合（ＣＴＥ３／ＣＴＥ１、ＣＴＥ４／ＣＴＥ１）、および、容量部の線膨張係数に対するバリア層を構成する各層の線膨張係数の割合（ＣＴＥ３／ＣＴＥ２、ＣＴＥ４／ＣＴＥ２）が、いずれも０．３より大きい場合には、クラックが効果的に抑制されることが確認された。また、バリア層４０を構成する第３層の線膨張係数ＣＴＥ５が比較的低い場合であっても、外層に相当する第３層の厚さを内層に相当する第２層の厚さの半分未満とし、ＣＴＥ５／ＣＴＥ４が０．３より大きくなるように設計することで、クラック抑制に効果があることが確認された。

試料２２〜２４では、試料１３〜２１同様、基材２０として厚さ２８μｍのＮｉ箔を用い、容量部３０として厚さ０．５μｍのＮｉ電極層および厚さ０．２μｍのＢａＴｉＯ_３誘電体層を７層ずつ含む積層体（トータル厚さ４．９μｍ）を用いた。試料２２では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．２μｍの第１層と、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第２層と、ＳｉＮからなる厚さ０．２μｍの第３層とからなる３層構造を有する。試料２３では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．２μｍの第１層と、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第２層と、ＳｉＮからなる厚さ０．５μｍの第３層とからなる３層構造を有する。試料２４では、バリア層４０は、ＢａＴｉＯ_３からなる厚さ０．２μｍの第１層と、Ａｌ_２Ｏ_３からなる厚さ０．５μｍの第２層と、ＳｉＯ_２からなる厚さ０．２μｍの第３層とからなる３層構造を有する。なお、試料２２〜２４のいずれも、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされている。

試料２２〜２４のそれぞれについてクラックの有無を確認したところ、試料２２〜２４のいずれも、容量部成膜後、バリア層成膜後、および、１０分浸漬のバリア層浸漬テスト後においてクラックが確認されなかった。また、ＣＴＥ５／ＣＴＥ１およびＣＴＥ５／ＣＴＥ２が０．３以下であり、バリア層の第３層の厚さが第２層の厚さの半分未満であり、ＣＴＥ５／ＣＴＥ４が０．３より大きい試料２２では、１時間浸漬後のバリア層浸漬テスト後においてもクラックが確認されなかった。

以上の結果から、バリア層が複数の層で構成された場合であっても、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係が満たされる場合、成膜温度からの降温時において、薄膜キャパシタ１０の容量部３０に生じるクラックが抑制され、かつ、バリア層４０に生じるクラックも抑制されることが確認された。また、ＣＴＥ３／ＣＴＥ１およびＣＴＥ３／ＣＴＥ２がいずれも０．３より大きい場合には、クラックのさらなる抑制が図られることが確認された。さらに、バリア層４０を構成する第３層の線膨張係数ＣＴＥ５が比較的低い場合であっても、外層に相当する第３層の厚さを内層に相当する第２層の厚さの半分未満とし、ＣＴＥ５／ＣＴＥ４が０．３より大きくなるように設計することで、クラック抑制に効果があることが確認された。

以上、本発明の実施形態および実施例について説明してきたが、本発明は種々の変更をおこなうことができる。

たとえば、バリア層は、複数の層で構成されていてもよく、単層であってもよい。バリア層が複数の層で構成されている場合は、２層に限らず、層数を適宜増減することができる。また、容量部を構成する電極層および誘電体層の層数は適宜増減することができる。

１０…薄膜キャパシタ、２０…基材、２０ａ…主面、３０…容量部、３０ａ…側面、３１…電極層、３２…誘電体層、４０…バリア層、４１…第１層、４２…第２層。

Claims

基材と、
前記基材の主面上に設けられ、前記主面の法線方向に沿って複数の電極層と複数の誘電体層とが交互に積層された容量部と、
無機絶縁材料で構成されており、前記容量部の側面と前記基材の主面とを連続的に覆い、かつ、前記容量部の側面と直接接する第１層を含むバリア層と
を備え、
前記基材の線膨張係数をＣＴＥ１、前記容量部の線膨張係数をＣＴＥ２、前記バリア層の第１層の線膨張係数をＣＴＥ３としたときに、ＣＴＥ１＞ＣＴＥ２＞ＣＴＥ３の関係を満たす、薄膜キャパシタ。
前記バリア層の第１層が、前記容量部の側面および前記基材の主面と直接接しており、
ＣＴＥ３／ＣＴＥ１、および、ＣＴＥ３／ＣＴＥ２が、いずれも０．３より大きい、請求項１に記載の薄膜キャパシタ。
前記バリア層が複数の層で構成されており、かつ、前記バリア層を構成する複数の層のうちの隣接する２層では前記容量部に近い方の内層の線膨張係数が前記容量部から離れた方の外層の線膨張係数より高く、
前記基材の線膨張係数に対する前記バリア層を構成する各層の線膨張係数の割合、および、前記容量部の線膨張係数に対する前記バリア層を構成する各層の線膨張係数の割合が、いずれも０．３より大きい、請求項１または２に記載の薄膜キャパシタ。
前記バリア層が複数の層で構成されており、かつ、前記バリア層を構成する複数の層の隣接する２層のうちの前記容量部から離れた方の外層の線膨張係数をＣＴＥ３’とし、前記容量部に近い方の内層の線膨張係数をＣＴＥ３’’としたとき、ＣＴＥ３’／ＣＴＥ１およびＣＴＥ３’／ＣＴＥ２が０．３以下であり、前記外層の厚さが前記内層の厚さの半分未満であり、ＣＴＥ３’／ＣＴＥ３’’が０．３より大きい、請求項１または２に記載の薄膜キャパシタ。