JP6906435B2 - Semiconductor device - Google Patents
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Description
本開示は、半導体装置およびメモリモジュールに関し、たとえば、例えばメモリを内蔵した半導体装置に好適に利用できるものである。 The present disclosure relates to a semiconductor device and a memory module, and can be suitably used for, for example, a semiconductor device having a built-in memory.
従来から、メモリ内のデータの誤りを検出し、正しいデータに訂正することができるメモリモジュールが知られている。 Conventionally, a memory module capable of detecting an error in data in a memory and correcting it to correct data has been known.
たとえば、特許文献１には、ＥＣＣ（Error Correction Code）符号化部が、メモリへの書込みデータに誤り訂正符号を付加して符号化データを生成し、第１誤り検出部は、メモリからの読出しデータに対して誤り検出訂正処理を行うことが記載されている。
For example, in
特許文献１の記載の装置では、メモリモジュール内のデータに対する処理を実行する回路およびデータを転送する配線の故障を検出することができる。
In the apparatus described in
しかしながら、特許文献１に記載の装置は、メモリモジュール内のメモリアドレスに対する処理を実行する回路およびメモリアドレスを伝送する配線の故障を検出することができないという問題がある。
However, the apparatus described in
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other challenges and novel features will become apparent from the description and accompanying drawings herein.
一実施形態では、選択デコーダは、少なくとも１ビット以上のアドレスビットに基づいて、複数個のメモリモジュールに対応する複数個の選択信号のレベルを制御する。故障判定部は、複数個の選択信号のレベルに基づいて、選択デコーダが故障状態か否かを判定する。 In one embodiment, the selection decoder controls the level of a plurality of selection signals corresponding to the plurality of memory modules based on at least one or more address bits. The failure determination unit determines whether or not the selection decoder is in a failure state based on the levels of the plurality of selection signals.
一実施形態の半導体装置によれば、メモリモジュール内のメモリアドレスに対する処理を実行する回路およびメモリアドレスを伝送する配線の故障を検出することができる。 According to the semiconductor device of one embodiment, it is possible to detect a failure of a circuit that executes processing on a memory address in a memory module and a wiring that transmits the memory address.
以下、実施の形態について図面を用いて説明する。図面において同一の符号の構成要素は、同一の構成要素であるものとする。 Hereinafter, embodiments will be described with reference to the drawings. In the drawings, the components having the same reference numerals are assumed to be the same components.
［第１の実施形態］
図１は、第１の実施形態の半導体装置３００の構成を表わす図である。
[First Embodiment]
FIG. 1 is a diagram showing the configuration of the
図１を参照して、この半導体装置は、Ｎ個のメモリモジュール３０−１〜３０−Ｎと、選択デコーダ３０３と、故障判定部３０４とを備える。Ｎは２以上の自然数である。
With reference to FIG. 1, this semiconductor device includes N memory modules 30-1 to 30-N, a
選択デコーダ３０３は、少なくとも１ビット以上のアドレスビットに基づいて、複数個の選択信号ｃｅｎ１〜ｃｅｎｎのレベルを制御する。
The
メモリモジュール３０−ｉ（ｉ＝１〜ｎ）は、対応する選択信号ｃｅｎｉが活性化レベルのときに選択されて、データの読出しおよび書き込みが可能となる。 The memory module 30-i (i = 1-n) is selected when the corresponding selection signal ceni is at the activation level, and data can be read and written.
故障判定部３０４は、複数個の選択信号ｃｅｎ１〜ｃｅｎｎのレベルに基づいて、選択デコーダ３０３が故障状態か否かを判定する。
The
将来の自動運転に向けて車載半導体には安全性向上の為の機能が求められており、たとえばISO26262（機能安全）の規格に基づく設計が要求されている。この規格によれば、ハードウエアの経年劣化のようなランダム故障を想定して故障が生じた際にそれを訂正もしくは検出し危険回避処理を行うことが求められている。また、高信頼性の製品においては、放射線(α線や中性子)に対して誤動作の影響を受けやすいメモリに対してはＥＣＣ機能が搭載されていることが多い。これにより、放射線に対する保持データの破壊のみならずデータに対するランダム故障については、訂正もしくは検出が可能である。一方、ＥＣＣにより訂正および誤り検出ができない非データ系の信号であるアドレスを処理する回路の故障に対しては、検出することができないという問題があった。本実施の形態によれば、複数のメモリモジュールのいずれを選択するかを指定するアドレスを処理する選択デコーダ３０３の故障を検出することができる。
In-vehicle semiconductors are required to have functions for improving safety for future autonomous driving. For example, a design based on the ISO26262 (functional safety) standard is required. According to this standard, when a random failure such as aged deterioration of hardware is assumed and a failure occurs, it is required to correct or detect it and perform risk avoidance processing. In addition, high-reliability products often have an ECC function for memories that are susceptible to malfunctions due to radiation (alpha rays and neutrons). As a result, it is possible to correct or detect not only the destruction of the retained data due to radiation but also the random failure of the data. On the other hand, for the failure of a circuit for processing the signals Der Ru address of non-data system that can not be corrected and the error detected by ECC, there is a problem that can not be detected. According to the present embodiment, it is possible to detect a failure of the
［参考例１の半導体装置］
図２は、参考例１の半導体装置４００の構成を表わす図である。
[Semiconductor device of Reference Example 1]
FIG. 2 is a diagram showing the configuration of the
図２を参照して、この半導体装置４００は、第１のメモリモジュール４１と、第２のメモリモジュール４２と、フラッシュメモリ３５０と、ＥＣＣエンコーダ２１と、冗長制御回路３１〜３４とを備える。半導体装置４００は、さらに、セレクタ５１と、ＥＣＣデコーダ２２と、アドレス分割器６１と、選択デコーダ６２と、冗長デコーダ６８と、割り込み制御部２０１と、ＣＰＵ２０２と、フリップフロップ（ＦＦ）７１，７２とを備える。
With reference to FIG. 2, the
第１のメモリモジュール４１および第２のメモリモジュール４２は、たとえば、半導体装置の設計環境において、ライブラリとして提供されるＳＲＡＭ（Static Random Access Memory）マクロである。第１のメモリモジュール４１および第２のメモリモジュール４２は、それぞれ「メモリユニット」、「メモリブロック」、「メモリマクロ」という語で表わすこともできる。
The
第１のメモリモジュール４１は、複数個のＳＲＡＭメモリセルを有するメモリアレイ４３と、ＳＲＡＭロジック回路とを備える。
The
メモリアレイ４３は、正規ブロック３６３と、冗長ブロック３６４とを含む。正規ブロック３６３は、複数の正規メモリセル列からなる。複数の正規メモリセル列は、不良でない限り、データの書き込み箇所となる。冗長ブロック３６４は、１以上の冗長メモリセル列からなる。１以上の冗長メモリセル列は、正規ブロック３６３に含まれる複数の正規メモリセル列のうち、不良のメモリセルを有する不良メモリセル列を救済するために設けられる。１以上の冗長メモリセル列は、不良メモリセル列の代わりに、データの書き込み箇所となる。
The
第２のメモリモジュール４２は、複数個のＳＲＡＭメモリセルを有するメモリアレイ４４と、ＳＲＡＭロジック回路とを備える。メモリアレイ４４は、正規ブロック３６５と、冗長ブロック３６６とを含む。正規ブロック３６５は、複数の正規メモリセル列からなる。冗長ブロック３６６は、１以上の冗長メモリセル列からなる。
The
図３は、参考例１の第１のメモリモジュール４１の構成を表わす図である。第２のメモリモジュール４２の構成も、これと同様である。
FIG. 3 is a diagram showing the configuration of the
図３を参照して、第１のメモリモジュール４１は、アドレス入力端子ＡＤＡと、クロック入力端子ＣＫと、データ入出力端子ＤＡと、メモリアレイＭＡＲＹと、ワード線駆動回路ＷＤと、データ入出力部ＩＯと、制御部ＣＴＲＬとを備える。
With reference to FIG. 3, the
アドレス入力端子ＡＤＡには、アドレス分割器６１から送られる第２のアドレスビットＡｄｄ［０：Ｎ−１］が入力される。クロック入力端子ＣＫには、クロックＣＬＫが入力される。データ入出力端子ＤＡには、データ信号Ｄ１［０：Ｍ］が入出力される。
The second address bit Add [0: N-1] sent from the
メモリアレイＭＡＲＹは、ワード線ＷＬ０〜ＷＬｉによって選択される複数のメモリセルを有する。 The memory array MARY has a plurality of memory cells selected by the word lines WL0 to WLi.
制御部ＣＴＲＬは、ラッチ回路１＿０〜１＿Ｎ−１で構成される一時記憶回路６５０と、アドレスデコーダＡＤＲＣＴＬとを備える。ラッチ回路１＿０〜１＿Ｎ−１は、アドレスビットＡｄｄ［０］〜Ａｄｄ［Ｎ−１］をクロックＣＬＫに同期して取り込み、内部アドレスビットＡＱ１［０］〜ＡＱ１［Ｎ−１］として出力する。ラッチ回路１＿０〜１＿Ｎ−１は、クロックＣＬＫのエッジが入力されるまでは、取り込んだアドレスビットＡｄｄ［０］〜Ａｄｄ［Ｎ−１］を保持し続ける。アドレスデコーダＡＤＲＣＴＬは、内部アドレスビットＡＱ１［０］〜ＡＱ１［Ｎ−１］に基づいてアドレスデコード信号（Ｘ０〜Ｘｉ及びＹ０〜Ｙｊ）を出力する。
The control unit CTRL includes a
ワード線駆動回路ＷＤは、アドレスデコード信号のうちの行選択信号Ｘ０〜Ｘｉに基づいて、メモリアレイＭＡＲＹの対応するワード線ＷＬを選択して駆動する。 The word line drive circuit WD selects and drives the corresponding word line WL of the memory array MARY based on the line selection signals X0 to Xi of the address decoding signals.
データ入出力部ＩＯは、メモリアレイＭＡＲＹ内のワード線ＷＬによって選択されたメモリセルのデータをデータ入出力端子ＤＡを通じて、データ信号Ｄ１［０：Ｍ］として出力する。 The data input / output unit IO outputs the data of the memory cell selected by the word line WL in the memory array MARY as a data signal D1 [0: M] through the data input / output terminal DA.
データ入出力部ＩＯは、メモリアレイＭＡＲＹ内のワード線ＷＬによって選択されたメモリセルにデータ入出力端子ＤＡを通じて入力されるデータ信号Ｄ１［０：Ｍ］を書き込む。 The data input / output unit IO writes the data signal D1 [0: M] input through the data input / output terminal DA to the memory cell selected by the word line WL in the memory array MARY.
再び、図２を参照して、アドレス分割器６１は、ＣＰＵ２０２から出力される（Ｎ＋１）ビットのアドレス信号Ａ［０：Ｎ］を最上位ビットである第１のアドレスビットＡｄｄ［Ｎ］（上位の第２の個数のビット）と、Ｎビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］（下位の第１の個数のビット）に分割する。Ｎビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］が、第１のメモリモジュール４１および第２のメモリモジュール４２に供給される。アドレス分割器６１は、タイミング制御のために、第１のアドレスビットＡｄｄ［Ｎ］および第２のアドレスビットＡｄｄ［０：Ｎ−１］をラッチするラッチ回路を備える。
Again, referring to FIG. 2, the
ＥＣＣエンコーダ２１は、ライトデータであるデータ信号Ｄａｔａ［０：Ｍ］を誤り訂正検出符号化して、誤り訂正検出符号化されたデータを第１のメモリモジュール４１および第２のメモリモジュール４２へ出力する。具体的には、ＥＣＣエンコーダ２１は、（Ｍ＋１）ビットのデータ信号Ｄａｔａ［０：Ｍ］の誤り訂正検出のためのｓビットの検査ビットを生成し、検査ビットが付加された（Ｍ＋ｓ＋１）ビットのデータ信号ＥＤａｔａ［０：Ｍ＋ｓ］を誤り検出訂正符号化データとして生成する。
The
検査ビットは、Ｘビット以下の訂正可能で、Ｙビット（Ｙ＞Ｘ）以下の誤り検出を可能とするコードである。たとえば、検査ビットは、SEC-DED（Single Error-Correcting Double-Error-Detecting） Code 、つまり、１ビット誤りを訂正し、かつ２ビット誤りを検出することができる誤り訂正符号とすることができる。 The inspection bit is a code that can be corrected to be X bits or less and can detect errors of Y bits (Y> X) or less. For example, the inspection bit can be a SEC-DED (Single Error-Correcting Double-Error-Detecting) Code, that is, an error correction code capable of correcting a 1-bit error and detecting a 2-bit error.
選択デコーダ６２は、選択許可信号ＣＥＮと、第１のアドレスビットＡｄｄ［Ｎ］に基づいて、第１の選択信号ｃｅｎ１のレベルと、第２の選択信号ｃｅｎ２のレベルとを制御する。選択デコーダ６２は、選択許可信号ＣＥＮが活性化レベルの「１」であり、かつ第１のアドレスビットＡｄｄ［Ｎ］が「１」のときには、第１の選択信号ｃｅｎ１のレベルを活性化レベルの「１」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを非活性化レベルの「０」に設定する。選択デコーダ６２は、選択許可信号ＣＥＮが活性化レベルの「１」であり、かつ第１のアドレスビットＡｄｄ［Ｎ］が「０」のときには、第１の選択信号ｃｅｎ１のレベルを非活性化レベルの「０」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを活性化レベルの「１」に設定する。選択デコーダ６２は、選択許可信号ＣＥＮが非活性化レベルの「０」のときには、第１の選択信号ｃｅｎ１のレベルを非活性化レベルの「０」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを非活性化レベルの「０」に設定する。
The
フラッシュメモリ３５０は、正規ブロック３６３内に存在する不良メモリセル列を示すアドレス信号Ｃ＿Ａｄｄ１と、正規ブロック３６５内に存在する不良メモリセル列を示すアドレス信号Ｃ＿Ａｄｄ２とを記憶する。
冗長デコーダ６８は、正規ブロック３６３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄ１をデコードして、アドレスデコード信号Ｒ１を出力する。冗長デコーダ６８は、正規ブロック３６５内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄ２をデコードして、アドレスデコード信号Ｒ２を出力する。
The
冗長制御回路３１は、データの書き込み時に、アドレスデコード信号Ｒ１に従って、正規ブロック３６３内の不良メモリセル列の代わりに、冗長ブロック３６４内の冗長メモリセル列にＥＣＣエンコーダ２１の出力が書き込まれるように制御する。たとえば、メモリアレイ４３内の右側に冗長ブロック３６４が配置され、複数のデータ入出力線が、正規メモリセル列の複数のビット線と接続されている場合に、冗長制御回路３１は、データの書き込み時に、不良メモリセル列のビット線と接続されているデータ入出力線およびそれよりも右側に配置されるデータ入出力線が、１つ右のビット線と接続されるように制御する。
When writing data, the
冗長制御回路３２は、データの書き込み時に、アドレスデコード信号Ｒ２に従って、正規ブロック３６５内の不良メモリセル列の代わりに、冗長ブロック３６６内の冗長メモリセル列にＥＣＣエンコーダ２１の出力が書き込まれるように制御する。
When writing data, the
第１のメモリモジュール４１では、データの書き込み時に、第１の選択信号ｃｅｎ１が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所に、誤り検出訂正符号化データＥｄａｔａ［０：Ｍ＋ｓ］が書き込まれ、第１の選択信号ｃｅｎ１が「０」のときに、誤り検出訂正符号化データＥｄａｔａ［０：Ｍ＋ｓ］が書き込まれない。第２のメモリモジュール４２では、データの書き込み時に、第２の選択信号ｃｅｎ２が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所に、誤り検出訂正符号化データＥｄａｔａ［０：Ｍ＋ｓ］が書き込まれ、第２の選択信号ｃｅｎ２が「０」のときに、誤り検出訂正符号化データＥｄａｔａ［０：Ｍ＋ｓ］が書き込まれない。
In the
第１のメモリモジュール４１では、データの読出し時に、第１の選択信号ｃｅｎ１が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所から、記憶されているデータ信号Ｑ１が出力される。第１のメモリモジュール４１では、データの読出し時に、第１の選択信号ｃｅｎ１が「０」のときに、記憶されているデータ信号Ｑ１が出力されない。第２のメモリモジュール４２では、データの読出し時に、第２の選択信号ｃｅｎ２が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所から、記憶されているデータ信号Ｑ２が出力される。第２のメモリモジュール４２では、データの読出し時に、第２の選択信号ｃｅｎ２が「０」のときに、記憶されているデータ信号Ｑ２が出力されない。
In the
冗長制御回路３３は、データの読出し時に、アドレスデコード信号Ｒ１に従って、正規ブロック３６３内の不良メモリセル列の代わりに、冗長ブロック３６４内の冗長メモリセル列からデータが読み出されるように制御する。たとえば、メモリアレイ４３内の右側に冗長ブロック３６４が配置され、複数のデータ入出力線が、正規メモリセル列の複数のビット線と接続されている場合に、冗長制御回路３３は、データの読み出し時に、不良メモリセル列のビット線と接続されているデータ入出力線およびそれよりも右側に配置されるデータ入出力線が、１つ右のビット線と接続されるように制御する。
When reading data, the
冗長制御回路３４は、データの読出し時に、アドレスデコード信号Ｒ２に従って、正規ブロック３６５内の不良メモリセル列の代わりに、冗長ブロック３６６内の冗長メモリセル列からデータが読み出されるように制御する。
When reading data, the
セレクタ５１は、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルに基づいて、第１のメモリモジュール４１から出力されるデータ信号Ｑ１と第２のメモリモジュール４２から出力されるデータ信号Ｑ２のうちのいずれかを選択して、ＥＣＣデコーダ２２へ出力する。
The
セレクタ５１は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」、かつ第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、第１のメモリモジュール４１から出力されるデータ信号Ｑ１を選択して、ＥＣＣデコーダ２２へ出力する。セレクタ５１は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」、かつ第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、第２のメモリモジュール４２から出力されるデータ信号Ｑ２を選択して、ＥＣＣデコーダ２２へ出力する。セレクタ５１は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」、かつ第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、第１のメモリモジュール４１から出力されるデータ信号Ｑ１および第２のメモリモジュール４２から出力されるデータ信号Ｑ２のうちのいずれかを選択して出力する。セレクタ５１は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」、かつ第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、第１のメモリモジュール４１から出力されるデータ信号Ｑ１および第２のメモリモジュール４２から出力されるデータ信号Ｑ２のうちいずれかを選択して出力する。ｃｅｎ１＝「１」かつｃｅｎ２＝「１」、およびｃｅｎ１＝「０」かつｃｅｎ２＝「０」のときにいずれを選択するかは、予め明示的に定められた方を選択する、前回選択していた方を選択する、または論理設計によってマッピングされた論理ゲートによって決まる方を選択するなどのいずれであってもよい。
The
ＥＣＣデコーダ２２は、セレクタ５１の出力を誤り検出訂正する。ＥＣＣデコーダ２２は、セレクタ５１の出力の誤りを検出すると、故障通知信号ＥＲＲＯＲを出力する。割り込み制御部２０１は、故障通知信号ＥＲＲＯＲを受信すると、ＣＰＵ２０２に故障を検知したことを割り込み通知する。
The
ＣＰＵ２０２は、半導体装置の全体を制御する。ＣＰＵ２０２は、割り込み制御部２０１から故障の割り込み通知を受信すると、必要な処理を行なう。
The
ＦＦ７１は、選択デコーダ６２からセレクタ５１への第１の選択信号ｃｅｎ１の伝送経路の途中に設けられる。ＦＦ７２は、選択デコーダ６２からセレクタ５１への第２の選択信号ｃｅｎ２の伝送経路の途中に設けられる。ＦＦ７１、ＦＦ７２、第１のメモリモジュール４１、および第２のメモリモジュール４２に供給されるクロックは、同一である。
The FF71 is provided in the middle of the transmission path of the first selection signal cen1 from the
ＦＦ７１は、第１の選択信号ｃｅｎ１がセレクタ５１に送られるタイミングと、第１のメモリモジュール４１からの出力Ｑ１がセレクタ５１に送られるタイミングとの同期を採るために設けられる。ＦＦ７２は、第２の選択信号ｃｅｎ２がセレクタ５１に送られるタイミングと、第２のメモリモジュール４２からの出力Ｑ２がセレクタ５１に送られるタイミングとの同期を採るために設けられる。このような同期制御が必要なのは、第１のメモリモジュール４１および第２のメモリモジュール４２において、データ出力のために、クロックＣＬＫの１周期分の時間が必要なためである。
The FF71 is provided to synchronize the timing at which the first selection signal cen1 is sent to the
参考例１の半導体装置４００では、アドレス信号Ａｄｄ［Ｎ］を処理する選択デコーダ６２およびそれに関連する配線の故障、およびアドレス信号Ｃ＿Ａｄｄ１およびＣ＿Ａｄｄ２を処理する冗長デコーダ６８およびそれに関連する配線の故障を検出することできないという問題がある。
In the
［第２の実施形態］
図４は、第２の実施形態の半導体装置５００の構成を表わす図である。
[Second Embodiment]
FIG. 4 is a diagram showing the configuration of the
この半導体装置５００は、第１のメモリモジュール４５と、第２のメモリモジュール４６と、ＥＣＣエンコーダ２１と、セレクタ５１と、ＥＣＣデコーダ２２と、アドレス分割器６１と、選択デコーダ６２と、故障判定部１２１と、割り込み制御部２０１と、ＣＰＵ２０２と、ＦＦ７１，７２とを備える。
The
第２の実施形態のＥＣＣエンコーダ２１、アドレス分割器６１、選択デコーダ６２、ＥＣＣデコーダ２２、ＦＦ７１，７２、セレクタ５１、割り込み制御部２０１、およびＣＰＵ２０２は、参考例１と同様なので、説明を繰り返さない。
Since the
第１のメモリモジュール４５は、参考例１の第１のメモリモジュール４１と同様に、複数個のＳＲＡＭメモリセルを有するメモリアレイと、ＳＲＡＭロジック回路とを備える。第１のメモリモジュール４５は、冗長列救済機能を有さないものとする。
Similar to the
第２のメモリモジュール４６は、参考例１の第２のメモリモジュール４２と同様に、複数個のＳＲＡＭメモリセルを有するメモリアレイと、ＳＲＡＭロジック回路とを備える。第２のメモリモジュール４６は、冗長列救済機能を有さないものとする。
The
故障判定部１２１は、第１の選択信号ｃｅｎ１のレベル、第２の選択信号ｃｅｎ２のレベル、および選択許可信号ＣＥＮのレベルに基づいて、選択デコーダ６２が故障か否かを判定する。故障判定部１２１は、選択デコーダ６２が故障であると判定したときには、故障通知信号ＥＲＲＯＲを割り込み制御部２０１へ出力する。
The
図５は、選択デコーダ６２が正常な場合における、入力（選択許可信号ＣＥＮ、アドレス信号の最上位ビットＡｄｄ［Ｎ］）と、出力（第１の選択信号ｃｅｎ１、第２の選択信号ｃｅｎ２）との関係を表わす図である。
FIG. 5 shows an input (selection permission signal CEN, most significant bit Add [N] of the address signal) and an output (first selection signal cen1, second selection signal cen2) when the
選択デコーダ６２は、正常な場合に、選択許可信号ＣＥＮのレベルが活性化レベルの「１」であり、かつアドレス信号の最上位ビットＡｄｄ［Ｎ］が「１」のときに、第１の選択信号ｃｅｎ１のレベルを活性化レベルの「１」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを非活性化レベルの「０」に設定する。選択デコーダ６２は、正常な場合に、選択許可信号ＣＥＮのレベルが活性化レベルの「１」であり、かつアドレス信号の最上位ビットＡｄｄ［Ｎ］が「０」のときに、第１の選択信号ｃｅｎ１のレベルを非活性化レベルの「０」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを活性化レベルの「１」に設定する。選択デコーダ６２は、正常な場合に、選択許可信号ＣＥＮのレベルが「０」のときに、アドレス信号の最上位ビットＡｄｄ［Ｎ］に係らず、第１の選択信号ｃｅｎ１のレベルを非活性化レベルの「０」に設定するとともに、第２の選択信号ｃｅｎ２のレベルを非活性化レベルの「０」に設定する。
In the normal case, the
図６は、選択デコーダ６２の故障判定手順を表わすフローチャートである。
図６を参照して、ステップＳ３０１において、選択許可信号ＣＥＮのレベルが「１」のときには（ＹＥＳ）、処理がステップＳ３０２に進み、選択許可信号ＣＥＮのレベルが「０」のときには（ＮＯ）、処理がステップＳ３０３に進む。
FIG. 6 is a flowchart showing a failure determination procedure of the
With reference to FIG. 6, in step S301, when the level of the selection permission signal CEN is “1” (YES), the process proceeds to step S302, and when the level of the selection permission signal CEN is “0” (NO), The process proceeds to step S303.
ステップＳ３０２において、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルの両方が「１」または「０」のときには（ＹＥＳ）、処理がステップＳ３０５に進み、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルのうちの一方が「１」で、他方が「０」のときには（ＮＯ）、処理がステップＳ３０４に進む。 In step S302, when both the level of the first selection signal cen1 and the level of the second selection signal cen2 are “1” or “0” (YES), the process proceeds to step S305 and the first selection signal cen1 When one of the level of and the level of the second selection signal cen2 is "1" and the other is "0" (NO), the process proceeds to step S304.
ステップＳ３０３において、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルのうちの両方が「０」のときには（ＹＥＳ）、処理がステップＳ３０４に進み、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルのうちの少なくとも１つが「１」のときには（ＮＯ）、処理がステップＳ３０５に進む。 In step S303, when both the level of the first selection signal cen1 and the level of the second selection signal cen2 are “0” (YES), the process proceeds to step S304 and the level of the first selection signal cen1. And when at least one of the levels of the second selection signal ce2 is "1" (NO), the process proceeds to step S305.
ステップＳ３０４において、故障判定部１２１は、選択デコーダ６２が正常状態であると判定する。
In step S304, the
ステップＳ３０５において、故障判定部１２１は、選択デコーダ６２が故障状態であると判定する。故障判定部１２１は、故障通知信号ＥＲＲＯＲを割り込み制御部２０１へ出力する。割り込み制御部２０１は、故障通知信号ＥＲＲＯＲを受信すると、ＣＰＵ２０２に故障を通知する。
In step S305, the
なお、上記において、選択許可信号ＣＥＮのレベルが「１」のときには、第１の選択信号ｃｅｎ１と第２の選択信号ｃｅｎ２のうちのいずれか一方のみが反転した場合のみ、選択デコーダ６２の故障状態と判定したのは、発生頻度の高いシングル故障を検出するためである。
In the above, when the level of the selection permission signal CEN is "1", the failure state of the
以上のように、本実施の形態では、第１の選択信号ｃｅｎ１のレベル、第２の選択信号ｃｅｎ２のレベル、および選択許可信号ＣＥＮのレベルに基づいて、選択デコーダ６２が故障か否かを判定することができる。
As described above, in the present embodiment, it is determined whether or not the
［第３の実施形態］
図７は、第３の実施形態の半導体装置６００の構成を表わす図である。
[Third Embodiment]
FIG. 7 is a diagram showing the configuration of the
この半導体装置６００は、第１のメモリモジュール４５と、第２のメモリモジュール４６と、ＥＣＣエンコーダ２１と、セレクタ１４９と、ＥＣＣデコーダ２２と、アドレス分割器６１と、選択デコーダ６２と、故障判定部１３１と、割り込み制御部２０１と、ＣＰＵ２０２と、ＦＦ７１，７２とを備える。
The
第３の実施形態の第１のメモリモジュール４５、第２のメモリモジュール４６、ＥＣＣエンコーダ２１、ＥＣＣデコーダ２２、アドレス分割器６１、選択デコーダ６２、割り込み制御部２０１、ＣＰＵ２０２、およびＦＦ７１，７２は、第２の実施形態と同様なので、説明を繰り返さない。
The
故障判定部１３１は、第２の実施形態の故障判定部１２１と同様にして、選択デコーダ６２が故障か否かを判定する。故障判定部１３１は、選択デコーダ６２が故障であると判定した場合に、故障検知信号ＥＲをセレクタ１４９へ出力する。
The
セレクタ１４９は、故障検知信号ＥＲを受信すると、第１のメモリモジュール４５と第２のメモリモジュール４６のうち、選択した方から出力されるデータの複数ビットのうち、Ｘ個のビットを反転させる。Ｘ個のビットは、ＥＣＣデコーダ２２において誤り訂正可能なビット数の上限を超え、かつ誤り検出可能なビット数の上限以下のビット数である。検査ビットは、SEC-DED Codeの場合、Ｘ＝２となる。
The
本実施の形態によれば、新たな回路を設けることなく、アドレス信号Ａｄｄ［Ｎ］を処理する選択デコーダ６２およびそれに関連する配線の故障を検知することができる。
According to this embodiment, it is possible to detect a failure of the
［第４の実施形態］
図８は、第４の実施形態の半導体装置７００の構成を表わす図である。
[Fourth Embodiment]
FIG. 8 is a diagram showing the configuration of the
この半導体装置７００は、第１のメモリモジュール４５と、第２のメモリモジュール４６と、ＥＣＣエンコーダ２１と、セレクタ１４１と、セレクタ１４２と、ＥＣＣデコーダ１２２と、アドレス分割器６１と、選択デコーダ６２と、割り込み制御部２０１と、ＣＰＵ２０２と、ＦＦ７３，７４，７５，７６とを備える。
The
第４の実施形態の第１のメモリモジュール４５、第２のメモリモジュール４６、ＥＣＣエンコーダ２１、アドレス分割器６１、選択デコーダ６２、割り込み制御部２０１、およびＣＰＵ２０２は、第２の実施形態と同様なので、説明を繰り返さない。
Since the
データの読み出し時に、第１のメモリモジュール４５から出力されるデータを構成する複数ビットは、グループＡ（第１グループ）の複数のビットＱａと、グループＢ（第２グループ）の複数のビットＱｂに分類される。第１のメモリモジュール４５は、グループＡの複数ビットＱａをセレクタ１４１へ出力し、グループＢの複数ビットＱｂをセレクタ１４２へ出力する。
When reading data, the plurality of bits constituting the data output from the
データの読み出し時に、第２のメモリモジュール４６から出力されるデータを構成する複数ビットは、グループＣ（第１グループ）の複数のビットＱｃと、グループＤ（第２グループ）の複数のビットＱｄに分類される。第２のメモリモジュール４６は、グループＣの複数ビットＱｃをセレクタ１４１へ出力し、グループＤの複数ビットＱｄをセレクタ１４２へ出力する。
When reading data, the plurality of bits constituting the data output from the
グループＡの複数のビットＱａの位置とグループＣの複数のビットＱｃの位置は、同じである。グループＢの複数のビットＱｂの位置とグループＤの複数のビットＱｄの位置は、同じである。 The positions of the plurality of bits Qa in the group A and the positions of the plurality of bits Qc in the group C are the same. The positions of the plurality of bits Qb in the group B and the positions of the plurality of bits Qd in the group D are the same.
たとえば、グループＡの複数ビットＱａは、第１のメモリモジュール４５から出力される複数ビットの中の奇数ビット、グループＢの複数ビットＱｂは、第１のメモリモジュール４５から出力される複数ビットの中の偶数ビットとすることができる。グループＣの複数ビットＱｃは、第２のメモリモジュール４６から出力される複数ビットの中の奇数ビット、グループＤの複数ビットＱｄは、第２のメモリモジュール４６から出力される複数ビットの中の奇数ビットとすることができる。
For example, multiple bits Qa of Group A, a plurality of bits Qb odd bits, group B of a plurality of bits output from the first memory module 4 5, a plurality of bits output from the first memory module 4 5 Can be even bits in. The multiple bit Qc of the group C is an odd number of bits among the multiple bits output from the
あるいは、グループＡの複数ビットＱａは、第１のメモリモジュール４５から出力される複数ビットの中のＭＳＢ（Most Significant Bit）側の上位半分のビット、グループＢの複数ビットＱｂは、第１のメモリモジュール４５から出力される複数ビットの中のＬＳＢ（Least Significant Bit）側の下位半分のビットとすることができる。グループＣの複数ビットＱｃは、第２のメモリモジュール４６から出力される複数ビットの中のＭＳＢ側の上位半分のビット、グループＤの複数ビットＱｄは、第２のメモリモジュール４６から出力される複数ビットの中のＬＳＢ側の下位半分のビットとすることができる。
Alternatively, multiple bits Qa of Group A, a plurality of bits Qb in the MSB of (Most Significant Bit) side of the upper half bits in the plurality of bits output from the first memory module 4 5, group B, first it can be a LSB (Least Significant bit) side of the lower half of the bits in the plurality of bits output from the memory module 4 5. The multiple bits Qc of the group C are the upper half bits on the MSB side among the multiple bits output from the
セレクタ１４１は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール４５から出力されるグループＡの複数のビットＱａと、第２のメモリモジュール４６から出力されるグループＣの複数のビットＱｃとのうち、グループＡの複数のビットＱａを選択して、ＥＣＣデコーダ１２２へ出力する。
The
セレクタ１４１は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール４５から出力されるグループＡの複数のビットＱａと、第２のメモリモジュール４６から出力されるグループＣの複数のビットＱｃとのうち、グループＣの複数のビットＱｃを選択して、ＥＣＣデコーダ１２２へ出力する。
The
セレクタ１４１は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール４５から出力されるグループＡの複数のビットＱａと、第２のメモリモジュール４６から出力されるグループＣの複数のビットＱｃのうちいずれかを出力する。
The
セレクタ１４１は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール４５から出力されるグループＡの複数のビットＱａと、第２のメモリモジュール４６から出力されるグループＣの複数のビットＱｃのうちいずれかを出力する。
The
セレクタ１４２は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール４５から出力されるグループＢの複数のビットＱｂと、第２のメモリモジュール４６から出力されるグループＤの複数のビットＱｄとのうち、グループＢの複数のビットＱｂを選択して、ＥＣＣデコーダ１２２へ出力する。
The
セレクタ１４２は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール４５から出力されるグループＢの複数のビットＱｂと、第２のメモリモジュール４６から出力されるグループＤの複数のビットＱｄとのうち、グループＤの複数のビットＱｄを選択して、ＥＣＣデコーダ１２２へ出力する。
The
セレクタ１４２は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール４５から出力されるグループＢの複数のビットＱｂと、第２のメモリモジュール４６から出力されるグループＤの複数のビットＱｄのうちいずれかを出力する。
The
セレクタ１４２は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール４５から出力されるグループＢの複数のビットＱｂと、第２のメモリモジュール４６から出力されるグループＤの複数のビットＱｄのうちいずれかを出力する。
The
ＥＣＣデコーダ１２２は、セレクタ１４１の出力とセレクタ１４２の出力とを合成したビットを誤り検出訂正する。ＥＣＣデコーダ１２２は、合成したビットの誤りを検出すると、故障通知信号ＥＲＲＯＲを出力する。
The
ＦＦ７３は、選択デコーダ６２からセレクタ１４１への第１の選択信号ｃｅｎ１の伝送経路の途中に設けられる。ＦＦ７４は、選択デコーダ６２からセレクタ１４１への第２の選択信号ｃｅｎ２の伝送経路の途中に設けられる。ＦＦ７５は、選択デコーダ６２からセレクタ１４２への第１の選択信号ｃｅｎ１の伝送経路の途中に設けられる。ＦＦ７６は、選択デコーダ６２からセレクタ１４２への第２の選択信号ｃｅｎ２の伝送経路の途中に設けられる。ＦＦ７３、ＦＦ７４、ＦＦ７５、ＦＦ７６、第１のメモリモジュール４５、および第２のメモリモジュール４６に供給されるクロックは、同一である。
The FF73 is provided in the middle of the transmission path of the first selection signal cen1 from the
以上のような構成によって、ＦＦ７３、ＦＦ７４、ＦＦ７５、またはＦＦ７６の故障を検出することができる。 With the above configuration, a failure of FF73, FF74, FF75, or FF76 can be detected.
たとえば、ｃｅｎ１＝１、ｃｅｎ２＝０の場合に、ＦＦ７３が正常のときには、セレクタ１４１は、グループＡの複数のビットＱａを出力するが、ＦＦ７３が故障のときには、セレクタ１４１が、グループＡの複数のビットＱａを出力するか、グループＣの複数のビットＱｃを出力するかは不確定である。グループＣの複数のビットＱｃが出力されたときには、ＥＣＣデコーダ１２２は、グループＢの複数のビットＱｂと、グループＣの複数のビットＱｃとを合成したビットを誤り検出訂正することによって、誤りを検出する。これによって、ＦＦ７３〜ＦＦ７６のいずれかに故障があったことを検出することができる。
For example, in the case of cen1 = 1 and cen2 = 0, when the FF73 is normal, the
［第５の実施形態］
図９は、第５の実施形態の半導体装置８００の構成を表わす図である。
[Fifth Embodiment]
FIG. 9 is a diagram showing the configuration of the
図９を参照して、この半導体装置８００は、メモリモジュール４７と、ＥＣＣエンコーダ２１と、冗長制御回路３５，３６と、ＥＣＣデコーダ２２と、冗長デコーダ１６８と、エンコーダ１５１と、比較器１５２と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 9, the
ＥＣＣエンコーダ２１、ＥＣＣデコーダ２２、割り込み制御部２０１、およびＣＰＵ２０２は、参考例１と同様なので、説明を繰り返さない。
Since the
メモリモジュール４７は、複数個のＳＲＡＭメモリセルを有するメモリアレイ１５５と、ＳＲＡＭロジック回路とを備える。
The
メモリアレイ１５５は、正規ブロック１５３と、冗長ブロック１５４とを含む。正規ブロック１５３は、複数の正規メモリセル列からなる。複数の正規メモリセル列は、不良でない限り、データの書き込み箇所となる。冗長ブロック１５４は、１以上の冗長メモリセル列からなる。１以上の冗長メモリセル列は、正規ブロック１５３に含まれる複数の正規メモリセル列のうち、不良のメモリセルを有する不良メモリセル列を救済するために設けられる。１以上の冗長メモリセル列は、不良メモリセル列の代わりに、データの書き込み箇所となる。
The
冗長デコーダ１６８は、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄをデコードして、アドレスデコード信号Ｒ１を出力する。
The
冗長制御回路３５は、データの書き込み時に、アドレスデコード信号Ｒ１に従って、正規ブロック１５３内の不良メモリセル列の代わりに、冗長ブロック１５４内の冗長メモリセル列にＥＣＣエンコーダ２１の出力が書き込まれるように制御する。
When writing data, the
メモリモジュール４７では、データの書き込み時に、アドレス信号Ａｄｄ［０：Ｎ］で指定される箇所に、誤り検出訂正符号化データＥｄａｔａ［０：Ｍ＋ｓ]が書き込まれる。
In the
メモリモジュール４７では、データの読出し時に、アドレス信号Ａｄｄ［０：Ｎ］で指定される箇所から、記憶されているデータ信号Ｑが出力される。
When reading data, the
冗長制御回路３６は、アドレスデコード信号Ｒ１に従って、正規ブロック１５３内の不良メモリセル列の代わりに、冗長ブロック１５４内の冗長メモリセル列からデータが読み出されるように制御する。
The
エンコーダ１５１は、アドレスデコード信号Ｒ１をエンコードして、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄ′を出力する。このエンコードは、冗長デコーダ１６８のデコード（変換）の逆変換である。
The
比較器１５２は、エンコーダ１５１から出力されるアドレス信号Ｃ＿Ａｄｄ′と、冗長デコーダ１６８に入力されるアドレス信号Ｃ＿Ａｄｄを比較し、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
The
以上の構成によって、冗長デコーダ１６８が故障状態のときに、アドレス信号Ｃ＿Ａｄｄから生成されるアドレスデコード信号Ｒ１が誤った信号となり、アドレスデコード信号Ｒ１をエンコードして得られるアドレス信号Ｃ＿Ａｄｄ′が、アドレス信号Ｃ＿Ａｄｄと相違する。この相違を検出することによって、冗長デコーダ１６８の故障を判定することができる。
With the above configuration, when the
［第６の実施形態］
図１０は、第６の実施形態の半導体装置９００の構成を表わす図である。
[Sixth Embodiment]
FIG. 10 is a diagram showing the configuration of the
図１０を参照して、この半導体装置９００は、メモリモジュール４７と、ＥＣＣエンコーダ２１と、冗長制御回路３５，３６と、ＥＣＣデコーダ２２と、冗長デコーダ１６８，１６９と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 10, the
メモリモジュール４７、ＥＣＣエンコーダ２１、割り込み制御部２０１と、ＣＰＵ２０２は、第５の実施形態と同様なので、説明を繰り返さない。
Since the
冗長デコーダ１６８は、データの書込み時に、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄをデコードして、アドレスデコード信号Ｒ１を出力する。
When writing data, the
冗長制御回路３５は、データの書き込み時に、アドレスデコード信号Ｒ１に従って、正規ブロック１５３内の不良メモリセル列の代わりに、冗長ブロック１５４内の冗長メモリセル列にＥＣＣエンコーダ２１の出力が書き込まれるように制御する。
When writing data, the
冗長デコーダ１６９は、データの読み出し時に、正規ブロック１５３内の複数の正規メモリセル列の中の不良メモリセル列のアドレス信号Ｃ＿Ａｄｄをデコードして、アドレスデコード信号Ｒ２を出力する。
When reading data, the
冗長制御回路３６は、データの読み出し時に、アドレスデコード信号Ｒ２に従って、正規ブロック１５３内の不良メモリセル列の代わりに、冗長ブロック１５４内の冗長メモリセル列からデータが読み出されるように制御する。
When reading data, the
ＥＣＣデコーダ２２は、冗長制御回路３６で読出が制御されたメモリモジュール４７からの出力を誤り検出訂正する。ＥＣＣデコーダ２２は、メモリモジュール４７の出力の誤りを検出すると、故障通知信号ＥＲＲＯＲを出力する。冗長デコーダ１６８および冗長デコーダ１６９のうち少なくとも１つが故障状態のため、アドレスデコード信号Ｒ１とアドレスデコード信号Ｒ２とが相違するときには、ＥＣＣデコーダ２２がメモリモジュール４７の出力の誤りを検出する。割り込み制御部２０１は、故障通知信号ＥＲＲＯＲを受信すると、ＣＰＵ２０２に故障を検知したことを割り込み通知する。
The
［第７の実施形態］
図１１は、第７の実施形態の半導体装置１０００の構成を表わす図である。
[7th Embodiment]
FIG. 11 is a diagram showing the configuration of the
図１１を参照して、この半導体装置１０００は、メモリモジュール１６１と、ＥＣＣエンコーダ２２１と、ＥＣＣデコーダ２２２と、比較器１６６と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 11, the
割り込み制御部２０１と、ＣＰＵ２０２は、参考例１と同様なので、説明を繰り返さない。
Since the interrupt
メモリモジュール１６１は、複数個のＳＲＡＭセルを含むメモリアレイ１６２と、制御部ＣＴＲＬなどのＳＲＡＭロジックとを備える。
The
メモリアレイ１６２は、データ信号Ｄａｔａ［０：Ｍ］を記憶するデータ領域１６３と、アドレス信号Ａｄｄ［０：Ｎ］を記憶するアドレス領域１６４と、データ信号Ｄａｔａ［０：Ｍ］とアドレス信号Ａｄｄ［０：Ｎ］とに基づいて生成された検査ビットを記憶する検査ビット領域１６５とを含む。データ領域１６３は、（Ｍ＋１）個の列からなる。アドレス領域１６４は、（Ｎ＋１）個の列からなる。検査ビット領域１６５は、Ｓ個の列からなる。
The
図１２は、第７の実施形態のメモリアレイ１６２に記憶されるデータの構成を表わす図である。
FIG. 12 is a diagram showing the structure of data stored in the
メモリアレイ１６２の１行には、（Ｍ＋１）ビットのデータ信号Ｄａｔａ［０：Ｍ］と、（Ｎ＋１）ビットのアドレス信号Ａｄｄ［０：Ｎ］と、Ｓビットの検査ビットとからなるビット列が記憶される。
One row of the
図３に示すような一時記憶回路６５０およびアドレスデコーダＡＤＲＣＴＬからなる制御部ＣＴＲＬは、メモリアレイ１６２へのデータの書き込み時に書き込み用のアドレス信号Ａｄｄ［０：Ｎ］をデコードして第１のアドレスデコード信号ＷＲを出力する。
The control unit CTRL including the
ＥＣＣエンコーダ２２１は、データの書き込み時に、データ信号Ｄａｔａ［０：Ｍ］と、書き込み用のアドレス信号Ａｄｄ［０：Ｎ］とからなるビット列を誤り検出訂正符号化して、Ｓビットの検査ビットを生成する。
When writing data, the
メモリアレイ１６２内の第１のアドレスデコード信号ＷＲで指定される行の位置に、ＥＣＣエンコーダ２２１から出力されるデータ信号Ｄａｔａ［０：Ｍ］と、書き込み用のアドレス信号Ａｄｄ［０：Ｍ］と、検査ビットとからなるビット列が書き込まれる。
At the position of the line specified by the first address decoding signal WR in the
制御部ＣＴＲＬは、は、メモリアレイ１６２からのデータの読出し時に読出し用のアドレス信号Ａｄｄ［０：Ｎ］をデコードして第２のアドレスデコード信号ＲＲを出力する。
The control unit CTRL decodes the read address signal Add [0: N] when reading the data from the
メモリアレイ１６２は、データの読出し時に、第２のアドレスデコード信号ＲＲで指定される行の位置からデータＤａｔａ′［０：Ｍ］と、アドレスＡｄｄ′［０：Ｎ］と、検査ビットとからなるビット列を出力する。
The
ＥＣＣデコーダ２２２は、メモリモジュール１６１から出力されたビット列を誤り検出訂正復号化して、データＤａｔａ″［０：Ｍ］とアドレスＡｄｄ″［０：Ｎ］とを出力する。
The
比較器１６６は、ＥＣＣデコーダ２２２から出力されるアドレスＡｄｄ″［０：Ｎ］と、読出し用のアドレスＡｄｄ［０：Ｎ］とを比較する。比較器１６６は、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
The
制御部ＣＴＲＬに故障がない場合に、ＥＣＣデコーダ２２２から出力されるアドレスＡｄｄ″［０：Ｎ］と、読出し用のアドレスＡｄｄ［０：Ｎ］とが一致する。制御部ＣＴＲＬに故障が発生した結果、書き込み用のアドレスをデコードした第１のアドレスデコード信号ＷＲと、書き込み用のアドレスと同一の読出し用のアドレスをデコードした第２のアドレスデコード信号ＲＲとが相違する場合がある。このような場合に、ＥＣＣデコーダ２２２から出力されるアドレスＡｄｄ″［０：Ｎ］と、読出し用のアドレスＡｄｄ［０：Ｎ］とが不一致となる。この不一致を検出することによって、制御部ＣＴＲＬの故障が検出できる。
When there is no failure in the control unit CTRL, the address Add ″ [0: N] output from the
［第８の実施形態］
図１３は、第８の実施形態の半導体装置１１００の構成を表わす図である。
[8th Embodiment]
FIG. 13 is a diagram showing the configuration of the
図１３を参照して、この半導体装置１１００は、メモリモジュール１７１と、ＥＣＣエンコーダ３２１と、ＥＣＣデコーダ３２２と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 13, the
割り込み制御部２０１と、ＣＰＵ２０２は、参考例１と同様なので、説明を繰り返さない。
Since the interrupt
メモリモジュール１７１は、複数個のＳＲＡＭセルを含むメモリアレイ１７２と、制御部ＣＴＲＬなどのＳＲＡＭロジックとを備える。
The
メモリアレイ１７２は、データ信号Ｄａｔａ［０：Ｍ］を記憶するデータ領域１７３と、データ信号Ｄａｔａ［０：Ｍ］とアドレス信号Ａｄｄ［０：Ｎ］とに基づいて生成された検査ビットを記憶する検査ビット領域１７４とを含む。データ領域１７３は、（Ｍ＋１）個の列からなる。検査ビット領域１７４は、Ｓ個の列からなる。
The
図１４は、第８の実施形態のメモリアレイ１７２に記憶されるデータの構成を表わす図である。
FIG. 14 is a diagram showing the structure of data stored in the
メモリアレイ１７２の１行には、（Ｍ＋１）ビットのデータ信号Ｄａｔａ［０：Ｍ］と、Ｓビットの検査ビットとからなるビット列が記憶される。
In one line of the
図３に示すような一時記憶回路６５０およびアドレスデコーダＡＤＲＣＴＬからなる制御部ＣＴＲＬは、メモリアレイ１７２へのデータの書き込み時に書き込み用のアドレスＡｄｄ［０：Ｎ］をデコードして第１のアドレスデコード信号ＷＲを出力する。
The control unit CTRL including the
ＥＣＣエンコーダ３２１は、データの書き込み時に、データ信号Ｄａｔａ［０：Ｍ］と、書き込み用のアドレス信号Ａｄｄ［０：Ｎ］とからなるビット列を誤り検出訂正符号化して、Ｓビットの検査ビットを生成する。
When writing data, the
メモリアレイ１７２内の第１のアドレスデコード信号ＷＲで指定される行の位置に、ＥＣＣエンコーダ３２１から出力されるデータ信号Ｄａｔａ［０：Ｍ］と、検査ビットとからなるビット列が書き込まれる。
A bit string including the data signal Data [0: M] output from the
制御部ＣＴＲＬは、メモリアレイ１７２からのデータの読出し時に読出し用のアドレスＡｄｄ［０：Ｎ］をデコードして第２のアドレスデコード信号ＲＲを出力する。
When reading data from the
メモリアレイ１７２は、データの読出し時に、第２のアドレスデコード信号ＲＲで指定される行位置からデータＤａｔａ′［０：Ｍ］と、検査ビットとからなるビット列を出力する。
When reading data, the
ＥＣＣデコーダ３２２は、メモリモジュール１７１から出力されたビット列に読出し用のアドレスＡｄｄ［０：Ｎ］を付加することによって、データＤａｔａ′［０：Ｍ］と、アドレスＡｄｄ［０：Ｎ］と、検査ビットとからなるビット列を生成する。ＥＣＣデコーダ３２２は、生成したビット列を誤り検出訂正復号化して、データＤａｔａ″［０：Ｍ］とアドレスＡｄｄ″［０：Ｎ］とを出力する。ＥＣＣデコーダ３２２は、誤りを検出した場合に、故障通知信号ＥＲＲＯＲを割り込み制御部２０１へ出力する。
The
制御部ＣＴＲＬに故障がない場合に、ＥＣＣデコーダ３２２は誤りを検出しない。
制御部ＣＴＲＬに故障が発生した結果、書き込み用のアドレスをデコードした第１のアドレスデコード信号ＷＲと、書き込み用のアドレスと同一の読出し用のアドレスをデコードした第２のアドレスデコード信号ＲＲとが相違する場合がある。このような場合、ＥＣＣデコーダ３２２に入力されるメモリモジュール１７１から読み出された検査ビットは、ＥＣＣデコーダ３２２に入力される読出し用のアドレスＡｄｄ［０：Ｎ］から生成されたものと相違する。よって、ＥＣＣデコーダ３２２は、検査ビットに基づいて、誤りを検出することができる。
If there is no failure in the control unit CTRL, the
As a result of a failure in the control unit CTRL, the first address decode signal WR that decodes the write address and the second address decode signal RR that decodes the same read address as the write address are different. May be done. In such a case, the inspection bit read from the
［参考例２］
図１５は、参考例２の半導体装置１２００の構成を表わす図である。図１５において、データ信号Ｄａｔａ［０：Ｍ］を処理する回路および配線は省略されている。
[Reference example 2]
FIG. 15 is a diagram showing the configuration of the
図１５を参照して、この半導体装置１２００は、アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＲＲＯＲセレクタ２８３と、ＦＦ７７，７８，７９と、比較器１８４と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 15, the
アドレス分割器６１、選択デコーダ６２、割り込み制御部２０１、およびＣＰＵ２０２は、参考例１と同様なので、説明を繰り返さない。
Since the
アドレス出力機能付き第１のメモリモジュール１８１は、実施の形態２の第１のメモリモジュール４５と同様に、複数個のＳＲＡＭメモリセルを有するメモリアレイと、ＳＲＡＭロジック回路とを備える。
The
アドレス出力機能付き第１のメモリモジュール１８１およびアドレス出力機能付き第２のメモリモジュール１８２の各々には、アドレス分割器６１から出力されたＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］が入力される。
Each of the
図１６は、アドレス出力機能付き第１のメモリモジュール１８１の構成を表わす図である。アドレス出力機能付き第２のメモリモジュール１８２も、これと同様である。
FIG. 16 is a diagram showing a configuration of a
図１６を参照して、アドレス出力機能付き第１のメモリモジュール１８１が、図３の第１のメモリモジュール４１と相違する点は、アドレス出力機能付き第１のメモリモジュール１８１は、内部アドレスビットＡＱ1［０］〜ＡＱ1［Ｎ−１］（以下、ＡＱ１と称することもある）を出力するための内部アドレス出力端子ＡＱをさらに有することである。アドレス出力機能付き第１のメモリモジュール１８１は、入力されたＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］から生成された内部アドレスビットＡＱ１［０］〜ＡＱ1［Ｎ−１］をアドレス出力端子ＡＱから出力する。
With reference to FIG. 16, the
アドレス出力機能付き第２のメモリモジュール１８２は、入力されたＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］から生成された内部アドレスビットＡＱ２［０］〜ＡＱ２［Ｎ−１］（以下、ＡＱ２と称することもある）を内部アドレス出力端子ＡＱから出力する。
The
アドレス出力機能付き第１のメモリモジュール１８１では、データの書き込み時に、第１の選択信号ｃｅｎ１が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所に、データ信号Ｄａｔａ［０：Ｍ］が書き込まれ、第１の選択信号ｃｅｎ１が「０」のときに、データ信号Ｄａｔａ［０：Ｍ］が書き込まれない。アドレス出力機能付き第１のメモリモジュール１８１では、データの読出し時に、第１の選択信号ｃｅｎ１が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所から、記憶されているデータ信号Ｑ１が出力される。アドレス出力機能付き第１のメモリモジュール１８１は、データの読出し時に、第１の選択信号ｃｅｎ１が「０」のときに、記憶されているデータ信号Ｑ１が出力されない。アドレス出力機能付き第１のメモリモジュール１８１では、第１の選択信号ｃｅｎ１のレベルに係らず、内部アドレスビットＡＱ1［０］〜ＡＱ1［Ｎ−１］を出力する。
In the
アドレス出力機能付き第２のメモリモジュール１８２では、データの書き込み時に、第２の選択信号ｃｅｎ２が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所に、データ信号Ｄａｔａ［０：Ｍ］が書き込まれ、第２の選択信号ｃｅｎ２が「０」のときに、データ信号Ｄａｔａ［０：Ｍ］が書き込まれない。アドレス出力機能付き第２のメモリモジュール１８２では、データの読出し時に、第２の選択信号ｃｅｎ２が「１」のときに、第２のアドレスビットＡｄｄ［０：Ｎ−１］で指定される箇所から、記憶されているデータ信号Ｑ２が出力される。アドレス出力機能付き第２のメモリモジュール１８２では、データの読出し時に、第２の選択信号ｃｅｎ２が「０」のときに、記憶されているデータ信号Ｑ２が出力されない。アドレス出力機能付き第２のメモリモジュール１８２では、第２の選択信号ｃｅｎ２のレベルに係らず、内部アドレスビットＡＱ２［０］〜ＡＱ２［Ｎ−１］を出力する。
In the
再び、図１５を参照して、ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルに基づいて、第１のメモリモジュール１８１から出力される内部アドレスビットＡＱ１と第２のメモリモジュール１８２から出力される内部アドレスビットＡＱ２のうちのいずれかを選択して、比較器１８４へ出力する。
Again, with reference to FIG. 15, the
ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」、かつ第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、第１のメモリモジュール１８１から出力される内部アドレスビットＡＱ１を選択して、比較器１８４へ出力する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」、かつ第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、第２のメモリモジュール１８２から出力される内部アドレスビットＡＱ２を選択して、比較器１８４へ出力する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール１８１から出力される内部アドレスビットＡＱ１および第２のメモリモジュール１８２から出力される内部アドレスビットＡＱ２のうちいずれかを出力する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール１８１から出力される内部アドレスビットＡＱ１および第２のメモリモジュール１８２から出力される内部アドレスビットＡＱ２のうちいずれかを出力する。
比較器１８４は、ＥＲＲＯＲセレクタ２８３から出力される内部アドレスビットＡＱ１またはＡＱ２と、アドレス分割器６１から出力される第１のアドレスビットＡｄｄ［Ｎ］とを合成したビットと、ＣＰＵ２０２から出力されるアドレス信号Ａ［０：Ｎ］とを比較する。比較器１８４は、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
The
ＦＦ７７は、選択デコーダ６２からＥＲＲＯＲセレクタ２８３への第１の選択信号ｃｅｎ１の伝送経路の途中に設けられる。ＦＦ７８は、選択デコーダ６２からＥＲＲＯＲセレクタ２８３への第２の選択信号ｃｅｎ２の伝送経路の途中に設けられる。ＦＦ７９は、アドレス分割器６１から比較器１８４の入力への第１のアドレスビットＡｄｄ［Ｎ］の伝送経路の途中に設けられる。
The FF77 is provided in the middle of the transmission path of the first selection signal cen1 from the
ＦＦ７７、ＦＦ７８、ＦＦ７９、アドレス出力機能付き第１のメモリモジュール１８１、およびアドレス出力機能付き第２のメモリモジュール１８２に供給されるクロックは、同一である。
The clocks supplied to the FF77, FF78, FF79, the
参考例２の半導体装置１２００では、アドレス信号Ａｄｄ［０：Ｎ］を処理する選択デコーダ６２およびそれに関連する配線の故障を検出することできないという問題がある。
The
第１の選択信号ｃｅｎ１のレベルと第２の選択信号ｃｅｎ２のレベルのうちの少なくとも一方が誤っている場合でも、第１のメモリモジュール１８１の出力ＡＱ１と第２のメモリモジュール１８２の出力ＡＱ２のうちのいずれかがＥＲＲＯＲセレクタ２８３を介して、比較器１８４に入力されるからである。
Of the output AQ1 of the
［第９の実施形態］
図１７は、第９の実施形態の半導体装置１３００の構成を表わす図である。
[9th Embodiment]
FIG. 17 is a diagram showing the configuration of the
図１７を参照して、この半導体装置１３００は、アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＲＲＯＲセレクタ２８３と、ＦＦ７７，７８，７９と、エンコーダ１９１と、比較器１９４と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 17, the
アドレス出力機能付き第１のメモリモジュール１８１、アドレス出力機能付き第２のメモリモジュール１８２、アドレス分割器６１、選択デコーダ６２、ＥＲＲＯＲセレクタ２８３、ＦＦ７７，７８，７９、割り込み制御部２０１、およびＣＰＵ２０２は、参考例２と同様なので、説明を繰り返さない。
The
エンコーダ１９１は、選択デコーダ６２から出力される第１の選択信号ｃｅｎ１、第２の選択信号ｃｅｎ２をエンコードして、第１のアドレスビットＡｄｄ′［Ｎ］を出力する。このエンコードは、選択許可信号ＣＥＮ＝１のときの選択デコーダ６２のデコード（変換）の逆変換である。
The
エンコーダ１９１は、第１の選択信号ｃｅｎ１が「１」、かつ第２の選択信号ｃｅｎ２が「０」のときに、第１のアドレスビットＡｄｄ′［Ｎ］（＝「１」）を出力する。エンコーダ１９１は、第１の選択信号ｃｅｎ１が「０」、かつ第２の選択信号ｃｅｎ２が「１」のときに、第１のアドレスビットＡｄｄ′［Ｎ］（＝「０」）を出力する。
The
比較器１９４は、ＥＲＲＯＲセレクタ２８３から出力される内部アドレスビットＡＱ１またはＡＱ２と、エンコーダ１９１から出力される第１のアドレスビットＡｄｄ′［Ｎ］とを合成したビットと、ＣＰＵ２０２から出力されるアドレス信号Ａ［０：Ｎ］とを比較する。比較器１９４は、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
The
選択デコーダ６２の故障によって選択デコーダ６２から出力される第１の選択信号ｃｅｎ１のレベルと第２の選択信号ｃｅｎ２のレベルがともに反転したときには、エンコーダ１９１から出力される第１のアドレスビットＡｄｄ′［Ｎ］は、アドレスビットＡｄｄ［Ｎ］と相違することになる。この相違を検出することによって、選択デコーダ６２の故障を判定することができる。
When both the level of the first selection signal cen1 output from the
［第１０の実施形態］
図１８は、第１０の実施形態の半導体装置１４００の構成を表わす図である。
[10th Embodiment]
FIG. 18 is a diagram showing the configuration of the
図１８を参照して、この半導体装置１４００は、アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＲＲＯＲセレクタ２８３とを備える。半導体装置１４００は、ＦＦ７７，７８，７９と、ＣＧＣ（Clock Gating Circuit）１９２，１９３と、比較器１８４と、割り込み制御部２０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 18, the
アドレス出力機能付き第１のメモリモジュール１８１、アドレス出力機能付き第２のメモリモジュール１８２、アドレス分割器６１、選択デコーダ６２、ＥＲＲＯＲセレクタ２８３、ＦＦ７７，７８，７９、比較器１８４、割り込み制御部２０１、およびＣＰＵ２０２は、参考例２と同様なので、説明を繰り返さない。
ＣＧＣ１９２は、第１の選択信号ｃｅｎ１が活性化レベル「１」のときに、第１のメモリモジュール１８１へクロックＣＬＫを出力する。ＣＧＣ１９３は、第２の選択信号ｃｅｎ２が活性化レベル「１」のときに、第２のメモリモジュール１８２へクロックＣＬＫを出力する。
The
第１のメモリモジュール１８１は、第２のアドレスビットＡｄｄ［０：Ｎ−１］を受けて、クロックＣＬＫのエッジのタイミングで、入力された第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値を取り込む。第１のメモリモジュール１８１は、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値に基づき、メモリアレイＭＡＲＹへのデータの書き込み、またはメモリアレイＭＡＲＹからのデータの読出しを実行するとともに、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値の内部アドレスビットＡＱ１を出力する。したがって、第１の選択信号ｃｅｎ１が「１」のときには、第１のメモリモジュール１８１から、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値の内部アドレスビットが出力される。第１の選択信号ｃｅｎ１が「０」のときには、第１のメモリモジュール１８１から、第２のアドレスビットＡｄｄ［０：Ｎ−１］の以前の値の内部アドレスビットが出力される。
The
第２のメモリモジュール１８２は、第２のアドレスビットＡｄｄ［０：Ｎ−１］を受けて、クロックＣＬＫのエッジのタイミングで、入力された第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値を取り込む。第２のメモリモジュール１８２は、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値に基づき、メモリアレイＭＡＲＹへのデータの書き込み、またはメモリアレイＭＡＲＹからのデータの読出しを実行するとともに、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値の内部アドレスビットＡＱ２を出力する。したがって、第２の選択信号ｃｅｎ２が「１」のときには、第２のメモリモジュール１８２から、第２のアドレスビットＡｄｄ［０：Ｎ−１］の最新値の内部アドレスビットが出力される。第２の選択信号ｃｅｎ２が「０」のときには、第２のメモリモジュール１８２から、第２のアドレスビットＡｄｄ［０：Ｎ−１］の以前の値の内部アドレスビットが出力される。
The
比較器１８４は、ＥＲＲＯＲセレクタ２８３から出力される内部アドレスビットＡＱ１またはＡＱ２と、最上位ビットＡｄｄ［Ｎ］とを合成したビットと、ＣＰＵ２０２から出力されるアドレス信号Ａ［０：Ｎ］とを比較する。比較器１８４は、不一致の場合に、故障通知信号ＥＲＲＯＲを出力する。
The
選択デコーダ６２の故障によって、選択許可信号ＣＥＮのレベルが「１」、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」となったときには、以下のような動作が行われる。第１のメモリモジュール１８１の出力ＡＱ１は、第２のアドレスビットの以前の値（すなわち、１つ前の周期の値）の内部アドレスビットとなり、第２のメモリモジュール１８２の出力ＡＱ２も第２のアドレスビットの以前の値の内部アドレスビットとなる。ＥＲＲＯＲセレクタ２８３によって、第１のメモリモジュール１８１の出力ＡＱ１と、第２のメモリモジュール１８２の出力ＡＱ２のいずれか一方が選択されて比較器１８４に入力される。これによって、比較器１８４には、第２のアドレスビットＡｄｄ［０：Ｎ−１］の以前の値の内部アドレスビットが入力されるため、故障を検知することができる。
When the level of the selection permission signal CEN is "1", the level of the first selection signal cen1 is "0", and the level of the second selection signal cen2 is "0" due to the failure of the
［第１１の実施形態］
図１９は、第１１の実施形態の半導体装置１５００の構成を表わす図である。
[11th Embodiment]
FIG. 19 is a diagram showing the configuration of the
この半導体装置１５００は、アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＣＣエンコーダ２１と、ＥＲＲＯＲセレクタ２８３とを備える。半導体装置１５００は、さらに、セレクタ１４１と、セレクタ１４２と、ＥＣＣデコーダ１２２と、故障判定部１２１と、比較器１８４と、ＦＦ７３，７４，７５，７６，７７，７８，７９と、割り込み制御部３０１と、ＣＰＵ３０２とを備える。
The
アドレス出力機能付き第１のメモリモジュール１８１と、アドレス出力機能付き第２のメモリモジュール１８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＣＣエンコーダ２１と、ＥＲＲＯＲセレクタ２８３は、上述のいずれかの実施形態で説明したものと同様なので説明を繰り返さない。また、セレクタ１４１と、セレクタ１４２と、ＥＣＣデコーダ１２２と、故障判定部１２１と、比較器１８４と、ＦＦ７３，７４，７５，７６，７７，７８，７９は、上述のいずれかの実施形態で説明したものと同様なので説明を繰り返さない。
The
故障判定部１２１は、選択デコーダ６２が第１の故障状態と判定したときに、第１の故障通知信号ＥＲＲＯＲ１を割り込み制御部３０１へ出力する。第１の故障状態とは、選択許可信号ＣＥＮが「１」のときに、第１の選択信号ｃｅｎ１と第２の選択信号ｃｅｎ２の一方が「１」で他方が「０」となるのが正しい場合に、第１の選択信号ｃｅｎ１と第２の選択信号ｃｅｎ２の両方が「０」または「１」となる故障である。また、選択許可信号ＣＥＮが「１」のときに、第１の選択信号ｃｅｎ１と第２の選択信号ｃｅｎ２の両方が「０」となるのが正しい場合に、少なくとも１つが「１」となるような故障である。
When the
比較器１８４は、選択デコーダ６２が第２の故障状態のため、入力される２つのアドレスが不一致となった場合に、第２の故障通知信号ＥＲＲＯＲ２を出力する。第２の故障状態とは、第１の選択信号ｃｅｎ１のレベルが反転するとともに、第２の選択信号ｃｅｎ２のレベルも反転する故障である。
The
ＥＣＣデコーダ１２２は、ＦＦ７３，７４，７５，７６のいずれかが故障状態の結果、誤りを検出したときには、第３の故障通知信号ＥＲＲＯＲ３を割り込み制御部３０１へ出力する。
When any of FF73, 74, 75, and 76 detects an error as a result of a failure state, the
割り込み制御部３０１は、第１の故障通知信号ＥＲＲＯＲ１、第２の故障通知信号ＥＲＲＯＲ２、および第３の故障通知信号ＥＲＲＯＲ３をＣＰＵ３０２に伝える。第１の故障通知信号ＥＲＲＯＲ１が最も優先度が高く、第２の故障通知信号ＥＲＲＯＲ２が次に優先度が高く、第３の故障通知信号ＥＲＲＯＲ３が優先度が最も低いものとする。
The interrupt
図２０は、故障が通知されたときのＣＰ３０２の処理手順を表わすフローチャートである。
FIG. 20 is a flowchart showing a processing procedure of the
図２０を参照して、ステップＳ５０１において、ＣＰＵ３０２が第１の故障通知信号ＥＲＲＯＲ１を受信したときには、処理がステップＳ５１０に進み、ＣＰＵ３０２が第１の故障通知信号ＥＲＲＯＲ１を受信しないときには、処理がステップＳ５０２に進む。
With reference to FIG. 20, in step S501, when the
ステップＳ５０２において、ＣＰＵ３０２が第２の故障通知信号ＥＲＲＯＲ２を受信したときには、処理がステップＳ５０７に進み、ＣＰＵ３０２が第２の故障通知信号ＥＲＲＯＲ２を受信しないときには、処理がステップＳ５０３に進む。
In step S502, when the
ステップＳ５０３において、ＣＰＵ３０２が第３の故障通知信号ＥＲＲＯＲ３を受信したときには、処理がステップＳ５０５に進み、ＣＰＵ３０２が第３の故障通知信号ＥＲＲＯＲ３を受信しないときには、処理がステップＳ５０４に進む。
In step S503, when the
ステップＳ５０５において、ＣＰＵ３０２が第３の故障通知信号ＥＲＲＯＲ３を受信したのが２回目の場合に、処理がステップＳ５０９に進み、ＣＰＵ３０２が第３の故障通知信号ＥＲＲＯＲ３を受信したのが１回目の場合に、処理がステップＳ５０６に進む。
In step S505, when the
ステップＳ５０７において、ＣＰＵ３０２がテストを実行する。
ステップＳ５０８において、テスト結果が良好の場合に、処理がステップＳ５０３に進み、テスト結果が不良の場合に、処理がステップＳ５０９に進む。
In step S507, the
In step S508, if the test result is good, the process proceeds to step S503, and if the test result is bad, the process proceeds to step S509.
ステップＳ５０４において、ＣＰＵ３０２は、通常処理が実行されるように制御する。
ステップＳ５０６において、ＣＰＵ３０２は、直前の動作を繰り返す繰り返し処理が実行されるように制御する。
In step S504, the
In step S506, the
ステップＳ５０９において、ＣＰＵ３０２は、代替処理が実行されるように制御する。
ステップＳ５１０において、ＣＰＵ３０２は、危険回避処理が実行されるように制御する。
In step S509,
In step S510, the
以上のように、本実施の形態では、複数種類の故障が発生する可能性がある場合に、発生した故障の種類の優先度に応じた処理を実行することができる。 As described above, in the present embodiment, when there is a possibility that a plurality of types of failures may occur, it is possible to execute processing according to the priority of the types of failures that have occurred.
［第１２の実施形態］
図２１は、第１２の実施形態の半導体装置１６００の構成を表わす図である。
[Twelfth Embodiment]
FIG. 21 is a diagram showing the configuration of the
図２１を参照して、この半導体装置１６００は、アドレス出力機能付き第１のメモリモジュール２８１と、アドレス出力機能付き第２のメモリモジュール２８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＲＲＯＲセレクタ２８３と、比較器２８４と、ＦＦ７７，７８，７９と、割り込み制御部４０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 21, the
アドレス分割器６１、選択デコーダ６２、ＦＦ７７，７８，７９、およびＣＰＵ２０２は、参考例２と同様なので、説明を繰り返さない。
Since the
アドレス出力機能付き第１のメモリモジュール２８１およびアドレス出力機能付き第２のメモリモジュール２８２は、実施の形態２の第１のメモリモジュール４５と同様に、複数個のＳＲＡＭメモリセルを有するメモリアレイと、ＳＲＡＭロジック回路とを備える。
The
アドレス出力機能付き第１のメモリモジュール２８１およびアドレス出力機能付き第２のメモリモジュール２８２の各々には、アドレス分割器６１から出力されたＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］（第１のアドレス信号）と、ＣＰＵ２０２から直接送られるＮビットのアドレスビットＡ［０：Ｎ−１］（第２のアドレス信号）が入力される。アドレスビットＡ［０：Ｎ−１］は、内部アドレスビットＡＱ１［０：Ｎ−１］が正常か否かを調べるための期待値信号として機能する。
Each of the
アドレス出力機能付き第１のメモリモジュール２８１は、第１の選択信号ｃｅｎ１を受ける。アドレス出力機能付き第１のメモリモジュール２８１は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」のときに、データの読出しおよび書き込みが可能となる。アドレス出力機能付き第１のメモリモジュール２８１は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」のときに、データの読出しおよび書き込みが不可能となる。
The
アドレス出力機能付き第２のメモリモジュール２８２は、第２の選択信号ｃｅｎ２を受ける。アドレス出力機能付き第２のメモリモジュール２８２は、第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、データの読出しおよび書き込みが可能となる。アドレス出力機能付き第２のメモリモジュール２８２は、第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、データの読出しおよび書き込みが不可能となる。
The
図２２は、アドレス出力機能付き第１のメモリモジュール２８１の構成を表わす図である。アドレス出力機能付き第２のメモリモジュール２８２も、これと同様である。
FIG. 22 is a diagram showing a configuration of a
図２２を参照して、アドレス出力機能付き第１のメモリモジュール２８１が、図３の第１のメモリモジュール４１と相違する点は、比較器２８５と、故障通知出力端子ＥＡと、アドレス入力端子ＡＤＢと、クロック供給源８８８と、選択端子ＣＮとを備える点である。
With reference to FIG. 22, the
アドレス入力端子ＡＤＢは、（Ｎ＋１）ビットのアドレス信号Ａ［０：Ｎ］のうちのＮビットのアドレスビットＡ［０：Ｎ−１］（下位の第１の個数のビット）をＣＰＵ２０２から直接受ける。
The address input terminal ADB directly receives the N-bit address bit A [0: N-1] (lower first number of bits) of the (N + 1) bit address signal A [0: N] from the
選択端子ＣＮは、第１の選択信号ｃｅｎ１を受けて、クロック供給源８８８へ出力する。クロック供給源８８８は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」のときに、クロックＣＬＫをアドレス出力機能付き第１のメモリモジュール２８１へ供給する。クロック供給源８８８は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」のときに、クロックＣＬＫをアドレス出力機能付き第１のメモリモジュール２８１へ供給しない。
The selection terminal CN receives the first selection signal cen1 and outputs it to the
比較器２８５は、アドレス入力端子ＡＤＢから送られるＮビットのアドレスビットＡ［０：Ｎ−１］と、一時記憶回路６５０から出力されるＮビットの内部アドレスビットＡＱ１［０：Ｎ−１］とを比較する。比較器２８５は、比較結果が不一致のときには、故障通知信号ＥＲＲＯＲ１を出力する。
The
故障通知出力端子ＥＡは、故障通知信号ＥＲＲＯＲ１を出力する。
アドレス出力機能付き第２のメモリモジュール２８２は、同様にして、故障通知信号ＥＲＲＯＲ２を出力する。
The failure notification output terminal EA outputs the failure notification signal ERROR1.
The
再び、図２１を参照して、ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルに基づいて、第１のメモリモジュール２８１から出力される故障通知信号ＥＲＲＯＲ１と第２のメモリモジュール２８２から出力される故障通知信号ＥＲＲＯＲ２のうちのいずれかを選択して、選択した故障通知信号を故障通知信号ＥＲＲＯＲ３として、割り込み制御部４０１へ出力する。
Again, with reference to FIG. 21, the
ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」、かつ第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、第１のメモリモジュール２８１から出力される故障通知信号ＥＲＲＯＲ１を選択する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」、かつ第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、第２のメモリモジュール２８２から出力される故障通知信号ＥＲＲＯＲ２を選択する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、第１のメモリモジュール２８１から出力される故障通知信号ＥＲＲＯＲ１および第２のメモリモジュール２８２から出力される故障通知信号ＥＲＲＯＲ２のうちのいずれかを選択する。ＥＲＲＯＲセレクタ２８３は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、第１のメモリモジュール２８１から出力される故障通知信号ＥＲＲＯＲ１および第２のメモリモジュール２８２から出力される故障通知信号ＥＲＲＯＲ２のうちのいずれかを選択する。
The
比較器２８４は、アドレス分割器６１から出力される第１のアドレスビットＡｄｄ［Ｎ］と、ＣＰＵ２０２から直接送られる第１のアドレスビットＡ［Ｎ］とを比較する。比較器２８４は、比較結果が不一致のときに、故障通知信号ＥＲＲＯＲ４を割り込み制御部４０１へ出力する。
The
割り込み制御部４０１は、故障通知信号ＥＲＲＯＲ３または故障通知信号ＥＲＲＯＲ４を受けたときに、ＣＰＵ２０２に故障を検知したことを割り込み通知する。
When the interrupt
本実施の形態によれば、メモリモジュール内に比較器を設けて、メモリモジュール内でアドレスの比較によって、故障判定する。これによって、従来は、メモリモジュールからアドレス信号のビット数分の信号を出力していたのに対して、本実施の形態では、メモリモジュールから１ビットの信号を出力するだけでよくなる。 According to this embodiment, a comparator is provided in the memory module, and a failure is determined by comparing addresses in the memory module. As a result, conventionally, signals corresponding to the number of bits of the address signal have been output from the memory module, but in the present embodiment, only one bit of the signal needs to be output from the memory module.
図２３は、アドレス出力機能付き第１のメモリモジュール２８１のレイアウトを表わす図である。アドレス出力機能付き第２のメモリモジュール２８２も、これと同様である。
FIG. 23 is a diagram showing the layout of the
メモリモジュール２８１への入出力端子は、制御部ＣＴＲＬの近辺に集中して配置される。入出力端子と接続する信号線の数が多いと、制御部ＣＴＲＬの近辺で電流集中が起こりやすくなる。本実施の形態では、出力する信号のビット数を低減することによって、特定の箇所に多量の電流が集中して流れるのを抑制することができる。
The input / output terminals to the
［第１３の実施形態］
図２４は、第１３の実施形態の半導体装置１７００の構成を表わす図である。
[13th Embodiment]
FIG. 24 is a diagram showing the configuration of the
図２４を参照して、この半導体装置１７００は、アドレス出力機能付き第１のメモリモジュール３８１と、アドレス出力機能付き第２のメモリモジュール３８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＲＲＯＲセレクタ２８３と、比較器２８４と、ＦＦ７７，７８，７９と、割り込み制御部４０１と、ＣＰＵ２０２とを備える。
With reference to FIG. 24, the
アドレス分割器６１、選択デコーダ６２、ＦＦ７７，７８，７９、およびＣＰＵ２０２は、参考例２と同様なので、説明を繰り返さない。ＥＲＲＯＲセレクタ２８３、比較器２８４、および割り込み制御部４０１は、第１２の実施形態と同様なので、説明を繰り返さない。
Since the
アドレス出力機能付き第１のメモリモジュール３８１およびアドレス出力機能付き第２のメモリモジュール３８２は、実施の形態２の第１のメモリモジュール４５と同様に、複数個のＳＲＡＭメモリセルを有するメモリアレイと、ＳＲＡＭロジック回路とを備える。
The
アドレス出力機能付き第１のメモリモジュール３８１およびアドレス出力機能付き第２のメモリモジュール３８２の各々には、アドレス分割器６１から出力されたＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］と、テストアドレスが入力される。
Each of the
アドレス出力機能付き第１のメモリモジュール３８１は、第１の選択信号ｃｅｎ１を受ける。アドレス出力機能付き第１のメモリモジュール３８１は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」のときに、データの読出しおよび書き込みが可能となる。アドレス出力機能付き第１のメモリモジュール３８１は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」のときに、データの読出しおよび書き込みが不可能となる。
The
アドレス出力機能付き第２のメモリモジュール３８２は、第２の選択信号ｃｅｎ２を受ける。アドレス出力機能付き第２のメモリモジュール３８２は、第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、データの読出しおよび書き込みが可能となる。アドレス出力機能付き第２のメモリモジュール３８２は、第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、データの読出しおよび書き込みが不可能となる。
The
図２５は、アドレス出力機能付き第１のメモリモジュール３８１の構成を表わす図である。アドレス出力機能付き第２のメモリモジュール３８２も、これと同様である。
FIG. 25 is a diagram showing a configuration of a
図２５を参照して、アドレス出力機能付き第１のメモリモジュール３８１が、図３の第１のメモリモジュール４１と相違する点は、比較器３８５と、故障通知出力端子ＥＡと、テストアドレス入力端子ＴＡと、セレクタ３８６と、クロック供給源８８８と、選択端子ＣＮとを備える点である。
With reference to FIG. 25, the
テストアドレス入力端子ＴＡには、たとえばＣＰＵ２０２から直接送られるＮビットのテストアドレス信号ＴＡｄｄ［０：Ｎ−１］が入力される。たとえば、テストアドレス信号ＴＡｄｄ［０：Ｎ−１］は、全ビットが０の信号、あるいは全ビットが１の信号とすることができる。
For example, an N-bit test address signal TAdd [0: N-1] sent directly from the
なお、テストアドレス入力端子ＴＡに入力されるテストアドレス信号は、Ｎビットのテストアドレス信号ＴＡｄｄ［０：Ｎ−１］に限らない。たとえば、１ビットのテストアドレス信号であってもよい。メモリモジュール３８１が、１ビットのテストアドレス信号を受けたときに、Ｎビットのテストアドレス信号を生成して、セレクタ３８６へ供給するものとしてもよい。
The test address signal input to the test address input terminal TA is not limited to the N-bit test address signal TAdd [0: N-1]. For example, it may be a 1-bit test address signal. Memory module 38 1, when receiving a test address signal of 1 bit, and generates a test address signal of N bits, may be supplied to the
選択端子ＣＮは、第１の選択信号ｃｅｎ１を受けて、クロック供給源８８８へ出力する。クロック供給源８８８は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」のときに、クロックＣＬＫをアドレス出力機能付き第１のメモリモジュール３８１へ供給する。クロック供給源８８８は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」のときに、クロックＣＬＫをアドレス出力機能付き第１のメモリモジュール３８１へ供給しない。
The selection terminal CN receives the first selection signal cen1 and outputs it to the
セレクタ３８６は、図示しない制御信号に従って、アドレス入力端子ＡＤＡから送られるＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］と、テストアドレス入力端子ＴＡから送られるＮビットのテストアドレス信号ＴＡｄｄ［０：Ｎ−１］のうちのいずれか選択して、選択した方をアドレスビットＢ［０：Ｎ−１］として、比較器３８５へ出力する。第２のアドレスビットＡｄｄ［０：Ｎ−１］が選択されるときには、第２のアドレスビットＡｄｄ［０：Ｎ−１］は、内部アドレスビットＡＱ１［０：Ｎ−１］が正常か否かを調べるための期待値信号として機能する。テストアドレス信号ＴＡｄｄ［０：Ｎ−１］が選択されたときには、テストアドレス信号ＴＡｄｄ［０：Ｎ−１］は、比較器３８５が正常か否かを調べるための信号として機能する。
The
比較器３８５は、セレクタ３８６から出力されるＮビットのアドレスビットＢ［０：Ｎ−１］と、一時記憶回路６５０から出力されるＮビットの内部アドレスビットＡＱ１［０：Ｎ−１］とを比較する。比較器３８５は、比較結果が不一致のときには、故障通知信号ＥＲＲＯＲ１を出力する。
The
故障通知出力端子ＥＡは、故障通知信号ＥＲＲＯＲ１を出力する。
アドレス出力機能付き第２のメモリモジュール３８２は、同様にして、故障通知信号ＥＲＲＯＲ２を出力する。
The failure notification output terminal EA outputs the failure notification signal ERROR1.
The
本実施の形態では、テストアドレスをＮビット未満とすることによって、第１２の実施形態よりも、メモリモジュールの入力端子数を削減することができる。これによって、メモリモジュール周辺での配線領域を削減でき、空き領域を電源強化領域として開放できる。よって、さらに電流集中を回避することができる。また、本実施の形態では、メモリモジュール内の比較器の故障検出も可能である。 In the present embodiment, the number of input terminals of the memory module can be reduced as compared with the twelfth embodiment by setting the test address to less than N bits. As a result, the wiring area around the memory module can be reduced, and the free area can be opened as the power supply strengthening area. Therefore, it is possible to further avoid current concentration. Further, in the present embodiment, it is possible to detect a failure of the comparator in the memory module.
なお、第１２の実施形態のメモリモジュールにおいても、テストアドレスを入力するテストアドレス入力端子ＴＡと、テストアドレスＴＡｄｄ［０：Ｎ−１］と、アドレスビットＡ［０：Ｎ−１］とを選択して、比較器へ供給するセレクタとを設けるものとしてもよい。 Also in the memory module of the twelfth embodiment, the test address input terminal TA for inputting the test address, the test address TA dd [0: N-1], and the address bit A [0: N-1] are used. It may be selected and provided with a selector to be supplied to the comparator.
［第１４の実施形態］
図２６は、第１４の実施形態の半導体装置１８００の構成を表わす図である。
[14th Embodiment]
FIG. 26 is a diagram showing the configuration of the
図２６を参照して、この半導体装置１８００は、アドレス出力機能付き第１のメモリモジュール４８１と、アドレス出力機能付き第２のメモリモジュール４８２と、アドレス分割器６１と、選択デコーダ６２と、ＥＲＲＯＲ／ＡＱセレクタ４８３と、比較器２８４と、ＦＦ７７，７８，７９と、割り込み制御部４０１と、エラーアドレス保持回路４８４と、ＣＰＵ２０２とを備える。
With reference to FIG. 26, the
アドレス分割器６１、選択デコーダ６２、ＦＦ７７，７８，７９、およびＣＰＵ２０２は、参考例２と同様なので、説明を繰り返さない。比較器２８４、および割り込み制御部４０１は、第１２の実施形態と同様なので、説明を繰り返さない。
Since the
アドレス出力機能付き第１のメモリモジュール４８１およびアドレス出力機能付き第２のメモリモジュール４８２は、実施の形態２の第１のメモリモジュール４５と同様に、複数個のＳＲＡＭメモリセルを有するメモリアレイと、ＳＲＡＭロジック回路とを備える。
The
アドレス出力機能付き第１のメモリモジュール４８１およびアドレス出力機能付き第２のメモリモジュール４８２の各々には、アドレス分割器６１から出力されたＮビットの第２のアドレスビットＡｄｄ［０：Ｎ−１］と、ＣＰＵ２０２から直接送られるＮビットのアドレスビットＡ［０：Ｎ−１］が入力される。
Each of the
アドレス出力機能付き第１のメモリモジュール４８１は、第１の選択信号ｃｅｎ１を受ける。アドレス出力機能付き第１のメモリモジュール４８１は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」のときに、データの読出しおよび書き込みが可能となる。アドレス出力機能付き第１のメモリモジュール４８１は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」のときに、データの読出しおよび書き込みが不可能となる。
The
アドレス出力機能付き第２のメモリモジュール４８２は、第２の選択信号ｃｅｎ２を受ける。アドレス出力機能付き第２のメモリモジュール４８２は、第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、データの読出しおよび書き込みが可能となる。アドレス出力機能付き第２のメモリモジュール４８２は、第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、データの読出しおよび書き込みが不可能となる。
The
図２７は、アドレス出力機能付き第１のメモリモジュール４８１の構成を表わす図である。アドレス出力機能付き第２のメモリモジュール４８２も、これと同様である。
FIG. 27 is a diagram showing the configuration of the
図２７を参照して、アドレス出力機能付き第１のメモリモジュール４８１が、図２２のアドレス出力機能付き第１のメモリモジュール２８１と相違する点は、セレクタ５８４を備える点である。
With reference to FIG. 27, the
セレクタ５８４は、一時記憶回路６５０から出力されるＮビットの内部アドレスビットＡＱ１［０：Ｎ−１］と、データ入出力部ＩＯから出力されるデータ信号Ｄ１［０：Ｍ］のうち一方を選択し、選択した信号をメモリモジュール出力データＡＤＴＡ１としてデータ入出力端子ＤＡに出力する。セレクタ５８４は、故障通知信号ＥＲＲＯＲ１を受けないときには、データ信号Ｄ１［０：Ｍ］を選択する。セレクタ５８４は、故障通知信号ＥＲＲＯＲ１を受けたときには、内部アドレスビットＡＱ１［０：Ｎ−１］を選択する。
The
アドレス出力機能付き第２のメモリモジュール４８２は、故障通知信号ＥＲＲＯＲ２とメモリモジュール出力データＡＤＴＡ２とを出力する。
The
ＥＲＲＯＲ／ＡＱセレクタ４８３は、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルに基づいて、第１のメモリモジュール４８１から出力される故障通知信号ＥＲＲＯＲ１と第２のメモリモジュール４８２から出力される故障通知信号ＥＲＲＯＲ２のうちのいずれかを選択する。ＥＲＲＯＲ／ＡＱセレクタ４８３は、選択した故障通知信号を故障通知信号ＥＲＲＯＲ３として、割り込み制御部４０１およびエラーアドレス保持回路４８４へ出力する。
The ERROR /
ＥＲＲＯＲ／ＡＱセレクタ４８３は、第１の選択信号ｃｅｎ１のレベルおよび第２の選択信号ｃｅｎ２のレベルに基づいて、第１のメモリモジュール４８１から出力されるメモリモジュール出力データＡＤＴＡ１と第２のメモリモジュール４８２から出力されるメモリモジュール出力データＡＤＴＡ２のうちのいずれかを選択する。ＥＲＲＯＲ／ＡＱセレクタ４８３は、選択した方をメモリモジュール出力データＡＤＴＡ３として、エラーアドレス保持回路４８４へ出力する。
The ERROR /
ＥＲＲＯＲ／ＡＱセレクタ４８３は、第１の選択信号ｃｅｎ１のレベルが活性化レベルの「１」、かつ第２の選択信号ｃｅｎ２のレベルが非活性化レベルの「０」のときに、第１のメモリモジュール４８１から出力される故障通知信号ＥＲＲＯＲ１およびメモリモジュール出力データＡＤＴＡ１を選択する。
ERROR /
ＥＲＲＯＲ／ＡＱセレクタ４８３は、第１の選択信号ｃｅｎ１のレベルが非活性化レベルの「０」、かつ第２の選択信号ｃｅｎ２のレベルが活性化レベルの「１」のときに、第２のメモリモジュール４８２から出力される故障通知信号ＥＲＲＯＲ２およびメモリモジュール出力データＡＤＴＡ２を選択する。
The ERROR /
ＥＲＲＯＲ／ＡＱセレクタ４８３は、第１の選択信号ｃｅｎ１のレベルが「０」、かつ第２の選択信号ｃｅｎ２のレベルが「０」のときに、故障通知信号ＥＲＲＯＲ１および故障通知信号ＥＲＲＯＲ２のうちのいずれかを選択し、メモリモジュール出力データＡＤＴＡ１およびメモリモジュール出力データＡＤＴＡ２のうちのいずれかを選択する。
The ERROR /
ＥＲＲＯＲ／ＡＱセレクタ４８３は、第１の選択信号ｃｅｎ１のレベルが「１」、かつ第２の選択信号ｃｅｎ２のレベルが「１」のときに、故障通知信号ＥＲＲＯＲ１および故障通知信号ＥＲＲＯＲ２のうちのいずれかを選択し、メモリモジュール出力データＡＤＴＡ１およびメモリモジュール出力データＡＤＴＡ２のうちのいずれかを選択する。
The ERROR /
エラーアドレス保持回路４８４は、メモリモジュール出力データＡＤＴＡ３を受ける。エラーアドレス保持回路４８４は、故障通知信号ＥＲＲＯ３を受けたときには、メモリモジュール出力データＡＤＴＡ３を保持する。なぜなら、故障通知信号ＥＲＲＯ３を受信したときには、メモリモジュール出力データＡＤＴＡ３は、内部アドレスビットＡＱ１［０：Ｎ−１］またはＡＱ２［０：Ｎ−１］を表わすからである。
The error
さらに、エラーアドレス保持回路４８４は、第１のアドレスビットＡｄｄ［Ｎ］を受ける。エラーアドレス保持回路４８４は、故障通知信号ＥＲＲＯＲ４を受けたときには、第１のアドレスビットＡｄｄ［Ｎ］を保持する。
Further, the error
本実施の形態によれば、故障通知信号が出力されたときに、故障に関係するアドレスがエラーアドレス保持回路に保持される。これによって、故障が通知されたときに、メモリＢＩＳＴ（Built-In Self Test）を実施して、故障に関係するアドレスを特定する作業を不要にすることができる。 According to this embodiment, when the failure notification signal is output, the address related to the failure is held in the error address holding circuit. As a result, when a failure is notified, it is possible to perform a memory BIST (Built-In Self Test) and eliminate the work of identifying an address related to the failure.
（変形例）
本開示は、上記の実施形態に限定されるものではなく、たとえば、以下のような変形例も含む。
(Modification example)
The present disclosure is not limited to the above embodiment, and includes, for example, the following modifications.
（１）メモリモジュールの数
第２〜第１１の実施形態では、半導体装置が１つまたは２つのメモリモジュールを備える場合について説明したが、これに限定されるものではない。たとえば、半導体装置が、２N個のメモリモジュールを備えるものとしてもよい。
(1) Number of Memory Modules In the second to eleventh embodiments, the case where the semiconductor device includes one or two memory modules has been described, but the present invention is not limited thereto. For example, the semiconductor device may include 2 N memory modules.
アドレス分割器６１は、２N個のメモリモジュールがある場合に、アドレス信号のＭＳＢ側から上位Ｎビットをメモリモジュールの選択のための第１のアドレスビットとし、それ以外を第２のアドレスビットとすることができる。選択デコーダは、２N個のメモリモジュールへ供給する選択信号ｃｅｎ１〜ｃｅｎ２Nを生成する。図４、図７の故障判定部１２１、１３１は、選択許可信号ＣＥＮ、および選択信号ｃｅｎ１〜ｃｅｎ２Nに基づいて、選択デコーダ６２の故障を判定する。図８のセレクタ１４１は、選択信号ｃｅｎ１〜ｃｅｎ２Nに基づいて、２N個のメモリモジュールから出力される２N個の第１グループの複数ビットのうちいずれかを選択する。図８のセレクタ１４２は、選択信号ｃｅｎ１〜ｃｅｎ２Nに基づいて、２N個のメモリモジュールから出力される２N個の第２グループの複数ビットのうちいずれかを選択する。図１７、図１８のＥＲＲＯＲセレクタ２８３は、選択信号ｃｅｎ１〜ｃｅｎ２Nに基づいて、２N個のメモリモジュールから出力される２N個の内部アドレスビットのいずれかを選択して出力する。
When the
（２）第７の実施形態のＥＣＣ
第７の実施形態のＥＣＣエンコーダ２２１、ＥＣＣデコーダ２２２を省略し、メモリアレイ１６２には、データとアドレスのみを記憶するものとしてもよい。
(2) ECC of the seventh embodiment
The
（３）メモリモジュール
第９の実施形態で説明したメモリモジュールは、選択信号が活性化されたときに動作するものとしてもよい。たとえば、選択信号が非活性化されているときには、メモリモジュール内のクロック源が、メモリモジュール内の各構成要素へのクロックの供給を停止するものとしてもよい。
(3) Memory Module The memory module described in the ninth embodiment may operate when the selection signal is activated. For example, when the selection signal is deactivated, the clock source in the memory module may stop supplying the clock to each component in the memory module.
（付記）
なお、上記の実施形態に基づき、本開示には、以下のよう発明も含まれる。
(Additional note)
Based on the above embodiments, the present disclosure also includes the following inventions.
（請求項Ａ）
複数個の正規メモリセルと冗長メモリセルとを有するメモリアレイと、
前記複数個の正規メモリセルの中の不良メモリセルのアドレス信号をデコードして、アドレスデコード信号を出力する冗長デコーダと、
前記アドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルにデータが書き込まれるように制御する第１の冗長制御回路と、
前記アドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルからデータが読み出されるように制御する第２の冗長制御回路と、
前記アドレスデコード信号をエンコードして、アドレス信号を出力するエンコーダと、
前記冗長デコーダに入力される前記アドレス信号と、前記エンコーダから出力される前記アドレス信号とを比較する比較器とを備えた、半導体装置。
(Claim A)
A memory array having a plurality of regular memory cells and redundant memory cells,
A redundant decoder that decodes the address signal of the defective memory cell in the plurality of regular memory cells and outputs the address decoded signal, and
A first redundant control circuit that controls so that data is written to the redundant memory cell instead of the defective memory cell according to the address decoding signal.
A second redundant control circuit that controls data to be read from the redundant memory cell instead of the defective memory cell according to the address decoding signal.
An encoder that encodes the address decoding signal and outputs the address signal,
A semiconductor device including a comparator that compares the address signal input to the redundant decoder with the address signal output from the encoder.
（請求項Ｂ）
複数個の正規メモリセルと冗長メモリセルとを有するメモリアレイと、
データの書込み時に、前記複数個の正規メモリセルの中の不良メモリセルのアドレス信号をデコードして、第１のアドレスデコード信号を出力する第１の冗長デコーダと、
データの読み出し時に、前記複数個の正規メモリセルの中の不良メモリセルのアドレス信号をデコードして、第２のアドレスデコード信号を出力する第２の冗長デコーダと、
前記メモリアレイへのデータを誤り検出訂正符号化するＥＣＣエンコーダと、
データの書込み時に、前記第１のアドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルに前記ＥＣＣエンコーダの出力が書き込まれるように制御する第１の冗長制御回路と、
データの読み出し時に、前記第２のアドレスデコード信号に従って、前記不良メモリセルの代わりに、前記冗長メモリセルからデータが読み出されるように制御する第２の冗長制御回路と、
前記メモリアレイから出力されるデータを誤り検出訂正するするＥＣＣデコーダとを備えた、半導体装置。
(Claim B)
A memory array having a plurality of regular memory cells and redundant memory cells,
Writing data to, it decodes the address signals of the defective memory cell in said plurality of normal memory cell Le, a first redundant decoder that outputs a first address decode signal,
A second redundant decoder that decodes the address signal of the defective memory cell in the plurality of regular memory cells and outputs the second address decoded signal when reading data.
An ECC encoder that performs error detection and correction coding of data in the memory array,
When writing data, a first redundant control circuit that controls so that the output of the ECC encoder is written to the redundant memory cell instead of the defective memory cell according to the first address decoding signal.
A second redundant control circuit that controls data to be read from the redundant memory cell instead of the defective memory cell according to the second address decode signal when reading data.
A semiconductor device including an ECC decoder that detects and corrects data output from the memory array.
（請求項Ｃ）
データと、アドレスと、検査ビットとからなるビット列を記憶するメモリアレイと、
前記メモリアレイへのデータの書き込み時に書き込み用のアドレスをデコードして第１のデコード信号を出力し、前記メモリアレイからのデータの読出し時に読出し用のアドレスをデコードして第２のデコード信号を出力するアドレスデコーダと、
データの書き込み時に、データと、前記書き込み用のアドレスとからなるビット列を誤り検出訂正符号化して、検査ビットを生成するＥＣＣエンコーダとを備え、
前記メモリアレイ内の前記第１のデコード信号で指定される位置に、前記データと、前記書き込み用のアドレスと、前記検査ビットとからなるビット列が書き込まれ、
データの読出し時に、前記メモリアレイは、前記第２のデコード信号で指定される位置からデータとアドレスと検査ビットからなるビット列を出力し、
前記メモリアレイから出力されたビット列を誤り検出訂正するＥＣＣデコーダと、
前記ＥＣＣデコーダから出力されるアドレスと、前記読出し用のアドレスとを比較する比較器とを備えた、半導体装置。
(Claim C)
A memory array that stores a bit string consisting of data, addresses, and check bits,
When writing data to the memory array, the write address is decoded and the first decode signal is output, and when the data is read from the memory array, the read address is decoded and the second decode signal is output. Address decoder and
When writing data, an ECC encoder that generates an inspection bit by error-detecting, correcting, and coding a bit string consisting of the data and the writing address is provided .
A bit string including the data, the write address, and the check bit is written at the position specified by the first decode signal in the memory array.
When reading data, the memory array outputs a bit train consisting of check bits and data and address from the position specified by the second decoding signals,
An ECC decoder that detects and corrects the bit string output from the memory array,
A semiconductor device including a comparator that compares an address output from the ECC decoder with an address for reading.
（請求項Ｄ）
データと、検査ビットとからなるビット列を記憶するメモリアレイと、
前記メモリアレイへのデータの書き込み時に書き込み用のアドレスをデコードして第１のデコード信号を出力し、前記メモリアレイからのデータの読出し時に読出し用のアドレスをデコードして第２のデコード信号を出力するアドレスデコーダと、
データの書き込み時に、データと、前記書き込み用のアドレスとからなるビット列を誤り検出訂正符号化して、検査ビットを生成するＥＣＣエンコーダとを備え、
前記メモリアレイ内の前記第１のデコード信号で指定される位置に、前記データと、前記検査ビットとからなるビット列が書き込まれ、
データの読出し時に、前記メモリアレイは、前記第２のデコード信号で指定される位置からデータと検査ビットからなるビット列を出力し、
前記メモリアレイから出力されたビット列に前記読出用のアドレスを付加して誤り検出訂正するＥＣＣデコーダとを備えた、半導体装置。
(Claim D)
A memory array that stores a bit string consisting of data and check bits,
When writing data to the memory array, the write address is decoded and the first decode signal is output, and when the data is read from the memory array, the read address is decoded and the second decode signal is output. Address decoder and
When writing data, an ECC encoder that generates an inspection bit by error-detecting, correcting, and coding a bit string consisting of the data and the writing address is provided .
A bit string including the data and the inspection bit is written at a position specified by the first decode signal in the memory array.
When reading data, the memory array outputs a bit train consisting of check bits and data from the position specified by the second decoding signals,
A semiconductor device including an ECC decoder that adds an address for reading to a bit string output from the memory array to detect and correct errors.
（請求項Ｅ）
複数個のメモリモジュールを備え、前記複数個のメモリモジュールにおけるデータの格納位置を表わすアドレス信号を表わす複数ビットは、第１のアドレスビットと第２のアドレスビットとを含み、前記複数個のメモリモジュールの各々は、前記第２のアドレスビットを受けて、前記第２のアドレスビットから生成した内部アドレスビットを出力し、
前記第１のアドレスビットをデコードして、複数個の選択信号のレベルを制御する選択デコーダと、
前記複数個の選択信号のレベルに基づいて、前記選択デコーダが故障状態か否かを判定し、故障状態のときに第１の故障通知信号を出力する故障判定部と、
前記複数個の選択信号をエンコードして、アドレスビットを出力するエンコーダと、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される内部アドレスビットのいずれかを選択する第１のセレクタと、
前記第１のセレクタから出力される内部アドレスビットと、前記エンコーダから出力されるアドレスビットとを合成したビット列と、前記アドレス信号を表わす複数ビットとを比較し、不一致の場合に、第２の故障通知信号を出力する比較器と、
ライトデータを誤り検出訂正符号化するＥＣＣエンコーダとを備え、
前記複数個のメモリモジュールの各々には、対応する選択信号が活性化レベルのときに、前記誤り検出訂正符号化されたライトデータが書き込まれ、
前記複数個のメモリモジュールの各々からの出力データの複数ビットは、第１グループの複数個のビットと、第２グループの複数個のビットに分類され、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される複数個の第１グループの複数ビットのうちのいずれかを選択して出力する第２のセレクタと、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される複数個の第２グループの複数ビットのうちのいずれかを選択して出力する第３のセレクタと、
前記第２のセレクタの出力と前記第３のセレクタの出力とを合成したビット列を誤り検出訂正し、誤りが検出されたときに第３の故障通知信号を出力するＥＣＣデコーダと、
受信した故障通知信号の種類に応じた処理を実行するＣＰＵとを備える、半導体装置。
(Claim E)
A plurality of memory modules are provided, and a plurality of bits representing an address signal representing a data storage position in the plurality of memory modules include a first address bit and a second address bit, and the plurality of memory modules include the first address bit and the second address bit. Each of the above receives the second address bit and outputs the internal address bit generated from the second address bit.
A selection decoder that decodes the first address bit to control the levels of a plurality of selection signals, and
A failure determination unit that determines whether or not the selection decoder is in a failure state based on the levels of the plurality of selection signals and outputs a first failure notification signal in the failure state.
An encoder that encodes the plurality of selection signals and outputs an address bit,
A first selector that selects one of the internal address bits output from the plurality of memory modules based on the levels of the plurality of selection signals.
A bit string obtained by synthesizing the internal address bit output from the first selector and the address bit output from the encoder is compared with a plurality of bits representing the address signal, and if they do not match, a second failure occurs. A comparator that outputs a notification signal and
Equipped with an ECC encoder that performs error detection, correction and coding of write data.
The error detection / correction encoded write data is written to each of the plurality of memory modules when the corresponding selection signal is at the activation level.
The plurality of bits of the output data from each of the plurality of memory modules are classified into a plurality of bits in the first group and a plurality of bits in the second group.
A second selector that selects and outputs any one of the plurality of bits of the plurality of first groups output from the plurality of memory modules based on the levels of the plurality of selection signals.
A third selector that selects and outputs any one of the plurality of bits of the plurality of second groups output from the plurality of memory modules based on the levels of the plurality of selection signals.
An ECC decoder that detects and corrects an error in a bit string obtained by combining the output of the second selector and the output of the third selector, and outputs a third failure notification signal when an error is detected.
A semiconductor device including a CPU that executes processing according to the type of received failure notification signal.
（請求項Ｆ）
複数個のメモリモジュールを備え、前記複数個のメモリモジュールにおけるデータの格納位置を表わすアドレス信号を表わす複数ビットは、第１のアドレスビットと第２のアドレスビットとを含み、前記複数個のメモリモジュールの各々は、前記第２のアドレスビットを受けて、前記第２のアドレスビットから生成した内部アドレスビットを出力し、
前記第１のアドレスビットをデコードして、複数個の選択信号のレベルを制御する選択デコーダと、
前記複数個の選択信号をエンコードして、アドレスビットを出力するエンコーダと、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される前記内部アドレスビットのいずれかを選択するセレクタと、
前記セレクタから出力される前記内部アドレスビットと、前記エンコーダから出力される前記アドレスビットとを合成したビット列と、前記アドレス信号を表わす前記複数ビットとを比較する比較器とを備えた、半導体装置。
(Claim F)
A plurality of memory modules are provided, and a plurality of bits representing an address signal representing a data storage position in the plurality of memory modules include a first address bit and a second address bit, and the plurality of memory modules include the first address bit and the second address bit. Each of the above receives the second address bit and outputs the internal address bit generated from the second address bit.
A selection decoder that decodes the first address bit to control the levels of a plurality of selection signals, and
An encoder that encodes the plurality of selection signals and outputs an address bit,
A selector that selects one of the internal address bits output from the plurality of memory modules based on the levels of the plurality of selection signals.
A semiconductor device including a bit string obtained by synthesizing the internal address bit output from the selector and the address bit output from the encoder, and a comparator that compares the plurality of bits representing the address signal.
（請求項Ｇ）
複数個のメモリモジュールを備え、前記複数個のメモリモジュールにおけるデータの格納位置を表わすアドレス信号を表わす複数ビットは、第１のアドレスビットと第２のアドレスビットとを含み、前記複数個のメモリモジュールの各々は、前記第２のアドレスビットを受けて、前記第２のアドレスビットから生成した内部アドレスビットを出力し、
前記第１のアドレスビットをデコードして、複数個の選択信号のレベルを制御する選択デコーダと、
各々が、クロックを受けて、対応する前記選択信号が活性化レベルのときに、対応する前記メモリモジュールへ前記クロックを出力する複数個のクロックゲートとを備え、
前記複数個のメモリモジュールの各々は、対応する前記クロックゲートから出力される前記クロックを受けると、前記第２のアドレスビットの最新値から生成される前記内部アドレスビットを出力し、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される前記内部アドレスビットのいずれかを選択するセレクタと、
前記セレクタから出力される前記内部アドレスビットと、前記第１のアドレスビットとを合成したビットと、前記アドレス信号とを比較する比較器と、
各々が、対応する前記選択信号が前記セレクタに供給される経路に設けられた複数個のフリップフロップとを備え、
前記複数個のブリップフロップ、および前記複数個のメモリモジュールには、同一のクロック信号が入力される、半導体装置。
(Claim G)
A plurality of memory modules are provided, and a plurality of bits representing an address signal representing a data storage position in the plurality of memory modules include a first address bit and a second address bit, and the plurality of memory modules include the first address bit and the second address bit. Each of the above receives the second address bit and outputs the internal address bit generated from the second address bit.
A selection decoder that decodes the first address bit to control the levels of a plurality of selection signals, and
Each comprises a plurality of clock gates that receive a clock and output the clock to the corresponding memory module when the corresponding selection signal is at the activation level.
When each of the plurality of memory modules receives the clock output from the corresponding clock gate, each of the plurality of memory modules outputs the internal address bit generated from the latest value of the second address bit.
A selector that selects one of the internal address bits output from the plurality of memory modules based on the levels of the plurality of selection signals.
A comparator that compares the internal address bit output from the selector, the bit obtained by synthesizing the first address bit, and the address signal.
Each includes a plurality of flip-flops provided in a path in which the corresponding selection signal is supplied to the selector.
A semiconductor device in which the same clock signal is input to the plurality of blip flops and the plurality of memory modules.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described above based on the embodiments, the present invention is not limited to the embodiments and can be variously modified without departing from the gist thereof. Needless to say.
１＿０〜１＿Ｎ−１ ラッチ回路、２１，２２１，３２１ ＥＣＣエンコーダ、２２，１２２，２２２，３２２ ＥＣＣデコーダ、３１，３２，３３，３４，３５，３６ 冗長制御回路、４１，４５ 第１のメモリモジュール、４３，４４，１５５，１６２，１７２，ＭＡＲＹ メモリアレイ、４２，４６ 第２のメモリモジュール、４７，１６１，１７１，３０−１〜３０−Ｎ メモリモジュール、５１，１４１，１４２，１４９ セレクタ、６１ アドレス分割器、６２，３０３ 選択デコーダ、７１，７２，７３，７５，７６，７７，７８，７９ ＦＦ、８１，６８，１６８，１６９ 冗長デコーダ、１２１，１３１，３０４ 故障判定部、１５１，１９１ エンコーダ、１５２，１６６，１８４，１９４，２８４，２８５，３８５ 比較器、１５３，３６３，３６５ 正規ブロック、１５４，３６４，３６６ 冗長ブロック、１６３，１７３ データ領域、１６４ アドレス領域、１６５，１７４ 検査ビット領域、１８１，２８１，３８１，４８１ アドレス出力機能付き第１のメモリモジュール、１８２，２８２，３８２，４８２ アドレス出力機能付き第２のメモリモジュール、１８３ ＡＦＢセレクタ、１９２，１９３ ＣＧＣ、２０１，３０１，４０１ 割り込み制御部、２０２，３０２ ＣＰＵ、２８３ ＥＲＲＯＲセレクタ、４８３ ＥＲＲＯＲ／ＡＱセレクタ、４８４ エラーアドレス保持回路、３８６，５８４ セレクタ、３００，４００，５００，６００，７００，８００，９００，１００，１１００，１２００，１３００，１４００，１５００，１６００，１７００，１８００ 半導体装置、３５０ フラッシュメモリ、６５０ 一時記憶回路、８８８ クロック供給源、ＡＤＡ，ＡＤＢ アドレス入力端子、ＡＱ 内部アドレス出力端子、ＣＫ クロック入力端子、ＤＡ データ入出力端子、ＥＡ 故障通知出力端子、ＷＤ ワード線駆動回路、ＩＯ データ入出力部、ＡＤＲＣＴＬ アドレスデコーダ、ＣＴＲＬ 制御部、ＣＮ 選択端子。 1_0 to 1_N-1 latch circuit, 21,221,321 ECC encoder, 22,122,222,322 ECC decoder, 31,32,33,34,35,36 redundant control circuit, 41,45 first memory module, 43,44,155,162,172 MARY memory array, 42,46 second memory module, 47,161,171,30-1-30-N memory module, 51,141,142,149 selector, 61 address Divider, 62,303 Selective Decoder, 71,72,73,75,76,77,78,79 FF, 81,68,168,169 Redundant Decoder, 121,131,304 Failure Judgment Unit, 151,191 Encoder, 152,166,184,194,284,285,385 comparer, 153,363,365 regular block, 154,364,366 redundant block, 163,173 data area, 164 address area, 165,174 inspection bit area, 181 , 281,381,481 first memory module with address output function, 182,282,382,482 second memory module with address output function, 183 AFB selector, 192,193 CGC, 201,301,401 interrupt control unit , 202, 302 CPU, 283 ERROR selector, 483 ERROR / AQ selector, 484 error address holding circuit, 386,584 selector, 300,400,500,600,700,800,900,100,1100,1200,1300,1400 , 1500, 1600, 1700, 1800 Semiconductor device, 350 flash memory, 650 temporary storage circuit, 888 clock supply source, ADA, ADB address input terminal, AQ internal address output terminal, CK clock input terminal, DA data input / output terminal, EA Failure notification output terminal, WD word line drive circuit, IO data input / output unit, ADRCTL address decoder, CTRL control unit, CN selection terminal.
Claims (9)
少なくとも１ビット以上のアドレスビットに基づいて、複数個の選択信号のレベルを制御する選択デコーダと、
対応する前記選択信号が活性化レベルのときに選択されて、データの読出しおよび書き込みが可能となる複数個のメモリモジュールと、
前記複数個の選択信号のレベルに基づいて、前記選択デコーダが故障状態か否かを判定する故障判定部と、
ライトデータを誤り検出訂正符号化するＥＣＣエンコーダとを備え、
前記複数個のメモリモジュールの各々には、対応する前記選択信号が活性化レベルのときに、前記誤り検出訂正符号化されたライトデータが書き込まれ、
前記半導体装置は、さらに、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールからの出力データのいずれかを選択するセレクタと、
前記セレクタの出力を誤り検出訂正するＥＣＣデコーダとを備え、
前記選択デコーダが前記故障状態と判定された場合に、前記セレクタは、前記選択した出力データの複数ビットのうち、第１のビット数を反転させ、前記第１のビット数は、前記ＥＣＣデコーダにおいて誤り訂正可能なビット数の上限を超え、かつ誤り検出可能なビット数の上限以下のビット数である、半導体装置。 It is a semiconductor device
A selection decoder that controls the levels of multiple selection signals based on at least one or more address bits.
A plurality of memory modules that are selected when the corresponding selection signal is at the activation level and are capable of reading and writing data.
A failure determination unit that determines whether or not the selection decoder is in a failure state based on the levels of the plurality of selection signals.
Equipped with an ECC encoder that performs error detection, correction and coding of write data.
The error detection / correction-encoded write data is written to each of the plurality of memory modules when the corresponding selection signal is at the activation level.
The semiconductor device further
A selector that selects one of the output data from the plurality of memory modules based on the levels of the plurality of selection signals.
It is equipped with an ECC decoder that detects and corrects the output of the selector by error.
When the selection decoder is determined to be in the failure state, the selector inverts the number of the first bit among the plurality of bits of the selected output data, and the number of the first bit is the number of bits in the ECC decoder. error correction can exceed the upper limit of the number of bits, and the number of the upper limit or less of bit error detectable number of bits, the semiconductor device.
少なくとも１ビット以上のアドレスビットに基づいて、複数個の選択信号のレベルを制御する選択デコーダと、
対応する前記選択信号が活性化レベルのときに選択されて、データの読出しおよび書き込みが可能となる複数個のメモリモジュールと、
前記複数個の選択信号のレベルに基づいて、前記選択デコーダが故障状態か否かを判定する故障判定部と、
ライトデータを誤り検出訂正符号化するＥＣＣエンコーダとを備え、
データの書き込み時に、前記複数個のメモリモジュールの各々には、対応する前記選択信号が活性化レベルのときに、前記誤り検出訂正符号化されたライトデータが書き込まれ、
データの読み出し時に、前記複数個のメモリモジュールの各々の出力データを構成する複数ビットは、第１グループの複数個のビットと、第２グループの複数個のビットに分類され、
前記半導体装置は、さらに、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される複数個の第１グループの複数個のビットのうちのいずれかを選択して出力する第１のセレクタと、
前記複数個の選択信号のレベルに基づいて、前記複数個のメモリモジュールから出力される複数個の第２グループの複数個のビットのうちのいずれかを選択して出力する第２のセレクタと、
前記第１のセレクタの出力と前記第２のセレクタの出力とを合成したビット列を誤り検出訂正するＥＣＣデコーダと、
各々が、対応する前記選択信号が前記第１のセレクタまたは前記第２のセレクタに供給される経路に設けられた複数個のフリップフロップとを備え、
前記複数個のフリップフロップ、および前記複数個のメモリモジュールには、同一のクロック信号が入力される、半導体装置。 It is a semiconductor device
A selection decoder that controls the levels of multiple selection signals based on at least one or more address bits.
A plurality of memory modules that are selected when the corresponding selection signal is at the activation level and are capable of reading and writing data.
A failure determination unit that determines whether or not the selection decoder is in a failure state based on the levels of the plurality of selection signals.
Equipped with an ECC encoder that performs error detection, correction and coding of write data.
At the time of writing data, the error detection / correction encoded write data is written to each of the plurality of memory modules when the corresponding selection signal is at the activation level.
When reading data, the plurality of bits constituting the output data of each of the plurality of memory modules are classified into a plurality of bits in the first group and a plurality of bits in the second group.
The semiconductor device further
Based on the level of the plurality of selection signals, a first selector for selecting and outputting one of the plurality bits of the plurality of first group output from said plurality of memory modules,
Based on the level of the plurality of selection signals, and a second selector for selecting and outputting one of the plurality bits of the plurality of the second group output from said plurality of memory modules,
An ECC decoder that detects and corrects an error in a bit string obtained by combining the output of the first selector and the output of the second selector.
Each includes a plurality of flip-flops provided in a path in which the corresponding selection signal is supplied to the first selector or the second selector.
The plurality of flip-flops, and wherein the plurality of memory modules, the same clock signal is inputted, the semiconductor device.
前記故障判定部は、前記選択デコーダが前記故障状態と判定した場合に、前記故障状態であることを通知する信号を前記ＣＰＵへ向けて出力する、請求項１または２記載の半導体装置。 Equipped with CPU
The semiconductor device according to claim 1 or 2 , wherein the failure determination unit outputs a signal notifying the failure state to the CPU when the selection decoder determines the failure state.
前記選択デコーダは、正常な状態の場合に、選択許可信号が活性化レベルのときに、前記第１の選択信号および前記第２の選択信号のいずれかを活性化レベルとし、前記選択許可信号が非活性化レベルのときに、前記第１の選択信号および前記第２の選択信号の両方を非活性化レベルとし、
前記故障判定部は、前記選択許可信号が活性化レベルのときに、前記第１の選択信号と前記第２の選択信号の両方が活性化レベル、または前記第１の選択信号と前記第２の選択信号の両方が非活性化レベルのときに、前記選択デコーダが前記故障状態であると判定する、請求項１または２記載の半導体装置。 The plurality of memory modules include a first memory module and a second memory module, and the plurality of selection signals are a first selection signal input to the first memory module and the first selection signal. It consists of a second selection signal input to two memory modules.
In a normal state, when the selection permission signal is at the activation level, the selection decoder sets either the first selection signal or the second selection signal as the activation level, and the selection permission signal sets the activation level. At the deactivation level, both the first selection signal and the second selection signal are set to the deactivation level.
When the selection permission signal is at the activation level, the failure determination unit determines that both the first selection signal and the second selection signal are at the activation level , or the first selection signal and the second selection signal. The semiconductor device according to claim 1 or 2 , wherein the selection decoder determines that the failure state is present when both of the selection signals are at the deactivation level.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/984,572 US10552261B2 (en) | 2017-06-02 | 2018-05-21 | Semiconductor device and memory module |
| CN201810524038.7A CN108986862B (en) | 2017-06-02 | 2018-05-28 | Semiconductor device and memory module |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017109880 | 2017-06-02 | ||
| JP2017109880 | 2017-06-02 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2018206336A JP2018206336A (en) | 2018-12-27 |
| JP2018206336A5 JP2018206336A5 (en) | 2020-04-23 |
| JP6906435B2 true JP6906435B2 (en) | 2021-07-21 |
Family
ID=64957976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017229137A Active JP6906435B2 (en) | 2017-06-02 | 2017-11-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6906435B2 (en) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146482A (en) * | 1985-12-20 | 1987-06-30 | Nec Corp | Memory module |
| JP3649289B2 (en) * | 1990-06-19 | 2005-05-18 | 富士通株式会社 | Window system |
| JPH04341998A (en) * | 1991-05-16 | 1992-11-27 | Nec Corp | Memory circuit |
| CA2137505C (en) * | 1993-12-09 | 1999-05-04 | Young W. Lee | Multi-memory access limiting circuit for multi-memory device |
| DE102006005817B4 (en) * | 2006-02-08 | 2014-06-26 | Infineon Technologies Ag | An error detection device for an address decoder and an error detection device for an address decoder |
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| JP2016042218A (en) * | 2014-08-13 | 2016-03-31 | 富士通株式会社 | Error detection device and error detection method |
| JP6430194B2 (en) * | 2014-09-29 | 2018-11-28 | ルネサスエレクトロニクス株式会社 | Semiconductor memory device |
-
2017
- 2017-11-29 JP JP2017229137A patent/JP6906435B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018206336A (en) | 2018-12-27 |
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