JPS62146482A - Memory module - Google Patents

Abstract

PURPOSE:To utilize effectively a memory module by mounting plural semiconductor memories and a decoder for selecting the chips of these memories on the same IC package and minimizing the number of chip selecting signal lines. CONSTITUTION:The decoder 31, inverters 32-35 and NOR circuits 36-39 are formed, inputs A13, A14 for selecting RAM chips are applied to the decoder 5 and a signal A13', the inverse of A13', a signal A14', and the inverse of A13' are outputted from the inverters 33, 32, 35, 34 respectively. On the other hand, RAM chip selecting signals CE21-CE24 are extracted from the NOR circuits 36-39. The following describes a case for turning the signal CE21 to '1'. When the signals A13, A14 are turned to '0', the inverse of A13' outputted from the inverter 32 inputting the signal A13 is turned to '1', the output A13' from the inverter 33 inputting the inverse of A13' is turned to '0', the inverse of A14' outputted from the inverter 34 inputting the signal A14 is turned to '1', and the output A14' from the inverter 35 inputting the inverse of A14' is turned to '0'. Thereby, when the signals A13', A14' are inputted, an output CE21 becomes '1'. When CE22-CE24 are '1', similar phenomena are generated.

Description

【発明の詳細な説明】 （技術分野） 本発明は、複数個の半導体メモリとデコーダとを同一Ｉ
Ｃパッケージに搭載したメモリモジ−一ル、特にデコー
ダを有することによシ、最小本数のチップ選択信号で半
導体メモリのチップ選択が可能となるメモリモジュール
に関する。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention provides a method for connecting a plurality of semiconductor memories and decoders to the same
The present invention relates to a memory module mounted on a C package, and particularly to a memory module that has a decoder and thereby enables semiconductor memory chip selection with a minimum number of chip selection signals.

近年、半導体メモリは種々な関連技術の進歩に伴なって
メモリ容量を増大してきている。ところが、大容量の半
導体メモリの開発には時間を要するため、これに代わる
物として、既存の半導体メモリを複数個搭載したメモリ
モジュールが登場してきている。１個のＩＣバクケージ
に、例えば６４にビットＲＡＭを４個搭載して、２５６
にピッ）ＲＡＭとして使用できるという特徴が有る。と
ころで、この４個の半導体メモリを搭載したメモリモジ
ュールにおいては、半導体メモリのチップを選択する信
号が４本必要となる。同様に、多数個、例えば８個の半
導体メモリを搭載したメモリモジュールにおいては、半
導体メモリのチップを選択する信号が８本必要となる。In recent years, the memory capacity of semiconductor memories has increased with the advancement of various related technologies. However, since it takes time to develop large-capacity semiconductor memories, memory modules equipped with a plurality of existing semiconductor memories have been introduced as an alternative. For example, by installing 4 bit RAMs in 64 bits in one IC back cage, it becomes 256 bits.
It has the characteristic that it can be used as RAM. By the way, in a memory module equipped with these four semiconductor memories, four signals for selecting semiconductor memory chips are required. Similarly, in a memory module equipped with a large number of semiconductor memories, for example eight, eight signals are required to select semiconductor memory chips.

以上のように複数の半導体メモリを搭載したメモリモジ
ュールにおいては、チップを選択する信号が搭載された
半導体メモリの数だけ必要である。本発明は、このチッ
プ選択信号を最小限の本数にするように工夫した、複数
個の半導体メモリを搭載したメモリモジュールに関する
ものである。As described above, in a memory module equipped with a plurality of semiconductor memories, the same number of chip selection signals as the number of semiconductor memories mounted thereon are required. The present invention relates to a memory module equipped with a plurality of semiconductor memories, which is designed to minimize the number of chip selection signals.

（従来技術） まず、従来例の説明をする。以下、８に×８ビットのス
タティックＲＡ　Ｍを４個搭載したメモリモジエールを
例にとる。第１図が従来のメモリモジー−ルである。第
１図において１〜４はそれぞれ第１〜第４のＲＡＭ、Ａ
０〜Ａ１□はアドレス入力、Ｃ１２，〜ＣＥ２４はそれ
ぞれ第１〜第４のＲＡＭのチップ選択は号、Ｉｌｏ　ｌ
　−１７０８はデータ入出力、ＣＢ。(Prior Art) First, a conventional example will be explained. In the following, we will take as an example a memory module equipped with four 8×8-bit static RAMs. FIG. 1 shows a conventional memory module. In FIG. 1, 1 to 4 are the first to fourth RAMs, A
0 to A1□ are address inputs, C12 and -CE24 are numbers for selecting chips of the first to fourth RAM, respectively.
-1708 is data input/output, CB.

はこのメモリモジー−ルのチップ選択信号、Ｗｌはライ
トイネーブル入力、ＯＥはアウトプットイネーブルであ
る。is a chip selection signal for this memory module, Wl is a write enable input, and OE is an output enable.

次に第１図のメモリモジュールの動作について説明する
。ここでＡｏ　　Ａ、、　１ろ１−　Ｉｌｏ　８．　Ｃ
Ｅ、、　ＷＥ　。Next, the operation of the memory module shown in FIG. 1 will be explained. Here Ao A,, 1ro 1- Ilo 8. C
E,, WE.

ＯＥは４個のＲＡＭに共通な信号である。まず、第１の
ｍ０１１の動作について説明する。ＣＥ、が“０”レベ
ル、ＣＥｌ２が１１”レベル、ＣＥ２２〜ｃｇ、が１０
”レベルとなると、第１のＲＡＭが選択される。次にＷ
Ｅが１１＃レベル、ＯＥが１０ｎレベルとなれば、第１
のＲＡＭＩが読み出し状態となシ、ＡＯ−Ａ、、のアド
レスで選ばれたＲＡＭの情報がｌ１０１〜Ｉ、／６８に
出力される。また、ＷＥが１０”レベルとなれば、第１
のＲＡＭＩが書き込み状態となり、ｌ１０１〜に、１０
８に与見られた情報が第１のＲＡＭＩのＡ。−Ａ１２で
選ばれた番地に書き込捷れる。第２のＲＡＭ２を選択す
る場合は、ＣＥ、を＠０−ルベル、ＣＢ２２を”　ｌ　
”　ｖ＜、１１／、ＣＢ２．。OE is a signal common to four RAMs. First, the operation of the first m011 will be explained. CE is “0” level, CEl2 is 11” level, CE22~cg is 10
” level, the first RAM is selected. Then W
If E is at 11# level and OE is at 10n level, the first
When the RAMI of is in the read state, the information of the RAM selected by the address of AO-A, , is output to I101 to I, /68. Also, if WE reaches the 10” level, the first
RAMI enters the write state, and 10
The information given to 8 is A of the first RAMI. -Writing is performed at the address selected in A12. When selecting the second RAM2, CE, @0-Level, CB22"l
” v<, 11/, CB2.

ＣＥ、、、ＣＢ、を゛ｏ″レベルとすれば良く、第３　
（７）　ＲＡＭ３を選択する場合は、ＣＥ、を”０＃レ
ベル、ＣＢ、、を″１″レベル、（Ｊ、、、　ＣＢ、、
、　ＣＢ２．を′０”レベルとすれば良く、第４のＲＡ
Ｍ４を選択する場合は、ＣＥ、を”０”レベル、ＣＥ、
、を１１”レベル、ＣＥ□〜ＣＥ　、、、を・０＃レベ
ルにすれば良い。読み出し及び書き込みの動作は、第１
のＲＡＭＩが選択された場合と全く同様であるため、そ
の説明は省略する。It is sufficient to set CE, , CB to the ``o'' level, and the third
(7) When selecting RAM3, set CE to ``0# level, CB, to ``1'' level, (J, , CB, ,
, CB2. It is sufficient to set it to '0' level, and the fourth RA
When selecting M4, set CE to "0" level, CE,
, should be set to the 11" level, and CE□ to CE, , , should be set to the 0# level. Read and write operations are performed at the first
Since this is exactly the same as when RAMI of is selected, the explanation thereof will be omitted.

以上説明したように、従来のメモリモジュールにおいて
は、４個の半導体メモリのチップを選択する信号が４本
必要であった。即ち、搭載した半導体メモリの数だけ、
チップを選択する信号が必要であるという欠点があった
。As explained above, the conventional memory module requires four signals for selecting four semiconductor memory chips. In other words, as many as the number of semiconductor memories installed.
The drawback was that a signal was required to select the chip.

従って、本発明の目的は、複数個の半導体メモリを同一
ＩＣパッケージに搭載したメモリモジュールにおいて、
半導体メモリのチップ選択信号を最小本数にすることに
ある。Therefore, an object of the present invention is to provide a memory module in which a plurality of semiconductor memories are mounted in the same IC package.
The purpose is to minimize the number of chip selection signals of a semiconductor memory.

（発明の構成） 本発明によるメモリモジー−ルは、複数個の半導体メモ
リとその半導体メモリのチップ選択を行なうだめのデコ
ーダとを同一ＩＣパッケージ（搭載することを特徴とす
る。(Structure of the Invention) A memory module according to the present invention is characterized in that a plurality of semiconductor memories and a decoder for selecting a chip of the semiconductor memories are mounted in the same IC package.

（実施例） 次に本発明による実施例について説明する。第２図が本
実施例のメモリモジュールである。第２図において、１
〜４はそれぞれ第１〜第４のＲＡＭ５はデコーダ、ＡＯ
Ａ１２はアドレス入力、Ａ、、、　Ａｌ１はＲＡＭのチ
ップを選択するためデコーダ入力、ＣＥ２□〜ＣＢ、、
はデコーダ５の出力でＲＡＭのチップ選択信号、■１０
１〜工／ｉｏ８はデータ入出力、ＣＥ、はこのメモリモ
ジュールのチップ選択信号、ＷＥはライトイネーブル入
力、ＯＥはアウトプットイネーブルである。(Example) Next, an example according to the present invention will be described. FIG. 2 shows the memory module of this embodiment. In Figure 2, 1
-4 are respectively the first to fourth RAMs 5 are decoders, AO
A12 is an address input, A,..., Al1 is a decoder input to select a RAM chip, CE2□~CB,...
is the output of decoder 5 and is the RAM chip selection signal, ■10
1 to 8 are data input/output, CE is a chip selection signal for this memory module, WE is a write enable input, and OE is an output enable.

次に第２図のメモリモジュールの動作について説明する
。ここでＡａ　　Ａｔｅ、　■、１０１−Ｉる８　、　
ＣＢ、、　ＷＥＯＥは４個のＲＡＭに共通な信号である
。まず、第１のＲＡＭ１の動作について説明する。ＣＥ
ｌが“Ｏ＃レベル、Ａ、、、　Ａ、４が共に＠０＃レベ
ルとなると、第１のＲＡＭが選択される。次にＷＥが゛
１″レベル、ＯＥが“０＃レベルとなれば、第１のＲＡ
Ｍ１が読み出し状態となり、ＡＯ＊、ｔのアドレスで選
ばれたＲＡＭの情報がｌ１０１−■／１０８に出力され
る。また、ＷＥが”Ｏ″レベルなれば、第１のＲＡＭＩ
が書き込み状態とな’）　、Ｉｌｏ　１−■／６８に与
えられた情報が第１のＲＡＭＩのＡ。−Ａｌ１で選ばれ
た番地に書き込まれる。第２のＲＡＭ２を選択する場合
は、ＣＢ、を″″Ｏ＃Ｏ＃レベル１を”１″レベル、Ａ
　Ｉ４を”０”レベルとすれば良く、第３のＲＡＭ３を
選択する場合は、ＣＥｌを”Ｏ″レベルＡ８．を゛０″
レベル、Ａ、４を“１″レベルとすれば良く、第４のＲ
ＡＭ４を選択する場合は、ＣＢ、を”０″レベル、Ａ１
３．　Ａｌ１を共に″″１″１″レベルば良い。読み出
し及び書き込みの動作は、第１のＲＡＭＩが選択された
場合と全く同様であるため、その説明は省略する。Next, the operation of the memory module shown in FIG. 2 will be explained. Here, Aa Ate, ■, 101-Iru8,
CB, WEOE are signals common to the four RAMs. First, the operation of the first RAM 1 will be explained. C.E.
When l becomes "O# level," A, . , first RA
M1 enters the read state, and the information of the RAM selected by the address of AO*, t is output to l101-■/108. Also, if WE becomes "O" level, the first RAMI
is in the write state), the information given to Ilo 1-■/68 is A of the first RAMI. -Written to the address selected by Al1. When selecting the second RAM2, set CB to ""O#O# level 1 to "1" level, A
It is sufficient to set I4 to "0" level, and when selecting the third RAM3, set CEl to "O" level A8.゛0″
Level, A, 4 should be set to “1” level, and the fourth R
When selecting AM4, set CB to "0" level, A1
3. It is sufficient if both Al1 are at the level of ""1"1". The read and write operations are exactly the same as when the first RAMI is selected, so their explanation will be omitted.

次に、デコーダについて説明する。第３図がデコーダの
一例である。第３図において３１はデコーダ、３２〜３
５はインバータ、３６〜３９はＮＯＲ回路、Ａ、８．　
Ａ、４はＲＡＭチップを選択するためのデコーダ入力、
Ａ１３．　Ａ’１３．　Ｎ１４．　Ａ１４はそれぞれイ
ンバータ３３，３２，３５．３４の出力、ＣＥ、、〜Ｃ
Ｅ２４は、それぞれＮＯＲ回路３６〜３９の出力でＲＡ
Ｍのチップ選択信号である。まず、ｃｇ２．が゛１″レ
ベルになる場合について述べる。Ａ１．及びＡ１４が＠
０″レベルになると、Ａ５．のインバータ３２の出力Ｎ
１．は“１″レベルとな９、Ａ′１．のインバータ３３
の出力Ａ′１．は”０＃レベルとなシ、Ａ１４のインバ
ータ３４の出力層は“１″レベルとなり、ｌ”ｌ）４の
インバータ３５の出力に、４は′０”レベルとなる。従
って、Ａ’、、、　Ａ！、４を入力するとＮＯＲ回路３
６の出力ＣＥ２Ｉは１１＃レベルとなる。ＣＥや〜ＣＥ
、、が“１″レベルになる場合も全く同様のため、その
説明は省略する。Next, the decoder will be explained. FIG. 3 shows an example of a decoder. In Fig. 3, 31 is a decoder, 32 to 3
5 is an inverter, 36 to 39 are NOR circuits, A, 8.
A, 4 is a decoder input for selecting the RAM chip,
A13. A'13. N14. A14 are the outputs of inverters 33, 32, 35.34, CE, ~C, respectively.
E24 is the output of NOR circuits 36 to 39, respectively, and RA
This is the M chip selection signal. First, cg2. Let's discuss the case where A1. and A14 are at the "1" level.
0'' level, the output N of the inverter 32 of A5.
1. is the "1" level.9, A'1. inverter 33
Output A'1. is at the "0#" level, the output layer of the inverter 34 of A14 is at the "1" level, and the output layer of the inverter 35 of A14 is at the "0" level. Therefore, A',... When inputting , A!, 4, NOR circuit 3
The output CE2I of 6 becomes the 11# level. CE and ~CE
, , at level "1" is exactly the same, so the explanation thereof will be omitted.

（発明の効果） 以上説明したように、本発明によれば、ＲＡＭを選択す
るためのチップ選択信号はＡ、３．　Ａ、４の２本で良
く、それは従来と比較して半分の本数で済むのである。(Effects of the Invention) As explained above, according to the present invention, the chip selection signals for selecting the RAM are A, 3. Only two wires, A and 4, are required, which is half the number of wires used in the past.

一般的に、２Ｎ個の半導体メモリを搭載するメモリモジ
ー−ルにおいて、従来は２Ｎ本のチップ選択信号が必要
であるが、本発明によれば８本のチップ′；Ａ択信号で
良い。従って、メモリモジュールに搭載される半導体メ
モリの数が増ればｔ２７えるほど、本発明の効果は大き
い。Generally, in a memory module equipped with 2N semiconductor memories, conventionally 2N chip selection signals are required, but according to the present invention, only 8 chip selection signals are required. Therefore, the greater the number of semiconductor memories mounted on the memory module, the greater the effect of the present invention.

以上８に×８ビットのスタテックＲＡＭを４個搭載した
メモリモジー−ルの場合を例にとって説明したが、本発
明がこれに限定されるものではないことは明らかである
。Although the case of a memory module equipped with four 8.times.8 bit static RAMs has been described above as an example, it is clear that the present invention is not limited to this.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のメモリモジュールを示す図、第２図は本
発明の実施例のメモリモジュールを示す図、第３図はデ
コーダの一例を示す図である。 １〜４・・・・・・第１〜第４のＲＡＭ、Ａｏ−Ａ、、
・・・・・・アドレス入力、ＣＥ、、〜ＣＥ２４・・・
・・・第１〜第４のＲＡＭのチップ選択信号、Ｘ１０１
〜工、１０８・・・・・・データ入出力、ＣＥ。 ・・・・・・メモリモジュールのチップ選択信号、ＷＥ
・・・・・・ライトイネーブル入力、ＯＢ・・・・・・
アウトプットイネーブル入力、５・・・・・・デコーダ
、Ａ１３．　Ａ１４・・・・・・ＲＡＭのチップを選択
するためのデコーダ入力、３１・・・・・・デコーダ、
３２〜３５・・−・・・インバータ、３６〜３９・・・
・・・ＮＯＲ回路、ｌ￥Ｉ３．に１１．に１４＋　Ａ／
１４・・・・・・インバータ３３．３２，３５．３４の
出力。 代理人　升理士　　（ハ）原　　　音 部　ｆ　区 々 □ Ｌ−一一一一一一一一一 図FIG. 1 is a diagram showing a conventional memory module, FIG. 2 is a diagram showing a memory module according to an embodiment of the present invention, and FIG. 3 is a diagram showing an example of a decoder. 1 to 4...First to fourth RAM, Ao-A, .
...Address input, CE, ... CE24...
...Chip selection signal for the first to fourth RAMs, X101
~Engineering, 108...Data input/output, CE. ...Memory module chip selection signal, WE
...Write enable input, OB...
Output enable input, 5...decoder, A13. A14... Decoder input for selecting RAM chip, 31... Decoder,
32-35...Inverter, 36-39...
...NOR circuit, l\I3. 11. 14+ A/
14... Output of inverters 33, 32, 35, 34. Agent Masurishi (c) Hara Onbe f Ward □ L-11111111 Figure

Claims (1)

【特許請求の範囲】[Claims] 　複数個の半導体メモリとその半導体メモリのチップ選
択を行なうためのデューダとを同一ＩＣパッケージに搭
載されることを特徴とするメモリモジュール。A memory module characterized in that a plurality of semiconductor memories and a reader for selecting a chip of the semiconductor memories are mounted in the same IC package.