JP6893720B1 - 映像信号変換装置 - Google Patents
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Abstract
Description
入力映像信号を当該入力映像信号より水平同期周波数が高い出力映像信号に変換する映像信号変換装置であって、
前記入力映像信号の水平同期信号及び垂直同期信号から推定されるフォーマットにおけるピクセルクロックの周波数のN倍(Nは2以上の整数)よりも高い周波数を有する入力用クロックと、前記出力映像信号のピクセルクロックとなる出力用クロックとを発生するクロック発生回路と、
前記入力用クロックをカウントするカウンタ回路と、
デュアルポートメモリと、
前記入力用クロックに同期して、前記カウンタ回路によりカウントされるNクロックの動作間隔で、前記デュアルポートメモリに前記入力映像信号の画素データ信号を書き込む入力回路と、
前記出力用クロックに同期して、1クロック毎に、前記デュアルポートメモリから前記画素データ信号を読み出し、前記出力映像信号を生成する出力回路と
を備え、
前記入力回路は、動作タイミングのクロックにおいて前記入力映像信号の画素データ信号の信号レベルに変化が生じている場合、前記画素データ信号の書き込みを1クロック遅延させることにある。
前記入力用クロックの周波数をfinとし、前記推定されるフォーマットにおけるピクセルクロックの周波数をfpxとしたとき、以下の式(1):
N < fin/fpx ・・・ (1)
を充たすことが好ましい。
前記入力用クロックに同期して、現在の前記入力映像信号の画素データ信号と1クロック前の前記入力映像信号の画素データ信号とを比較し、比較した値が相違するときに変化点情報を生成する変化点抽出回路をさらに備え、
前記入力回路は、前記変化点情報が生成されるクロックにおいて、前記画素データ信号の書き込みを、遅延させることが好ましい。
前記カウンタ回路は、
前記入力回路による書き込みが実行されたときにカウントアップし、前記入力映像信号の水平同期信号の変化に応じてリセットする入力ピクセルカウンタと、
前記入力映像信号の水平同期信号の変化をカウントし、前記入力映像信号の垂直同期信号の変化に応じてリセットする入力水平同期信号カウンタとを有し、
前記入力回路は、前記入力ピクセルカウンタのカウント値及び入力水平同期信号カウンタのカウント値に対応する前記デュアルポートメモリのアドレスに、前記画素データ信号を書き込むことが好ましい。
FPGAにより実装され、前記デュアルポートメモリが前記FPGAのブロックRAMにより構成されることが好ましい。
図1は、本発明の映像信号変換装置1の概略構成図である。映像信号変換装置1は、水平同期周波数が低い映像信号が入力され、この入力映像信号から水平同期周波数が高い映像信号を生成して出力するものである。本実施形態では、解像度及び同期周波数がCGA(解像度640×200、水平同期周波数15.75kHz、垂直同期周波数60Hz)相当であるがピクセルクロックの周波数がCGAのものと正確には一致しない入力映像信号を、VGA(解像度640×480、水平同期周波数31.469kHz、垂直同期周波数60Hz)の出力映像信号に変換する例を説明するが、入力映像信号及び出力映像信号のフォーマットは、任意のフォーマットのものとすることも可能である。
N < fin/fpx ・・・ (1)
を充たすことが好ましい。上記の式(1)を充たすことにより、書込みの動作間隔が入力映像信号の1ピクセルクロック幅より短くなり、1ピクセルクロック中に必ず書き込みの動作タイミングが発生するため、画素データ書込回路52により画素データ信号I_PIXを欠落させることなくデュアルポートメモリ30へ書き込むことができる。
N < fin/fpx < N+1 ・・・ (2)
を充たすことがより好ましい。上記の式(2)を充たすことにより、1ピクセルクロック中に二回以上の書き込みの動作タイミングが発生することがないため、デュアルポートメモリ30への画素データ信号I_PIXの上書きが生じることがなく、画素データ書込回路52による書込効率を向上させることができる。
10 クロック発生回路
20 カウンタ回路
22 入力水平同期信号カウンタ
23 入力ピクセルカウンタ
30 デュアルポートメモリ
40 変化点抽出回路
50 入力回路
60 出力回路
I_CLK 入力用クロック信号(入力用クロック)
O_CLK 出力用クロック信号(出力用クロック)
Claims (5)
- 入力映像信号を当該入力映像信号より水平同期周波数が高い出力映像信号に変換する映像信号変換装置であって、
前記入力映像信号の水平同期信号及び垂直同期信号から推定されるフォーマットにおけるピクセルクロックの周波数のN倍(Nは2以上の整数)よりも高い周波数を有する入力用クロックと、前記出力映像信号のピクセルクロックとなる出力用クロックとを発生するクロック発生回路と、
前記入力用クロックをカウントするカウンタ回路と、
デュアルポートメモリと、
前記入力用クロックに同期して、前記カウンタ回路によりカウントされるNクロックの動作間隔で、前記デュアルポートメモリに前記入力映像信号の画素データ信号を書き込む入力回路と、
前記出力用クロックに同期して、1クロック毎に、前記デュアルポートメモリから前記画素データ信号を読み出し、前記出力映像信号を生成する出力回路と
を備え、
前記入力回路は、動作タイミングのクロックにおいて前記入力映像信号の画素データ信号の信号レベルに変化が生じている場合、前記画素データ信号の書き込みを1クロック遅延させる映像信号変換装置。 - 前記入力用クロックの周波数をfinとし、前記推定されるフォーマットにおけるピクセルクロックの周波数をfpxとしたとき、以下の式(1):
N < fin/fpx ・・・ (1)
を充たす請求項1に記載の映像信号変換装置。 - 前記入力用クロックに同期して、現在の前記入力映像信号の画素データ信号と1クロック前の前記入力映像信号の画素データ信号とを比較し、比較した値が相違するときに変化点情報を生成する変化点抽出回路をさらに備え、
前記入力回路は、前記変化点情報が生成されるクロックにおいて、前記画素データ信号の書き込みを、遅延させる請求項1又は2に記載の映像信号変換装置。 - 前記カウンタ回路は、
前記入力回路による書き込みが実行されたときにカウントアップし、前記入力映像信号の水平同期信号の変化に応じてリセットする入力ピクセルカウンタと、
前記入力映像信号の水平同期信号の変化をカウントし、前記入力映像信号の垂直同期信号の変化に応じてリセットする入力水平同期信号カウンタとを有し、
前記入力回路は、前記入力ピクセルカウンタのカウント値及び入力水平同期信号カウンタのカウント値に対応する前記デュアルポートメモリのアドレスに、前記画素データ信号を書き込む請求項1〜3の何れか一項に記載の映像信号変換装置。 - FPGAにより実装され、前記デュアルポートメモリが前記FPGAのブロックRAMにより構成される請求項1〜4の何れか一項に記載の映像信号変換装置。
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JP2021024878A Active JP6893720B1 (ja) | 2021-02-19 | 2021-02-19 | 映像信号変換装置 |
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2021
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