JP6888017B2 - PWM capacitor control - Google Patents

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本出願は、２０１６年２月８日に米国に特許出願された出願番号６２／２９２，４７４、２０１６年８月１７日に米国に特許出願された出願番号６２／３７６，２１７、２０１６年１０月１２日に米国に特許出願された出願番号６２／４０７，０１０、および２０１６年１０月１４日に米国に特許出願された出願番号６２／４０８，２０４の優先権を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。 This application is filed in the United States on February 8, 2016 with application number 62 / 292,474, and filed in the United States on August 17, 2016 with application number 62 / 376,217, October 2016. It claims the priority of application numbers 62 / 407,010 filed in the United States on the 12th and application numbers 62 / 408,204 filed in the United States on October 14, 2016. The entire disclosure of is incorporated here for reference.

パワーエレクトロニクスは、整流器、ＡＣ（交流）ＤＣ（直流）変換器、インピーダンス整合回路、および他のパワーエレクトロニクスなどの電子回路によって、電子機器に電力を供給するために使用される電圧および／または電流の特性を調整、監視、維持および／または変更することができる。調整可能なインピーダンスを有する回路の構成要素は、そのような状況で、様々な電子機器の電圧および／または電流特性を変更するために使用することができる。損傷を避けるためにそのような構成要素を制御することは、困難なことがある。さらに、現在の調整可能なインピーダンス回路の構成要素は、確実に安全な動作を行うために、効率電力損失を犠牲にすることがある。例えば、ＰＷＭ制御されたリアクタンス構成要素（例えば、コンデンサおよびインダクタ）は、トランジスタを流れる電流サージを損傷することを避けるためにトランジスタがスイッチングされている間、構成要素の電圧をゼロに固定するために、損失性ダイオード導通電流に依存することがある。 Power electronics are the voltage and / or current used to power electronic devices by electronic circuits such as rectifiers, AC (AC) DC (direct current) converters, impedance matching circuits, and other power electronics. Characteristics can be adjusted, monitored, maintained and / or modified. Circuit components with adjustable impedance can be used in such situations to change the voltage and / or current characteristics of various electronic devices. Controlling such components to avoid damage can be difficult. In addition, current tunable impedance circuit components can sacrifice efficiency power loss to ensure safe operation. For example, a PWM controlled reactance component (eg, a capacitor and an inductor) is used to lock the component voltage to zero while the transistor is being switched to avoid damaging the current surge through the transistor. , Loss of diode It may depend on the conduction current.

概して、本開示はＰＷＭ制御コンデンサなどの可変リアクタンス回路構成要素を制御するための制御システムおよびプロセスを特徴とする。本明細書に記載の装置およびプロセスは、インピーダンス整合ネットワーク、埋め込み型デバイス、携帯電話および他のモバイルコンピューティングデバイス用充電器、および電気自動車用充電器を含む様々な状況で使用することができる。 In general, the present disclosure features control systems and processes for controlling variable reactance circuit components such as PWM control capacitors. The devices and processes described herein can be used in a variety of situations, including impedance matching networks, embedded devices, chargers for mobile phones and other mobile computing devices, and chargers for electric vehicles.

第１の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流の第１ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１の時間から第１遅延期間の後に第１トランジスタをオフに切り換える。第１遅延期間の長さは、入力値によって制御することができる。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第１トランジスタをオフに切り換えてから第２ゼロ交差を検出するまでの経過時間を測定する。前記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第２遅延期間の後に前記第１トランジスタをオンに切り換える。 In a first aspect, the disclosure features a variable capacitance element that includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes detecting the first zero intersection of the input current in the first time. The first transistor is switched off after the first time to the first delay period. The length of the first delay period can be controlled by the input value. After the first time, the second zero intersection of the input current is detected in the second time. The elapsed time from turning off the first transistor to detecting the second zero intersection is measured. The counter is set based on the elapsed time. Based on the counter, the first transistor is switched on after the second delay period.

第２の態様では、本開示は、インピーダンス整合ネットワークおよび可変容量素子を含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流の第１ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１の時間から第１遅延期間の後に第１トランジスタをオフに切り換える。第１遅延期間の長さは、入力値によって制御することができる。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第１トランジスタをオフに切り換えてから第２ゼロ交差を検出するまでの経過時間を測定する。前記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第２遅延期間の後に前記第１トランジスタをオンに切り換える。 In a second aspect, the disclosure features a high voltage impedance matching system that includes an impedance matching network and variable capacitance elements. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes detecting the first zero intersection of the input current in the first time. The first transistor is switched off after the first time to the first delay period. The length of the first delay period can be controlled by the input value. After the first time, the second zero intersection of the input current is detected in the second time. The elapsed time from turning off the first transistor to detecting the second zero intersection is measured. The counter is set based on the elapsed time. Based on the counter, the first transistor is switched on after the second delay period.

第３の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流の第１ゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１遅延期間の長さは、入力値によって制御することができる。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第１トランジスタをオフに切り換えてから第２ゼロ交差を検出するまでの経過時間を測定する。前記経過時間に基づいて、カウンタを設定する。前記カウンタに基づいて、第２遅延期間の後に前記第１トランジスタをオンに切り換える。 In a third aspect, the disclosure features a radio energy transmission system that includes an induction coil electrically connected to a variable capacitance element. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes detecting the first zero intersection of the input current in the first time. After the first time to the first delay period, the first transistor is switched off. The length of the first delay period can be controlled by the input value. After the first time, the second zero intersection of the input current is detected in the second time. The elapsed time from turning off the first transistor to detecting the second zero intersection is measured. The counter is set based on the elapsed time. Based on the counter, the first transistor is switched on after the second delay period.

これらの態様および以下の態様は、各々、以下の特徴の１つ以上を任意に含むことができる。 Each of these aspects and the following aspects can optionally include one or more of the following features:

いくつかの実装では、制御回路の動作は、第２の時間から第１遅延期間の後に第２トランジスタをオフに切り換えることを含む。第２の時間の後、第３の時間に入力電流の第３ゼロ交差を検出する。第２トランジスタをオフに切り換えてから第３ゼロ交差を検出するまでの第２経過時間を測定する。第２経過時間に基づいて、第２カウンタを設定する。第２カウンタに基づいて、第３遅延期間の後に第２トランジスタをオンに切り換える。 In some implementations, the operation of the control circuit involves switching off the second transistor after a second time to a first delay period. After the second time, the third zero intersection of the input current is detected in the third time. The second elapsed time from turning off the second transistor to detecting the third zero intersection is measured. The second counter is set based on the second elapsed time. Based on the second counter, the second transistor is switched on after the third delay period.

いくつかの実装では、コンデンサの実効キャパシタンスは入力値によって制御される。 In some implementations, the effective capacitance of the capacitor is controlled by the input value.

いくつかの実装では、入力値は位相遅延値であり、第１遅延期間は

に等しい。ここで、φは位相遅延値を表し、Ｔは入力電流の周期を表す。 In some implementations, the input value is the phase delay value and the first delay period is

be equivalent to. Here, φ represents the phase delay value, and T represents the period of the input current.

いくつかの実装では、経過時間に基づいてカウンタを設定することは、測定された経過時間と所定の遅延期間とを合わせた時間にカウンタを設定することを含む。 In some implementations, setting a counter based on elapsed time involves setting the counter at the sum of the measured elapsed time and a predetermined delay period.

いくつかの実装では、所定の時間遅延は８００ｎｓ未満である。 In some implementations, the predetermined time delay is less than 800 ns.

いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。 In some implementations, the first and second transistors are silicon MOSFET transistors, silicon carbide MOSFET transistors, or gallium nitride MOSFET transistors.

いくつかの実装では、第１トランジスタをオンに切り換えることは、第１トランジスタを介するボディダイオードの導通を検出したことに応答して第１トランジスタをオンに切り換えることを含む。 In some implementations, switching the first transistor on involves switching the first transistor on in response to detecting the conduction of the body diode through the first transistor.

いくつかの実装では、第１トランジスタを介したボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。 In some implementations, the conduction of the body diode through the first transistor indicates a zero voltage state across the capacitor.

第４の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づいて第１遅延期間を決定することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。位相遅延値に基づいて第２遅延期間を決定し、第２遅延期間は第１遅延期間よりも長い。第１の時間に入力電流の第１ゼロ交差を検出する。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１の時間から第２遅延期間の後に、第１トランジスタをオンに切り換える。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第２の時間から第１遅延期間の後に、第２トランジスタをオフに切り換える。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。 In a fourth aspect, the disclosure features a variable capacitance element that includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes determining a first delay period based on the phase delay value. The second delay period is determined based on the phase delay value, and the second delay period is longer than the first delay period. The first zero intersection of the input current is detected in the first time. After the first time to the first delay period, the first transistor is switched off. After the first time to the second delay period, the first transistor is switched on. After the first time, the second zero intersection of the input current is detected in the second time. After the first delay period from the second time, the second transistor is switched off. After a second delay period from the second time, the second transistor is switched on.

第５の態様では、本開示は、インピーダンス整合ネットワークと可変容量素子とを含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づいて第１遅延期間を決定することを含む動作を実行することによってコンデンサの実効キャパシタンスを調整するように構成される。位相遅延値に基づいて第２遅延期間を決定し、第２遅延期間は第１遅延期間よりも長い。第１の時間に入力電流の第１ゼロ交差を検出する。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１の時間から第２遅延期間の後に第１トランジスタをオンに切り換える。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第２の時間から第１遅延期間の後に第２トランジスタをオフに切り換える。第２の時間から第２遅延期間の後に第２トランジスタをオンに切り換える。 In a fifth aspect, the disclosure features a high voltage impedance matching system that includes an impedance matching network and variable capacitance elements. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes determining a first delay period based on the phase delay value. The second delay period is determined based on the phase delay value, and the second delay period is longer than the first delay period. The first zero intersection of the input current is detected in the first time. After the first time to the first delay period, the first transistor is switched off. The first transistor is switched on after the first time to the second delay period. After the first time, the second zero intersection of the input current is detected in the second time. The second transistor is switched off after the first delay period from the second time. The second transistor is switched on after the second delay period from the second time.

第６の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、位相遅延値に基づいて第１遅延期間を決定することを含む動作を実行することによってコンデンサの実効キャパシタンスを調整するように構成される。位相遅延値に基づいて第２遅延期間を決定し、第２遅延期間は第１遅延期間よりも長い。第１の時間に入力電流の第１ゼロ交差を検出する。第１の時間から第１遅延期間の後に、第１トランジスタをオフに切り換える。第１の時間から第２遅延期間の後に、第１トランジスタをオンに切り換える。第１の時間の後、第２の時間に入力電流の第２ゼロ交差を検出する。第２の時間から第１遅延期間の後に、第２トランジスタをオフに切り換える。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。 In a sixth aspect, the disclosure features a radio energy transmission system that includes an induction coil electrically connected to a variable capacitance element. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes determining a first delay period based on the phase delay value. The second delay period is determined based on the phase delay value, and the second delay period is longer than the first delay period. The first zero intersection of the input current is detected in the first time. After the first time to the first delay period, the first transistor is switched off. After the first time to the second delay period, the first transistor is switched on. After the first time, the second zero intersection of the input current is detected in the second time. After the first delay period from the second time, the second transistor is switched off. After a second delay period from the second time, the second transistor is switched on.

これらの態様および他の態様はそれぞれ、以下の特徴の１つまたは複数を任意に含むことができる。 Each of these and other aspects may optionally include one or more of the following features:

いくつかの実装では、コンデンサの実効キャパシタンスは、位相遅延値によって制御される。 In some implementations, the effective capacitance of the capacitor is controlled by the phase delay value.

いくつかの実装では、第１遅延期間は

に等しい。ここで、φは位相遅延値を表し、Ｔは入力電流の周期を表す。 In some implementations, the first delay period is

be equivalent to. Here, φ represents the phase delay value, and T represents the period of the input current.

いくつかの実装では、第２遅延期間は

に等しい。ここで、φは位相遅延値を表し、Ｔは入力電流の周期を表す。 In some implementations, the second delay period is

be equivalent to. Here, φ represents the phase delay value, and T represents the period of the input current.

いくつかの実装では、第１の時間から第２遅延期間の後に第１トランジスタをオンに切り換えることは、第１の時間から第２遅延期間の後に一定の時間遅延に続いて第１トランジスタをオンに切り換えることを含む。 In some implementations, switching the first transistor on after the first time to the second delay period turns on the first transistor after a certain time delay after the first time to the second delay period. Including switching to.

いくつかの実装では、第１の時間から第２遅延期間の後に第１トランジスタをオンに切り換えることは、第１トランジスタを介するボディダイオードの導通を検出したことに応答して第１トランジスタをオンに切り換えることを含む。 In some implementations, switching the first transistor on after the first time to the second delay period turns the first transistor on in response to detecting the conduction of the body diode through the first transistor. Including switching.

いくつかの実装では、第１トランジスタ介するボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。 In some implementations, the conduction of the body diode through the first transistor indicates a zero voltage state across the capacitor.

いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。 In some implementations, the first and second transistors are silicon MOSFET transistors, silicon carbide MOSFET transistors, or gallium nitride MOSFET transistors.

第７の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。ランプ信号が第１基準値を横切ることに応答して、第１トランジスタをオフに切り換える。ランプ信号が第１基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換える。ランプ信号が第２基準値を横切ることに応答して、第２トランジスタをオフに切り換える。ランプ信号が第２基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第２トランジスタをオンに切り換える。 In a seventh aspect, the disclosure features a variable capacitance element that includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing operations that include generating alternating ramp signals with peaks and valleys that are timed to accommodate zero crossovers of the input current. Will be done. The first transistor is switched off in response to the lamp signal crossing the first reference value. After the lamp signal crosses the first reference value, the first transistor is switched on in response to detecting the conduction of the body diode through the first transistor. The second transistor is switched off in response to the lamp signal crossing the second reference value. After the lamp signal crosses the second reference value, the second transistor is switched on in response to detecting the conduction of the body diode through the first transistor.

第８の態様では、本開示は、インピーダンス整合ネットワークおよび可変容量素子を含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。ランプ信号が第１基準値を横切ることに応答して、第１トランジスタをオフに切り換える。ランプ信号が第１基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換える。ランプ信号が第２基準値を横切ることに応答して、第２トランジスタをオフに切り換える。ランプ信号が第２基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第２トランジスタをオンに切り換える。 In an eighth aspect, the disclosure features a high voltage impedance matching system that includes an impedance matching network and variable capacitance elements. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing operations that include generating alternating ramp signals with peaks and valleys that are timed to accommodate zero crossovers of the input current. Will be done. The first transistor is switched off in response to the lamp signal crossing the first reference value. After the lamp signal crosses the first reference value, the first transistor is switched on in response to detecting the conduction of the body diode through the first transistor. The second transistor is switched off in response to the lamp signal crossing the second reference value. After the lamp signal crosses the second reference value, the second transistor is switched on in response to detecting the conduction of the body diode through the first transistor.

第９の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、入力電流のゼロ交差に対応するようにタイミング調整されたピークおよび谷を有する交互のランプ信号を生成することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。ランプ信号が第１基準値を横切ることに応答して、第１トランジスタをオフに切り換える。ランプ信号が第１基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換える。ランプ信号が第２基準値を横切ることに応答して、第２トランジスタをオフに切り換える。ランプ信号が第２基準値を横切った後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第２トランジスタをオンに切り換える。 In a ninth aspect, the disclosure features a radio energy transmission system that includes an induction coil electrically connected to a variable capacitance element. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing operations that include generating alternating ramp signals with peaks and valleys that are timed to accommodate zero crossovers of the input current. Will be done. The first transistor is switched off in response to the lamp signal crossing the first reference value. After the lamp signal crosses the first reference value, the first transistor is switched on in response to detecting the conduction of the body diode through the first transistor. The second transistor is switched off in response to the lamp signal crossing the second reference value. After the lamp signal crosses the second reference value, the second transistor is switched on in response to detecting the conduction of the body diode through the first transistor.

これらの態様および他の態様はそれぞれ、以下の特徴の１つまたは複数を任意に含むことができる。 Each of these and other aspects may optionally include one or more of the following features:

いくつかの実装では、コンデンサの実効キャパシタンスは、第１および第２基準値によって制御される。 In some implementations, the effective capacitance of the capacitor is controlled by the first and second reference values.

いくつかの実装では、第２基準値は、第１基準値の負の値を有する。 In some implementations, the second reference value has a negative value of the first reference value.

いくつかの実装では、第１トランジスタをオンに切り換えることは、ランプ信号がランプ信号のピークに続いて第１基準値を横断した後、一定の時間遅延に続いてに第１トランジスタをオンに切り換えることを含む。 In some implementations, switching the first transistor on switches the first transistor on following a certain time delay after the lamp signal traverses the first reference value following the peak of the lamp signal. Including that.

いくつかの実装では、第１トランジスタをオンに切り換えることは、ランプ信号がランプ信号のピークに続いて第１基準値を横断した後、第１トランジスタを介するボディダイオードの導通を検出したことに応答して、第１トランジスタをオンに切り換えることを含む。 In some implementations, switching the first transistor on responds to detecting the continuity of the body diode through the first transistor after the lamp signal traverses the first reference value following the peak of the lamp signal. Then, the first transistor is switched on.

いくつかの実装では、第１トランジスタを介するボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。 In some implementations, the conduction of the body diode through the first transistor indicates a zero voltage state across the capacitor.

いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。 In some implementations, the first and second transistors are silicon MOSFET transistors, silicon carbide MOSFET transistors, or gallium nitride MOSFET transistors.

第１０の態様では、本開示は、コンデンサ、第１ランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第１トランジスタをオンに切り換えるための第１遅延期間を、入力値に基づいて推定する。第１の時間から第１遅延期間の後に、第１トランジスタをオンに切り換える。第２の時間に入力電流のゼロ交差を検出する。第２トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第２トランジスタをオンに切り換えるための第２遅延期間を、入力値に基づいて推定する。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。 In a tenth aspect, the disclosure features a variable capacitance element that includes a capacitor, a first ranger, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes detecting the zero crossover of the input current in the first time. Switch the first transistor off. The first delay period for switching the first transistor on when the voltage across the capacitor is zero is estimated based on the input value. After the first time to the first delay period, the first transistor is switched on. The zero intersection of the input current is detected in the second time. Switch the second transistor off. The second delay period for switching the second transistor on when the voltage across the capacitor is zero is estimated based on the input value. After a second delay period from the second time, the second transistor is switched on.

第１１の態様では、本開示は、インピーダンス整合ネットワークと可変容量素子とを含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第１トランジスタをオンに切り換えるための第１遅延期間を、入力値に基づいて推定する。第１の時間から第１遅延期間の後に、第１トランジスタをオンに切り換える。第２の時間に入力電流のゼロ交差を検出する。第２トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第２トランジスタをオンに切り換えるための第２遅延期間を、入力値に基づいて推定する。第２の時間から第２遅延期間の後に、第２トランジスタをオンに切り換える。 In an eleventh aspect, the disclosure features a high voltage impedance matching system that includes an impedance matching network and variable capacitance elements. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes detecting the zero crossover of the input current in the first time. Switch the first transistor off. The first delay period for switching the first transistor on when the voltage across the capacitor is zero is estimated based on the input value. After the first time to the first delay period, the first transistor is switched on. The zero intersection of the input current is detected in the second time. Switch the second transistor off. The second delay period for switching the second transistor on when the voltage across the capacitor is zero is estimated based on the input value. After a second delay period from the second time, the second transistor is switched on.

第１２の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に入力電流のゼロ交差を検出することを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第１トランジスタをオンに切り換えるための第１遅延期間を、入力値に基づいて推定する。第１の時間から第１遅延期間の後に、第１トランジスタをオンに切り換える。第２の時間に入力電流のゼロ交差を検出する。第２トランジスタをオフに切り換える。コンデンサの両端の電圧がゼロの時に第２トランジスタをオンに切り換えるための第２遅延期間を、入力値に基づいて推定する。第２の時間から第２遅延期間の後に第２トランジスタをオンに切り換える。 In a twelfth aspect, the disclosure features a radio energy transmission system that includes an induction coil electrically connected to a variable capacitance element. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes detecting the zero crossover of the input current in the first time. Switch the first transistor off. The first delay period for switching the first transistor on when the voltage across the capacitor is zero is estimated based on the input value. After the first time to the first delay period, the first transistor is switched on. The zero intersection of the input current is detected in the second time. Switch the second transistor off. The second delay period for switching the second transistor on when the voltage across the capacitor is zero is estimated based on the input value. The second transistor is switched on after the second delay period from the second time.

これらの態様および他の態様は、各々、以下の特徴の１つまたは複数を任意に含むことができる。 Each of these and other aspects may optionally include one or more of the following features:

いくつかの実装では、コンデンサの実効キャパシタンスは入力値によって制御される。 In some implementations, the effective capacitance of the capacitor is controlled by the input value.

いくつかの実装では、第１遅延期間は

に等しい。ここで、φは入力値を表し、Ｔは入力電流の周期を表す。 In some implementations, the first delay period is

be equivalent to. Here, φ represents the input value, and T represents the cycle of the input current.

いくつかの実装では、第１の時間から第１遅延期間の後に第１トランジスタをオンに切り換えることは、第１の時間から第１遅延期間の後に一定の時間遅延に続いて第１トランジスタをオンに切り換えることを含む。 In some implementations, switching the first transistor on after the first time to the first delay period turns on the first transistor after a certain time delay from the first time to the first delay period. Including switching to.

いくつかの実装では、第１の時間から第１遅延期間の後に第１トランジスタをオンに切り換えることは、第１トランジスタを介するボディダイオードの導通を検出したことに応答して第１トランジスタをオンに切り換えることを含む。 In some implementations, switching the first transistor on after the first time to the first delay period turns the first transistor on in response to detecting the conduction of the body diode through the first transistor. Including switching.

いくつかの実装では、第１トランジスタを介するボディダイオードの導通は、コンデンサの両端のゼロ電圧状態を示す。 In some implementations, the conduction of the body diode through the first transistor indicates a zero voltage state across the capacitor.

いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。 In some implementations, the first and second transistors are silicon MOSFET transistors, silicon carbide MOSFET transistors, or gallium nitride MOSFET transistors.

いくつかの実装では、制御回路の動作は、入力値に基づいて第３遅延期間を決定することを含み、第１トランジスタをオフに切り換えることは、第１の時間から第３遅延期間の後に第１トランジスタをオフに切り換えることを含む。 In some implementations, the operation of the control circuit involves determining a third delay period based on the input value, and switching the first transistor off is the third after the first time to the third delay period. Includes switching off one transistor.

いくつかの実装では、第３遅延期間は

に等しい。ここで、φは入力値を表し、Ｔは入力電流の周期を表す。 In some implementations, the third delay period is

be equivalent to. Here, φ represents the input value, and T represents the cycle of the input current.

いくつかの実装では、制御回路の動作は、入力値に基づいて第４遅延期間を決定することを含み、第２トランジスタをオフに切り換えることは、第２の時間から第４遅延期間の後に第２トランジスタをオフに切り換えることを含む。 In some implementations, the operation of the control circuit involves determining the fourth delay period based on the input value, and switching the second transistor off is the second after the second time to the fourth delay period. 2 Includes switching off the transistor.

いくつかの実装では、第４遅延期間は

に等しい。ここで、φは入力値を表し、Ｔは入力電流の周期を表す。 In some implementations, the fourth delay period is

be equivalent to. Here, φ represents the input value, and T represents the cycle of the input current.

第１３の態様では、本開示は、コンデンサ、第１トランジスタ、第２トランジスタ、および制御回路を含む可変容量素子を特徴とする。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に第１トランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタに関連する第１ダイオードを通る電流を検出した後に、第１トランジスタをオンに切り換える。第２の時間に第２トランジスタをオフに切り換える。第２トランジスタに関連する第２ダイオードを通る電流を検出した後に、第２トランジスタをオンに切り換える。 In a thirteenth aspect, the disclosure features a variable capacitance element that includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes switching the first transistor off in the first time. After detecting the current through the first diode associated with the first transistor, the first transistor is switched on. The second transistor is switched off at the second time. After detecting the current through the second diode associated with the second transistor, the second transistor is switched on.

第１４の態様では、本開示は、インピーダンス整合ネットワークおよび可変容量素子を含む高電圧インピーダンス整合システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に第１トランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタに関連する第１ダイオードを通る電流を検出した後に、第１トランジスタをオンに切り換える。第２の時間に第２トランジスタをオフに切り換える。第２トランジスタに関連する第２ダイオードを通る電流を検出した後に、第２トランジスタをオンに切り換える。 In a fourteenth aspect, the disclosure features a high voltage impedance matching system that includes an impedance matching network and variable capacitance elements. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes switching the first transistor off in the first time. After detecting the current through the first diode associated with the first transistor, the first transistor is switched on. The second transistor is switched off at the second time. After detecting the current through the second diode associated with the second transistor, the second transistor is switched on.

第１５の態様では、本開示は、可変容量素子に電気的に接続された誘導コイルを含む無線エネルギー伝送システムを特徴とする。可変容量素子は、コンデンサと、第１トランジスタと、第２トランジスタと、制御回路とを含む。第１トランジスタは、第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを含む。第１トランジスタドレイン端子は、コンデンサの第１端子に電気的に接続される。第１トランジスタゲート端子は、制御回路に結合される。第２トランジスタは、第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを含む。第２トランジスタドレイン端子は、コンデンサの第２端子に電気的に接続される。第２トランジスタソース端子は、第２トランジスタソース端子に電気的に接続される。第２トランジスタゲート端子は、制御回路に結合される。制御回路は、第１の時間に第１トランジスタをオフに切り換えることを含む動作を実行することによって、コンデンサの実効キャパシタンスを調整するように構成される。第１トランジスタに関連する第１ダイオードを通る電流を検出した後に、第１トランジスタをオンに切り換える。第２の時間に第２トランジスタをオフに切り換える。第２トランジスタに関連する第２ダイオードを通る電流を検出した後に、第２トランジスタをオンに切り換える。 In a fifteenth aspect, the disclosure features a radio energy transmission system that includes an induction coil electrically connected to a variable capacitance element. The variable capacitance element includes a capacitor, a first transistor, a second transistor, and a control circuit. The first transistor includes a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal. The first transistor drain terminal is electrically connected to the first terminal of the capacitor. The first transistor gate terminal is coupled to the control circuit. The second transistor includes a second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal. The second transistor drain terminal is electrically connected to the second terminal of the capacitor. The second transistor source terminal is electrically connected to the second transistor source terminal. The second transistor gate terminal is coupled to the control circuit. The control circuit is configured to adjust the effective capacitance of the capacitor by performing an operation that includes switching the first transistor off in the first time. After detecting the current through the first diode associated with the first transistor, the first transistor is switched on. The second transistor is switched off at the second time. After detecting the current through the second diode associated with the second transistor, the second transistor is switched on.

これらおよび他の態様は、各々、以下の特徴の１つまたは複数を任意に含むことができる。 Each of these and other aspects may optionally include one or more of the following features:

いくつかの実装では、第１ダイオードは第１トランジスタと電気的に並列に接続され、第２ダイオードは第２トランジスタと電気的に並列に接続される。 In some implementations, the first diode is electrically connected in parallel with the first transistor and the second diode is electrically connected in parallel with the second transistor.

いくつかの実装では、第１ダイオードは第１トランジスタのボディダイオードであり、第２ダイオードは第２トランジスタのボディダイオードである。 In some implementations, the first diode is the body diode of the first transistor and the second diode is the body diode of the second transistor.

いくつかの実装は、第１トランジスタおよび第２トランジスタに電気的に接続されたボディダイオード導通センサを含む。 Some implementations include body diode continuity sensors that are electrically connected to the first and second transistors.

いくつかの実装では、ボディダイオード導通センサは制御回路に結合され、第１ダイオードおよび第２ダイオードを介するボディダイオードの導通の開始を示す信号を提供する。 In some implementations, the body diode continuity sensor is coupled to the control circuit to provide a signal indicating the start of body diode conduction through the first and second diodes.

いくつかの実装では、ボディダイオード導通センサは、第１トランジスタと第２トランジスタとの間に電気的に接続された検出抵抗器を含む。 In some implementations, the body diode continuity sensor includes a detection resistor electrically connected between the first and second transistors.

いくつかの実装では、ボディダイオード導通センサは、検出抵抗器の１つの端子に電気的に接続された第１入力端子と、検出抵抗器の他の端子に電気的に接続された第２入力端子とを含む演算増幅器を含む。 In some implementations, the body diode continuity sensor has a first input terminal electrically connected to one terminal of the detection resistor and a second input terminal electrically connected to the other terminal of the detection resistor. Includes operational amplifiers including and.

いくつかの実装では、ボディダイオード導通センサは、バイポーラ電圧源を使用して動作するように構成される。 In some implementations, the body diode continuity sensor is configured to operate using a bipolar voltage source.

いくつかの実装では、ボディダイオード導通センサは、ユニポーラ電圧源を使用して動作するように構成される。 In some implementations, the body diode continuity sensor is configured to operate using a unipolar voltage source.

いくつかの実装では、第１および第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタである。 In some implementations, the first and second transistors are silicon MOSFET transistors, silicon carbide MOSFET transistors, or gallium nitride MOSFET transistors.

第１６の態様では、本開示は、内部ボディダイオードまたはそれに関連する外部逆並列ダイオードを備える第１および第２トランジスタスイッチング素子を含む無線電力伝送システムのインピーダンス整合ネットワークを特徴とする。ＰＷＭスイッチトコンデンサは、第１および第２スイッチング素子の両端に結合される。コントローラは、電流をボディダイオードから第１および第２トランジスタスイッチング素子のチャネルに向けることによって、ボディダイオードの導通時間を最小にするように、第１および第２スイッチング素子に結合される。この態様および他の態様は、各々、以下の特徴の１つまたは複数を任意に含むことができる。 In a sixteenth aspect, the disclosure features an impedance matching network of a wireless power transfer system that includes first and second transistor switching elements with an internal body diode or an external antiparallel diode associated thereto. The PWM switched capacitor is coupled to both ends of the first and second switching elements. The controller is coupled to the first and second switching elements by directing current from the body diode to the channels of the first and second transistor switching elements so as to minimize the conduction time of the body diodes. This aspect and the other aspects can optionally include one or more of the following features, respectively.

いくつかの実装では、コントローラは、ＰＷＭスイッチトコンデンサと第１および第２イッチング素子の両端の電圧がゼロに近い、もしくはゼロになる時にスイッチングが生じるように制御する、ゼロ電圧スイッチングＺＶＳ回路を含む。 In some implementations, the controller includes a zero voltage switching ZVS circuit that controls switching to occur when the voltage across the PWM switched capacitor and the first and second switching elements is close to zero or becomes zero. ..

いくつかの実装では、コントローラは混合信号を実装する。 In some implementations, the controller implements a mixed signal.

いくつかの実装では、コントローラはデジタル信号を実装し、マイクロコントローラと、マイクロコントローラに送信された出力を有するゼロ交差検出ステージと、ゼロ交差検出ステージが結合されるパワーステージとを含む。ゼロ交差検出段は、比較器と、比較器用の電圧信号を生成する電流センサ（９０８）とを含む。パワーステージは、第１および第２トランジスタスイッチング素子を駆動するためのゲートドライバと、マイクロコントローラによって生成されたゲートドライバへの信号を入力するための信号絶縁とを含む。 In some implementations, the controller implements a digital signal and includes a microcontroller, a zero crossover detection stage with the output sent to the microcontroller, and a power stage to which the zero crossover detection stage is coupled. The zero crossing detection stage includes a comparator and a current sensor (908) that produces a voltage signal for the comparator. The power stage includes a gate driver for driving the first and second transistor switching elements and signal isolation for inputting a signal to the gate driver generated by the microcontroller.

いくつかの実装では、コントローラは、デジタル信号を実装し、該デジタル信号は、（１）スイッチング周期のサイクルを開始するステップと、（２）入力電流が上昇している時にゼロ交差検出器により入力電流のゼロ交差を検出するステップと、（３）時間ｔ_２に第１トランジスタスイッチング素子をオフにするようにスケジューリングするステップであって、ここで、

であり、Ｔは入力電流の周期であり、フェーズφはＰＷＭスイッチトコンデンサの等価キャパシタンスをほぼ

に設定する、ステップと、（４）時間ｔ_５に第２トランジスタスイッチング素子をオンに切り換えるようにスケジューリングするステップであって、ここで

であり、遅延Ｔ_{ｄｅｌａｙ}は、すべての操作条件において確実にゼロ電圧スイッチングが行われるよう調整される、ステップと、（５）第２トランジスタスイッチング素子Ｍ２をオンにすることによってサイクルを終了するステップと、（６）第１トランジスタスイッチング素子をオフにするステップと、（７）入力電流が立ち下がっている時に入力電流のゼロ交差を検出するステップと、（８）時間ｔ_６に第２トランジスタスイッチング素子をオフにするようスケジューリングステップであって、ここで、

であるステップと、（９）時間ｔ_９に第２トランジスタスイッチング素子をオンにするようにスケジューリングするステップであって、ここで、

であるステップと、（１０）第１トランジスタスイッチング素子をゼロ電圧スイッチングするステップと、（１１）第１トランジスタスイッチング素子をオンにするステップと、（１２）第２トランジスタスイッチング素子をオフにするステップと、（１３）入力電流のゼロ交差を検出して、入力電流が上昇している時に次のサイクルを開始するステップと、（１４）

の後にスイッチング素子をオフにするようにスケジューリングするステップと、（１５）第２トランジスタスイッチング素子をゼロ電圧スイッチングするステップと、（１６）第２トランジスタスイッチング素子をオンにするステップと、（１７）次のサイクルの開始に移行するステップとを含む。 In some implementations, the controller implements a digital signal, which is input by (1) the step of initiating the cycle of the switching cycle and (2) the zero crossover detector when the input current is rising. detecting a zero crossing of the current, comprising the steps of: scheduled to turn off the first transistor switching element (3) time t _2, where

, T is the cycle of the input current, and phase φ is approximately the equivalent capacitance of the PWM switch capacitor.

Set to a step, a step of scheduling to switch to turn on the second transistor switching element t ₅ (4) times, where

The delay T _delay is adjusted to ensure zero voltage switching under all operating conditions, and (5) the step of ending the cycle by turning on the second transistor switching element M2. , (6) a step of turning off the first transistor switching element, (7) detecting a zero crossing of the input current when the input current is falls, the second transistor switching element t ₆ (8) time Is a scheduling step to turn off, where

A method is comprising the steps of scheduling to turn the second transistor switching elements t ₉ (9) time, where

A step of (10) zero-voltage switching of the first transistor switching element, (11) a step of turning on the first transistor switching element, and (12) a step of turning off the second transistor switching element. , (13) The step of detecting the zero intersection of the input current and starting the next cycle when the input current is rising, and (14).

After that, a step of scheduling to turn off the switching element, (15) a step of switching the second transistor switching element to zero voltage, (16) a step of turning on the second transistor switching element, and (17) next. Includes steps to transition to the beginning of the cycle.

いくつかの実装では、第１および第２トランジスタスイッチング素子はＭＯＳＦＥＴデバイスである。 In some implementations, the first and second transistor switching elements are MOSFET devices.

いくつかの実装では、第１および第２トランジスタスイッチング素子は、窒化ガリウム（ＧａＮ）またはシリコンカーバイド（ＳｉＣ）トランジスタスイッチング素子である。 In some implementations, the first and second transistor switching elements are gallium nitride (GaN) or silicon carbide (SiC) transistor switching elements.

いくつかの実装では、コントローラは、第１スイッチング素子用の第１ゲート制御信号と、第２スイッチング素子用の第２ゲート制御信号と、第１および第２スイッチング素子のゲート間のノードに対する基準電位とを提供するためのゲート制御モジュールである。 In some implementations, the controller has a first gate control signal for the first switching element, a second gate control signal for the second switching element, and a reference potential for the node between the gates of the first and second switching elements. It is a gate control module for providing and.

いくつかの実装では、ＰＷＭスイッチトコンデンサは

の等価キャパシタンスを提供し、ここでＣ１はコンデンサのインピーダンス値であり、φは位相遅延である。 In some implementations, PWM switched capacitors

Where C1 is the impedance value of the capacitor and φ is the phase delay.

第１７の態様では、本開示は、ソース側回路とデバイス側回路とを含む無線電力伝送システムを特徴とする。ソース側回路は、ソース側回路に給電するためのインバータと、上述した態様のいずれかのインピーダンス整合ネットワークと、ソース共振器とを含む。デバイス側回路は、デバイス共振器と、デバイスインピーダンス整合ネットワークと、整流器とを含む。インピーダンス整合ネットワークは、カップリングファクタを使用して発振電磁エネルギーをデバイス側回路に結合し、発振側電磁エネルギーは整流器によって変換される。 In a seventeenth aspect, the disclosure features a wireless power transmission system that includes a source-side circuit and a device-side circuit. The source-side circuit includes an inverter for feeding the source-side circuit, an impedance matching network of any of the above embodiments, and a source resonator. The device-side circuit includes a device resonator, a device impedance matching network, and a rectifier. The impedance matching network uses a coupling factor to couple the oscillating electromagnetic energy to the device-side circuit, and the oscillating electromagnetic energy is converted by the rectifier.

いくつかの実装では、ソース側回路は、ソース共振器コイルと、直列コンデンサと、並列コンデンサと、コンデンサと、インダクタとを含み、該コンデンサはＰＷＭスイッチトコンデンサである。 In some implementations, the source-side circuit includes a source resonator coil, a series capacitor, a parallel capacitor, a capacitor, and an inductor, which capacitor is a PWM switched capacitor.

本明細書に記載された主題の特定の実装は、以下の利点のうちの１つまたは複数を実現するように実施することができる。実装は、トランジスタをスイッチングする際における電力損失に関連するボディダイオード（または逆並列ダイオード）導通時間を低減し、それによって動作効率および／または熱管理を向上させることができる。実装は、比較的大きな順方向ボディダイオード電圧降下を有するトランジスタ、例えばシリコンカーバイド（ＳｉＣ）トランジスタの窒化ガリウム（ＧａＮ）を含むトランジスタの、より広いアレイの使用を許可することができる。実装は、三角波、台形波、方形波、または非常に高調波の成分を有する正弦波特性を有する波形など、高調波成分を有する入力電流の耐性の向上を実現することができる。 Specific implementations of the subject matter described herein can be implemented to achieve one or more of the following advantages: The implementation can reduce the body diode (or anti-parallel diode) conduction time associated with power loss when switching transistors, thereby improving operating efficiency and / or thermal management. Implementations can allow the use of wider arrays of transistors with relatively large forward body diode voltage drops, such as transistors containing gallium nitride (GaN) for silicon carbide (SiC) transistors. The implementation can achieve improved immunity to input currents with harmonic components, such as triangular waves, trapezoidal waves, square waves, or waveforms with sinusoidal properties that have very harmonic components.

開示された装置、回路、およびシステムの実施形態はまた、異なる実施形態と組み合わせて開示される特徴を含む、本明細書で開示される他の特徴のいずれかを含むことができ、適宜、任意に組み合わせることができる。 The disclosed device, circuit, and system embodiments may also include any of the other features disclosed herein, including features disclosed in combination with different embodiments, as appropriate. Can be combined with.

本明細書に記載される主題の１つまたは複数の実施形態の詳細は、添付の図面および以下の説明で明らかにされる。主題の他の特徴、態様、および利点は、説明、図面、および請求項から明らかになるであろう。 Details of one or more embodiments of the subject matter described herein will be apparent in the accompanying drawings and the following description. Other features, aspects, and advantages of the subject will become apparent from the description, drawings, and claims.

図１は、無線エネルギー伝送システムの概略的表示である。FIG. 1 is a schematic representation of a wireless energy transmission system. 図２は、１つまたは複数の同調可能なコンデンサを備えるインピーダンス整合ネットワーク（ＩＭＮ）の例を含む無線エネルギー伝送システムの概略的回路表示である。FIG. 2 is a schematic circuit representation of a radio energy transmission system including an example of an Impedance Matching Network (IMN) with one or more tunable capacitors. 図３Ａ〜３Ｂは、ＰＷＭコンデンサの概略的表示を示す。3A-3B show a schematic representation of the PWM capacitor. 図４は、ＰＷＭコンデンサの制御の混合信号実装の図式表現である。FIG. 4 is a schematic representation of the mixed signal implementation of the control of the PWM capacitor. 図５Ａは、図４の混合信号実装の変調器の概略的表示である。FIG. 5A is a schematic representation of the modulator of the mixed signal implementation of FIG. 図５Ｂは、図５の変調器に関連する波形を示すグラフ表示である。FIG. 5B is a graph representation showing waveforms associated with the modulator of FIG. 図６Ａは、図４の混合信号実装のパルス整形回路の概略的表示である。図６Ｂは、図６Ａの変調器に関連する波形を示すグラフ表示である。FIG. 6A is a schematic representation of the pulse shaping circuit of the mixed signal implementation of FIG. FIG. 6B is a graph representation showing waveforms associated with the modulator of FIG. 6A. 図７Ａは、図４の混合信号実装のパワーステージを示す図である。図７Ｂは、図６Ａの変調器に関連する波形を示すグラフ表示である。図７Ｃは、図７Ｂに示すグラフ表示の拡大図である。FIG. 7A is a diagram showing a power stage of the mixed signal implementation of FIG. FIG. 7B is a graph representation showing waveforms associated with the modulator of FIG. 6A. FIG. 7C is an enlarged view of the graph display shown in FIG. 7B. 図８Ａ〜図８Ｆは、ＰＷＭコンデンサの制御の混合信号実装に関連する測定波形のグラフ表示である。8A-8F are graph representations of the measured waveforms associated with the mixed signal implementation of the control of the PWM capacitor. 図９は、ＰＷＭコンデンサの制御のデジタル実装の図式表現である。FIG. 9 is a schematic representation of the digital implementation of the control of the PWM capacitor. 図１０Ａは、ＰＷＭコンデンサの制御のためのプロセスの例のフローチャートである。FIG. 10A is a flowchart of an example process for controlling a PWM capacitor. 図１０Ｂは、図１０Ａ及び図１０Ｃで説明されるプロセスのタイミング図である。FIG. 10B is a timing diagram of the process described with reference to FIGS. 10A and 10C. 図１０Ｃは、ＰＷＭコンデンサの制御のための他のプロセスの例のフローチャートである。FIG. 10C is a flowchart of an example of another process for controlling a PWM capacitor. 図１１Ａ〜１１Ｆは、ＰＷＭコンデンサの制御のデジタル実装に関連する測定波形のグラフ表示である。11A-11F are graph displays of measurement waveforms related to the digital implementation of PWM capacitor control. 図１２は、ＰＷＭコンデンサスイッチングシステムの概略的表示である。FIG. 12 is a schematic representation of a PWM capacitor switching system. 図１３Ａは、図１２のシステムの一部を形成することができるピーク検出器の回路実施例である。FIG. 13A is a circuit embodiment of a peak detector that can form part of the system of FIG. 図１３Ｂは、図１３の回路の波形の例を示す波形図である。FIG. 13B is a waveform diagram showing an example of the waveform of the circuit of FIG. 図１３Ｃは、図１２のシステムの一部を形成することができるピーク検出器の別の回路実施例である。FIG. 13C is another circuit embodiment of the peak detector that can form part of the system of FIG. 図１４Ａおよび図１４Ｂは、図１２のシステムの一部を形成することができる電流形解析の回路実施例である。図１４Ｃは、図１４Ａおよび図１４Ｂの回路の波形の例を示す波形図である。14A and 14B are examples of current analysis circuits that can form part of the system of FIG. 14C is a waveform diagram showing an example of waveforms of the circuits of FIGS. 14A and 14B. 図１５は、図１２のシステムの一部を形成することができる過電流保護回路の回路実施例である。FIG. 15 is a circuit embodiment of an overcurrent protection circuit that can form part of the system of FIG. 図１５Ａは、図１５の回路の波形の例を示す波形図である。FIG. 15A is a waveform diagram showing an example of the waveform of the circuit of FIG. 図１６は、図１２のシステムの一部を形成することができるインクリメンタル過電流保護回路の回路実施例である。FIG. 16 is a circuit embodiment of an incremental overcurrent protection circuit that can form part of the system of FIG. 図１６Ａは、図１６の回路の波形の例を示す波形図である。FIG. 16A is a waveform diagram showing an example of the waveform of the circuit of FIG. 図１７は、図１２のシステムの一部を形成することができる過電圧保護回路の回路実施例である。FIG. 17 is a circuit embodiment of an overvoltage protection circuit that can form part of the system of FIG. 図１７Ａは、図１７の回路の波形の例を示す波形図である。FIG. 17A is a waveform diagram showing an example of the waveform of the circuit of FIG. 図１８は、図１２のシステムの一部を形成することができるゼロ交差検出器の回路実施例である。FIG. 18 is a circuit embodiment of a zero crossing detector that can form part of the system of FIG. 図１９は、図１２のシステムの一部を形成することができるランプ信号を生成するためのバンドパスフィルタ／積分回路の回路実施例である。FIG. 19 is a circuit embodiment of a bandpass filter / integrator circuit for generating a ramp signal that can form part of the system of FIG. 図２０は、図１２のシステムの一部を形成することができるＰＷＭ信号発生器の回路実施例である。FIG. 20 is a circuit embodiment of a PWM signal generator capable of forming a part of the system of FIG. 図２１は、ＰＷＭコンデンサスイッチングシステムの概略的表示である。FIG. 21 is a schematic representation of a PWM capacitor switching system. 図２２は、ＺＶＳを備えるＰＷＭコンデンサスイッチングシステムの概略的表示である。FIG. 22 is a schematic representation of a PWM capacitor switching system including a ZVS. 図２３Ａは、ゼロ交差検出器の回路実施例である。FIG. 23A is a circuit embodiment of the zero intersection detector. 図２３Ｂは、ボディダイオード導通センサの回路実施例である。FIG. 23B is a circuit embodiment of the body diode continuity sensor. 図２４Ａ〜２４Ｅは、図２２の回路の波形の例を示す波形図である。24A to 24E are waveform diagrams showing an example of the waveform of the circuit of FIG. 22. 図２５Ａ〜２５Ｃは、図２２および図２３の回路の波形の例を示す波形図である。25A to 25C are waveform diagrams showing examples of waveforms of the circuits of FIGS. 22 and 23. 図２６は、図２２の変調器の回路実施例である。FIG. 26 is a circuit embodiment of the modulator of FIG. 22. 図２７Ａ〜２７Ｅは、図２２および図２６の回路の波形の例を示す波形図である。27A to 27E are waveform diagrams showing examples of waveforms of the circuits of FIGS. 22 and 26. 図２８Ａは、信号遅延回路の回路実施例であり、図２８Ｂは、信号調整回路の回路実施例である。FIG. 28A is a circuit embodiment of a signal delay circuit, and FIG. 28B is a circuit embodiment of a signal adjustment circuit. 図２９Ａ〜２９Ｄは、図２２、図２８Ａ、および図２８Ｂの回路の波形の例を示す波形図である。29A-29D are waveform diagrams showing examples of waveforms of the circuits of FIGS. 22, 28A, and 28B. 図３０Ａ〜３０Ｆは、図２２、図２８Ａ、および図２８Ｂの回路の波形の例を示す波形図である。30A to 30F are waveform diagrams showing examples of waveforms of the circuits of FIGS. 22, 28A, and 28B. 図３１Ａおよび図３１Ｂは、自動ＺＶＳを備えないシリコンＭＯＳＦＥＴを用いた図３１Ｃに示す回路の波形の例であり、図３１Ｃは、自動ＺＶＳを備える図３１Ｃに示す回路の波形の例である。31A and 31B are examples of waveforms of the circuit shown in FIG. 31C using a silicon MOSFET not provided with automatic ZVS, and FIG. 31C is an example of waveforms of the circuit shown in FIG. 31C provided with automatic ZVS. 図３２は、自動ＺＶＳを備えないシリコンカーバイドＭＯＳＦＥＴおよび自動ＺＶＳを備えるシリコンカーバイドＭＯＳＦＥＴを備える回路の波形の例を示す。FIG. 32 shows an example of the waveform of a circuit including a silicon carbide MOSFET without automatic ZVS and a silicon carbide MOSFET with automatic ZVS. 図３３は、自動ＺＶＳを備えない回路および自動ＺＶＳを備える回路の熱イメージングの例を示す。FIG. 33 shows an example of thermal imaging of a circuit without automatic ZVS and a circuit with automatic ZVS. 図３４は、本明細書に記載の処理の少なくとも一部を実行することができるコンピュータの例の概略的表示を示す。FIG. 34 shows a schematic representation of an example computer capable of performing at least some of the processes described herein.

なお、別々の図面において、同一の参照番号および同一の名称は、同一の要素を示す。 In addition, in different drawings, the same reference number and the same name indicate the same element.

本開示は、概して、可変リアクタンス回路の構成要素を制御するための制御システムおよび制御プロセスを特徴とする。本開示の実装では、第１および第２スイッチング素子（例えば、トランジスタ）の両端に結合されたＰＷＭスイッチトコンデンサを含む回路に関して説明する。本明細書で開示される実装は、第１および第２スイッチング素子に関連する外部の逆平行または内部のボディダイオードのダイオード導通時間を最小にすることができる。ＰＷＭスイッチトコンデンサ回路の実施形態は、従来の回路よりもはるかに高い高調波成分を含む正弦波入力電流で動作することができる。ゼロ電圧が存在しない時にＰＷＭスイッチトコンデンサを短絡することは望ましくないことがあり、スイッチング素子を損傷したり、電力損失を増加させる可能性がある。本明細書で説明する実装は、ボディダイオードからトランジスタ（例えば、ＭＯＳＦＥＴ）チャネルへ電流が流れるように調整することにより、ボディダイオードの導通時間（デッドタイム）を最小にするように第１および第２スイッチング素子を制御する。これにより、ダイオードの電圧降下による損失が最小限に抑えられる。したがって、実装は、ゼロ電圧スイッチングを維持しながら効率的な回路動作を提供することができる。実装は、混合信号による構成およびデジタル回路において、ゲート制御信号を生成するために、コンピュータプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、ＦＰＧＡ、ＣＰＬＤ、または任意の他のプログラム可能な処理デバイスで実施することができる。さらに、本開示の実装は、例えば、高出力車両充電システムなどの高共振無線電力伝送（ＨＲＷＰＴ）システムにおけるインピーダンス整合ネットワークによって遭遇する条件の全範囲にわたって効率的な動作を可能にする可変コンデンサ制御を提供する。 The present disclosure generally features control systems and control processes for controlling the components of a variable reactance circuit. In the implementation of the present disclosure, a circuit including a PWM switched capacitor coupled to both ends of the first and second switching elements (for example, a transistor) will be described. The implementations disclosed herein can minimize the diode conduction time of the external antiparallel or internal body diodes associated with the first and second switching elements. Embodiments of a PWM switched capacitor circuit can operate with a sinusoidal input current containing much higher harmonic components than conventional circuits. Shorting the PWM switched capacitor in the absence of zero voltage may not be desirable, which can damage the switching element and increase power loss. The implementations described herein are first and second so as to minimize the conduction time (dead time) of the body diode by adjusting the current to flow from the body diode to the transistor (eg MOSFET) channel. Control the switching element. This minimizes the loss due to the voltage drop of the diode. Therefore, the implementation can provide efficient circuit operation while maintaining zero voltage switching. Implementations can be implemented in computer processors, microcontrollers, digital signal processors, FPGAs, CPLDs, or any other programmable processing device to generate gate control signals in mixed-signal configurations and digital circuits. it can. Further, the implementation of the present disclosure provides variable capacitor control that allows efficient operation over the full range of conditions encountered by impedance matching networks in high resonant wireless power transfer (HRWPT) systems, such as high power vehicle charging systems. provide.

ＰＷＭコンデンサの制御は、混合信号（アナログおよびデジタル）実装および／またはデジタル信号実装などのいくつかの方法で実施することができる。これらの実装を、以下でより詳細に説明する。開示された実装の利点は、以下を含む。 Control of the PWM capacitor can be carried out in several ways, such as mixed signal (analog and digital) mounting and / or digital signal mounting. These implementations are described in more detail below. The benefits of the disclosed implementation include:

いくつかの実装では、ボディダイオード（または逆並列ダイオード）の導通時間を調整可能であり、大幅に低減することができる。このようなボディダイオード（または逆並列ダイオード）の導通時間の短縮は、ＭＯＳＦＥＴ損失を低減し、パワーエレクトロニクスの効率と熱管理を向上させる。 In some implementations, the conduction time of the body diode (or anti-parallel diode) can be adjusted and can be significantly reduced. Such shortening of the conduction time of the body diode (or antiparallel diode) reduces MOSFET loss and improves the efficiency and thermal management of power electronics.

いくつかの実装では、ＰＷＭコンデンサ制御技術は、比較的大きな順方向ボディダイオード電圧降下を有するトランジスタ、例えばシリコンカーバイド（ＳｉＣ）トランジスタの窒化ガリウム（ＧａＮ）を含むトランジスタのより広いアレイの使用を可能にする。 In some implementations, PWM capacitor control technology allows the use of wider arrays of transistors with relatively large forward body diode voltage drops, such as silicon carbide (SiC) transistors containing gallium nitride (GaN). To do.

いくつかの実装では、ＰＷＭコンデンサは、三角波形、台形波形、方形波、または非常に高調波の成分を有する正弦波特性を有する波形など、高調波成分を有する入力電流の許容差を向上させる。このことは、純粋な正弦波の電流を必要とする従来の制御方法よりも有利であるに。例えば、純粋な正弦波の電流を達成するために、フィルタリング要素を回路に追加することができるが、コストおよび部品数を増やすことになる。いくつかの実装では、ＰＷＭコンデンサは、関連システムの起動時などの過渡状態に耐えることができる。 In some implementations, PWM capacitors improve the tolerance of input currents with harmonic components, such as triangular waveforms, trapezoidal waveforms, square waves, or waveforms with sinusoidal properties that have very harmonic components. .. This is an advantage over traditional control methods that require pure sinusoidal current. For example, filtering elements can be added to the circuit to achieve a pure sinusoidal current, but at an increase in cost and number of components. In some implementations, the PWM capacitor can withstand transient conditions such as when the associated system boots.

図１は、ＰＷＭスイッチトコンデンサを備える無線電力伝送システム１００の実施例の高レベル機能ブロック図を示す。システムへの入力電力は、例えばＡＣ／ＤＣコンバータブロック１０２においてＤＣ変換された壁電力（ＡＣ主電源）によって供給することができる。いくつかの実装では、ＤＣ電圧は、バッテリまたは他のＤＣ電源から直接供給することができる。いくつかの実装では、ＡＣ／ＤＣコンバータブロック１０２は、力率補正（ＰＦＣ）ステージを含むことができる。ＰＦＣは、ＡＣ入力（例えば、５０または６０Ｈｚ）をＤＣに変換することに加えて、電流が電圧と実質的に同相になるように電流を調整することができる。 FIG. 1 shows a high-level functional block diagram of an embodiment of a wireless power transmission system 100 including a PWM switched capacitor. The input power to the system can be supplied by, for example, DC-converted wall power (AC main power supply) in the AC / DC converter block 102. In some implementations, the DC voltage can be supplied directly from the battery or other DC power supply. In some implementations, the AC / DC converter block 102 can include a power factor correction (PFC) stage. In addition to converting the AC input (eg, 50 or 60 Hz) to DC, the PFC can adjust the current so that it is substantially in phase with the voltage.

スイッチングインバータ１０４は、ＤＣ電圧をＡＣ電圧波形（例えば、高周波交流電圧波形）に変換する。インバータ１０４によって出力されるＡＣ電圧波形は、ソース共振器１０６を駆動するために使用される。いくつかの実装では、ＡＣ電圧波形の周波数は、８０〜９０ｋＨｚの範囲内であってもよい。いくつかの実装では、ＡＣ電圧波形の周波数は、１ｋＨｚ〜１５ＭＨｚの範囲内であってもよい。いくつかの実装では、インバータ１０４は増幅器を含む。 The switching inverter 104 converts the DC voltage into an AC voltage waveform (for example, a high frequency AC voltage waveform). The AC voltage waveform output by the inverter 104 is used to drive the source resonator 106. In some implementations, the frequency of the AC voltage waveform may be in the range of 80-90 kHz. In some implementations, the frequency of the AC voltage waveform may be in the range of 1 kHz to 15 MHz. In some implementations, the inverter 104 includes an amplifier.

ソースインピーダンス整合ネットワーク（ＩＭＮ）１０８は、インバータ１０４の出力をソース共振器１０６に結合する。ソースＩＭＮ１０８は、効率的なスイッチング増幅器動作を可能にすることができる。例えば、Ｄ級またはＥ級のスイッチング・アンプは多くの活用形態に適しており、効率を最大化するために誘導負荷インピーダンスが必要な場合がある。ソースＩＭＮ１０８は、インバータ１０４に見られるように、ソース共振器の実効インピーダンスを変換することができる。ソース共振器インピーダンスは、例えば、デバイス共振器１１０および／または出力負荷に電磁結合させることによって負荷を与えることができる。例えば、ソース共振器１０６によって生成される磁場は、デバイス共振器１１０に結合し、それにより対応する電圧を誘導する。このエネルギーは、例えば、直接的に負荷に電力を供給するため、またはバッテリを充電するために、デバイス共振器１１０外へ結合される。 The source impedance matching network (IMN) 108 couples the output of the inverter 104 to the source resonator 106. The source IMN 108 can enable efficient switching amplifier operation. For example, class D or class E switching amplifiers are suitable for many applications and may require inductive load impedance to maximize efficiency. The source IMN 108 can convert the effective impedance of the source resonator, as seen in the inverter 104. The source resonator impedance can be loaded, for example, by electromagnetically coupling to the device resonator 110 and / or the output load. For example, the magnetic field generated by the source resonator 106 couples to the device resonator 110, thereby inducing a corresponding voltage. This energy is coupled out of the device resonator 110, for example, to power the load directly or to charge the battery.

デバイスのインピーダンス整合ネットワーク（ＩＭＮ）１１２を使用して、デバイス共振器１１０からエネルギーを負荷１１４に効率的に結合し、ソース共振器１０６とデバイス共振器１１０との間の電力伝送を最適化することができる。デバイスＩＭＮ１１２は、負荷１１４のインピーダンスを、デバイスの共振器１１０によって見られる実効負荷インピーダンスに変換することができ、これは、システム効率を高めるためにソースインピーダンスにより高く適合する。ＤＣ電圧を必要とする負荷のために、整流器１１６は、受け取ったＡＣ電力をＤＣに変換する。いくつかの実装では、ソース１１８およびデバイス１２０ａは、フィルタ、センサ、および他の構成要素をさらに含む。 The device's Impedance Matching Network (IMN) 112 is used to efficiently couple energy from the device resonator 110 to the load 114 to optimize power transfer between the source resonator 106 and the device resonator 110. Can be done. The device IMN 112 can convert the impedance of the load 114 to the effective load impedance seen by the resonator 110 of the device, which is better adapted to the source impedance to increase system efficiency. For loads that require DC voltage, the rectifier 116 converts the received AC power to DC. In some implementations, source 118 and device 120a further include filters, sensors, and other components.

インピーダンス整合ネットワーク（ＩＭＮ）１０８および１１２は、所望の周波数（例えば、８０〜９０ｋＨｚ、１００〜２００ｋＨｚ、６．７８ＭＨｚ）で負荷１１４に供給される電力を最大にするように、または電力伝送効率を改善するように設計することができる。ＩＭＮ１０８および１１２内のインピーダンス整合要素は、共振器１０６および１１０の高品質係数（Ｑ）値を保存するように選択して接続することができる。動作条件に応じて、ＩＭＮ１０８および１１２内の構成要素は、例えば、電力の効率的な無線転送を向上させるように、負荷１１４への電力供給のために供給される電力を制御するように調整される。 Impedance matching networks (IMNs) 108 and 112 maximize the power delivered to the load 114 at the desired frequency (eg 80-90 kHz, 100-200 kHz, 6.78 MHz) or improve power transfer efficiency. Can be designed to. Impedance matching elements within IMN 108 and 112 can be selected and connected to preserve the high quality coefficient (Q) values of resonators 106 and 110. Depending on the operating conditions, the components within IMN 108 and 112 are tuned to control the power delivered for powering the load 114, eg, to improve efficient wireless transfer of power. To.

ＩＭＮ（１０８および１１２）は、コンデンサまたはコンデンサのネットワーク、インダクタまたはインダクタのネットワーク、またはコンデンサ、インダクタ、ダイオード、スイッチ、および抵抗の様々な組合せを含む構成要素を備えることができるが、これらに限定されない。ＩＭＮの構成要素は、調整可能および／または可変であり、システムの効率および動作点に影響を及ぼすように制御することができる。インピーダンス整合は、キャパシタンスの変化、インダクタンスの変化、共振器の接続点の制御、磁性材料の透磁率の調整、バイアス磁界の制御、励磁周波数の調整などによって行うことができる。インピーダンス整合は、バラクタ、バラクタアレイ、切換済み素子、コンデンサバンク、切換済み調整可能素子、逆バイアスダイオード、エアギャップコンデンサ、圧縮コンデンサ、チタン酸バリウムジルコニウム（ＢＺＴ）電気的に調整されたコンデンサ、マイクロエレクトロメカニカルシステム（ＭＥＭＳ）調整可能コンデンサ、電圧可変誘電体、トランス結合同調回路などのいずれかもしくはその組み合わせを使用または含むことができる。可変構成要素は、機械的調整、熱的調整、電気的調整、ピエゾ電気的調整などが可能である。インピーダンス整合の要素は、シリコンデバイス、窒化ガリウムデバイス、シリコンカーバイドデバイスなどとすることができる。要素は、高電流、高電圧、高電力、または電流、電圧、および電力の任意の組合せに耐えうるように選択することができる。要素は、高Ｑ要素であるように選択することができる。 IMNs (108 and 112) can include, but are not limited to, capacitors or networks of capacitors, inductors or networks of inductors, or components including various combinations of capacitors, inductors, diodes, switches, and resistors. .. The components of the IMN are adjustable and / or variable and can be controlled to affect the efficiency and operating point of the system. Impedance matching can be performed by changing the capacitance, changing the inductance, controlling the connection point of the resonator, adjusting the magnetic permeability of the magnetic material, controlling the bias magnetic field, adjusting the excitation frequency, and the like. Impedance matching includes varicaps, varicap arrays, switched elements, capacitor banks, switched adjustable elements, reverse bias diodes, air gap capacitors, compression capacitors, barium zirconite titanized capacitors (BZT) electrically tuned capacitors, microelectros. Any or a combination of mechanical system (MEMS) adjustable capacitors, voltage variable diodes, transformer coupling tuning circuits, etc. can be used or included. The variable components can be mechanically adjusted, thermally adjusted, electrically adjusted, piezo-electrically adjusted, and the like. Impedance matching elements can be silicon devices, gallium nitride devices, silicon carbide devices, and the like. The elements can be selected to withstand high current, high voltage, high power, or any combination of current, voltage, and power. The element can be selected to be a high Q element.

ソース１１８および／またはデバイス１２０の制御回路は、ソース１１８とデバイス１２０との間のインピーダンス差を監視し、各ＩＭＮ１０８および１１２、またはそれらの構成要素を調整するための制御信号を提供する。いくつかの実装では、ＩＭＮ１０８および１１２は、固定ＩＭＮおよび動的ＩＭＮを含むことができる。例えば、固定ＩＭＮは、システムの部分間で静的インピーダンスを有するインピーダンス整合を提供するか、又は回路を既知の動的インピーダンス範囲に大きく調整することができる。いくつかの実装では、動的ＩＭＮは、粗調整可能な構成要素および／または微調整可能な構成要素をさらに含むことができる。例えば、粗調整可能な構成要素は、動的インピーダンス範囲内でインピーダンスの粗調整を可能にすることができ、一方、微調整可能な構成要素は、ＩＭＮの全体的なインピーダンスを微調整するために使用することができる。別の例では、粗調整可能な構成要素は望ましいインピーダンス範囲内のインピーダンス整合を達成することができ、微調整可能な構成要素は、望ましいインピーダンス範囲内のターゲットの周囲でより正確なインピーダンスを達成することができる。 The control circuit of the source 118 and / or the device 120 monitors the impedance difference between the source 118 and the device 120 and provides a control signal for adjusting each IMN 108 and 112, or their components. In some implementations, IMNs 108 and 112 can include fixed and dynamic IMNs. For example, a fixed IMN can provide impedance matching with static impedance in parts of the system, or can greatly adjust the circuit to a known dynamic impedance range. In some implementations, the dynamic IMN may further include coarsely adjustable and / or finely tuned components. For example, a coarsely adjustable component can allow coarse adjustment of impedance within the dynamic impedance range, while a finely adjustable component is used to fine-tune the overall impedance of the IMN. Can be used. In another example, the coarsely adjustable component can achieve impedance matching within the desired impedance range, and the finely tuned component achieves more accurate impedance around the target within the desired impedance range. be able to.

図２は、カップリングファクタｋを使用して発振電磁エネルギーをデバイス側回路２０６（ソース共振器およびソースＩＭＮを含む）に結合するソース側回路２０４（ソース共振器およびソースＩＭＮを含む）に電力を供給するインバータ２０２を備える無線電力伝送システム２００の実施形態の例を示す。この発振エネルギーは、次に整流器２０８によって変換される。ソース側回路２０４の構成要素は、ソース共振器コイルＬ_ｓ２１０と、直列コンデンサＣ_１ｓ２１２（位置１）と、並列コンデンサＣ_２ｓ２１４（位置２）と、コンデンサＣ_３ｓ２１６とおよびインダクタＬ_３ｓ２１８（位置３）とを含む。例示的な実施形態において、コンデンサＣ_３ｓ２１６は、１つ以上の可変コンデンサを含んでもよい。例えば、可変コンデンサは、パルス幅変調（ＰＷＭ）制御コンデンサとすることができる。なお、リストされた各構成要素は、ネットワークまたは構成要素のグループを表すことができ、少なくとも位置１および３の構成要素はバランスをとることができることに留意されたい。デバイス側回路２０６の構成要素は、デバイス共振器コイルＬ_ｄ２２２と、直列コンデンサＣ_１ｄ２２４（位置１と）、並列コンデンサＣ_２ｄ２２６（位置２）と、コンデンサＣ_３ｄ２２８およびインダクタＬ_３ｄ２３０（位置３）とを含むことができる。コンデンサＣ_３ｄ２２８は、１つ以上のＰＷＭコンデンサ等の可変コンデンサを含んでもよい。ＰＷＭスイッチトコンデンサ２１６および２２８は、以下により詳細に説明するように、効率的な無線エネルギー転送を促進することができる。 FIG. 2 powers a source-side circuit 204 (including a source resonator and a source IMN) that couples an oscillating electromagnetic energy to a device-side circuit 206 (including a source resonator and a source IMN) using a coupling factor k. An example of the embodiment of the wireless power transmission system 200 including the inverter 202 to be supplied is shown. This oscillation energy is then converted by the rectifier 208. The components of the source side circuit 204 are the source resonator coil L _s 210, the series capacitor C _1s 212 (position 1), the parallel capacitor C _2s 214 (position 2), the capacitor C _3s 216, and the inductor L _3s 218. (Position 3) and is included. In an exemplary embodiment, the capacitors C _3s 216 may include one or more variable capacitors. For example, the variable capacitor can be a pulse width modulation (PWM) control capacitor. It should be noted that each component listed can represent a network or a group of components, and at least the components at positions 1 and 3 can be balanced. The components of the device side circuit 206 are the device resonator coil L _d 222, the series capacitor C _1d 224 (position 1), the parallel capacitor C _2d 226 (position 2), the capacitor C _3d 228, and the inductor L _3d 230 (position 1). Positions 3) and can be included. Capacitor C _3d 228 may include one or more variable capacitors such as PWM capacitors. The PWM switched capacitors 216 and 228 can facilitate efficient radio energy transfer, as described in more detail below.

ＩＭＮ１０８および１１２は、特定の適用におけるニーズを満たすためのインピーダンスを有する様々な構成要素を備える広範囲の回路実施を有することができる。例えば、Ｋｅｓｌｅｒらによる米国特許第８，４６１，７１９号は、その全体が参照により本明細書に組み込まれており、図２８ａから図３７ｂのような様々な同調可能インピーダンスネットワーク構成を開示する。いくつかの実装では、図２に示す各構成要素は、ネットワークまたは構成要素のグループを表すことができる。さらに、例示的な実施形態は、高共振無線エネルギー伝送システムと関連して表示および説明されているが、本明細書に記載されるＰＷＭ切換済み構成要素の実装は、所与の等価インピーダンスを達成し、ダイオード導通時間を最小限に抑えることが望ましい幅広い用途に適用可能である。 IMN 108 and 112 can have a wide range of circuit implementations with various components having impedance to meet the needs of a particular application. For example, U.S. Pat. No. 8,461,719 by Kesler et al., Incorporated herein by reference in its entirety, discloses various tunable impedance network configurations such as those in FIGS. 28a-37b. In some implementations, each component shown in FIG. 2 can represent a network or a group of components. Further, although exemplary embodiments are displayed and described in connection with high resonant radio energy transmission systems, the implementation of the PWM switched components described herein achieves a given equivalent impedance. However, it can be applied to a wide range of applications in which it is desirable to minimize the diode conduction time.

図３Ａは、ＰＷＭスイッチトコンデンサＣ１の回路実施の例を示す。いくつかの実装では、等価キャパシタンスは

とすることができ、ここで、以下により詳細に説明するように、Ｃ１はコンデンサのインピーダンス値であり、φは入力位相遅延である。 FIG. 3A shows an example of circuit implementation of the PWM switch capacitor C1. In some implementations, the equivalent capacitance is

Here, as will be described in more detail below, C1 is the impedance value of the capacitor, and φ is the input phase delay.

第１および第２スイッチング素子Ｍ１、Ｍ２は、コンデンサＣ１の両端に連続的に、またはコンデンサＣ１に並列に接続される。第１および第２スイッチング素子Ｍ１、Ｍ２は、ＭＯＳＦＥＴ素子とすることができる。ゲート制御回路３００は、第１スイッチング素子Ｍ１用の第１ゲート制御信号ｇ１および第２スイッチング素子Ｍ２用の第２ゲート制御信号ｇ２を提供する。いくつかの実装では、ゲート制御回路３００は、第１および第２スイッチング素子Ｍ１、Ｍ２のゲート間のノードに対する基準電位ｓ１２を提供する。 The first and second switching elements M1 and M2 are connected to both ends of the capacitor C1 continuously or in parallel with the capacitor C1. The first and second switching elements M1 and M2 can be MOSFET elements. The gate control circuit 300 provides a first gate control signal g1 for the first switching element M1 and a second gate control signal g2 for the second switching element M2. In some implementations, the gate control circuit 300 provides a reference potential s12 for the node between the gates of the first and second switching elements M1, M2.

第１ノードＮ１に入力電流Ｉ_１が流れ、電流Ｉ_Ｃ１が第１ノードからコンデンサＣ１に流れる。電流Ｉ_２は、第１ノードＮ１から第１スイッチング素子Ｍ１のドレイン端子に流れる。コンデンサＣ１は、Ｖ_ｃａｐ＋ノードとＶ_ｃａｐ−ノードとの間に接続されて、コンデンサの両端の電圧を規定する。いくつかの実装では、回路は、以下により詳細に説明されるように、ＭＯＳＦＥＴボディダイオードの導通を検知するための第１センサＳ１と、スイッチトコンデンサを流れる電流を検知するための第２センサＳ２とを含むことができる。いくつかの実装では、スイッチング素子Ｍ１およびＭ２はシリコンＭＯＳＦＥＴであってもよい。図３Ｂは、Ｍ１およびＭ２に対して逆並列配置に配置された外部ダイオードＤ１およびＤ２を備える図３Ａの回路を示す。これらのダイオードＤ１およびＤ２は、外部ダイオードまたはスイッチング素子Ｍ１およびＭ２のボディダイオードとすることができる。本明細書で用いられる「ボディダイオード」という用語は、図３Ａおよび図３Ｂに示すトランジスタに関連するパワートランジスタボディダイオードまたは外部逆並列ダイオードをまとめて指す。スイッチング素子は、シリコントランジスタ、シリコンカーバイドトランジスタ、窒化ガリウムトランジスタ、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、ＪＦＥＴ（接合ゲート電界効果トランジスタ）、またはＢＪＴ（バイポーラ接合トランジスタ）を含むことができるが、これらに限定されない。 The input current _{I 1} flows to the first node N1, the current _{I C1} flows into the capacitor C1 from the first node. The current I ₂ flows from the first node N1 to the drain terminal of the first switching element M1. The capacitor C1 is _{connected between the V cap +} node and the V _cap- node to define the voltage across the capacitor. In some implementations, the circuit has a first sensor S1 for detecting the continuity of the MOSFET body diode and a second sensor S2 for detecting the current through the switched capacitor, as described in more detail below. And can be included. In some implementations, the switching elements M1 and M2 may be silicon MOSFETs. FIG. 3B shows the circuit of FIG. 3A with external diodes D1 and D2 arranged in antiparallel arrangement with respect to M1 and M2. These diodes D1 and D2 can be external diodes or body diodes of the switching elements M1 and M2. As used herein, the term "body diode" collectively refers to a power transistor body diode or external antiparallel diode associated with the transistors shown in FIGS. 3A and 3B. Switching elements are silicon transistors, silicon carbide transistors, gallium nitride transistors, MOSFETs (metal oxide semiconductor field effect transistors), IGBTs (insulated gate bipolar transistors), JFETs (junction gate field effect transistors), or BJTs (bipolar junction transistors). Can include, but are not limited to.

＜混合信号の実装＞
図４は、ＰＷＭコンデンサの制御の混合信号実装の実施形態の例における図を示す。この実装は、変調器４０４と通信中であるコントローラインタフェース４０２と通信中であるコントローラ４００を含む。変調器４０４は、ゼロ電圧スイッチング（ＺＶＳ）制御のためにパルス整形回路４０６と通信する。パルス整形回路４０６は、変調器４０４と通信するパワーステージ４０８と通信する。これらのブロックについては、以下でさらに説明する。 <Implementation of mixed signal>
FIG. 4 shows an example of an embodiment of a mixed signal implementation for controlling a PWM capacitor. This implementation includes a controller 400 in communication with a controller interface 402 in communication with a modulator 404. The modulator 404 communicates with the pulse shaping circuit 406 for zero voltage switching (ZVS) control. The pulse shaping circuit 406 communicates with the power stage 408 that communicates with the modulator 404. These blocks will be further described below.

図５Ａは、図４のコントローラインタフェース４０２および変調器４０４の実施形態の例における図を示す。変調器ステージは、基準信号生成、電流センサ出力、ゼロ交差検出、ランプ生成、およびＰＷＭ生成を含むことができる。マイクロコントローラ（μＣ）は、ＰＷＭコンデンサの等価容量を制御するために使用される制御信号Ｖ_ｒを設定する。制御信号Ｖ_ｒは、ＤＣ電圧信号または平均電圧Ｖ_ｒｅｆを有する変調信号のパルス幅とすることができる。基準信号発生器５０２は、ほぼ同じ絶対値で反対の符号を有するＶ_ｒｅｆ＋およびＶ_ｒｅｆ−電圧を生成する。電流センサ５０４の出力は、ゼロ交差検出器５０６に供給される。電流センサ５０４の出力は、ＰＷＭコンデンサへの入力電流Ｉ_１を表す概して正弦波の信号である。いくつかの実施例では、Ｉ_１は非常に高周波の成分を有することができる。ゼロ交差検出器５０６は、電流Ｉ_１のゼロ交差を検出する。 FIG. 5A shows an example of an embodiment of the controller interface 402 and the modulator 404 of FIG. The modulator stage can include reference signal generation, current sensor output, zero crossover detection, ramp generation, and PWM generation. Microcontroller ([mu] C) sets the control signal V _r that is used to control the equivalent capacitance of the PWM capacitor. Control signal V _r may be a pulse width modulated signal having a DC voltage signal or an average voltage V _ref. Reference signal generator 502 generates a _{V ref +} and _{V ref-} voltage have opposite signs at approximately the same absolute value. The output of the current sensor 504 is supplied to the zero crossover detector 506. The output of the current sensor 504 is generally a sinusoidal signal representing _{the input current I 1 to the PWM capacitor.} In some examples, I ₁ can have very high frequency components. The zero intersection detector 506 detects the zero intersection of the current I ₁ .

ゼロ交差検出器５０６は方形波信号Ｖ_ｚｃ＝Ｖ_ｚｃ−−Ｖ_ｚｃ＋を出力する。言い換えれば、ゼロ交差検出器５０６の出力は、例えば、Ｉ_１が負である時に＋５Ｖの振幅を有し、Ｉ_１が正である時に−５Ｖの振幅を有する信号であってもよい。ランプジェネレータ５０８は、例えば積分回路を使用して矩形波信号Ｖ_ｚｃをランプ信号Ｖ_ｒａｍｐに変換する。ランプジェネレータ５０８は、電流Ｉ_１が正の時正の傾きを有し、電流Ｉ_１が負の時負の傾きを有する、ランプ信号を供給する。さらに、ランプ信号のピークは、図５ＢのサブプロットＩＩＩに示すように、電流Ｉ_１のゼロ交差に対応することができる。 Zero-crossing detector 506 outputs a square wave signal _{V zc = V zc- -V zc +} . In other words, the output of the zero crossover detector 506 may be, for example, a signal having an amplitude _{of + 5V when I 1} is negative and an amplitude _{of -5V when I 1 is positive.} The lamp generator 508 converts the _{square wave signal V zc} into a lamp signal V _ramp using, for example, an integrator circuit. Ramp generator 508, a current I ₁ has a positive slope of Tokimasa, having a negative slope when the current I ₁ is negative, supplies a ramp signal. In addition, the peak of the ramp signal can correspond to the zero intersection of the _{current I 1} , as shown in subplot III of FIG. 5B.

Ｃ２０およびＲ４９からなる高周波フィルタ５１０は、演算増幅器Ｕ２の出力に存在しうる任意のＤＣバイアスを除去する。ＰＷＭ生成器５１２は、スイッチング素子Ｍ１およびＭ２を制御するスイッチング関数ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２を生成する。２つの比較器５１４ａおよび５１４ｂは、Ｖ_ｒａｍｐ、Ｖ_ｒｅｆ＋、およびＶ_ｒｅｆ−からこれらの信号を生成するために使用される。 The high frequency filter 510 consisting of C20 and R49 removes any DC bias that may be present at the output of the operational amplifier U2. The PWM generator 512 generates switching functions PWM_M1 and PWM_M2 that control the switching elements M1 and M2. Two comparators 514a and 514b _{are, V ramp,} V _{ref +,} and is used to generate these signals from the _{V ref-.}

図５Ｂは、図５Ａで説明した変調器４０４の波形のプロットを示す。サブプロットＩは、以下でさらに説明するパワーステージ４０８の電流検出トランスＬ１における実測電流Ｉ（Ｌ１）を示す。なお、この電流は純粋な正弦波ではなく、高調波成分を含む。いくつかの実施形態では、変調器内の構成要素が電流を処理することができるように、電流は、１：１００（またはそれに類する）比の変圧器（図５ＡのＬ１：Ｌ２に示す）を使用してステップダウンしてもよい。サブプロットＩＩは、ゼロ交差検出器５０６におけるノードＶ_ｚｃ−とノードＶ_ｚｃ＋との間の実測電圧Ｖ（Ｖ_ｚｃ−、Ｖ_ｚｃ＋）を示す。サブプロットＩＩＩは、ランプジェネレータ５０８の出力における三角波形を有する実測電圧Ｖ（Ｖ_ｒａｍｐ）を示す。サブプロットＩＶは、ＰＷＭ生成比較器５１４ａの出力における破線で示す実測電圧Ｖ（ＰＷＭ＿Ｍ１）と、ＰＷＭ生成比較器５１４ｂの出力における実線で示すＶ（ＰＷＭ＿Ｍ２）とを示す。サブプロットＶは、ノードＶ_ｃａｐ＋とノードＶ_ｃａｐ−との間の実測電圧の電圧波形Ｖ_ｃ１を示し、従ってノードＶ_ｃａｐ＋とノードＶ_ｃａｐ−との間で測定された実効キャパシタンスを示す。この実効キャパシタンスには、キャパシタンスＣ１およびスイッチング素子Ｍ１およびＭ２の寄与が含まれる。ライン５１６は、いくつかの実装において、スイッチング素子Ｍ１のターンオン信号の立ち上がりエッジが、スイッチング素子Ｍ１のＺＶＳ動作のために遅延されなければならないことを示している。 FIG. 5B shows a plot of the waveform of the modulator 404 described with reference to FIG. 5A. Subplot I shows the measured current I (L1) in the current detection transformer L1 of the power stage 408, which will be further described below. It should be noted that this current is not a pure sine wave but contains harmonic components. In some embodiments, the current is a transformer with a ratio of 1: 100 (or similar) (shown in L1: L2 in FIG. 5A) so that the components in the modulator can handle the current. May be used to step down. Subplot II shows the measured voltage _{V (V zc-, V zc +} ) between the node _{V Zc-} and node _{V zc +} at zero crossing detector 506. _{Subplot III shows the measured voltage V (V ram} ) with a triangular waveform at the output of the lamp generator 508. Subplot IV shows the measured voltage V (PWM_M1) shown by the broken line at the output of the PWM generation comparator 514a and the V (PWM_M2) shown by the solid line at the output of the PWM generation comparator 514b. Subplot V represents a voltage waveform _{V c1} of the measured voltage between the node _{V cap} + and node _{V cap-,} thus indicating the effective capacitance measured between the _{cap-node V cap +} and node _V. This effective capacitance includes the contribution of the capacitance C1 and the switching elements M1 and M2. Line 516 shows that in some implementations, the rising edge of the turn-on signal of the switching element M1 must be delayed for the ZVS operation of the switching element M1.

図６Ａは、図４のＺＶＳ制御のためのパルス整形回路４０６の実施形態の例における図を示す。パルス整形回路４０６は、出力ＰＷＭ１を有するサブ回路６０２と、出力ＰＷＭ２を有するサブ回路６０４とを含む。いくつかの実装では、入力ＰＷＭ＿Ｍ１および入力ＰＷＭ＿Ｍ２は、コンデンサＣ１をオンした時に起こり得る非ゼロ電圧状態のために、スイッチング素子Ｍ１およびＭ２を直接駆動するために使用されないことがある。したがって、信号ＰＷＭ＿Ｍ１および信号ＰＷＭ＿Ｍ２は、サブ回路６０２および６０４によって調整されて、スイッチング素子Ｍ１、Ｍ２を駆動するために使用される所望の信号ＰＷＭ１およびＰＷＭ２をそれぞれ生成する。いくつかの実装では、サブ回路６０２およびサブ回路６０４は、選択信号ｅｎ０〜ｅｎ３を有するマルチプレクサとして動作する。 FIG. 6A shows an example of an embodiment of the pulse shaping circuit 406 for ZVS control of FIG. The pulse shaping circuit 406 includes a sub-circuit 602 having an output PWM 1 and a sub-circuit 604 having an output PWM 2. In some implementations, the input PWM_M1 and the input PWM_M2 may not be used to directly drive the switching elements M1 and M2 due to the non-zero voltage conditions that may occur when the capacitor C1 is turned on. Therefore, the signals PWM_M1 and PWM_M2 are tuned by the subcircuits 602 and 604 to generate the desired signals PWM1 and PWM2 used to drive the switching elements M1 and M2, respectively. In some implementations, subcircuit 602 and subcircuit 604 operate as multiplexers with selection signals en0 to en3.

例えば、コンデンサＣ１が非ゼロ電圧の時にスイッチング素子Ｍ１およびＭ２をオンにすることは、過度の損失、スイッチング素子への物理的損傷、またはその両方につながる可能性がある。パルス整形回路４０６は、Ｍ１およびＭ２のゼロ電圧ターンオンが達成されるように、ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２のターンオンエッジを遅延させることによって信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２を調整することができる。手動で調整可能なパルス整形回路は、異なる入力電流Ｉ_１に対してオンザフライでＺＶＳ状態を調整するように構成することができる。なお、ＺＶＳは、選択信号ｅｎ０〜ｅｎ３のいずれかをアクティブにすることによって手動で調整可能である。ＭＯＳＦＥＴのボディダイオードは、ＺＶＳがオンにする前にオンされる。ボディダイオードの導通時間は従来の動作から大幅に減少し、最小限に抑えられる。図に示すように、パルス整形回路４０６は論理ゲートを使用して実装されるが、いくつかの実装では、デジタルマルチプレクサ回路を使用して同様の結果を達成することもできる。 For example, turning on the switching elements M1 and M2 when the capacitor C1 has a non-zero voltage can lead to excessive loss, physical damage to the switching element, or both. The pulse shaping circuit 406 can adjust the signals PWM_M1 and PWM_M2 by delaying the turn-on edges of PWM_M1 and PWM_M2 so that zero voltage turn-on of M1 and M2 is achieved. A manually adjustable pulse shaping circuit can be configured to adjust the ZVS state on the fly for _{different input currents I 1.} The ZVS can be manually adjusted by activating any of the selection signals en0 to en3. The body diode of the MOSFET is turned on before the ZVS is turned on. The conduction time of the body diode is significantly reduced from the conventional operation and minimized. As shown in the figure, the pulse shaping circuit 406 is implemented using logic gates, but in some implementations similar results can be achieved using digital multiplexer circuits.

図６Ｂは、図６Ａで説明したパルス整形回路４０６の波形のプロットを示す。サブプロットＩは電流トランスのＬ１での実測電流Ｉ（Ｌ１）を示す。電流検出トランスは、Ｌ１（パワーステージ４０８）およびＬ２（変調器４０４）を含む。サブプロットＩＩは、サブ回路６０２の入力における実測電圧Ｖ（ＰＷＭ＿Ｍ１）を破線で示し、サブ回路６０４の入力における実測電圧Ｖ（ＰＷＭ＿Ｍ２）を実線で示す。サブプロットＩＩＩは、ゲート制御信号ｇ１と基準電位ｓ１２との間の実測電圧Ｖ（ｇ１、ｓ１２）の波形を破線で示し、ゲート制御信号ｇ１と基準電位ｓ１２との間の実測電圧Ｖ（ｇ２、ｓ１２）の波形を実線で示す。サブプロットＩＶは、ノードＶ_ｃａｐ＋とノードＶ_ｃａｐ−との間の実測電圧の電圧波形ＶＣ１を示し、従ってノードＶ_ｃａｐ＋とノードＶ_ｃａｐ−との間で測定された実効キャパシタンスを示す。ウィンドウ６０６は、純粋な正弦波信号とは異なるＩ_１電流に対してＺＶＳが達成されるための、Ｍ１のターンオンにおける遅延を示す。 FIG. 6B shows a plot of the waveform of the pulse shaping circuit 406 described with reference to FIG. 6A. Subplot I shows the measured current I (L1) at L1 of the current transformer. Current sensing transformers include L1 (power stage 408) and L2 (modulator 404). In the subplot II, the measured voltage V (PWM_M1) at the input of the sub circuit 602 is shown by a broken line, and the measured voltage V (PWM_M2) at the input of the sub circuit 604 is shown by a solid line. Subplot III shows the waveform of the measured voltage V (g1, s12) between the gate control signal g1 and the reference potential s12 with a broken line, and the measured voltage V (g2, g2,) between the gate control signal g1 and the reference potential s12. The waveform of s12) is shown by a solid line. Subplot IV shows the voltage waveform VC1 of actual measurement voltage between the node _{V cap +} and node _{V cap-,} thus indicating the effective capacitance measured between the _{cap-node V cap +} and node _V. Window 606 shows a delay in different for ZVS is achieved for I ₁ current, M1 turn-on of the pure sine wave signal.

図７Ａは、図４のパワーステージ４０８の実施形態の例における図を示す。パワーステージ４０８は、コンデンサＣ１、バックツーバックスイッチング素子対Ｍ１およびＭ２、ＰＷＭコンデンサ（Ｉ_１）を流れる電流を測定する電流センサ（電流検出トランス）Ｌ１、Ｍ１およびＭ２を駆動するゲートドライバ７０２、ゲートドライバ用の絶縁電源７０４、およびゲートドライバ入力信号用の信号絶縁７０６を含む。入力信号は、変調器４０４およびパルス整形回路４０６のステージによって生成される。いくつかの実装では、電流検知信号形式Ｌ１が変調器４０４に供給される。 FIG. 7A shows an example of the embodiment of the power stage 408 of FIG. Power stage 408, capacitor C1, the back-to-back switching element pairs M1 and M2, PWM capacitor current sensor for measuring the current through the _{(I 1)} (the current detection transformer) L1, M1, and a gate driver 702 for driving the M2, gate Includes an isolated power supply 704 for the driver and a signal isolation 706 for the gate driver input signal. The input signal is generated by the stage of the modulator 404 and the pulse shaping circuit 406. In some implementations, the current detection signal format L1 is supplied to the modulator 404.

図７Ｂは、図７Ａで説明したパワーステージ４０８の波形のプロットを示す。サブプロットＩは、ゲート制御信号ｇ１と基準電位ｓ１２との間の模擬電圧Ｖ（ｇ１、ｓ１２）の電圧波形を破線で示し、ゲート制御信号ｇ２と基準電位ｓ１２との実測電圧Ｖ（ｇ２、ｓ１２）を実線で示す。電圧波形Ｖ（ｇ１、ｓ１２）および電圧波形Ｖ（ｇ２、ｓ１２）は、振幅が重複するが、Ｖ（Ｃ１）の正の半サイクルがＶ（Ｃ１）の負の半サイクルに対称になるように、互いに対して１８０度またはスイッチング周期の半分だけシフトされる。サブプロットＩＩは、電流検出トランスＬ１における電流波形Ｉ（Ｌ１）を示す（図５Ｃのパワーステージ４０８参照）。この電流は純粋な正弦波ではなく、高調波成分を含む。サブプロットＩＩＩは、第１ノードＮ１から第１スイッチング素子Ｍ１のドレイン端子に流れる電流Ｉ_２の波形を示す。サブプロットＩＶは、入力電流がコンデンサＣ１を流れ、その後、Ｍ１およびＭ２両方のスイッチング素子がオンになると、スイッチング素子Ｍ１およびＭ２に迂回されることを示す電流波形Ｉ（Ｃ１）を示す。サブプロットＶは、ノードＶ_ｃａｐ＋とノードＶ_ｃａｐ−との間の電圧波形Ｖ_Ｃ１＝Ｖ_ｃａｐ＋−Ｖ_ｃａｐ−を示し、したがってノードＶ_ｃａｐ＋とノードＶ_ｃａｐ−との間で測定される実効キャパシタンスを示す。この実効キャパシタンスには、キャパシタンスＣ１およびスイッチング素子Ｍ１およびＭ２の寄与が含まれる。 FIG. 7B shows a plot of the waveform of the power stage 408 described with reference to FIG. 7A. Subplot I shows the voltage waveform of the simulated voltage V (g1, s12) between the gate control signal g1 and the reference potential s12 with a broken line, and the measured voltage V (g2, s12) between the gate control signal g2 and the reference potential s12. ) Is shown by a solid line. The voltage waveform V (g1, s12) and the voltage waveform V (g2, s12) have overlapping amplitudes, but the positive half cycle of V (C1) is symmetrical to the negative half cycle of V (C1). Are shifted 180 degrees or half the switching period relative to each other. Subplot II shows the current waveform I (L1) in the current detection transformer L1 (see power stage 408 in FIG. 5C). This current is not a pure sine wave but contains harmonic components. Subplot III shows the waveform of the _{current I 2} flowing from the first node N1 to the drain terminal of the first switching element M1. Subplot IV shows a current waveform I (C1) indicating that the input current flows through the capacitor C1 and then is bypassed by the switching elements M1 and M2 when both the switching elements M1 and M2 are turned on. Subplot V is the effective capacitance measured between the voltage waveform _V C1 _{= V} cap _{+ -V cap-} indicates, therefore the _{cap-node V cap +} and node _V between the _{cap-node V cap +} and node _V Shown. This effective capacitance includes the contribution of the capacitance C1 and the switching elements M1 and M2.

いくつかの実装では、ゲート信号Ｖ_ｓｇ１およびＶ_ｇｓ２のオーバーラップは、ゼロオーバーラップから完全オーバーラップに制御することができる。オーバーラップがゼロになると、入力電流Ｉ_１はすべてコンデンサＣ１に流れ、ＰＷＭコンデンサの実効キャパシタンスはＣ１の値になる。ゲート信号が完全オーバーラップの時、入力電流Ｉ_１はすべて、スイッチング素子Ｍ１、Ｍ２のみを流れる。ＰＷＭコンデンサの実効キャパシタンスは無限大に等しくなる（短絡効果により、スイッチング周波数で無限に大きな容量を持つため）。制御回路はオーバーラップを制御することができるため、Ｃ１〜無限大の値の有効なＰＷＭコンデンサのキャパシタンスを生成することができる。 In some implementations, _{the overlap of gate signals V sg1} and V _gs2 can be controlled from zero overlap to complete overlap. When the overlap is zero, all input currents I ₁ flows into the capacitor C1, the effective capacitance of the PWM capacitor becomes the value of C1. When the gate signals are completely overlapped, _{all the input currents I 1} flow only through the switching elements M1 and M2. The effective capacitance of the PWM capacitor is equal to infinity (because it has an infinitely large capacitance at the switching frequency due to the short circuit effect). Since the control circuit can control the overlap, it is possible to generate a valid PWM capacitor capacitance with a value of C1 to infinity.

図７Ｃは、図７Ａの波形の拡大図を示す。なお、図７ＣのサブプロットＩ〜Ｖは、図７ＢのサブプロットＩ〜Ｖのズームアウト図に対応する。ウィンドウ７１０は、ボディダイオードの導通時間が大幅に短縮されることを示す。 FIG. 7C shows an enlarged view of the waveform of FIG. 7A. The subplots I to V in FIG. 7C correspond to the zoom-out views of the subplots I to V in FIG. 7B. Window 710 shows that the conduction time of the body diode is significantly reduced.

図８Ａ〜図８Ｆは、ＰＷＭコンデンサの制御の混合信号実装の実施形態の例から得られる測定値を示す。測定は、約５００Ｖ／ｄｉｖのインバータ２０２の出力における絶対電圧Ｖ_ａｂ８０２と、約２０Ａ／ｄｉｖの入力電流Ｉ_１８０４と、コンデンサＣ１における約１００Ｖ／ｄｉｖの電圧Ｖ_Ｃ１８０６と、ゲートｇ１とリファレンスｓとの間１０Ｖ／ｄｉｖの電圧測定値Ｖｇｓ_１８０８とを含む。この実施形態では、電力レベルは約６ｋＷと１２ｋＷとの間に維持される。基準電圧Ｖ_ｒｅｆが調整されると、実効キャパシタンスが変化する（Ｖ_Ｃ１で示される）。図８ＡはＶ_ｒｅｆが２．５Ｖであることを示す。図８ＢはＶ_ｒｅｆが１．４Ｖであることを示す。図８ＣはＶ_ｒｅｆが１Ｖであることを示す。図８ＤはＶ_ｒｅｆが０．８Ｖであることを示す。図８Ｅは、Ｖ_ｒｅｆが０．５Ｖであることを示す。図８Ｆは、Ｖ_ｒｅｆが０．３Ｖであることを示す。 8A-8F show measurements obtained from an example of a mixed signal implementation of PWM capacitor control. _{The measurements were taken at the absolute voltage V ab} 802 at the output of the inverter 202 at about 500 V / div, _{the input current I 1} 804 at about 20 A / div, _{the voltage VC1} 806 at about 100 V / div at the capacitor C1, the gate g1 and the reference. and a voltage measurement value _Vgs 1 808 between 10V / div with s. In this embodiment, the power level is maintained between about 6 kW and 12 kW. When the reference voltage V _ref is adjusted, the effective capacitance changes (indicated by _VC1). FIG. 8A shows that the V _ref is 2.5V. FIG. 8B shows that the V _ref is 1.4V. FIG. 8C shows that V _ref is 1V. FIG. 8D shows that V _ref is 0.8V. FIG. 8E shows that V _ref is 0.5V. FIG. 8F shows that V _ref is 0.3V.

＜デジタル実装＞
図９は、ＰＷＭコンデンサに対するコントローラのデジタル実装の実施形態の例における図を示す。この実装は、コントローラ９０２と、ゼロ交差検出ステージ９０４と、パワーステージ９０６とを含む。コントローラ９０２は、ゼロ交差検出ステージ９０４と通信し、ゼロ交差検出ステージ９０４は、ゼロ交差検出器９１０内の比較器に対する電圧信号を生成する電流センサ９０８を含む。ゼロ交差検出器９１０は、電流がゼロを横切る時（例えば、極性が変化すること）を示すゼロ交差信号をコントローラ９０２に提供する。ゼロ交差検出ステージ９０４は、パワーステージ９０６に結合される。パワーステージ９０６は、ゲートドライバ９１４の入力信号に対する信号絶縁回路９１２を含む。コントローラ９０２は、ゲートドライバ９１４に対する入力信号を供給する。ゲートドライバ９１４は、コンデンサＣ１と並列に接続されたスイッチング素子Ｍ１およびＭ２を駆動する。電流センサ９０８は、電流検出信号をゼロ交差検出器９１０に供給する。ゼロ交差検出器９１０の出力は、トランジスタＭ１およびＭ２に対する駆動信号を生成するコントローラ９０２に供給される。コントローラ９０２は、１つまたは複数のプロセッサまたはマイクロコントローラとして実装することができる。いくつかの実装形態では、コントローラ９０２は、ＡＳＩＣまたはＦＰＧＡコントローラとして実装することができる。 <Digital mounting>
FIG. 9 shows an example of an embodiment of digital mounting of a controller on a PWM capacitor. This implementation includes a controller 902, a zero intersection detection stage 904, and a power stage 906. The controller 902 communicates with the zero intersection detection stage 904, which includes a current sensor 908 that produces a voltage signal for the comparator in the zero intersection detector 910. The zero crossing detector 910 provides the controller 902 with a zero crossing signal indicating when the current crosses zero (eg, the polarity changes). The zero intersection detection stage 904 is coupled to the power stage 906. The power stage 906 includes a signal isolation circuit 912 for the input signal of the gate driver 914. The controller 902 supplies an input signal to the gate driver 914. The gate driver 914 drives switching elements M1 and M2 connected in parallel with the capacitor C1. The current sensor 908 supplies the current detection signal to the zero crossover detector 910. The output of the zero intersection detector 910 is supplied to the controller 902, which generates drive signals for the transistors M1 and M2. Controller 902 can be implemented as one or more processors or microcontrollers. In some implementations, the controller 902 can be implemented as an ASIC or FPGA controller.

動作時に、コントローラ９０２は、交流入力電圧信号の正および負の半分の部分のためにコンデンサＣ１をバイパスまたは短絡させるために、トランジスタＭ１およびＭ２を交互にスイッチングすることによって、コンデンサＣ１の実効キャパシタンスを制御する。コントローラ９０２には、コンデンサＣ１の所望の実効キャパシタンスを示す入力信号が供給される。コントローラ９０２は、入力信号に基づいてトランジスタＭ１およびＭ２のオン時間およびオフ時間を決定する。いくつかの実施形態では、入力信号は、９０度から１８０度の範囲の位相遅延φである。コントローラ９０２は、位相遅延φに基づいて入力電流のトリガ点からの第１遅延期間及び第２遅延期間を決定する。コントローラ９０２は、ゲートドライバ９１４を制御して、遅延期間に基づいてトランジスタＭ１およびＭ２を駆動するＰＷＭ信号を生成する。説明のために、入力電流のゼロ交差がトリガポイントとして使用されている。しかし、いくつかの実装では、電流ピークをトリガポイントとして使用することができる。例えば、ゼロ交差検出器は、例えば微分器回路を組み込むことによって電流ピークを検出するように変更することができる。そのような実装では、位相遅延φ入力の範囲は、トリガポイントのシフトを考慮して９０度シフトされてもよい。 During operation, the controller 902 alternately switches the transistors M1 and M2 to bypass or short the capacitor C1 for the positive and negative halves of the AC input voltage signal, thereby reducing the effective capacitance of the capacitor C1. Control. The controller 902 is supplied with an input signal indicating the desired effective capacitance of the capacitor C1. The controller 902 determines the on-time and the off-time of the transistors M1 and M2 based on the input signal. In some embodiments, the input signal has a phase delay φ in the range of 90 to 180 degrees. The controller 902 determines the first delay period and the second delay period from the trigger point of the input current based on the phase delay φ. The controller 902 controls the gate driver 914 to generate PWM signals that drive the transistors M1 and M2 based on the delay period. For illustration purposes, the zero intersection of the input current is used as the trigger point. However, in some implementations, the current peak can be used as a trigger point. For example, the zero crossover detector can be modified to detect current peaks, for example by incorporating a differentiator circuit. In such implementation, the range of phase delay φ inputs may be shifted 90 degrees to account for the shift of the trigger point.

一般に、コントローラ９０２は、トランジスタのターンオフ遅延期間およびトランジスタのターンオン遅延期間を計算する。コントローラ９０２は、ゼロ交差検出器９１０からゼロ交差信号を受け取り、トランジスタのターンオフ遅延期間を待ってから第１トランジスタ（例えば、Ｍ１）をオフにする。その後、コントローラ９０２は、ゼロ交差からターンオン遅延期間を待ってから、第１トランジスタを再びオンにする。第１トランジスタがオフされている間、電流の別のゼロ交差が生じる。いくつかの実装では、トランジスタのターンオン遅延期間は、トランジスタのターンオフ遅延期間と同じゼロ交差から測定することができる。または、いくつかの実装では、トランジスタのターンオン遅延期間は、トランジスタがオフの間に起こるゼロ交差から測定することができる。このプロセスは、入力電流信号の次の半サイクルの間、第２トランジスタについて繰り返される。 In general, the controller 902 calculates the transistor turn-off delay period and the transistor turn-on delay period. The controller 902 receives the zero intersection signal from the zero intersection detector 910, waits for a transistor turn-off delay period, and then turns off the first transistor (eg, M1). The controller 902 then waits for a turn-on delay period from zero intersection and then turns the first transistor on again. While the first transistor is off, another zero crossover of current occurs. In some implementations, the transistor turn-on delay period can be measured from the same zero intersection as the transistor turn-off delay period. Alternatively, in some implementations, the transistor turn-on delay period can be measured from the zero intersection that occurs while the transistor is off. This process is repeated for the second transistor for the next half cycle of the input current signal.

トランジスタのターンオフ遅延期間およびターンオン遅延期間は、両方のトランジスタについて同じであってもよいが、異なるゼロ交差点（例えば、入力電流の逆位相で生じるゼロ交差点）からトリガされてもよい。いくつかの実装では、ターンオフ遅延期間およびターンオン遅延期間は、各トランジスタで異なってもよい。いくつかの実装では、確実にトランジスタをゼロ電圧でスイッチングすることは、トランジスタをオンにするために、トランジスタをオフにするためよりも重要である。したがって、コントローラ９０２は、後述するように、位相遅延値に基づいて理論的なトランジスタのターンオン遅延を推定することができる。コンデンサＣ１の両端の電圧がゼロになった時にトランジスタが確実にオンになるようにするために、コントローラ９０２は、推定されたトランジスタのターンオン遅延期間の後に追加期間の間、待機してもよい。いくつかの実装では、例えば、トランジスタをターンオンにする前にＣ１両端の電圧を短時間ゼロにクランプするようにパワートランジスタのボディダイオード電流（または逆並列ダイオードを通る電流）が確実に起こるよう、追加期間は、所定の遅延期間（例えば、≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）である。いくつかの実装では、コントローラ９０２は、推定されたトランジスタターンオン遅延期間の後にトランジスタを介する（または逆並列ダイオードを介する）ボディダイオードの導通を検出した後に、トランジスタをオンにする。いくつかの実装では、コントローラ９０２は、トランジスタのターンオン時間を推定せず、トランジスタを介する（または逆並列ダイオードを介する）ボディダイオードの導通を検出した後にトランジスタをオンにする。例えば、コントローラ９０２は、図２２を参照して以下でより詳細に論じられるような、ボディダイオード導通センサからボディダイオード導通信号を受信することができる。 The transistor turn-off delay period and turn-on delay period may be the same for both transistors, but may be triggered from different zero intersections (eg, zero intersections that occur in opposite phases of the input current). In some implementations, the turn-off delay period and turn-on delay period may be different for each transistor. In some implementations, ensuring that the transistor is switched at zero voltage is more important than turning the transistor off in order to turn it on. Therefore, the controller 902 can estimate the theoretical transistor turn-on delay based on the phase delay value, as will be described later. To ensure that the transistor is turned on when the voltage across the capacitor C1 becomes zero, the controller 902 may wait for an additional period after the estimated transistor turn-on delay period. In some implementations, for example, the body diode current of the power transistor (or the current through the antiparallel diode) is added to ensure that the voltage across C1 is clamped to zero for a short time before the transistor is turned on. The period is a predetermined delay period (eg, ≤300 ns, ≤500 ns, ≤800 ns, or ≤1000 ns). In some implementations, the controller 902 turns on the transistor after detecting the continuity of the body diode through the transistor (or via the antiparallel diode) after the estimated transistor turn-on delay period. In some implementations, the controller 902 does not estimate the turn-on time of the transistor and turns on the transistor after detecting the continuity of the body diode through the transistor (or via the antiparallel diode). For example, the controller 902 can receive a body diode continuity signal from a body diode continuity sensor, as discussed in more detail below with reference to FIG.

図１０Ａは、ＰＷＭコンデンサの制御のための例示的なプロセス１０００のフローチャートを示す。いくつかの例では、例示的なプロセス１０００は、１つまたは複数の処理デバイス（たとえば、プロセッサまたはマイクロコントローラ）またはコンピューティングデバイスを使用して実行されるコンピュータ実行可能命令として提供することができる。いくつかの例では、プロセス１０００は、ハードウェアにより実現された電気回路によって、例えばＡＳＩＣまたはＦＰＧＡコントローラとして実行されてもよい。プロセス１０００は、例えばコントローラ９０２によって実行することができる。 FIG. 10A shows a flowchart of an exemplary process 1000 for controlling a PWM capacitor. In some examples, the exemplary process 1000 can be provided as computer executable instructions executed using one or more processing devices (eg, processors or microcontrollers) or computing devices. In some examples, process 1000 may be performed by hardware-implemented electrical circuits, eg, as an ASIC or FPGA controller. Process 1000 can be executed, for example, by controller 902.

ステップ１００２は、スイッチング周期のサイクルを開始する。ステップ１００４（時間ｔ_０）において、電流Ｉ_１が上昇している時に、入力電流Ｉ_１のゼロ交差がゼロ交差検出器９１０によって検出される。ステップ１００６において、トランジスタＭ１はゼロ交差後の遅延オフ期間である時間ｔ_２でオフになるようにスケジューリングされる。例えば、第１遅延期間は入力位相φに基づいて計算される。ここで、

である。Ｔは入力電流Ｉ_１の周期であり、入力位相φは等価容量を約

に設定する。 Step 1002 starts a cycle of switching cycles. In step 1004 (time t ₀ ), when the current I ₁ is rising, the zero intersection of the input current I ₁ is detected by the zero intersection detector 910. In step 1006, the transistor M1 is scheduled to be turned off at a time t ₂ the delay off period after the zero crossing. For example, the first delay period is calculated based on the input phase φ. here,

Is. T is the period of the input current I ₁ , and the input phase φ is about the equivalent capacitance.

Set to.

ステップ１００８において、トランジスタＭ１は、ゼロ交差後のターンオン遅延期間である時間ｔ_５でオンになるようにスケジューリングされ、これは例えば、

で表される。ここで、所定の遅延Ｔ_{ｄｅｌａｙ}は確実にゼロ電圧スイッチングをするように調整される。いくつかの実装では、所定の遅延Ｔ_{ｄｅｌａｙ}は固定遅延（例えば、Ｔ_{ｄｅｌａｙ}≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）である。ステップ１０１０（時間ｔ_１）で、スイッチング素子Ｍ２をオンにすることにより、前のサイクルが終了する。ステップ１０１２（時間ｔ_２）において、ターンオフ遅延期間の後にトランジスタＭ１がオフされる。ステップ１０１４（時間ｔ_３）では、電流が下降している時に入力電流Ｉ_１のゼロ交差が検出される。いくつかの実装では、時間ｔ_３はＴ／２に等しい。ステップ１０１６において、トランジスタＭ２は、ｔ_０における第１ゼロ交差の後の第２オフ遅延期間である時間ｔ_６でオフになるようにスケジューリングされ、これは、例えば、

で表される。 In step 1008, the transistor M1 is scheduled to be turned on at time t ₅ is a turn-on delay time after zero crossing, which for example,

It is represented by. Here, the predetermined delay T _delay is adjusted to ensure zero voltage switching. In some implementations, the predetermined delay T _delay is a fixed delay (eg, T _delay ≤300ns, ≤500ns, ≤800ns, or ≤1000ns). By turning on the switching element M2 in step 1010 (time t _{1), the previous cycle ends.} In step 1012 (time _{t 2),} the transistor M1 is turned off after the turn-off delay period. In step 1014 (time t ₃ ), the zero intersection of the input current I _{1 is detected when the current is falling.} In some implementations, time t ₃ is equal to T / 2. In step 1016, the transistor M2 is scheduled to be turned off in the second off-delay is a period time t ₆ after the first zero crossing in the t _0, which is, for example,

It is represented by.

いくつかの実装では、トランジスタＭ２は、第１ターンオフ遅延期間（ｔ_２として上記で計算される）を使用することによって時間ｔ_６でオフになるようにスケジューリングされるが、時間ｔ_３において入力電流Ｉ_１の第２ゼロ交差から測定される。 In some implementations, the transistor M2 is being scheduled to be turned off at time t ₆ by using a first turn-off delay period (above is calculated as t _2), the input current at time t ₃ Measured from the second zero intersection of I _1.

ステップ１０１８において、トランジスタＭ２は、ゼロ交差後の第２ターンオン遅延期間である時間ｔ_９でオンにするようにスケジューリングされ、これは、例えば、

で表される。 In step 1018, the transistor M2 is scheduled to turn at time t ₉ is the second turn-on delay time after zero crossing, which is, for example,

It is represented by.

いくつかの実装では、トランジスタＭ２は、第１ターンオン遅延期間（ｔ_５として上で計算される）を使用することによって時間ｔ_９でターンオンにするようにスケジューリングされるが、時間ｔ_３において入力電流Ｉ_１の第２ゼロ交差から測定される。 In some implementations, the transistor M2 is scheduled to turn on at _{time t 9} by using a _{first turn-on delay period (calculated above as t 5 ), but at time t 3} the input current. Measured from the second zero intersection of I _1.

ステップ１０２０（時間ｔ_４）において、入力Ｉ_１に対して正弦波のような周期的な波形を仮定して、スイッチング素子Ｍ１に対してＺＶＳ条件が理論的に達成される。いくつかの実装では、時間ｔ_４は、

によって推定される。 In step 1020 (time t ₄ ), the ZVS condition is theoretically achieved for the switching element M1 assuming a periodic waveform such as a sine wave for _{the input I 1.} In some implementations, the time t ₄ is,

Estimated by.

ステップ１０２２（時間ｔ_５）において、ターンオン遅延期間の後にトランジスタＭ１がオンされる。ステップ１０２４（時間ｔ_６）において、トランジスタＭ２は、第２ターンオフ遅延期間の後にオフされる。ステップ１０２６（時間ｔ_７）では、入力電流Ｉ_１のゼロ交差を検出して、電流Ｉ_１が上昇している時に次のサイクルを開始する。トランジスタＭ１は、

の後にオフにするようにスケジューリングされる。 In step 1022 (time _{t 5),} the transistor M1 is turned on after the turn-on delay time. In step 1024 (time _{t 6),} the transistor M2 is turned off after the second turn-off delay period. In step 1026 (time t ₇ ), the zero intersection of the input current I ₁ is detected and the next cycle is started when the _{current I 1 is rising.} Transistor M1

Scheduled to be turned off after.

ステップ１０２８（時間ｔ_８）において、入力電流Ｉ_１に対して正弦波などの周期的な波形を仮定して、トランジスタＭ２に対するＺＶＳ条件が理論的に達成される。ステップ１０３０（時間ｔ_９）において、第２ターンオン遅延期間の後にトランジスタＭ２がオンされる。ステップ１０３２は、ステップ１０１２に至る次のサイクルを開始するための遷移である。 In step 1028 (time t ₈ ), the ZVS condition for the transistor M2 is theoretically achieved, assuming a periodic waveform such as a sine wave with respect to the input current I _1. At step 1030 (time t ₉ ), the transistor M2 is turned on after the second turn-on delay period. Step 1032 is a transition for starting the next cycle leading to step 1012.

図１０Ｂは、図１０Ａに記載されたプロセス１０００のタイミング図を示す。この図は、イベントを示す縦線でマークされた電流Ｉ_１波形を示す。これらの縦線は、図１０Ａで説明したステップに対応するようにマークされる。さらに、位相遅延マーカ１０３４，１０３６，１０３８，１０４０が示され、計算される。時間ｔ_０において、ゼロ交差検出器９１０を使用して、立ち上がり電流Ｉ_１のゼロ交差が検出される。時間ｔ_１において、スイッチング素子Ｍ２がオンに切り換えられて（論理１）、前のサイクルが終了する。時間ｔ_２において、位相遅延１０３４はほぼφであり、ＰＷＭ１はオフに切り換えられる（論理０）。時間ｔ_３において、ゼロ交差検出器９１０を用いて、立ち下がり電流Ｉ_１のゼロ交差が検出される。時間ｔ_４は、Ｉ_１電流に対する理論Ｍ１のボディダイオード導通をマークし、ここでは位相遅延１０３６は約２π−φである。時間ｔ_５において、ＰＷＭ１は、すべての動作条件に対してＺＶＳを確実にするように、遅延Ｔ_{ｄｅｌａｙ}（ｔ_４とｔ_５との間）の後にオンに切り換えられる（論理１）。時間ｔ_６において、位相遅延１０３８はほぼπ＋φであり、ＰＷＭ２はオフに切り換えられる（論理０）。時間ｔ_７において、ゼロ交差検出器９１０を用いて、立ち下がり電流Ｉ_１のゼロ交差が検出される。時間ｔ_８は、正弦波Ｉ_１の電流の理論Ｍ２ボディダイオード導通をマークする。時間ｔ_９において、ＰＷＭ１は、すべての動作条件に対してＺＶＳを確実にするように、遅延Ｔ_{ｄｅｌａｙ}（ｔ_８とｔ_９との間）の後にオンに切り換えられる。信号ＰＷＭ１ １０４２およびＰＷＭ２ １０４４のスイッチオン（設定）およびスイッチオフ（リセット）は、タイムスタンプｔ_０ないしｔ_９と一致して示す。 FIG. 10B shows the timing diagram of the process 1000 described in FIG. 10A. This figure shows the current I ₁ waveform marked with vertical lines indicate the event. These vertical lines are marked to correspond to the steps described in FIG. 10A. Further, phase delay markers 1034, 1036, 1038, 1040 are shown and calculated. At time t ₀ , the zero intersection detector 910 is used to detect the zero intersection of the rising current I ₁ . At time t _1, the switching element M2 is switched on (logical 1), the previous cycle is completed. At time _{t 2,} the phase delay 1034 is substantially phi, PWM1 is switched off (logic 0). At time t _3, by using the zero-crossing detector 910, a zero crossing of the falling current I ₁ is detected. The time t ₄ marks the body diode continuity of theory M1 with respect to the I ₁ current, where the phase delay 1036 is about 2π−φ. At time _{t 5,} PWM1 is to ensure ZVS for all operating conditions, are switched on after a delay _{T delay} (between _{t 4} and _{t 5)} (logic 1). At time _{t 6,} the phase delay 1038 is substantially π + φ, PWM2 is switched off (logic 0). At time t _7, with a zero-crossing detector 910, a zero crossing of the falling current I ₁ is detected. Time t ₈ marks the theoretical M2 body diode conduction of the current of the sinusoidal wave I _1. At time t ₉ , PWM1 is switched on after _{a delay T delay} ( _{between t 8} and t ₉ ) to ensure ZVS for all operating conditions. The switch-on (setting) and switch-off (reset) of the signals PWM1 1042 and PWM2 1044 are shown consistent with the _{time stamps t 0} to t _9.

図１０Ｃは、ＰＷＭコンデンサの制御のための別の例示的プロセス１０５０のフローチャートを示す。いくつかの例では、例示的プロセス１０５０は、１つまたは複数の処理デバイス（たとえば、プロセッサまたはマイクロコントローラ）またはコンピューティングデバイスを使用して実行されるコンピュータ実行可能命令として提供することができる。いくつかの例では、プロセス１０５０は、ハードウェアにより実現される電気回路によって、例えばＡＳＩＣまたはＦＰＧＡコントローラとして実行することができる。プロセス１０５０は、例えば、コントローラ９０２によって実行することができる。プロセス１０５０は、図１０Ｂに示す時間およびイベントを参照して説明される。 FIG. 10C shows a flow chart of another exemplary process 1050 for controlling a PWM capacitor. In some examples, the exemplary process 1050 can be provided as computer executable instructions executed using one or more processing devices (eg, processors or microcontrollers) or computing devices. In some examples, the process 1050 can be run as, for example, an ASIC or FPGA controller by means of a hardware-implemented electrical circuit. Process 1050 can be executed, for example, by controller 902. Process 1050 is described with reference to the times and events shown in FIG. 10B.

ステップ１０５２は、スイッチング周期のサイクルを開始する。ステップ１０５４（時間ｔ_０）において、コントローラ９０２は、例えば、ゼロ交差検出器９１０からゼロ交差検出信号を受信することによって、入力電流Ｉ_１の第１ゼロ交差を検出する。ステップ１０５６において、コントローラ９０２は、ターンオフ遅延期間を決定する。例えば、ターンオフ遅延期間は、入力位相φのような入力値に基づいて決定することができる。換言すれば、入力値はターンオフ遅延期間の長さを制御する。例えば、ターンオフ遅延は次のように計算することができる。

Step 1052 initiates a cycle of switching cycles. In step 1054 (time t ₀ ), the controller 902 detects the first zero intersection of the _{input current I 1} by, for example, receiving a zero intersection detection signal from the zero intersection detector 910. At step 1056, controller 902 determines the turn-off delay period. For example, the turn-off delay period can be determined based on an input value such as the input phase φ. In other words, the input value controls the length of the turnoff delay period. For example, the turn-off delay can be calculated as follows.

ターンオフ遅延期間は、コントローラが各ゼロ交差検出からトランジスタＭ１またはＭ２のうちの１つをスイッチオフにするまで待機する期間を表す。いくつかの実装では、ターンオフ遅延期間がコンデンサＣ１の実効インピーダンスを決定する。 The turn-off delay period represents the period of time that the controller waits from each zero crossover detection until it switches off one of the transistors M1 or M2. In some implementations, the turn-off delay period determines the effective impedance of capacitor C1.

ステップ１０５８（時間ｔ_２）において、第１トランジスタＭ１は、入力電流Ｉ_１の第１ゼロ交差からターンオフ遅延期間の後にオフされる。これは、ＰＷＭ１信号が論理０に立下がることとして図１０Ｂに示す。ステップ１０６０において、コントローラ９０２は、トランジスタＭ１のオフへの切換えと入力電流Ｉ_１の次の（第２）ゼロ交差（時間ｔ_３）を検出する間の経過時間を測定する。経過時間を、時間ｔ_２と時間ｔ_３との間の時間として図１０Ｂに示す。例えば、コントローラ９０２は、トランジスタＭ１がオフに切り換えられた時にカウンタまたはタイマを開始し、次のゼロ交差が検出された時の経過時間を測定することができる。 In step 1058 (time _{t 2),} the first transistor M1 is turned off after the turn-off delay period from the first zero crossing of the input current _{I 1.} This is shown in FIG. 10B as the PWM1 signal falls to logic 0. In step 1060, the controller 902 measures the elapsed time between switching the transistor M1 off and detecting the next (second) zero crossover (time t _{3 ) of the input current I 1.} The elapsed time is shown in FIG. 10B as the time between _{time t 2} and time t _3. For example, the controller 902 can start a counter or timer when the transistor M1 is switched off and measure the elapsed time when the next zero crossover is detected.

ステップ１０６２（時間ｔ_３）において、コントローラ９０２は、例えばゼロ交差検出器９１０からゼロ交差検出信号を受信することによって、入力電流Ｉ_１の第２ゼロ交差を検出する。ステップ１０６４において、コントローラ９０２は、経過時間に基づいて第１ターンオンカウンタを設定する。例えば、ターンオンカウンタは、経過時間からカウントダウンするように設定するか、または経過時間を測定したカウンタを反転させてゼロにカウントダウンすることができる。コントローラ９０２は、コンデンサＣ１の両端の電圧がいつゼロに戻るかを推定するためにターンオンタイマを使用する。例えば、下記の図１１Ａ〜図１１Ｆに示すように、コンデンサＣ１全体における電圧の上昇および下降は、入力電流Ｉ_１のゼロ交差点に関してほぼ対称的である。したがって、コントローラ９０２は、トランジスタのシャットオフ（電圧が増加する時）とそれに続くゼロ電流交差（電圧がピークに達した時）（例えば、ｔ_２−ｔ_３）との間、およびその後のゼロ電流交差と推定ＺＶＳ時間（例えば、ｔ_３−ｔ_４）との間の対称な時間間隔をカウントすることによって、トランジスタ（例えば、トランジスタＭ１）をオンにする理論的なＺＶＳ時間（例えば、時間ｔ_４）を推定することができる。 In step 1062 (time _{t 3),} the controller 902, for example, by receiving a zero crossing detection signal from the zero-crossing detector 910 detects a second zero crossing of the input current _{I 1.} In step 1064, the controller 902 sets the first turn-on counter based on the elapsed time. For example, the turn-on counter can be set to count down from the elapsed time, or the counter that measured the elapsed time can be inverted to count down to zero. The controller 902 uses a turn-on timer to estimate when the voltage across the capacitor C1 returns to zero. For example, as shown in FIG. 11A~ Figure 11F below, rising and falling of the voltage across the capacitor C1 is substantially symmetric with respect to the zero crossing of the input current I _1. Accordingly, controller 902 (when the voltage reaches a peak) zero current crossing followed by a shut-off of the transistor (when voltage increases) (e.g., t 2 _{-t 3)} between the, and subsequent zero current _{The theoretical ZVS time (eg, time t 4} ) that turns on a transistor (eg, transistor M1) by counting the symmetric time interval between the intersection and the estimated ZVS time (eg, t _3- t _4). ) Can be estimated.

ステップ１０６６において、コントローラ９０２は、ターンオンカウンタが終了した後（例えば、ターンオンカウンタによって測定された第２遅延期間の後）に、第１トランジスタＭ１を再びオンにする。これは、ＰＷＭ１信号が論理１に立ち上がることとして図１０Ｂに示す。ターンオンカウンタは理論的なＺＶＳ時間を推定するために使用されるため、コントローラ９０２は、確実にゼロ電圧を達成するために、トランジスタＭ１を再びオンにする前に追加遅延Ｔ_{ｄｅｌａｙ}を組み込むことができる。追加遅延Ｔ_{ｄｅｌａｙ}は、時間ｔ_４とｔ_５との間の間隔として図１０Ｂに示す。追加遅延Ｔ_{ｄｅｌａｙ}は、所定の固定遅延期間（例えば、Ｔ_{ｄｅｌａｙ}≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）とすることができる。いくつかの実装では、追加遅延Ｔ_{ｄｅｌａｙ}は、推定されたＺＶＳ時間とボディダイオード導通センサ等のセンサを使用してゼロ電圧状態を検出する間の遅延とすることができる。例えば、コントローラ９０２は、ボディダイオード導通センサ（図２２を参照して以下で説明するようなもの）からの信号に応答してトランジスタＭ１を再びオンにすることができる。例えば、ボディダイオード導通センサを使用して、トランジスタ（または関連する逆並列ダイオード）を介したボディダイオード導通を検出することができる。コントローラ９０２は、コンデンサの両端のゼロ電圧状態が達成されたことの表示としてボディダイオードの導通を使用することができる。 In step 1066, the controller 902 turns on the first transistor M1 again after the turn-on counter has finished (eg, after the second delay period measured by the turn-on counter). This is shown in FIG. 10B as the PWM1 signal rises to logic 1. Since the turn-on counter is used to estimate the theoretical ZVS time, the controller 902 can incorporate an _{additional delay T delay before turning on the transistor M1 again to ensure zero voltage is achieved.} .. The additional delay T _delay is shown in FIG. 10B as the interval between times t ₄ and t _5. The additional delay T _delay can be a predetermined fixed delay period (eg, T _delay ≤300ns, ≤500ns, ≤800ns, or ≤1000ns). In some implementations, the additional delay T _delay can be the delay between the estimated ZVS time and the detection of a zero voltage state using a sensor such as a body diode continuity sensor. For example, the controller 902 can turn on the transistor M1 again in response to a signal from the body diode continuity sensor (as described below with reference to FIG. 22). For example, a body diode continuity sensor can be used to detect body diode continuity through a transistor (or associated antiparallel diode). The controller 902 can use the conduction of the body diode as an indication that the zero voltage state across the capacitor has been achieved.

ステップ１０６８（時間ｔ_６）において、第２トランジスタＭ２は、入力電流Ｉ_１の第２ゼロ交差から（例えば、時間ｔ_３において）ターンオフ遅延期間の後にオフされる。これは、ＰＷＭ２信号が論理０に立ち下がることとして図１０Ｂに示す。ステップ１０７０において、コントローラ９０２は、トランジスタＭ２のオフへの切換えと入力電流Ｉ_１の次の（第３）ゼロ交差を検出する（時間ｔ_７）間の経過時間を測定する。経過時間は、時間ｔ_６とｔ_７との間の時間として図１０Ｂに示す。例えば、コントローラ９０２は、トランジスタＭ２がオフに切り換えられた時にカウンタまたはタイマを開始し、次のゼロ交差が検出された時の経過時間を測定することができる。 At step 1068 (time t ₆ ), the second transistor M2 is turned off after a turn-off delay period _{(eg, at time t 3} ) from the second zero intersection of the _{input current I 1.} This is shown in FIG. 10B as the PWM2 signal falls to logic 0. In step 1070, the controller 902 measures the elapsed time between turning off the transistor M2 and detecting the next (third) zero intersection of the _{input current I 1 (time t 7).} The elapsed time is shown in FIG. 10B as the time between _{times t 6} and t _7. For example, the controller 902 can start a counter or timer when the transistor M2 is switched off and measure the elapsed time when the next zero crossover is detected.

ステップ１０７２（時刻ｔ_７）において、コントローラ９０２は、例えば、ゼロ交差検出器９１０からゼロ交差検出信号を受信することによって、入力電流Ｉ_１の第３ゼロ交差を検出する。ステップ１０７４において、コントローラ９０２は、経過時間に基づいて第２ターンオンカウンタを設定する。例えば、第２ターンオンカウンタは経過時間からカウントダウンするように設定することができ、または経過時間を測定したカウンタを反転させてゼロにカウントダウンすることができる。コントローラ９０２は、コンデンサＣ１の両端の電圧がゼロに戻る時間を推定するためにターンオンタイマを使用する。したがって、コントローラ９０２は、トランジスタをオフにする時（電圧が大きい時）と、それに続くゼロ電流交差（電圧がピークに達する時）との間（例えば、ｔ_６〜ｔ_７）、およびそれに続くゼロ電流交差と推定ＺＶＳ時間（例えば、ｔ_７〜ｔ_８）との間の対称時間間隔をカウントすることによって、トランジスタ（例えば、トランジスタＭ２）をオンにする理論的なＺＶＳ時間（例えば、時間ｔ_８）を推定することができる。 In step 1072 (time t ₇ ), the controller 902 detects the third zero intersection of the _{input current I 1} by, for example, receiving a zero intersection detection signal from the zero intersection detector 910. In step 1074, the controller 902 sets the second turn-on counter based on the elapsed time. For example, the second turn-on counter can be set to count down from the elapsed time, or the counter that measured the elapsed time can be inverted and counted down to zero. The controller 902 uses a turn-on timer to estimate the time it takes for the voltage across the capacitor C1 to return to zero. Therefore, the controller 902 is between the time when the transistor is turned off (when the voltage is high) and the subsequent zero current intersection (when the voltage reaches its peak) (eg, t _{6 to t 7} ), and the subsequent zero. _{The theoretical ZVS time (eg, time t 8} ) that turns on a transistor (eg, transistor M2) by counting the symmetric time interval between the current crossing and the estimated ZVS time (eg, t _{7 to t 8).} ) Can be estimated.

ステップ１０７６において、コントローラ９０２は、第２ターンオンカウンタが終了した後（例えば、ターンオンカウンタによって測定された第２遅延期間の後）に、第２トランジスタＭ２を再びオンにする。これは、図１０Ｂにおいて、ＰＷＭ２信号が論理１に上昇することとして示す。ターンオンカウンタは理論的なＺＶＳ時間を推定するために使用されるため、コントローラ９０２は、確実にゼロ電圧を達成するために、トランジスタＭ２を再びオンにする前に追加遅延Ｔ_{ｄｅｌａｙ}を組み入れることができる。追加遅延Ｔ_{ｄｅｌａｙ}は、時間ｔ_８〜ｔ_９の間隔として図１０Ｂに示す。上述のように、追加遅延Ｔ_{ｄｅｌａｙ}は、所定の固定遅延期間（例えば、Ｔ_{ｄｅｌａｙ}≦３００ｎｓ、≦５００ｎｓ、≦８００ｎｓ、または≦１０００ｎｓ）とすることができる。いくつかの実装では、追加遅延Ｔ_{ｄｅｌａｙ}は、推定されたＺＶＳ時間と、ボディダイオード導通センサ等のセンサを使用してゼロ電圧状態を検出することの間の遅延とすることができる。ステップ１０７８は、ステップ１０５８に至る次のサイクルを開始する遷移である。 In step 1076, the controller 902 turns on the second transistor M2 again after the second turn-on counter has finished (eg, after the second delay period measured by the turn-on counter). This is shown in FIG. 10B as the PWM2 signal rising to logic 1. Since the turn-on counter is used to estimate the theoretical ZVS time, the controller 902 can incorporate an _{additional delay T delay before turning on the transistor M2 again to ensure zero voltage is achieved.} .. The additional delay T _delay is shown in FIG. 10B as an interval of time t _{8 to t 9.} As described above, the additional delay T _delay can be a predetermined fixed delay period (eg, T _delay ≤300ns, ≤500ns, ≤800ns, or ≤1000ns). In some implementations, the additional delay T _delay can be the delay between the estimated ZVS time and detecting the zero voltage state using a sensor such as a body diode continuity sensor. Step 1078 is a transition that initiates the next cycle leading to step 1058.

また、図１１Ａ〜図１１Ｆは、ＰＷＭコンデンサの制御のデジタル実装の実施形態の例からなされる測定値を示す。測定値は、約５００Ｖ／ｄｉｖのインバータ２０２の出力における絶対電圧Ｖａｂ８０２と、約２０Ａ／ｄｉｖの入力電流Ｉ_１８０４と、コンデンサＣ１における約１００Ｖ／ｄｉｖの電圧Ｖ_Ｃ１８０６と、ゲートｇ１とリファレンスｓとの間の１０Ｖ／ｄｉｖの電圧測定値Ｖ_ｇｓ１８０８とを含む。この実施形態では、電力レベルは約６ｋＷと１２ｋＷとの間に維持される。位相遅延φが調整されると、実行キャパシタンスが変化する（Ｖ_Ｃ１で示される）。図１１Ａは１８０度の位相φを示す。図１１Ｂは１４０度の位相φを示す。図１１Ｃは１２０度の位相φを示す。図１１ｄは１１０度の位相φを示す。図１１Ｅは、１００度の位相φを示す。図１１Ｆは９０度の位相φを示す。 11A to 11F show the measured values taken from the example of the digital implementation of the control of the PWM capacitor. Measurements, the absolute voltage Vab802 at the output of the inverter 202 to about 500V / div, and the input current _I 1 804 to about 20A / div, the voltage _V C1 806 to about 100 V / div in the capacitor C1, the gate g1 and the reference s _Includes 10 V / div voltage readings V gs1 808 between and. In this embodiment, the power level is maintained between about 6 kW and 12 kW. When the phase delay φ is adjusted, the execution capacitance changes (indicated by _VC1). FIG. 11A shows a phase φ of 180 degrees. FIG. 11B shows a phase φ of 140 degrees. FIG. 11C shows a phase φ of 120 degrees. FIG. 11d shows a phase φ of 110 degrees. FIG. 11E shows a phase φ of 100 degrees. FIG. 11F shows a phase φ of 90 degrees.

＜保護および診断＞
図１２は、スイッチング素子Ｍ１およびＭ２と、保護／診断機能とによって制御される等価キャパシタンスを有するＰＷＭ制御コンデンサＣ１の混合信号実装１２００の例を示す。いくつかの実装では、コントローラ１２０２、変調器１２０４、およびパワーステージ１２０６は、上記の実施形態といくつかの共通点を有することができる。パワーステージ１２０６は、コンデンサＣ１と、スイッチング素子Ｍ１およびＭ２と、コンデンサＣ１を流れる電流を検出する電流センサ１２０８とを含む。電流センサ１２０８は、保護／診断回路１２１０、ピーク検出器１２１２、およびゼロ交差検出器１２１４のうちの１つ以上に提供することができるコンデンサ電流情報ＣＳ１、ＣＳ２を提供する。実装は、電流センサ情報ＣＳ１およびＣＳ２を受信する回路のすべてを、または任意の組み合わせを含むことができ、また全く含まなくてもよい。 <Protection and diagnosis>
FIG. 12 shows an example of a mixed signal implementation 1200 of the switching elements M1 and M2 and the PWM control capacitor C1 having the equivalent capacitance controlled by the protection / diagnostic function. In some implementations, the controller 1202, modulator 1204, and power stage 1206 can have some similarities with the above embodiments. The power stage 1206 includes a capacitor C1, switching elements M1 and M2, and a current sensor 1208 that detects the current flowing through the capacitor C1. Current sensor 1208 provides capacitor current information CS1, CS2 that can be provided to one or more of protection / diagnostic circuits 1210, peak detector 1212, and zero crossover detector 1214. The implementation may or may not include all or any combination of circuits that receive the current sensor information CS1 and CS2.

変調器１２０４は、基準電圧発生器１２１７と、バンドパスフィルタまたは積分器１２１８とを含むことができ、これらは、上述したものと同様であってもよい。パワーステージ１２０６は、信号絶縁回路１２２２とゲートドライバ１２２４を含むとことができ、これらは、上述したものと同様であってもよい。 Modulator 1204 may include a reference voltage generator 1217 and a bandpass filter or integrator 1218, which may be similar to those described above. The power stage 1206 may include a signal isolation circuit 1222 and a gate driver 1224, which may be similar to those described above.

図１３Ａは、図１２のピーク検出器１２１２として提供されるピーク検出器１３００の例を示す。図１３Ａに示すピーク検出器１３００は、バイポーラ（例えば、＋５Ｖおよび−５Ｖ）電圧源を使用する。図示された実装では、ピーク検出器１３００は、演算増幅器微分器１３０２と、ローパスフィルタリングおよびヒステリシスを有するゼロ交差回路１３０４とを含む。ピーク検出器１３００は、電流センサ１２０８からコンデンサ電流情報ＣＳ１およびＣＳ２を受け取り（図１２）、図１３Ｂに示すように、入力電流最大信号ＣＦと最小信号ＣＲとを出力する。いくつかの実装では、ＣＦの立ち上がりエッジは入力電流の最大値に対応し、ＣＲの立ち上がりエッジは入力電流の最小値に対応する。 FIG. 13A shows an example of a peak detector 1300 provided as the peak detector 1212 of FIG. The peak detector 1300 shown in FIG. 13A uses bipolar (eg, + 5V and −5V) voltage sources. In the illustrated implementation, the peak detector 1300 includes an operational amplifier differentiator 1302 and a zero crossing circuit 1304 with lowpass filtering and hysteresis. The peak detector 1300 receives the capacitor current information CS1 and CS2 from the current sensor 1208 (FIG. 12) and outputs the input current maximum signal CF and minimum signal CR as shown in FIG. 13B. In some implementations, the rising edge of CF corresponds to the maximum value of the input current and the rising edge of CR corresponds to the minimum value of the input current.

図１３Ｃは、図１２のピーク検出器１２１２として提供されるピーク検出器１３００の例を示す。図１３Ｃに示すピーク検出器１３００は、ユニポーラ（例えば、＋３．３Ｖ）電圧源を使用する。図示された実装では、ピーク検出器１３００は、１．５ＶのＤＣバイアス回路１３０３と、ローパスフィルタリングおよびヒステリシスを有するゼロ交差回路１３０４とを含む。ピーク検出器１３００は、電流センサ１２０８（図１２）からコンデンサ電流情報ＣＳ１（またはＣＳ２）を受け取り、入力電流最大信号ＣＦを出力する。いくつかの実装では、ＣＦの立ち上がりエッジは入力電流の最大値に対応する。さらに、実測ＣＳ１電流などのＡＣ波形は、＋１．５ＶのＤＣ電圧バイアスに対して正規化される。ＤＣ電圧バイアスは、例えば抵抗分圧器、電圧基準、シャントおよびレギュレータ、演算増幅器、ＤＣ／ＤＣコンバータ、またはそれらの組み合わせを使用して生成することができる。比較器のそれぞれの出力の傾きは、負荷抵抗とコンデンサで制御することができる。 FIG. 13C shows an example of the peak detector 1300 provided as the peak detector 1212 of FIG. The peak detector 1300 shown in FIG. 13C uses a unipolar (eg, + 3.3 V) voltage source. In the illustrated implementation, the peak detector 1300 includes a 1.5V DC bias circuit 1303 and a zero crossing circuit 1304 with lowpass filtering and hysteresis. The peak detector 1300 receives the capacitor current information CS1 (or CS2) from the current sensor 1208 (FIG. 12) and outputs the input current maximum signal CF. In some implementations, the rising edge of the CF corresponds to the maximum input current. Further, the AC waveform such as the measured CS1 current is normalized to a DC voltage bias of + 1.5V. DC voltage bias can be generated using, for example, a resistor divider, voltage reference, shunt and regulator, operational amplifier, DC / DC converter, or a combination thereof. The slope of each output of the comparator can be controlled by the load resistance and the capacitor.

図１４Ａおよび１４Ｂは、図１２で保護／診断回路１２１０内のＣＳＯＫとして示す、電流整形ＯＫ（ＣＳＯＫ）診断のための回路実施例を示す。ＰＷＭコンデンサシステムの実装は、本明細書に記載された保護／診断機能性の全て、または任意の組み合わせを含むことができ、または全く含まなくてもよい。さらに、本明細書で説明される保護／診断機能のすべて、または任意の組み合わせを含むもの、または全く含まないものは、任意の適切なプログラマブルデバイスを含む、ハードウェアおよびソフトウェアの任意の組み合わせによって実装することができる。 14A and 14B show circuit embodiments for current shaping OK (CSOK) diagnostics, which are shown as CSOKs in the protection / diagnostic circuit 1210 in FIG. Implementations of the PWM capacitor system may or may not include all or any combination of protection / diagnostic functionality described herein. In addition, all or none of the protection / diagnostic features described herein are implemented by any combination of hardware and software, including any suitable programmable device. can do.

ＣＳＯＫ回路は、入力電流がゼロで不連続なく「正弦波」であるかどうかをチェックする。図示した実施形態では、コンデンサ電流情報ＣＳ１とＣＳ２は、電流情報信号ＣＳ＿ＳＥ（図１４Ａ）を出力する演算増幅器に供給され、それぞれの正および負の閾値（図１４Ｂ）と比較され、ＣＦ信号およびＣＲ信号によってラッチされる。ラッチ出力は論理的にＯＲされてＣＳＯＫＦ信号を提供し、これを図１４Ｃの波形図に示す。ＣＳＯＫ回路は、連続する入力電流の最大値および最小値をチェックして、そのうちの１つがの特定の閾値、たとえば、約０．５〜１０Ａよりも小さいかどうかを判定する。連続する最大値および最小値のいずれかがそれぞれの閾値より大きい場合、ＣＳＯＫＦ信号は、入力電流が許容可能な形状を有することの表示としてプルダウンされる。 The CSOK circuit checks if the input current is zero and is "sine wave" without discontinuity. In the illustrated embodiment, the capacitor current information CS1 and CS2 are fed to an operational amplifier that outputs the current information signal CS_SE (FIG. 14A) and compared with their respective positive and negative thresholds (FIG. 14B), CF signal and CR. Latched by a signal. The latch output is logically ORed to provide a CSOKF signal, which is shown in the waveform diagram of FIG. 14C. The CSOK circuit checks the maximum and minimum values of continuous input currents to determine if one of them is less than a particular threshold, eg, about 0.5-10 A. If either the continuous maximum or minimum value is greater than their respective thresholds, the CSOKF signal is pulled down as an indication that the input current has an acceptable shape.

図１５は、図１２では保護／診断回路１２１０内のＯＣＰとして示される過電流保護回路の例を示す。例示された実施形態では、ＯＣＰ回路は、入力電流がそれぞれ正および負の閾値ＯＣＬ＋およびＯＣＬ−を上回るかどうかをチェックする各比較器に提供されるＣＳ＿ＳＥ信号（図１４Ａ）を使用する。比較器の出力は論理的にＯＲされ、その出力はエラー信号をラッチするために使用され、これによりマイクロコントローラがエラー信号（ＯＣＥＦ−過電流エラーフラグ）を読み取ることができる。 FIG. 15 shows an example of an overcurrent protection circuit shown as an OCP in the protection / diagnostic circuit 1210 in FIG. In the illustrated embodiment, the OCP circuit uses the CS_SE signal (FIG. 14A) provided to each comparator to check if the input current exceeds the positive and negative thresholds OCL + and OCL-, respectively. The output of the comparator is logically ORed and the output is used to latch the error signal, which allows the microcontroller to read the error signal (OCEF-overcurrent error flag).

図１５Ａは、ＯＣＰ＋が２６Ａに設定され、ＯＣＰ−が−２６Ａに設定された波形の例を示す。図に見られるように、サブプロットＩは入力電流を示し、サブプロットＩＩは比較器から出力されたＯＥＣＦ＋信号およびＯＥＣＦ−信号を示し、サブプロットＩＩＩは入力電流が約＋／−２６Ａを超える時に設定される（ラッチ出力）ＯＣＥＦ信号を示す。 FIG. 15A shows an example of a waveform in which OCP + is set to 26A and OCP- is set to −26A. As can be seen, subplot I shows the input current, subplot II shows the OECF + and OECF- signals output from the comparator, and subplot III shows when the input current exceeds about +/- 26A. Indicates the OCEF signal to be set (latch output).

図１６は、図１２の保護／診断回路１２１０においてＩＯＣＰとして表される、増分過電流保護回路の例を示す。いくつかの実装では、ＩＯＣＰ回路は、入力電流が指数エンベロープで増加する大きなトランジェントを検出する。なお、そのような過渡現象は、典型的には、システムの故障によって引き起こされることを理解されたい。 FIG. 16 shows an example of an incremental overcurrent protection circuit represented as an IOCP in the protection / diagnostic circuit 1210 of FIG. In some implementations, the IOCP circuit detects large transients where the input current increases with an exponential envelope. It should be understood that such transients are typically caused by system failure.

図示された実施形態では、上述のＣＳ＿ＳＥは、最大および最小電流レベルの入力を有する一連の比較器に供給される。比較器出力はＣＦ信号およびＣＲ信号でラッチされ、ラッチ出力は過電流状態を識別するために組み合わせられる。 In the illustrated embodiment, the CS_SE described above is fed to a series of comparators with inputs for maximum and minimum current levels. The comparator outputs are latched with CF and CR signals, and the latched outputs are combined to identify overcurrent conditions.

図１６Ａの波形図に示すように、連続する最大および最小電流レベルが監視される。連続する最大レベルと最小レベルとの間の電流レベルの差が閾値より大きい場合、コントローラによってリセットされるまで、誤差信号ＯＣＥＦ_ｄｉｆｆがラッチされる。サブプロットＩ、ＩＩ、およびＩＩＩは、上述した入力電流、ＣＦ信号およびＣＲ信号の例をそれぞれ示す。サブプロットＩＶは、ＣＦ信号によってラッチされた最大電流レベルを検出する比較器の出力の値であるＡ信号の例を示し、サブプロットＶは、ＣＲ信号によりラッチされた最小電流を検出する比較器の出力の値であるＣ信号の例を示す。サブプロットＶＩは、Ａ信号およびＣ信号の論理ＡＮＤに対応することができるＯＣＥＤ_ｄｉｆｆ信号の例を示す。 As shown in the waveform diagram of FIG. 16A, continuous maximum and minimum current levels are monitored. If the difference in current level between the continuous maximum and minimum levels is greater than the threshold, the error signal OCEF _diff is latched until reset by the controller. Subplots I, II, and III show examples of the input current, CF signal, and CR signal described above, respectively. Subplot IV shows an example of the A signal, which is the output value of the comparator that detects the maximum current level latched by the CF signal, and subplot V is the comparator that detects the minimum current latched by the CR signal. An example of the C signal which is the value of the output of is shown. The subplot VI shows an example of an _{OECD diff} signal that can correspond to the logical AND of the A and C signals.

図１７は、図１２の保護／診断回路１２１０内におけるＯＶＰとして表される過電圧保護回路の例を示す。一般に、ＯＶＰ回路は、前のサイクルから情報を使用して、現サイクルで過電圧状態から保護する。いくつかの実装では、スイッチング素子に対する駆動ＰＷＭ信号のターンオフエッジを遅延することによって、ＭＯＳＦＥＴ等のスイッチング素子の早すぎるターンオフが防止される。 FIG. 17 shows an example of an overvoltage protection circuit represented as an OVP in the protection / diagnostic circuit 1210 of FIG. In general, the OVP circuit uses information from the previous cycle to protect it from overvoltage conditions in the current cycle. In some implementations, delaying the turn-off edge of the drive PWM signal to the switching element prevents premature turn-off of the switching element, such as a MOSFET.

図１７Ａは、図示されるように、入力電流、ＣＦ信号、遅延ＣＦ信号、および電圧ゼロ交差信号を含む波形の例を示す。ＰＷＭ＿１は、現在の電流サイクルにおける過電圧状態から保護するために、スイッチング素子のターンオフを遅延させる信号Ｃ１を生成するために遅延される。 FIG. 17A shows an example of a waveform that includes an input current, a CF signal, a delayed CF signal, and a zero voltage crossover signal, as shown. PWM_1 is delayed to generate a signal C1 that delays the turn-off of the switching element to protect against overvoltage conditions in the current current cycle.

いくつかの実装では、保護／診断回路１２１０は、測定温度が所定の閾値を超えた場合にエラー信号を生成することができる温度センサを備える過温度保護（ＯＴＰ）をさらに含むことができる。 In some implementations, the protection / diagnostic circuit 1210 can further include overtemperature protection (OTP) with a temperature sensor capable of generating an error signal when the measured temperature exceeds a predetermined threshold.

図１８Ａは、図１２のゼロ交差検出器１２１４に対応することができるゼロ交差検出器の実装例を示す。この実装例のゼロ交差検出器は、図５Ａに示すゼロ交差検出器を部分的に変更したもの、または異形であってもよい。ゼロ交差検出器は、差動出力信号Ｖ_ＺＣ＋、Ｖ_ＺＣ−を生成することができる。 FIG. 18A shows an implementation example of a zero crossing detector that can correspond to the zero crossing detector 1214 of FIG. The zero intersection detector of this implementation example may be a partially modified version of the zero intersection detector shown in FIG. 5A, or a variant. Zero-crossing detector may generate a differential output signal _V ZC _{+, V ZC-.}

図１９は、図１６のバンドパスフィルタまたは積分器１６１８に対応することができるバンドパスフィルタ／積分器またはランプ生成回路の実装例を示す。この実装例のランプ生成回路は、図５Ａのランプジェネレータ５０８を部分的に変更したもの、または異形であってもよい。バンドパスフィルタ／積分器は、図５ＢのサブプロットＩＩＩに示すランプ信号のようなランプ信号を生成することができる。 FIG. 19 shows an implementation example of a bandpass filter / integrator or lamp generation circuit that can correspond to the bandpass filter or integrator 1618 of FIG. The lamp generation circuit of this implementation example may be a partially modified version of the lamp generator 508 of FIG. 5A, or a variant. The bandpass filter / integrator can generate a ramp signal such as the ramp signal shown in subplot III of FIG. 5B.

図２０は、図１２のＰＷＭ信号発生回路１２２０に対応することができるＰＷＭ信号発生器の実装例を示す。この実装例のＰＷＭ信号発生器は、図５Ａの変調器４０４内のＰＷＭ発生回路を部分的に変更したもの、または異形であってもよい。上述したように、ＰＷＭ信号発生器は、図１２のＭ１、Ｍ２などのスイッチング素子に対する駆動信号を生成することができる。 FIG. 20 shows an implementation example of a PWM signal generator that can correspond to the PWM signal generation circuit 1220 of FIG. The PWM signal generator of this implementation example may be a partially modified PWM signal generator in the modulator 404 of FIG. 5A, or may be a variant. As described above, the PWM signal generator can generate a drive signal for the switching elements such as M1 and M2 in FIG.

図２１は、図１２のシステムといくつかの共通点を有することができる保護／診断機能を含むデジタル実装２１００の例を示す。図示された実施形態では、コントローラ２１０２は、ピーク検出器２１０６およびゼロ交差検出器２１０８を含む変調器２１０４の一部を形成し、これらは図１２に関連して示したものと同様であってもよい。ピーク検出器２１０６およびゼロ交差検出器２１０８は、パワーステージ２１２０からセンサ出力信号ＣＳ１およびＣＳ２を受信することができる。変調器２１０４は、図１２および／または図１３〜図２０に示す保護／診断回路１２１０の機能のすべて、または任意の組み合わせを含むことができ、もしくは全く含まなくてもよい。図示された実施形態では、保護回路２１１０は、過電圧保護（ＯＶＰ）２１１２および過熱保護（ＯＴＰ）２１１４を含むことができる。いくつかの実装では、ＯＶＰ２１１２及びＯＴＰ２１１４は、例えば図１２および図１７に関連して上記に示す機能と類似していてもよい。なお、いくつかの実装では、マイクロコントローラ２１０２は、混合信号実装の機能の一部または全部を実行するように構成またはプログラムすることができることに留意されたい。機能によっては、同様の機能を実現するために追加のハードウェアが必要になることがある。例えば、マイクロコントローラ２１０２にプログラムすることができる機能は、過電流保護（ＯＣＰ）、増分過電流保護（ｉＯＣＰ）、電流整形ＯＫ（ＣＳＯＫ）、および／またはバンドパスフィルタ／積分器であってもよい。 FIG. 21 shows an example of a digital implementation 2100 that includes protection / diagnostic features that can have some similarities with the system of FIG. In the illustrated embodiment, the controller 2102 forms part of a modulator 2104 that includes a peak detector 2106 and a zero crossover detector 2108, even though they are similar to those shown in connection with FIG. Good. The peak detector 2106 and the zero crossover detector 2108 can receive the sensor output signals CS1 and CS2 from the power stage 2120. The modulator 2104 may or may not include all or any combination of the functions of the protection / diagnostic circuit 1210 shown in FIGS. 12 and / or FIGS. 13-20. In the illustrated embodiment, the protection circuit 2110 can include overvoltage protection (OVP) 2112 and overheat protection (OTP) 2114. In some implementations, OVP2112 and OTP2114 may be similar to the functions shown above, eg, in relation to FIGS. 12 and 17. It should be noted that in some implementations, the microcontroller 2102 can be configured or programmed to perform some or all of the functions of the mixed signal implementation. Some features may require additional hardware to achieve similar functionality. For example, the functions that can be programmed into the microcontroller 2102 may be overcurrent protection (OCP), incremental overcurrent protection (iOCP), current shaping OK (CSOK), and / or bandpass filter / integrator. ..

パワーステージ２１２０は、信号絶縁回路１２２２およびゲートドライバ１２２４を含むことができ、これらは上述したものと同様であってもよい。パワーステージ２１２０は、例えば上記のように、コンデンサＣ１と、スイッチング素子Ｍ１およびＭ２と、コンデンサＣ１を流れる電流を検出して電流情報信号ＣＳ１およびＣＳ２を供給する電流センサとを含むことができる。 The power stage 2120 may include a signal isolation circuit 1222 and a gate driver 1224, which may be similar to those described above. The power stage 2120 can include, for example, the capacitors C1, the switching elements M1 and M2, and the current sensor that detects the current flowing through the capacitors C1 and supplies the current information signals CS1 and CS2, as described above.

＜自動ゼロ電圧スイッチング制御＞
いくつかの実装では、ＰＷＭ制御コンデンサを備えるシステムは、そのスイッチ（例えば、ＭＯＳＦＥＴ）のゼロ電圧スイッチングのための強化回路を含む。いくつかの実装では、自動ＺＶＳ実装は、ＰＷＭ制御されたコンデンサに関連する例えばＭＯＳＦＥＴ等のスイッチング素子の故障を低減または排除するために、比較的著しい信号過渡の存在下でＺＶＳを提供する。いくつかの実装では、ボディダイオード導通センサは、以下により詳細に説明するように、スイッチング素子におけるボディダイオードの導通を検出し、スイッチング素子制御信号に影響を与える。 <Automatic zero voltage switching control>
In some implementations, a system with a PWM control capacitor includes an reinforced circuit for zero voltage switching of that switch (eg MOSFET). In some implementations, the automatic ZVS implementation provides ZVS in the presence of relatively significant signal transients to reduce or eliminate failures of switching elements such as MOSFETs associated with PWM controlled capacitors. In some implementations, the body diode continuity sensor detects the continuity of the body diode in the switching element and affects the switching element control signal, as described in more detail below.

図２２は、スイッチング素子Ｍ１およびＭ２、およびＺＶＳ機能によって制御される等価容量を有するＰＷＭ制御コンデンサＣ１の混合信号実装２２００の例を示す。いくつかの実装では、コントローラ２２０２、変調器２２０４、およびパワーステージ２２０６は、上記の実施形態といくつかの共通点を有することができる。パワーステージ２２０６は、内部または外部ボディダイオードＤ１、Ｄ２を備えることができるスイッチング素子Ｍ１およびＭ２およびコンデンサＣ１と、コンデンサＣ１を流れる電流を検出する電流センサ２２０８とを含む。電流センサ２２０８は、例えば変調器２２０４内のゼロ交差検出器２２１４に供給可能なコンデンサ電流情報ＣＳ１およびＣＳ２を提供する。 FIG. 22 shows an example of a mixed signal implementation 2200 of switching elements M1 and M2 and a PWM control capacitor C1 having an equivalent capacitance controlled by the ZVS function. In some implementations, the controller 2202, the modulator 2204, and the power stage 2206 can have some similarities with the above embodiments. The power stage 2206 includes switching elements M1 and M2 which can include internal or external body diodes D1 and D2, a capacitor C1, and a current sensor 2208 which detects a current flowing through the capacitor C1. The current sensor 2208 provides capacitor current information CS1 and CS2 that can be supplied, for example, to the zero crossover detector 2214 in the modulator 2204.

いくつかの実装では、パワーステージ２２０６は、Ｍ１またはＭ２ＭＯＳＦＥＴなどのスイッチング素子のボディダイオード、例えばＤ１、Ｄ２の導通を検出することができるボディダイオード導通センサ２２１５を含む。以下により詳細に説明するように、ノードｓ１およびｓ２における検出抵抗器Ｒｄｃｓ両端の電圧は、ボディダイオード導通センサ２２１５に供給されてもよい。 In some implementations, the power stage 2206 includes a body diode continuity sensor 2215 capable of detecting the continuity of a body diode of a switching element such as an M1 or M2 MOSFET, such as D1, D2. As described in more detail below, the voltages across the detection resistors Rdcs at nodes s1 and s2 may be supplied to the body diode continuity sensor 2215.

変調器２２０４は、基準電圧発生器２２１８、ゼロ交差検出器２２１４に結合されたバンドパスフィルタまたは積分器２２２０、およびＰＷＭ信号発生器２２２２を含み、上記と同様であってもよいスイッチング素子Ｍ１、Ｍ２の制御信号を生成することができる。パワーステージ２２０６は、ボディダイオード導通センサ２２１５に加えて、上述したものと同様の信号絶縁回路２２２４およびゲートドライバ２２２６を含んでもよい。ＺＶＳ回路２２３０を、変調器２２０４とパワーステージ２２０６との間に設けてもよい。いくつかの実装では、ボディダイオード導通センサ２２１５は、制御インターフェース２２０３を介してコントローラ２２０２に結合することができる。 The modulator 2204 includes a reference voltage generator 2218, a bandpass filter or integrator 2220 coupled to a zero crossover detector 2214, and a PWM signal generator 2222, which may be similar to the above switching elements M1, M2. Control signal can be generated. In addition to the body diode continuity sensor 2215, the power stage 2206 may include a signal isolation circuit 2224 and a gate driver 2226 similar to those described above. The ZVS circuit 2230 may be provided between the modulator 2204 and the power stage 2206. In some implementations, the body diode continuity sensor 2215 can be coupled to the controller 2202 via the control interface 2203.

図２３Ａは、図２２のゼロ交差検出器２２１４に対応することができるゼロ交差検出器の実装例を示す。ゼロ交差検出器２２１４は、コンデンサ電流情報信号ＣＳ１およびＣＳ２を入力として受け取り、出力信号ＣＰを生成する。出力信号ＣＰは、コントローラ２２０２に供給される。例えば、信号ＣＰの立ち上がりエッジおよび立ち下がりエッジは、コンデンサ電流のゼロ交差を示す。いくつかの実装では、ゼロ交差検出器２２１４は、図１８に図示した、上述するように構成することができる。 FIG. 23A shows an implementation example of a zero crossing detector that can correspond to the zero crossing detector 2214 of FIG. The zero intersection detector 2214 receives the capacitor current information signals CS1 and CS2 as inputs and generates an output signal CP. The output signal CP is supplied to the controller 2202. For example, the rising and falling edges of the signal CP indicate zero intersection of capacitor currents. In some implementations, the zero crossover detector 2214 can be configured as described above, illustrated in FIG.

図２３Ａに示すゼロ交差検出器２２１４の例は、ユニポーラ（例えば、＋３．３Ｖ）電圧源を使用する。いくつかの実装では、ゼロ交差検出器２２１４は、バイポーラ（例えば、＋５Ｖおよび−５Ｖ）電圧源（例えば、図１８参照）を使用するように構成することができる。さらに、比較器は、電流パルスの誤検出を防止するヒステリシスを有してもよい。さらに、実測電流などのＡＣ波形は、＋１．５Ｖのｄｃ電圧バイアスに対して正規化することができる。ＤＣ電圧バイアスは、例えば、抵抗分圧器、電圧リファレンス、シャントおよびレギュレータ、演算増幅器、ＤＣ／ＤＣコンバータ、またはこれらの組み合わせを使用して生成することができる。比較器出力の傾きは、負荷抵抗およびコンデンサによって制御することができる。 The example of zero crossover detector 2214 shown in FIG. 23A uses a unipolar (eg, + 3.3V) voltage source. In some implementations, the zero crossover detector 2214 can be configured to use bipolar (eg, + 5V and -5V) voltage sources (eg, see FIG. 18). In addition, the comparator may have hysteresis to prevent false detection of current pulses. Further, AC waveforms such as measured currents can be normalized to a dc voltage bias of + 1.5V. The DC voltage bias can be generated using, for example, a resistor divider, a voltage reference, a shunt and regulator, an operational amplifier, a DC / DC converter, or a combination thereof. The slope of the comparator output can be controlled by the load resistance and the capacitor.

図２３Ｂは、図２２のボディダイオード導通センサ２２１５の実施形態の例を示す。図２３Ａに示すボディダイオード導通センサ２２１５の例は、バイポーラ（例えば、＋５Ｖおよび−５Ｖ）電圧源を使用する。いくつかの実装では、ボディダイオード導通センサ２２１５は、ユニポーラ（例えば、３．３Ｖ）電圧源を使用するように構成することができる。上述したように、ボディダイオード導通センサ２２１５は、検出抵抗器Ｒｄｃｓ（図２２）の各端子におけるノードｓ１およびｓ２の電圧を受け取る。いくつかの実装では、ボディダイオード導通センサ２２１５は、Ｒ７を介してノードｓ２に結合された第１入力と、Ｒ８を介してノードｓ１に結合された第２入力とを有するレールトゥレール比較器２３０２を含み、コンデンサＣ４が第１および第２入力間に結合される。比較器２３０２は、差動出力ＶｐおよびＶｎを提供し、これらは、比較器Ｒ９およびＲ１０の入力にフィードバックされる。 FIG. 23B shows an example of the embodiment of the body diode continuity sensor 2215 of FIG. The example of the body diode continuity sensor 2215 shown in FIG. 23A uses a bipolar (eg, + 5V and −5V) voltage source. In some implementations, the body diode continuity sensor 2215 can be configured to use a unipolar (eg, 3.3V) voltage source. As described above, the body diode continuity sensor 2215 receives the voltages of the nodes s1 and s2 at each terminal of the detection resistor Rdcs (FIG. 22). In some implementations, the body diode continuity sensor 2215 has a rail-to-rail comparator 2302 having a first input coupled to node s2 via R7 and a second input coupled to node s1 via R8. The capacitor C4 is coupled between the first and second inputs. The comparator 2302 provides differential outputs Vp and Vn, which are fed back to the inputs of the comparators R9 and R10.

一実施形態では、スイッチング素子Ｍ１およびＭ２がＭＯＳＦＥＴとして設けられ、例えばＭ１用のボディダイオードが導通し始めると、検出抵抗器Ｒｄｃｓ内の電流パルスが検出される。コンポーネントＲ７、Ｒ８、およびＣ４は、Ｍ１（またはＭ２）電流のリンギングによるノイズを低減するローパスフィルタを形成する。構成要素Ｒ７、Ｒ８、Ｒ９、およびＲ１０は、電流パルスの誤検出を防止する比較器２３０２にヒステリシスを提供する。出力Ｖｎの立ち上がりエッジはＭ１ボディダイオードの導通開始の検出に対応し、出力Ｖｐの立ち上がりエッジはＭ２ボディダイオードの導通開始の検出に対応する。いくつかの実装では、出力ＶｎおよびＶｐは相補信号である。 In one embodiment, switching elements M1 and M2 are provided as MOSFETs, and when, for example, the body diode for M1 begins to conduct, a current pulse in the detection resistor Rdcs is detected. The components R7, R8, and C4 form a low-pass filter that reduces noise due to ringing of the M1 (or M2) current. The components R7, R8, R9, and R10 provide hysteresis to the comparator 2302 to prevent false detection of current pulses. The rising edge of the output Vn corresponds to the detection of the start of conduction of the M1 body diode, and the rising edge of the output Vp corresponds to the detection of the start of conduction of the M2 body diode. In some implementations, the outputs Vn and Vp are complementary signals.

図２４Ａ〜２４Ｅは、本発明の例示的な実施形態による自動ＺＶＳの波形の例を示す。図２４Ａは、Ｍ１の両端の電圧に対応する電圧Ｖ（Ｖ_ｃａｐ＋、ｓ１）（図２２参照）の波形を示し、図２４Ｂは、Ｍ２の両端の電圧に対応する波形Ｖ（Ｖ_ｃａｐ−、ｓ２）を示す。図２４Ｃは、検出抵抗器Ｒｄｃｓ（図２２参照）を流れる電流Ｉ（Ｒｄｃｓ）を示す。上述のように、ボディダイオードの導通が始まると、電流パルスが検出抵抗器Ｒｄｃｓの両端で検出される。図示された実施形態では、時刻ｔ_１において、Ｍ２（図２４Ｂ参照）はボディダイオードの導通を開始し、ボディダイオードの導通がＭ２電圧をクランプするので、Ｍ２電圧はほぼゼロに低下し、検出抵抗器Ｒｄｃｓの両端に電流パルスを発生させる。時刻ｔ_２において、図２４Ｅに示すように、Ｍ２ゲート駆動信号（ＰＷＭ２両端の電圧ｓ１２（図２２および図２３参照））によってＭ２がオンされる。図２４ＤはＭ１へのゲート駆動信号を示す。図に見られるように、Ｒｄｃｓ上の電流パルスは、Ｍ１、Ｍ２スイッチング素子のボディダイオード導通に対応する。ボディダイオード導通時間である時間ｔｄは、ｔ_２−ｔ_１に対応する。さらに、ボディダイオードの導通時間ｔｄを短くすると、ＭＯＳＦＥＴチャネルの電圧降下がボディダイオードＤ１およびＤ２の電圧降下よりも低くなるため、損失を低減することができる。いくつかの実装では、自動ＺＶＳは、対応するスイッチ（例えば、Ｍ１／Ｍ２）をオンにすることができるまで、Ｍ１またはＭ２電圧がゼロになることを検出するまで待機する。 24A-24E show an example of an automatic ZVS waveform according to an exemplary embodiment of the present invention. _{FIG. 24A shows the waveform of the voltage V (V cap +} , s1) (see FIG. 22) corresponding to the voltage across M1, and FIG. 24B shows the waveform V (V _cap− , s2) corresponding to the voltage across M2. ) Is shown. FIG. 24C shows the current I (Rdcs) flowing through the detection resistor Rdcs (see FIG. 22). As described above, when the body diode starts to conduct, a current pulse is detected at both ends of the detection resistor Rdcs. In the illustrated embodiment, at time t _1, M2 (see FIG. 24B) starts conduction of the body diode, the conduction of the body diode clamps the M2 voltage, M2 voltage is substantially reduced to zero, the detection resistor A current pulse is generated at both ends of the diode Rdcs. In time _{t 2, the} as shown in FIG. 24E, M2 is turned on by the M2 gate drive signal (PWM2 voltage across s12 (see FIGS. 22 and 23)). FIG. 24D shows a gate drive signal to M1. As seen in the figure, the current pulse on the Rdcs corresponds to the body diode conduction of the M1 and M2 switching elements. Time td is a body diode conduction time _corresponds to t 2 -t _1. Further, when the conduction time td of the body diode is shortened, the voltage drop of the MOSFET channel becomes lower than the voltage drop of the body diodes D1 and D2, so that the loss can be reduced. In some implementations, the automatic ZVS waits until it detects that the M1 or M2 voltage is zero until the corresponding switch (eg, M1 / M2) can be turned on.

図２５Ａ〜図２５Ｃは、自動ＺＶＳ実装のさらなる波形の例を示す。図２５Ａは、コンデンサＣ１の両端の電圧（Ｖ（Ｖ_ｃａｐ＋、Ｖ_ｃａｐ−））を示す。時刻ｔ_ｚｖａにおいて、図２５Ｂに示すように、Ｍ１またはＭ２のボディダイオード導通によって生じる検出抵抗器Ｒｄｃｓを流れる電流パルスに対応するＣ１両端のゼロ電圧が達成される。上述したように、電流パルスは、図２５Ｃに示す比較器２３０２（図２３）の出力Ｖ（Ｖ_ｎ）の変化をもたらす。 25A-25C show examples of additional waveforms in an automatic ZVS implementation. FIG. 25A shows the voltage across the capacitor C1 (V (V _{cap +} , V _cap− )). At time t _zva , as shown in FIG. 25B, a zero voltage across C1 corresponding to the current pulse flowing through the sense resistor Rdcs caused by the body diode conduction of M1 or M2 is achieved. As mentioned above, the current pulse results in a change in _{the output V (V n} ) of the comparator 2302 (FIG. 23) shown in FIG. 25C.

図２６は、図５Ａの変調器と類似性を有する変調器回路の実装例を示す。プログラム可能デバイスと、ハードウェアとソフトウェアとの間の様々な区画とを含むことができる他の回路実装も可能である。以下、図２６の変調器の動作について簡単に説明する。 FIG. 26 shows an implementation example of a modulator circuit having similarities to the modulator of FIG. 5A. Other circuit implementations that can include programmable devices and various partitions between hardware and software are also possible. Hereinafter, the operation of the modulator of FIG. 26 will be briefly described.

抵抗器Ｒ１は、電流信号ＣＳ１およびＣＳ２（図２２参照）を電流から電圧信号に変換する。構成要素Ｒ１３、Ｒ１４、Ｒ６、Ｒ２１、Ｃｆ１、Ｃｆ２および比較器ＣＭＰはゼロ交差検出器を形成し、その動作は上述した通りである。構成要素Ｒ１３、Ｒ１４、Ｃｆ１、Ｃｆ２はコモンモードノイズとディファレンシャルモードノイズを減衰させるローパスフィルタを構成し、Ｒ１３、Ｒ１４、Ｒ６、Ｒ２１はゼロ交差検出器にヒステリシスを供給する。構成要素Ｒ２、Ｒ４、Ｃｄ１、Ｃｄ２、Ｒ３、Ｒ５、Ｃ２、Ｃ３、Ｃｄｃｆ、Ｒｄｃｆおよび演算増幅器ＯＡはバンドパスフィルタ／積分器を含む。積分器機能は方形波信号Ｖ_ｚｃ＝Ｖ_ｚｃ−Ｖ_ｚｃ＋を三角波Ｖ_ｒａｍｐに変換する。バンドパスフィルタ機能は、ノイズの影響を制限する。いくつかの実装では、Ｖ_ｒｅｆ＝Ｖ_ｒｅｆ＋＝₋Ｖ_ｒｅｆであり、Ｖ_ｒｅｆは、パワーＭＯＳＦＥＴとして提供することができるＭ１およびＭ２に対するゲートドライバ信号のターンオフエッジと、ＰＷＭコンデンサＣ１の等価インピーダンスとを決定する。ＰＷＭ生成回路は、ＰＷＭ＿Ｍ１ｎ、ＰＷＭ＿Ｍ１、ＰＷＭ＿Ｍ２ｎ、およびＰＷＭ＿Ｍ２を出力する。 The resistor R1 converts the current signals CS1 and CS2 (see FIG. 22) from current to voltage signals. The components R13, R14, R6, R21, Cf1, Cf2 and the comparator CMP form a zero crossover detector, the operation of which is as described above. The components R13, R14, Cf1 and Cf2 constitute a low-pass filter that attenuates common mode noise and differential mode noise, and R13, R14, R6 and R21 supply hysteresis to the zero intersection detector. The components R2, R4, Cd1, Cd2, R3, R5, C2, C3, Cdcf, Rdcf and the operational amplifier OA include a bandpass filter / integrator. The integrator function converts the square wave signal V _zc = V _{zc −} V _zc + into a triangular wave V _ram . The bandpass filter function limits the effect of noise. In some _{implementations, V ref = V ref + =} - a _{V ref, V ref} is the turn-off edge of the gate driver signals for M1 and M2, which can be provided as a power MOSFET, an equivalent impedance of the PWM capacitor C1 decide. The PWM generation circuit outputs PWM_M1n, PWM_M1, PWM_M2n, and PWM_M2.

図２７Ａ〜２７Ｅは、ＺＶＳの変調器動作のための波形の例を示す。図２７Ａは、電流波形Ｉ（Ｌ３）を示しており、これは例えば図２のインダクタＬ３ｓを流れる電流である。図２７Ｂは、図２７Ｃに示す三角波信号Ｖ（Ｖ_ｒａｍｐ）の高ピークと低ピークにおけるゼロ交差検出を含むゼロ交差検出器（図２６参照）の差動出力（Ｖ_ｚｃ＋、Ｖ_ｚｃ−）を示し、これは、バンドパスフィルタ／積分器から出力される。図２７Ｄは、ＰＷＭ信号生成回路（図２６）から出力されるＭ１ゲート駆動信号Ｖ（ｐｗｍ＿ｍ１）を示す。図２７Ｅは、コンデンサＣ１の両端の電圧を示す。図からわかるように、Ｃ１の両端の電圧が０Ｖから上昇する時点でＭ１がオフされる。 27A-27E show examples of waveforms for ZVS modulator operation. FIG. 27A shows the current waveform I (L3), which is, for example, the current flowing through the inductor L3s of FIG. _{FIG. 27B shows the differential output (V zc +} , V _zc− ) of the zero crossing detector (see FIG. 26) including zero crossing detection at the high and low peaks of the _{triangular wave signal V (Vramp} ) shown in FIG. 27C. , This is output from the bandpass filter / integrator. FIG. 27D shows the M1 gate drive signal V (pwm_m1) output from the PWM signal generation circuit (FIG. 26). FIG. 27E shows the voltage across the capacitor C1. As can be seen from the figure, M1 is turned off when the voltage across C1 rises from 0V.

図２８Ａおよび２８Ｂは、例示的な実施形態において、ＺＶＳを達成するための例示的なパルス整形および論理調整回路の実装を示す。図２８Ａは、図２６のＰＷＭ信号発生器から出力される信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２を受けとるパルス整形回路２８００を示す。パルス整形回路２８００は、信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２のターンオンエッジを遅延させる。 28A and 28B show the implementation of an exemplary pulse shaping and logic conditioning circuit to achieve ZVS in an exemplary embodiment. FIG. 28A shows a pulse shaping circuit 2800 that receives the signals PWM_M1 and PWM_M2 output from the PWM signal generator of FIG. 26. The pulse shaping circuit 2800 delays the turn-on edges of the signals PWM_M1 and PWM_M2.

図２８は、例えば、コントローラからイネーブル信号Ｔｏｎ＿ｃｏｎｄとしての第１入力と、図２３の比較器２３０２によって提供されることができる第２入力Ｖ_ｎとを有する論理ＡＮＤゲートＡ３を備える回路を示す。上記のように、出力の立ち上がりエッジであるＶ_ｎはＭ１ボディダイオードの導通開始の検出に対応し、出力Ｖ_ｐの立ち上がりエッジはＭ２ボディダイオードの導通開始の検出に対応する。ＡＮＤＡ３出力はＶ_ｎｅ信号であり、コントローラによって作動される信号Ｖ_ｎである。同様に、ＡＮＤゲートＡ４はイネーブル信号Ｖ_ｐｅを生成する。なお、コントローラは、ＰＷＭコンデンサＣ１のスイッチング素子Ｍ１およびＭ２のオンまたはオフならびに自動ＺＶＳ機能のオンまたはオフが可能であることを理解されたい。 FIG. 28 shows, for example, a circuit with a logical AND gate A3 having a first input as an enable signal Ton_cond from a controller and a second input V _{n that can be provided by the comparator 2302 in FIG. As described above, V n,} which is the rising edge of the output, corresponds to the detection of the start of conduction of the M1 body diode, and _{the rising edge of the output V p} corresponds to the detection of the start of conduction of the M2 body diode. The ANDA3 output is a V _ne signal, which is a signal V _n activated by the controller. Similarly, the AND gate A4 generates an _{enable signal V pe.} It should be understood that the controller can turn on or off the switching elements M1 and M2 of the PWM capacitor C1 and turn on or off the automatic ZVS function.

Ｍ１パルス整形されたゲート駆動信号ＰＷＭ＿１＿ＰＳおよびＶ_ｎｅ信号は、Ｍ１ゲート駆動信号ＰＷＭ＿１を出力する論理ＯＲゲートＡ１に、入力として供給される。Ｍ２遅延ゲート駆動信号ＰＷＭ＿２＿ＰＳおよびＶ_ｐｅ信号は、Ｍ２ゲート駆動信号ＰＷＭ＿２を出力する論理ＯＲゲートＡ２に、入力として供給される。 M1 pulse shaping gates drive signals PWM_1_PS and _{V ne} signal, a logic OR gate A1 outputs a M1 gate drive signals PWM_1, supplied as input. M2 delayed gate drive signal PWM_2_PS and _{V pe} signal, a logic OR gate A2 to output the M2 gate drive signals PWM_2, supplied as input.

信号ＰＷＭ＿Ｍ１およびＰＷＭ＿Ｍ２は、ＰＷＭ＿１＿ＰＳおよびＰＷＭ＿２＿ＰＳに変更され、それらの時間領域波形の立ち上がりエッジは、Ｖ_ｎおよびＶ_ｐの立ち上がりエッジの後に来る。Ｍ１ゲートドライバ信号ＰＷＭ＿１の立ち上がりエッジは、Ｖ_ｎｅの立ち上がりエッジによって決定され、立ち下がりエッジはＰＷＭ＿１＿ＰＳによって決定される。Ｍ２ゲートドライバ信号ＰＷＭ＿２の立ち上がりエッジはＶ_ｐｅの立ち上がりエッジによって決定され、立ち下がりエッジはＰＷＭ＿２＿ＰＳによって決定される。 The signals PWM_M1 and PWM_M2 are changed to PWM_1_PS and PWM_2_PS, and the rising edge of their time domain waveform comes after the rising edge of _{V n} and V _p. The rising edge of the M1 gate driver signal PWM_1 _is determined by the rising edge of the _{V ne,} the falling edge is determined by PWM_1_PS. The rising edge of the M2 gate driver signal PWM_2 is determined by the rising edge of the _{V pe,} the falling edge is determined by PWM_2_PS.

図２９Ａは電流信号Ｉ（Ｌ３）を示し、図２９Ｂは、信号ＰＷＭ＿Ｍ１（図２８Ａの回路２８００への入力）の電圧レベルを示し、図２９Ｃは、ＰＷＭ＿１＿ＰＳ＊５の電圧レベルを示す。ここで、「＊５」は倍率を示す。図２９ＤはＣ１の両端の電圧Ｖ（Ｖ_ｃａｐ＋、Ｖ_ｃａｐ−）を示す。上述したように、Ｍ１ゲート駆動信号ＰＷＭ＿Ｍ１は、自動ＺＶＳが完了するように遅延されてＭ１ターンオンを遅延させる。 29A shows the current signal I (L3), FIG. 29B shows the voltage level of the signal PWM_M1 (input to circuit 2800 of FIG. 28A), and FIG. 29C shows the voltage level of PWM_1_PS * 5. Here, "* 5" indicates a magnification. FIG. 29D shows the voltage V (V _{cap +} , V _cap− ) across C1. As described above, the M1 gate drive signal PWM_M1 is delayed so that the automatic ZVS is completed, delaying the M1 turn-on.

図３０Ａ〜３０Ｆは、本発明の実施形態の例による自動ＺＶＳを用いたコンデンサＣ１のＰＷＭ制御のための波形の例を示す。図３０Ａは、コンデンサＣ１の両端の電圧Ｖ（Ｖ_ｃａｐ＋、Ｖ_ｃａｐ−）を示し、図３０Ｂは、検出抵抗器Ｒｄｃｓ（図２５Ｂ）を流れる電流パルスＩ（Ｒｄｃｓ）を示し、図３０Ｃの信号Ｖ_ｎの遷移をもたらして（図２５Ｃにも示す）、Ｍ１をオンにすることができる。Ｍ１の遅延されたターンオンを、Ｖ（ｐｗｍ＿１＿ｐｓ）として図３０Ｄに示し、その生成を図２８Ａに示す。変調器およびパルス整形（図２８Ａ、２８Ｂ参照）は、Ｍ１をオフにするＶ（ｐｗｍ＿１＿ｐｓ）のパルスエッジを決定する。図３０Ｅは、Ｍ１へのゲート駆動信号Ｖ（ＰＷＭ１、ｓ１２）を、図２８に示すＶ_ｎの論理ＯＲおよびｐｗｍ＿１＿ｐｓとして示す。図３０Ｆに示すＭ２用のゲート駆動信号Ｖ（ＰＷＭ２、ｓ１２）は、同様の方法で生成される。 30A to 30F show an example of a waveform for PWM control of the capacitor C1 using the automatic ZVS according to the example of the embodiment of the present invention. FIG. 30A shows the voltage V (V _{cap +} , V _cap− ) across the capacitor C1, FIG. 30B shows the current pulse I (Rdcs) flowing through the detection resistor Rdcs (FIG. 25B), and FIG. 30C shows the signal V in FIG. 30C. _{M1 can be turned on, resulting in n} transitions (also shown in FIG. 25C). The delayed turn-on of M1 is shown in FIG. 30D as V (pwm_1_ps) and its generation is shown in FIG. 28A. The modulator and pulse shaping (see FIGS. 28A, 28B) determine the pulse edge of V (pwm_1_ps) that turns off M1. FIG. 30E shows the gate drive signals V (PWM1, s12) to M1 as the logical OR of _{V n and pwm_1_ps shown in FIG. 28.} The gate drive signal V (PWM2, s12) for M2 shown in FIG. 30F is generated by the same method.

図３１Ａおよび図３１Ｂは、図２の回路と同様である図３１Ｃに示す例示的なテスト回路の結果の例を示す。上記のように、コンデンサＣ３ｓ（図３１Ｃ参照）のＰＷＭは、自動ＺＶＳで行われる。図３１Ａでは、Ｍ１およびＭ２用のシリコンＭＯＳＦＥＴスイッチングデバイスについて、自動ＺＶＳを備えないものを左側に示し、自動ＺＶＳを備えるものを右側に示す。図３１Ｂは、Ｍ１およびＭ２用のシリコンＭＯＳＦＥＴスイッチングデバイスについて、自動ＺＶＳを備えるものを左側に示し、図３１Ａのものとは異なる電圧リファレンスＶ_ｒｅｆに対する自動ＺＶＳを備えないものを右側に示す。 31A and 31B show examples of the results of an exemplary test circuit shown in FIG. 31C, which is similar to the circuit of FIG. As described above, the PWM of the capacitor C3s (see FIG. 31C) is performed by the automatic ZVS. In FIG. 31A, the silicon MOSFET switching devices for M1 and M2 that do not have automatic ZVS are shown on the left side, and those that have automatic ZVS are shown on the right side. FIG. 31B shows the silicon MOSFET switching devices for M1 and M2 with automatic ZVS on the left side and those without automatic ZVS for a _{voltage reference V ref different from that of FIG. 31A on the right side.}

図３２は、図３１Ｃの回路に対する自動ＺＶＳを備えない（図３２の左側）、または備える（図３２の右側）Ｍ１およびＭ２用のシリコンカーバイドＭＯＳＦＥＴの電力損失低減を示す。図からわかるように、自動ＺＶＳは約１６Ｗの電力損失を削減する。 FIG. 32 shows the power loss reduction of silicon carbide MOSFETs for M1 and M2 without or with automatic ZVS for the circuit of FIG. 31C (left side of FIG. 32) or with (right side of FIG. 32). As can be seen from the figure, the automatic ZVS reduces the power loss by about 16W.

図３３は、ＺＶＳ機能なしの動作（図３３の左側）と比較して、自動ＺＶＳ（図３３の右側）の動作中に約７．３℃の温度低下をもたらすシリコンカーバイドＭＯＳＦＥＴとしてのＭ１およびＭ２の熱イメージングを示す。 FIG. 33 shows M1 and M2 as silicon carbide MOSFETs that result in a temperature drop of about 7.3 ° C during operation of automatic ZVS (right side of FIG. 33) as compared to operation without ZVS function (left side of FIG. 33). Shows thermal imaging of.

図３４は、本明細書に記載の処理の少なくとも一部を実行することができる例示的なコンピュータ３４００を示す。コンピュータ３４００は、プロセッサ３４０２、揮発性メモリ３４０４、不揮発性メモリ３４０６（例えばハードディスク）、出力装置３４０７、およびグラフィカルユーザインタフェース（ＧＵＩ）３４０８（例えば、マウス、キーボード、ディスプレイ）を備える。不揮発性メモリ３４０６は、コンピュータ命令３４１２、オペレーティングシステム３４１６、およびデータ３４１８を格納する。一例において、コンピュータ命令３４１２は、揮発性メモリ３４０４からプロセッサ３４０２によって実行される。一実施形態では、条項３４２０は、非一時的コンピュータ可読命令を含む。 FIG. 34 shows an exemplary computer 3400 capable of performing at least some of the processes described herein. The computer 3400 includes a processor 3402, a volatile memory 3404, a non-volatile memory 3406 (eg, a hard disk), an output device 3407, and a graphical user interface (GUI) 3408 (eg, a mouse, keyboard, display). The non-volatile memory 3406 stores computer instructions 3412, operating system 3416, and data 3418. In one example, computer instruction 3412 is executed from volatile memory 3404 by processor 3402. In one embodiment, Clause 3420 includes a non-temporary computer-readable instruction.

開示された技術は、特定の好ましい実施形態に関連して記載されているが、他の実施形態は、当業者によって理解され、本開示の範囲内であることが意図される。例えば、無線電力を送信することに関連する設計、方法、構成要素の構成などは、その様々な特定の適用およびその例と共に上記で説明される。当業者であれば、本明細書に記載された設計、構成要素、構成または構成要素を組み合わせてもしくは交換可能に使用することができ、上記の説明はそのような互換性または構成要素の組合せを本明細書に記載されたもののみに限定するものではないことを理解されたい。 The disclosed techniques have been described in the context of certain preferred embodiments, but other embodiments are understood by those skilled in the art and are intended to be within the scope of the present disclosure. For example, designs, methods, component configurations, etc. related to transmitting wireless power are described above along with their various specific applications and examples thereof. Those skilled in the art may use the designs, components, components or components described herein in combination or interchangeably, and the above description will provide such compatibility or combination of components. It should be understood that it is not limited to those described herein.

説明のために、前述の記載は、高出力無線電力伝送アプリケーション、例えば電気自動車を充電するための電力伝送におけるデバイス、コンポーネント、および方法の使用に焦点を当てている。 For illustration purposes, the above description focuses on the use of devices, components, and methods in high power wireless power transfer applications, such as power transfer for charging electric vehicles.

しかし、より一般的には、本明細書で開示されるデバイス、構成要素、および方法を使用して電力を受け取ることができるデバイスは、幅広い電気デバイスを含むことができ、本明細書の例示目的で記載されたデバイスに限定されないことを理解されたい。一般に、携帯電話、キーボード、マウス、ラジオ、カメラ、携帯電話、ヘッドセット、腕時計、ヘッドフォン、ドングル、多機能カード、食品および飲料アクセサリなどの任意の携帯用電子機器、並びにプリンタ、時計、ランプ、ヘッドフォン、外部ドライブ、プロジェクタ、デジタルフォトフレーム、追加ディスプレイなどの任意の作業場用電子デバイスは、本明細書に開示されたデバイス、構成要素、および方法を用いて無線で電力を受け取ることができる。さらに、電気またはハイブリッド車両、電動車椅子、スクーター、動力工具などの任意の電気装置は、本明細書で開示される装置、構成要素および方法を用いて無線で電力を受け取ることができる。 However, more generally, devices capable of receiving power using the devices, components, and methods disclosed herein can include a wide range of electrical devices, for purposes of illustration herein. Please understand that it is not limited to the devices described in. In general, any portable electronic device such as cell phones, keyboards, mice, radios, cameras, cell phones, headsets, watches, headphones, dongle, multifunction cards, food and beverage accessories, as well as printers, watches, lamps, headphones. Any workplace electronic device, such as an external drive, projector, digital photo frame, additional display, can receive power wirelessly using the devices, components, and methods disclosed herein. In addition, any electrical device such as an electric or hybrid vehicle, electric wheelchair, scooter, power tool, etc. can receive power wirelessly using the devices, components and methods disclosed herein.

本開示では、コンデンサ、インダクタ、抵抗器などの特定の回路またはシステム構成要素は、回路の「構成要素」または「要素」と呼ばれる。本開示はまた、これらの構成要素または要素の直列および並列の組み合わせを、要素、ネットワーク、トポロジ、回路などと呼ぶ。しかしながら、より一般的には、単一の構成要素または構成要素の特定のネットワークが本明細書に記載されている場合、代替実施形態は、要素のネットワーク、代替ネットワーク、および／またはその他を含むことができることを理解されたい。 In the present disclosure, certain circuit or system components such as capacitors, inductors, resistors, etc. are referred to as "components" or "elements" of the circuit. The present disclosure also refers to these components or combinations of the components in series and in parallel as elements, networks, topologies, circuits, and the like. However, more generally, where a single component or a particular network of components is described herein, the alternative embodiment includes a network of elements, an alternative network, and / or others. Please understand that you can.

本明細書において、回路またはシステム構成要素に言及する時、「結合」という用語は、１つまたは複数の構成要素間の適切な有線または無線の、直接的または間接的な接続を記述するために使用され、その結合を介して情報または信号を一方の構成要素から別の構成要素に渡すことができる。 When referring to a circuit or system component herein, the term "coupling" is used to describe a suitable wired or wireless, direct or indirect connection between one or more components. Used, information or signals can be passed from one component to another through its coupling.

本明細書において、「直接接続」または「直接接続される」という用語は、２つの要素間においてそれらの間に介在するアクティブな要素なしで接続される直接接続を指す。用語「電気的に接続される」または「電気的接続」は、２つの要素が共通の電位を有するように接続される要素間の電気的接続を指す。さらに、第１構成要素と第２構成要素の端子との間の接続は、第１構成要素と、第２構成要素を通過しない端子との間に経路が存在することを意味する。 As used herein, the term "direct connection" or "direct connection" refers to a direct connection between two elements that is connected without an active element intervening between them. The term "electrically connected" or "electrically connected" refers to an electrical connection between elements that are connected so that the two elements have a common potential. Further, the connection between the terminals of the first component and the terminals of the second component means that there is a path between the first component and the terminals that do not pass through the second component.

本明細書に記載される主題および動作の実施は、本明細書に開示される構造を含むデジタル電子回路、またはコンピュータソフトウェア、ファームウェア、もしくはハードウェア、およびそれらの構造的同等物内でまたは１つ以上のそれらの組み合わせ内で、実現可能である。本明細書に記載される主題の実施は、１つ以上のコンピュータプログラム、すなわち、データ処理装置によって実行される、またはデータ処理装置の動作を制御するためのコンピュータ記憶媒体上に符号化されたコンピュータプログラム命令の１つまたは複数のモジュールを使用して実現することができる。これに代えてまたは加えて、プログラム命令は、データ処理装置によって実行される適切な受信装置へ送信される情報を符号化するために生成された、例えば機械生成電気信号、光学信号、または電磁信号などの人工的に生成された伝播信号にコード化されてもよい。コンピュータ記憶媒体は、コンピュータ可読記憶装置、コンピュータ可読記憶基板、ランダムまたはシリアル・アクセス・メモリ・アレイまたは装置、またはそれらの１つまたは複数の組み合わせであってもよく、もしくはそれらに含まれてもよい。さらに、コンピュータ記憶媒体は伝播信号ではないが、コンピュータ記憶媒体は、人工的に生成された伝播信号でコード化されたコンピュータプログラム命令のソースまたは宛先とすることができる。コンピュータ記憶媒体はまた、１つまたは複数の別個の物理的構成要素または媒体（例えば、複数のＣＤ、ディスク、または他の記憶装置）であってもよく、またはこれらに含まれてもよい。 The performance of the subject matter and operations described herein is within or one of digital electronic circuits, including the structures disclosed herein, or computer software, firmware, or hardware, and their structural equivalents. It is feasible within the combination of the above. The implementation of the subject matter described herein is a computer programmed on one or more computer programs, i.e., a computer executed by a data processor or encoded on a computer storage medium for controlling the operation of the data processor. It can be implemented using one or more modules of program instructions. Alternatively or additionally, program instructions are generated to encode information transmitted to the appropriate receiver performed by the data processing device, such as a machine-generated electrical, optical, or electromagnetic signal. It may be encoded by an artificially generated propagation signal such as. The computer storage medium may be, or may be contained in, a computer-readable storage device, a computer-readable storage board, a random or serial access memory array or device, or one or a combination thereof. .. Further, although the computer storage medium is not a propagation signal, the computer storage medium can be the source or destination of a computer program instruction encoded by an artificially generated propagation signal. The computer storage medium may also be, or may be included in, one or more separate physical components or media (eg, multiple CDs, discs, or other storage devices).

本明細書で説明する動作は、１つまたは複数のコンピュータ可読記憶装置に格納されたデータまたは他のソースから受信したデータに対してデータ処理装置によって実行される動作として実装することができる。 The operations described herein can be implemented as operations performed by a data processor with respect to data stored in one or more computer-readable storage devices or data received from other sources.

「データ処理装置」という用語は、データを処理するためのあらゆる種類の装置、デバイス、および機械を包含し、例えば、プログラム可能なプロセッサ、コンピュータ、チップ上のシステム、これの複数のもの、これらの組み合わせ、または上記のものを含む。装置は、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）などの専用論理回路を含むことができる。装置はまた、ハードウェアに加えて、対象のコンピュータプログラムの実行環境を生成するコード、例えば、プロセッサファームウェア、プロトコルスタック、データベース管理システム、オペレーティングシステム、クロスプラットフォームランタイム環境、仮想マシン、またはそれらのうちの１つ以上の組み合わせを含むものを構成するコードを含むことができる。装置および実行環境は、ウェブサービス、分散コンピューティング、およびグリッドコンピューティングインフラストラクチャなど、様々な異なるコンピューティングモデルインフラストラクチャを実現することができる。 The term "data processor" includes all types of devices, devices, and machines for processing data, such as programmable processors, computers, systems on chips, and more than one of these. Including combinations or the above. The device can include dedicated logic circuits such as FPGAs (Field Programmable Gate Arrays) or ASICs (Application Specific Integrated Circuits). In addition to the hardware, the device also generates code that generates the execution environment for the target computer program, such as processor firmware, protocol stacks, database management systems, operating systems, cross-platform runtime environments, virtual machines, or any of them. It can include codes that make up what contains one or more combinations. Equipment and execution environments can implement a variety of different computing model infrastructures, including web services, distributed computing, and grid computing infrastructures.

コンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、スクリプト、またはコードとしても知られる）は、コンパイルまたは解釈された言語、宣言的または手続き的な言語を含む、任意の形式のプログラミング言語で記述することができ、また、スタンドアロンプログラムとして、またはモジュール、コンポーネント、サブルーチン、オブジェクト、もしくはコンピューティング環境での使用に適した他のユニットとして、任意の形式で配置することができる。コンピュータプログラムは、ファイルシステム内のファイルに対応することができるが、必ずしもその必要はない。プログラムは、他のプログラムまたはデータ（例えば、マークアップ言語文書に格納された１つまたは複数のスクリプト）を保持するファイルの一部、対象のプログラム専用の単一ファイル、または複数のコーディネートファイル（たとえば、１つまたは複数のモジュール、サブプログラム、またはコードの一部を格納するファイル）に格納することができる。コンピュータプログラムは、１つのコンピュータ上で実行されるように、または１つのサイトに位置するもしくは複数のサイトに分散されて通信ネットワークによって相互接続された複数のコンピュータ上で実行されるように、配置することができる。 Computer programs (also known as programs, software, software applications, scripts, or code) can be written in any form of programming language, including compiled or interpreted languages, declarative or procedural languages. It can also be deployed in any format as a stand-alone program or as a module, component, subroutine, object, or other unit suitable for use in a computing environment. Computer programs can, but do not necessarily, work with files in the file system. A program is a portion of a file that holds other programs or data (eg, one or more scripts stored in a markup language document), a single file dedicated to the target program, or multiple coordinated files (eg,). It can be stored in one or more modules, subprograms, or files that store parts of the code). Computer programs are arranged to run on one computer, or on multiple computers located at one site or distributed across multiple sites and interconnected by communication networks. be able to.

本明細書に記載のプロセスおよび論理フローは、入力データを操作して出力を生成することによってアクションを実行する１つまたは複数のコンピュータプログラムを実行する１つまたは複数のプログラム可能なプロセッサによって実行することができる。プロセスおよび論理フローはまた、例えばＦＰＧＡ（フィールドプログラマブルゲートアレイ）またはＡＳＩＣ（特定用途向け集積回路）などの専用論理回路によっても実行することができ、装置をこれらの専用論理回路として実装することもできる。 The processes and logical flows described herein are performed by one or more programmable processors that execute one or more computer programs that perform actions by manipulating input data to produce output. be able to. Processes and logic flows can also be performed by dedicated logic circuits such as FPGAs (Field Programmable Gate Arrays) or ASICs (Application Specific Integrated Circuits), and devices can be implemented as these dedicated logic circuits. ..

コンピュータプログラムの実行に適したプロセッサは、例えば、汎用マイクロプロセッサおよび専用マイクロプロセッサ、および任意の種類のデジタルコンピュータの任意の１つまたは複数のプロセッサを含む。一般に、プロセッサは、読み出し専用メモリまたはランダムアクセスメモリまたはその両方から命令およびデータを受信する。コンピュータの要素は、命令に従ってアクションを実行するためのプロセッサと、命令およびデータを記憶するための１つまたは複数のメモリデバイスとを含むことができる。一般に、コンピュータはまた、例えば磁気、光磁気ディスク、または光ディスク等のデータを格納するための１つまたは複数の大容量記憶装置からデータを受信またはそこにデータを送信、もしくはその両方を行うために、これらの装置を含む、またはこれらの装置に動作可能に結合される。しかしながら、コンピュータはそのような装置を備える必要はない。さらに、コンピュータは、別のデバイス、例えば、無線電力送信機または受信機、または車両、携帯電話、携帯情報端末（ＰＤＡ）、携帯オーディオまたはビデオプレーヤ、ゲームコンソール、または全地球測位システム（ＧＰＳ）受信機などの無線充電式または無線受電式デバイスに埋め込むことができる。コンピュータプログラム命令およびデータの格納に適したデバイスは、すべての形態の不揮発性メモリ、媒体およびメモリデバイスを含み、これらは例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリデバイスなどの半導体メモリデバイスと、例えば内部ハードディスクまたはリムーバブルディスク等の磁気ディスクと、光磁気ディスクと、ＣＤ−ＲＯＭおよびＤＶＤ−ＲＯＭディスクとを含む。プロセッサおよびメモリは、専用論理回路によって補完されてもよく、もしくは専用論理回路に組み込むことができる。 Suitable processors for running computer programs include, for example, general purpose and dedicated microprocessors, and any one or more processors of any type of digital computer. Generally, the processor receives instructions and data from read-only memory and / or random access memory. A computer element can include a processor for performing actions according to instructions and one or more memory devices for storing instructions and data. In general, computers also receive data from or send data from one or more mass storage devices for storing data, such as magnetic, magneto-optical disks, or optical discs, or both. , Including these devices, or operably coupled to these devices. However, the computer need not be equipped with such a device. In addition, the computer may receive another device, such as a wireless power transmitter or receiver, or vehicle, cell phone, personal digital assistant (PDA), portable audio or video player, game console, or Global Positioning System (GPS). It can be embedded in wireless rechargeable or wireless powered devices such as machines. Suitable devices for storing computer program instructions and data include all forms of non-volatile memory, media and memory devices, such as semiconductor memory devices such as EPROMs, EEPROMs, flash memory devices and, for example, internal hard disks or. It includes a magnetic disk such as a removable disk, a magneto-optical disk, and a CD-ROM and a DVD-ROM disk. The processor and memory may be complemented by a dedicated logic circuit or can be incorporated into a dedicated logic circuit.

本明細書は多くの具体的な実装の詳細を含むが、これらは本開示のいかなる実装の範囲または請求される可能性のある範囲の限定として解釈されるべきではなく、例示的な実装に特有の特徴の説明として解釈されるべきである。別個の実装の文脈における本明細書で説明される特定の機能は、単一の実装において組み合わせて実施することもできる。逆に、単一の実装の文脈で説明されている様々な機能は、複数の実装で別々にまたは任意の適切なサブコンビネーションで実施することもできる。さらに、特徴は、特定の組み合わせで作用するものとして上述されており、当初はそのように主張されているものであっても、請求された組み合わせから１つ以上の特徴は、場合によっては組み合わせから切り取られてもよく、請求された組み合わせは、サブコンビネーションまたはサブコンビネーションの変形に向けられてもよい。 Although this specification contains many specific implementation details, these should not be construed as a limitation of any implementation or may be claimed in the present disclosure and are specific to exemplary implementations. Should be interpreted as an explanation of the characteristics of. The particular functions described herein in the context of separate implementations can also be performed in combination in a single implementation. Conversely, the various functions described in the context of a single implementation can also be implemented separately in multiple implementations or in any suitable subcombination. Further, the features are described above as acting in a particular combination, and even if initially claimed to be so, one or more features from the claimed combination may, in some cases, from the combination. It may be cut out and the claimed combination may be directed to a sub-combination or a variant of the sub-combination.

同様に、動作が特定の順序で図面に示されているが、これは、望ましい結果を達成するために、そのような動作が示された特定の順序で、または順番に実行されることを必要とするものとして、または記載されたすべての動作を実行する必要があると理解されるべきではない。特定の状況では、マルチタスク処理と並列処理が有利な場合がある。さらに、上述の実装における様々なシステム構成要素の分離は、すべての実装においてそのような分離を必要とするものとして理解されるべきではなく、記載されたプログラム構成要素およびシステムは、一般に、単一のソフトウェア製品に一緒に統合され得るか、または複数のソフトウェア製品にパッケージ化され得ることが理解されるべきである。 Similarly, the actions are shown in the drawings in a particular order, but this requires that such actions be performed in the particular order shown or in order to achieve the desired result. It should not be understood that it is necessary to perform all the actions described, or as such. In certain situations, multitasking and parallelism may be advantageous. Moreover, the separation of the various system components in the implementations described above should not be understood as requiring such separation in all implementations, and the program components and systems described are generally single. It should be understood that they can be integrated into one software product or packaged into multiple software products.

Claims (20)

コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子は、前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は、前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は、前記第１トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
第１の時間に入力電流の第１ゼロ交差を検出するステップと、
前記第１の時間から第１遅延期間の後に、前記第１トランジスタをオフにするステップであって、前記第１遅延期間の長さは入力値によって制御されるステップと、
前記第１の時間の後の第２の時間に、前記入力電流の第２ゼロ交差を検出するステップと、
前記第１トランジスタをオフに切り換えてから前記第２ゼロ交差を検出するまでの経過時間を測定するステップと、
前記経過時間に基づいてカウンタを設定するステップと、
前記カウンタに基づく第２遅延期間の後に、前記第１トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。 With a capacitor
A first transistor including a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal, and the first transistor drain terminal is electrically connected to the first terminal of the capacitor.
A second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal are provided, and the second transistor drain terminal is electrically connected to the second terminal of the capacitor, and the second transistor source terminal is provided. The second transistor, which is electrically connected to the first transistor source terminal,
A control circuit coupled to the first transistor gate terminal and the second transistor gate terminal,
In a variable capacitance element comprising
The control circuit
The step of detecting the first zero intersection of the input current in the first time,
A step of turning off the first transistor after the first time to the first delay period, wherein the length of the first delay period is controlled by an input value.
In the second time after the first time, the step of detecting the second zero intersection of the input current and
A step of measuring the elapsed time from turning off the first transistor to detecting the second zero intersection, and
The step of setting the counter based on the elapsed time and
After the second delay period based on the counter, the step of switching the first transistor on and
A variable capacitance element, characterized in that it is configured to adjust the effective capacitance of the capacitor by performing an operation including the above. 前記動作はさらに、
前記第２の時間から前記第１遅延期間の後に、前記第２トランジスタをオフに切り換えるステップと、
前記第２の時間の後の第３の時間に、前記入力電流の第３ゼロ交差を検出するステップと、
前記第２トランジスタをオフに切り換えてから前記第３ゼロ交差を検出するまでの第２経過時間を測定するステップと、
前記第２経過時間に基づいて第２カウンタを設定するステップと、
前記第２カウンタに基づく第３遅延期間の後に、前記第２トランジスタをオンに切り換えるステップと、
を含む、請求項１に記載の可変容量素子。 The above operation further
After the first delay period from the second time, the step of switching the second transistor off and
In the third time after the second time, the step of detecting the third zero intersection of the input current and
A step of measuring the second elapsed time from switching the second transistor off to detecting the third zero intersection, and
The step of setting the second counter based on the second elapsed time, and
After the third delay period based on the second counter, the step of switching the second transistor on and
The variable capacitance element according to claim 1. 前記コンデンサの前記実効キャパシタンスは前記入力値によって制御される、請求項１に記載の可変容量素子。 The variable capacitance element according to claim 1 , wherein the effective capacitance of the capacitor is controlled by the input value. 前記入力値は位相遅延値であり、前記第１遅延期間は

に等しく、ここでφは前記位相遅延値を表し、Ｔは前記入力電流の周期を表す、請求項１に記載の可変容量素子。 The input value is a phase delay value, and the first delay period is

The variable capacitance element according to claim 1 , wherein φ represents the phase delay value and T represents the period of the input current. 前記経過時間に基づいて前記カウンタを設定するステップは、測定された前記経過時間と所定の遅延期間とを合わせた時間に前記カウンタを設定するステップを含む、請求項１に記載の可変容量素子。 The variable capacitance element according to claim 1 , wherein the step of setting the counter based on the elapsed time includes a step of setting the counter at a time obtained by combining the measured elapsed time and a predetermined delay period. 前記所定の遅延期間は８００ｎｓ未満である、請求項５に記載の可変容量素子。 The variable capacitance element according to claim 5, wherein the predetermined delay period is less than 800 ns. 前記第１トランジスタおよび前記第２トランジスタは、シリコンＭＯＳＦＥＴトランジスタ、シリコンカーバイドＭＯＳＦＥＴトランジスタ、または窒化ガリウムＭＯＳＦＥＴトランジスタからなるグループから選択される、請求項１に記載の可変容量素子。 The variable capacitance element according to claim 1 , wherein the first transistor and the second transistor are selected from a group consisting of a silicon MOSFET transistor, a silicon carbide MOSFET transistor, or a gallium nitride MOSFET transistor. 請求項１に記載の可変容量素子を備える、高電圧インピーダンス整合システム。 A high voltage impedance matching system comprising the variable capacitance element according to claim 1. 請求項１に記載の可変容量素子に電気的に結合された誘導コイルを備える、高出力無線エネルギー伝送システム。 A high-power wireless energy transmission system including an induction coil electrically coupled to the variable capacitance element according to claim 1. コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子は、前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は前記第１トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
第１の時間に入力電流のゼロ交差を検出するステップと、
前記第１トランジスタをオフに切り換えるステップと、
入力値に基づいて、前記コンデンサの両端の電圧がゼロの時に前記第１トランジスタをオンに切り換えるための第１遅延期間を推定するステップと、
前記第１の時間から前記第１遅延期間の後に、前記第１トランジスタをオンに切り換えるステップと、
第２の時間に前記入力電流のゼロ交差を検出するステップと、
前記第２トランジスタをオフに切り換えるステップと、
前記入力値に基づいて、前記コンデンサの両端の電圧がゼロの時に前記第２トランジスタをオンに切り換えるための第２遅延期間を推定するステップと、
前記第２の時間から前記第２遅延期間の後に、前記第２トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。 With a capacitor
A first transistor including a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal, and the first transistor drain terminal is electrically connected to the first terminal of the capacitor.
A second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal are provided, the second transistor drain terminal is electrically connected to the second terminal of the capacitor, and the second transistor source terminal is The second transistor, which is electrically connected to the first transistor source terminal,
A control circuit coupled to the first transistor gate terminal and the second transistor gate terminal,
In a variable capacitance element comprising
The control circuit
The step of detecting the zero intersection of the input current in the first time,
The step of switching off the first transistor and
Based on the input value, a step of estimating the first delay period for switching the first transistor on when the voltage across the capacitor is zero, and
After the first time to the first delay period, the step of switching the first transistor on and
In the second time, the step of detecting the zero intersection of the input current and
The step of switching the second transistor off and
Based on the input value, a step of estimating a second delay period for switching the second transistor on when the voltage across the capacitor is zero, and
After the second delay period from the second time, the step of switching the second transistor on and
A variable capacitance element, characterized in that it is configured to adjust the effective capacitance of the capacitor by performing an operation including the above. 前記コンデンサの前記実効キャパシタンスは、前記入力値によって制御される、請求項１０に記載の可変容量素子。 The variable capacitance element according to claim 10 , wherein the effective capacitance of the capacitor is controlled by the input value. 前記第１の時間から前記第１遅延期間の後に、前記第１トランジスタをオンに切り換えるステップは、前記第１の時間から前記第１遅延期間の後に一定の遅延期間に続いて前記第１トランジスタをオンに切り換えるステップを含む、請求項１０に記載の可変容量素子。 The step of switching the first transistor on after the first time to the first delay period is a step of switching the first transistor on following a certain delay period from the first time to the first delay period. The variable capacitance element according to claim 10 , further comprising a step of switching on. 請求項１０に記載の可変容量素子を備える、高電圧インピーダンス整合システム。 A high voltage impedance matching system comprising the variable capacitance element according to claim 10. 請求項１０に記載の可変容量素子に電気的に結合された誘導コイルを備える、高出力無線エネルギー伝送システム。 A high-power wireless energy transmission system comprising an induction coil electrically coupled to the variable capacitance element of claim 10. コンデンサと、
第１トランジスタソース端子と、第１トランジスタドレイン端子と、第１トランジスタゲート端子とを備え、前記第１トランジスタドレイン端子は、前記コンデンサの第１端子に電気的に接続される、第１トランジスタと、
第２トランジスタソース端子と、第２トランジスタドレイン端子と、第２トランジスタゲート端子とを備え、前記第２トランジスタドレイン端子は前記コンデンサの第２端子に電気的に接続され、前記第２トランジスタソース端子は前記第１トランジスタソース端子に電気的に接続される、第２トランジスタと、
前記第１トランジスタゲート端子と前記第２トランジスタゲート端子とに結合された制御回路と、
を備える可変容量素子において、
前記制御回路は、
第１の時間に前記第１トランジスタをオフに切り換えるステップと、
前記第１トランジスタに関連する第１ダイオードを流れる電流を検出した後に前記第１トランジスタをオンに切り換えるステップと、
第２の時間に前記第２トランジスタをオフに切り換えるステップと、
前記第２トランジスタに関連する第２ダイオードを流れる電流を検出した後に、前記第２トランジスタをオンに切り換えるステップと、
を含む動作を行うことで、前記コンデンサの実効キャパシタンスを調整するように構成されることを特徴とする、可変容量素子。 With a capacitor
A first transistor including a first transistor source terminal, a first transistor drain terminal, and a first transistor gate terminal, and the first transistor drain terminal is electrically connected to the first terminal of the capacitor.
A second transistor source terminal, a second transistor drain terminal, and a second transistor gate terminal are provided, the second transistor drain terminal is electrically connected to the second terminal of the capacitor, and the second transistor source terminal is The second transistor, which is electrically connected to the first transistor source terminal,
A control circuit coupled to the first transistor gate terminal and the second transistor gate terminal,
In a variable capacitance element comprising
The control circuit
The step of switching off the first transistor at the first time,
A step of switching the first transistor on after detecting the current flowing through the first diode related to the first transistor.
The step of switching off the second transistor at the second time,
A step of switching the second transistor on after detecting the current flowing through the second diode related to the second transistor.
A variable capacitance element, characterized in that it is configured to adjust the effective capacitance of the capacitor by performing an operation including the above. 前記第１ダイオードは前記第１トランジスタと電気的に並列に接続され、前記第２ダイオードは前記第２トランジスタと電気的に並列に接続される、請求項１５に記載の可変容量素子。 The variable capacitance element according to claim 15 , wherein the first diode is electrically connected to the first transistor in parallel, and the second diode is electrically connected to the second transistor in parallel. 前記第１ダイオードは前記第１トランジスタのボディダイオードであり、前記第２ダイオードは前記第２トランジスタのボディダイオードである、請求項１５に記載の可変容量素子。 The variable capacitance element according to claim 15 , wherein the first diode is a body diode of the first transistor, and the second diode is a body diode of the second transistor. 前記第１トランジスタと前記第２トランジスタとに電気的に接続されたボディダイオード導通センサをさらに含む、請求項１５に記載の可変容量素子。 The variable capacitance element according to claim 15 , further comprising a body diode continuity sensor electrically connected to the first transistor and the second transistor. 前記ボディダイオード導通センサは前記制御回路に結合されて、前記第１ダイオードを介し、かつ前記第２ダイオードを介する、前記ボディダイオードの導通の開始を示す信号を提供する、請求項１８に記載の可変容量素子。 The variable according to claim 18 , wherein the body diode continuity sensor is coupled to the control circuit to provide a signal indicating the start of conduction of the body diode via the first diode and via the second diode. Capacitive element. 前記ボディダイオード導通センサは、前記第１トランジスタと前記第２トランジスタとの間に電気的に接続された検出抵抗器を含む、請求項１８に記載の可変容量素子。

The variable capacitance element according to claim 18 , wherein the body diode continuity sensor includes a detection resistor electrically connected between the first transistor and the second transistor.

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