JP6878849B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

ＴＣＸＯ（Temperature Compensated crystal Oscillator）やＯＣＸＯ（Oven Controlled crystal Oscillator）等の発振器では、発振周波数の温度特性を補償する温度補償を行う。発振周波数の温度特性は発振子の個体に固有であるため、その温度特性を補償するためのパラメーターを検査時等に測定して例えば不揮発性メモリー等に記憶させておく。そして、発振器が製品に実装されて動作する際には、例えば不揮発性メモリー等に記憶されたパラメーターを用いて温度補償を行う。

このような発振器は、発振子とＩＣを含み、ＩＣは発振回路や温度補償回路等を含む。このような発振器のＩＣのレイアウトに関する手法として、例えば特許文献１の手法がある。特許文献１では、ＡＣブロック（例えば発振回路等のＡＣ的に動作するアナログ回路ブロック）と、ＤＣブロック（例えば温度補償回路等のＤＣ的に動作するアナログ回路ブロック）とを離間して配置し、ＡＣブロックとＤＣブロックとの間での干渉に起因した圧電発振器の作動不良を防止している。

特開２００６−５４２６９号公報

上述のように、温度補償に用いられるパラメーターは発振器の検査時等に測定される一方、発振器が製品（例えば回路基板等）に実装された後に、そのパラメーターによる温度補償が行われる。このような測定や検査を行う環境と製品実装時の環境との違いに起因して、測定や検査を行う環境で得られたパラメーターと、製品に実装された環境において適切なパラメーターとの間に誤差が生じる可能性がある。そのため、製品に実装された環境における温度補償精度が低下してしまう可能性がある。

本発明の幾つかの態様によれば、温度補償に用いられるパラメーターの測定誤差を低減し、温度補償精度を向上することが可能な回路装置、発振器、電子機器及び移動体等を提供できる。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、発振子を発振させる発振回路と、前記発振回路の発振信号に基づくクロック信号を出力するクロック信号出力回路と、前記発振信号の発振周波数の温度補償を行う温度補償回路と、低電位側電源が供給される低電位側電源パッドと、高電位側電源が供給される高電位側電源パッドと、前記低電位側電源パッドに導通した低電位側電源線と、前記高電位側電源パッドに導通した高電位側電源線との間に設けられる電源間キャパシターと、を含み、前記電源間キャパシターは、平面視で前記温度補償回路の配置領域に設けられる少なくとも２層の金属層で形成されるキャパシターである回路装置に関係する。

本発明の一態様によれば、温度補償回路の配置領域に設けられる少なくとも２層の金属層で電源間キャパシターが形成される。即ち、回路装置の内部に電源間キャパシターが設けられる。これにより、電源線のインピーダンスが回路装置の外部の環境からの影響を受けにくくなし、測定及び検査における環境と実装時の環境の違いに起因する温度補償精度の低下を低減できる。これにより、温度補償に用いられるパラメーターの測定誤差を低減し、温度補償精度を向上することが可能になる。

また本発明の一態様では、前記電源間キャパシターは、第ｉの金属層と、前記第ｉの金属層とは層が異なる少なくとも１つの金属層とで形成されるキャパシターであってもよい。

このように、第ｉの金属層と、それとは層が異なる金属層とで電源間キャパシターを形成することで、温度補償回路の配線と干渉しない領域の金属層を用いて電源間キャパシターを設けることが可能になる。これにより、温度補償回路と電源間キャパシターとを完全に横並び配置した場合の回路装置のレイアウト面積と比較して、レイアウト面積を増加させずに容量の大きな（必要とする容量の）電源間キャパシターを設けることが可能になる。

また本発明の一態様では、前記電源間キャパシターは、前記第ｉの金属層と第ｉ−１の金属層とにより形成される第１のキャパシターと、前記第ｉの金属層と第ｉ＋１の金属層とにより形成される第２のキャパシターと、を有し、前記第ｉの金属層には、前記高電位側電源及び前記低電位側電源の一方が供給され、前記第ｉ−１の金属層及び前記第ｉ＋１の金属層には、前記高電位側電源及び前記低電位側電源の他方が供給されてもよい。

電源間キャパシターは大きな容量が必要であるが、電源間キャパシターを構成するために２層構造の電極では、半導体チップの面積に限りがあるため半導体チップに必要な容量を確保することは難しい場合がある。この点、本発明の一態様では、第ｉの金属層と、その上下の第ｉ−１、第ｉ＋１の金属層とを用いることで、同一領域に第１、第２のキャパシターを形成できる。これにより、電源間キャパシターの容量を増加させ、温度補償精度をより向上させることが可能になる。

また本発明の一態様では、前記発振周波数を調整するための調整キャパシターを含み、前記調整キャパシターは、平面視で前記発振回路の配置領域に設けられる少なくとも２層の金属層で形成されるキャパシターであってもよい。

このように、発振回路には、少なくとも２層の金属層で形成される調整キャパシターが設けられている。そのため、必要とされる大きな容量の電源間キャパシターを発振回路の配置領域に設けることは難しい場合がある。また、発振回路が生成する発振信号が電源間キャパシターにカップリングして電源ノイズを発生させる恐れがある。この点、本実施形態によれば、温度補償回路の配置領域に電源間キャパシターを設けることで、容量値（面積）を確保できる。また、回路からのカップリングによる電源ノイズが発振回路に比べて小さいと期待できる。

また本発明の一態様では、回路装置は、前記発振子の一端に接続される第１の発振子接続パッドと、前記発振子の他端に接続される第２の発振子接続パッドと、前記発振回路の発振周波数の制御電圧が入力される制御電圧入力パッドと、前記クロック信号が出力されるクロック信号出力パッドと、第２の電源間キャパシターと、を含み、前記低電位側電源パッド、前記第１の発振子接続パッド、及び前記制御電圧入力パッドは、回路装置の第１の辺に沿った第１のパッド配置領域に配置され、前記クロック信号出力パッド、前記第２の発振子接続パッド、及び前記高電位側電源パッドは、前記第１の辺に対向する前記回路装置の第２の辺に沿った第２のパッド配置領域に配置され、前記第２の電源間キャパシターは、前記第１のパッド配置領域及び前記第２のパッド配置領域の少なくとも一方に配置されてもよい。

このように、パッド配置領域に第２の電源間キャパシターを設けることで、パッド配置領域の空き領域を有効活用して、電源間キャパシターの容量を増加させ、パスコンデンサー（バイパスコンデンサー又はパスコン）としての機能を向上できる。これにより、温度補償精度を更に向上できる可能性がある。また、後述するように、回路配置領域を残してパッド配置領域を削除することで、レイアウト面積を削減したシュリンク版のレイアウトを作成可能である。このとき、第２の電源間キャパシターが削除されるが、温度補償回路の配置領域に電源間キャパシターを設けているので、シュリンク版のレイアウトにおいても温度補償精度の低下が低減される。

また本発明の一態様では、前記発振回路、前記クロック信号出力回路及び前記温度補償回路は、平面視で前記第１のパッド配置領域と前記第２のパッド配置領域との間の回路配置領域に配置されてもよい。

このように、発振回路、クロック信号出力回路及び温度補償回路を、第１のパッド配置領域と第２のパッド配置領域との間の回路配置領域に配置することで、非シュリンク版のレイアウトと、シュリンク版のレイアウトとを簡素な手順で変更できる。即ち、第１のパッド配置領域と第２のパッド配置領域を削除することで、回路配置領域を取り出し、シュリンク版のレイアウトを作成できる。

また本発明の一態様では、回路装置は、前記低電位側電源パッドに接続される第１の静電保護回路と、前記高電位側電源パッドに接続される第２の静電保護回路と、を含み、前記低電位側電源パッドは、回路装置の第１の辺に沿った第１のパッド配置領域に配置され、前記高電位側電源パッドは、前記第１の辺に対向する前記回路装置の第２の辺に沿った第２のパッド配置領域に配置され、前記第１の静電保護回路と前記第２の静電保護回路は、前記第１のパッド配置領域と前記第２のパッド配置領域との間の回路配置領域に配置されてもよい。

このようにすれば、車載用等のようにパッドのボンディングに高い信頼性が要求される場合には、非シュリンク版のレイアウト（パッドの下に静電保護回路が配置されないレイアウト）を採用できる。一方、比較的信頼性が要求されない場合には、回路配置領域を切り出したシュリンク版のレイアウト（パッドの下に静電保護回路が配置されるが、面積が小さいレイアウト）を採用できる。これにより、上述した２つの場合におけるレイアウト変更を簡素化できる。

また本発明の一態様では、回路装置は、基準電圧調整用の抵抗回路を有し、前記温度補償回路に基準電圧を供給する基準電圧生成回路を含み、前記抵抗回路を構成する抵抗素子は、ポリシリコンにより形成され、前記ポリシリコンは、低電位側電源電圧に設定されたウェル上に形成されてもよい。

基準電圧は温度補償回路に供給されるので、その品質（例えばノイズや電圧精度等）が温度補償精度に影響を与える。この点、本発明の一態様によれば、基準電圧生成回路を構成する抵抗素子（ポリシリコン）が、低電位側電源電圧に設定されたウェル上に形成されることで、基準電圧のノイズを低減できる。これにより、電源環境の違いによる温度補償精度の低下を、更に低減することが可能になる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記発振回路に導通された前記発振子と、を含む発振器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置のレイアウト構成例。 電源間キャパシターを設けない回路装置を適用した発振器の発振周波数偏差の温度特性。 本実施形態の回路装置を適用した発振器の発振周波数偏差の温度特性。 電源間キャパシターの詳細な構成例である。 本実施形態の回路装置の詳細なレイアウト構成例。 シュリンク版の回路装置のレイアウト構成例。 パッド領域、静電保護回路の配置領域が正方形である場合のサイズの一例。 回路装置をパッケージに実装する際の端子接続の一例である。 基準電圧生成回路の詳細な構成例。 抵抗回路を構成する抵抗素子の模式的な断面図。 本実施形態の回路装置の詳細な構成例のブロック図。 発振回路の詳細な構成例。 クロック信号出力回路の詳細な構成例。 温度補償回路の詳細な構成例。 発振器の構成例。 電子機器の構成例。 移動体の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置
図１は、本実施形態の回路装置１００のレイアウト構成例である。回路装置１００は、発振回路、クロック信号出力回路、温度補償回路、低電位側電源パッド（第１のパッド）、高電位側電源パッド（第２のパッド）、電源間キャパシター４０を含む。なお、本実施形態は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、ここでは電源間キャパシターが温度補償回路の配置領域ＴＣＭＰに１つ（１領域に）配置される場合を例に説明するが、これに限定されない。即ち、電源間キャパシターは温度補償回路の配置領域ＴＣＭＰに複数個（複数領域に分かれて）配置されてもよい。

発振回路（配置領域ＯＳＣに配置）は、発振子を発振させる回路である。クロック信号出力回路（配置領域ＣＫＯＵＴに配置）は、発振回路の発振信号に基づくクロック信号を出力する回路である。温度補償回路（配置領域ＴＣＭＰに配置）は、発振信号（発振回路）の発振周波数の温度補償を行う回路である。なお、これらの回路の詳細は後述する。低電位側電源パッド（ＰＡＤ１）は、低電位側電源ＶＳＳ（低電位側電源電位）が供給されるパッドである。高電位側電源パッド（ＰＡＤ２）は、高電位側電源ＶＤＤ（高電位側電源電位）が供給されるパッドである。電源間キャパシター４０は、低電位側電源パッドに導通した（低電位側電源パッドから引き出された）低電位側電源線５０と、高電位側電源パッドに導通した（高電位側電源パッドから引き出された）高電位側電源線６０との間に設けられる。そして、電源間キャパシター４０は、温度補償回路の配置領域ＴＣＭＰに設けられる少なくとも２層の金属層で形成されるキャパシターである。

具体的には、パッドは、半導体チップ内の回路と半導体チップ外の回路（又は端子）とを電気的に接続するための端子である。低電位側電源パッド、高電位側電源パッドは、それぞれパッド領域ＰＡＤ１、パッド領域ＰＡＤ２に配置される。パッド領域は、メタル層（例えば最上層のメタル層）のうちパッシベーション膜（絶縁層）から露出した部分の領域である。この露出したメタル層によってパッドが構成されている。

低電位側電源ＶＳＳ（第１の電源、例えばグランド）、高電位側電源ＶＤＤ（第２の電源）は、回路装置１００の外部から低電位側電源パッド、高電位側電源パッドを介して回路装置１００に供給される電源である。高電位側電源ＶＤＤは、低電位側電源ＶＳＳよりも高い電位の電源である。

低電位側電源線５０、高電位側電源線６０は、低電位側電源パッド、高電位側電源パッドを介して入力された低電位側電源、高電位側電源を、回路装置１００の各部に供給するための配線である。これらの電源線は、半導体チップの配線層（金属層）により形成されている。

発振回路、クロック信号出力回路、温度補償回路は、それぞれ配置領域ＯＳＣ、ＣＫＯＵＴ、ＴＣＭＰに配置される。回路の配置領域とは、その回路の構成要素が配置される領域である。即ち、回路を構成する回路素子やその素子間を接続する配線、ガードバー（回路の周囲に設けられた拡散領域を電源等に接続することでノイズ等から回路を保護する構造）等が配置される領域である。回路素子は、例えばトランジスターや抵抗、キャパシター等であり、それらを構成するポリシリコンや拡散層、メタル層が領域内に配置される。

電源間キャパシター４０は、２層又は３層以上の金属層で形成（構成）されるＭＩＭ（Metal-Insulator-Metal）キャパシターである。２層の場合、その一方の層がキャパシターの一端となり、その他方の層がキャパシターの他端となる。３層以上の場合、ある層をキャパシターの一端とすると、その上下の層はキャパシターの他端に相当する。そして、キャパシターの一端には低電位側電源線及び高電位側電源線の一方が接続され、他端には低電位側電源線及び高電位側電源線の他方が接続される。なお、電源間キャパシターを複数設ける場合、電源間キャパシターの一端、他端と、高電位側電源線、低電位側電源との接続関係は、各電源間キャパシターで異なっていてもよい。

この電源間キャパシター４０を形成する金属層は、温度補償回路の上に設けられている。即ち、図１に示すように、回路装置１００（半導体チップ）の平面視において、温度補償回路を構成する回路素子や配線と、電源間キャパシター４０（キャパシターを構成する金属層）とが重なるように、電源間キャパシター４０が配置されている。また、後述する図４に示すように、回路装置１００（半導体チップ）の断面視において、温度補償回路を構成する回路素子や配線の上層に、電源間キャパシター４０（キャパシターを構成する金属層）が配置されている。具体的には、温度補償回路の配置領域ＴＣＭＰにおいて、温度補償回路に含まれる配線が設けられていない金属層を用いて、電源間キャパシター４０が形成されている。例えば、複数層の金属層のうち下層（例えば第１層〜第５層のうち第１層、第２層）にのみ配線が設けられた領域があった場合に、その領域の上層の金属層（例えば第３層〜第５層）で電源間キャパシター４０を形成する。

このように、回路装置１００の内部に電源間キャパシター４０を設けることで、電源線のインピーダンスが回路装置１００の外部の環境（例えば回路装置１００のパッドより外部の電源線が有する抵抗やインダクタンス等）からの影響を受けにくくなる。これにより、測定及び検査における環境と実装時の環境の違い、又は実装状態の相違に起因する温度補償精度の低下を低減できる。

また、温度補償回路の配置領域ＴＣＭＰに電源間キャパシター４０が設けられることで、回路面積を有効に用いて電源間キャパシター（パスコンデンサー）を設けることができる。即ち、発振回路等にＭＩＭキャパシター（例えば発振周波数を調整するためのキャパシター）が設けられていることで更に容量値が大きい電源間キャパシターを追加することが難しい場合は、温度補償回路の上に電源間キャパシターを設けることが可能である。特に、温度補償回路に容量値が大きなＭＩＭキャパシターが用いられていない場合は、電源間キャパシターのためだけにレイアウト面積をそれほど増加させることなく、温度補償回路の上に電源間キャパシターを設けることが可能である。

また、温度補償回路は、発振回路やクロック信号出力回路、デジタル回路（例えばメモリー）等のＡＣ的（高速、高周波数）な動作に比べてＤＣ的（低速）な動作である。そのため、温度補償回路の配線等と電源間キャパシター４０との間に容量カップリングがある場合でも、その容量カップリングによる電源ノイズが生じにくい。このように、電源間キャパシターを発振回路等の配置領域ＯＳＣに設けた場合に比べて、電源ノイズを低減することが可能である。

また、図８や図１５で後述するように、回路装置１００のパッドがパッケージの内部端子に向き合うようにして回路装置１００がパッケージに実装される。このとき、特にパッケージ側の端子はパッドよりもサイズが大きければ、そのパッケージ側の端子の一部が回路装置１００の回路配置領域に向き合う可能性がある。パッケージの内部配線を介して振動子に接続される端子の一部が温度補償回路の配置領域ＴＣＭＰに向き合った場合、発振信号が容量カップリングにより温度補償回路に伝搬し、温度補償精度に影響を与える可能性がある。この点、本実施形態によれば、温度補償回路の配置領域ＴＣＭＰに金属層による電源間キャパシター４０が設けられるので、その電源間キャパシター４０が容量カップリングに対するシールドとして機能できる。

以下、図２、図３を用いて、環境の違いに起因する温度補償精度の低下を低減できる点について、詳細に説明する。

図２は、電源間キャパシターを設けない回路装置を適用した発振器の発振周波数偏差ΔＦ／Ｆの温度特性（周波数温度特性）である。発振周波数偏差ΔＦ／Ｆは、基準発振周波数Ｆ（例えば公称発振周波数）と発振周波数の差分ΔＦと、基準発振周波数Ｆとの商である。

ＴＳＡ１は検査環境で測定した温度特性であり、ＴＳＡ２は実装環境で測定した温度特性である。ここでは、回路基板に実装されたソケットに発振器を装着した状態が検査環境である。なお、本発明を適用可能な検査環境はこれに限定されず、例えばプローブピンを発振器の端子に接触させた状態等を検査環境としてもよい。実装環境は、回路基板の配線パターン（或いは端子）に発振器の端子を接続（例えば、はんだ（solder）による接続）した状態である。

ソケットを用いた場合、発振器の端子（例えば電源端子、接地端子）から回路基板の配線パターンまでは、ソケット内の配線で接続される。電源間のパスコンデンサーは回路基板に設けられるので、発振器の端子からパスコンデンサーまでの配線が長くなる。これらの配線が寄生インダクタンスや寄生抵抗を有すると共に、発振器の端子とソケットの端子との間に接触抵抗があるので、発振器の端子からパスコンデンサーまでのインピーダンスが高くなってしまう。回路装置１００の内部で発生した電源ノイズはパスコンデンサーにより低減されるが、上記のような配線のインピーダンスによって、ノイズ低減効果が低下してしまう。

なお、このようなノイズ低減効果の低下は、プローブピンを用いて測定を行った場合にも生じる。即ち、プローブピンはテスト装置の回路基板に設けられているが、電源間のパスコンデンサーは回路基板に設けられている。そのため、プローブピンの寄生インダクタンスや寄生抵抗、発振器の端子とプローブピンの間の接触抵抗によって、発振器の端子からパスコンデンサーまでのインピーダンスが高くなってしまう。

一方、回路基板に発振器を実装した場合、発振器の端子の近くに（プローブピンの場合よりも短い配線長で）パスコンデンサーを設けることが可能である。そのため、回路装置１００のパッドから見たインピーダンスは、パッドから発振器のパッケージの端子までのインピーダンスと、上記の短い配線のインピーダンスとなる。即ち、ソケット等を用いた環境での回路装置１００のパッドから見たインピーダンスよりも小さくなる。

図２に示すように、このような環境の違いによって、検査環境での発振周波数偏差の温度特性ＴＳＡ１と、実装環境での発振周波数偏差の温度特性ＴＳＡ２とが異なっている。温度補償パラメーターは、検査環境で測定された発振周波数の温度特性ＴＳＡ１に基づいて、温度特性がΔＦ／Ｆ＝０を中心とする仕様の範囲内になるように決定される。即ち、その温度補償パラメーターにより温度補償を行えば、検査環境では、温度特性がΔＦ／Ｆ＝０を中心とする仕様の範囲内になる。しかしながら、検査環境と実装環境では温度特性の差があるので、その差の分だけ、実装環境では温度補償精度が低下してしまうことになる。

図３は、本実施形態の回路装置１００を適用した発振器の発振周波数偏差ΔＦ／Ｆの温度特性である。ＴＳＢ１は検査環境で測定した温度特性であり、ＴＳＢ２は実装環境で測定した温度特性である。

本実施形態では、回路装置１００の内部に電源間キャパシター４０を設けている。このため、回路装置１００の外部環境（パッドより外側の電源線のインピーダンス）に影響されることなく、電源ノイズの発生源から電源間キャパシター４０までのインピーダンスがほぼ同様となる。即ち、検査環境と実装環境に違いがある場合でも、回路装置１００の内部で発生した電源ノイズが、ほぼ同様のインピーダンスで電源間キャパシター４０に到達し、低減されることになる。

図３に示すように、本実施形態の回路装置１００を用いることで、検査環境での発振周波数偏差の温度特性ＴＳＢ１と、実装環境での発振周波数偏差の温度特性ＴＳＢ２との差を小さくできる。このため、検査環境で測定された発振周波数の温度特性ＴＳＢ１に基づいて決定された温度補償パラメーターにより、実装環境において正確な温度補償が実現される。

２．電源間キャパシター
図４は、電源間キャパシター４０の詳細な構成例である。図４には、半導体チップ（回路装置１００）の断面図を模式的に示す。

図４に示すように、電源間キャパシター４０は、第ｉの金属層と、第ｉの金属層とは層が異なる少なくとも１つの金属層とで形成されるキャパシターである。第ｉの金属層は、半導体チップに形成される複数の金属層のうちのいずれかの金属層である。即ち、半導体チップの基板に積層される金属層を下から上に（基板に近い方から順番に）第１、第２、・・・、第ｎの金属層（ｎは２以上の整数）と呼ぶ場合に、そのいずれかが第ｉの金属層（ｉは１以上でｎ以下の整数）である。なお、図４ではｎ＝５、ｉ＝４の場合を図示するが、ｎ及びｉはこれに限定されない。ここで、上は、基板の厚み方向（基板平面に垂直な方向）であって、半導体プロセスにより絶縁層や金属層を積層していく方向である。

このように、第ｉの金属層と、それとは層が異なる金属層とで電源間キャパシター４０を形成することで、温度補償回路の配置領域ＴＣＭＰに電源間キャパシター４０を配置することが可能となる。即ち、温度補償回路の配線と干渉しない領域の金属層を用いて電源間キャパシター４０を設けることが可能になる。

より具体的には、例えば電源間キャパシター４０は、第ｉの金属層と第ｉ−１の金属層とにより形成される第１のキャパシターＣＰＳ１と、第ｉの金属層と第ｉ＋１の金属層とにより形成される第２のキャパシターＣＰＳ２と、を有する。そして、第ｉの金属層には、高電位側電源ＶＤＤ及び低電位側電源ＶＳＳの一方が供給され、第ｉ−１の金属層及び第ｉ＋１の金属層には、高電位側電源ＶＤＤ及び低電位側電源ＶＳＳの他方が供給される。例えば、図４に示すように、第ｉの金属層に高電位側電源ＶＤＤが供給され、第ｉ−１、第ｉ＋１の金属層に低電位側電源ＶＳＳが供給されることが望ましい。これにより、発振信号に対するシールド効果が増す可能性がある。なお、これに限定されず、第ｉの金属層に低電位側電源ＶＳＳが供給され、第ｉ−１、第ｉ＋１の金属層に高電位側電源ＶＤＤが供給されてもよい。なお、この場合、１＜ｉ＜ｎの条件になる。

例えば、図４に示すように、電源間キャパシター４０を構成する第ｉ−１、第ｉ、第ｉ＋１の金属層は、第３、第４、第５の金属層である。第１、第２の金属層は、例えば温度補償回路の配線に用いられる。電源間キャパシター４０の下の基板には、温度補償回路を構成する例えばトランジスター等の回路素子が配置されてもよい。

電源間キャパシター４０は大きな容量が必要であるが、半導体チップに必要とする大きさの容量を確保することは難しい。この点、本実施形態の一例のように、第ｉの金属層と、その上下の第ｉ−１、第ｉ＋１の金属層とを用いることで、同一領域に２つのキャパシター（第１のキャパシターＣＰＳ１、第２のキャパシターＣＰＳ２）を形成できる。これにより、電源間キャパシター４０の容量を増加させ、温度補償精度をより向上させることが可能になる。

３．回路装置の詳細なレイアウト構成例
図５は、本実施形態の回路装置１００の平面視での詳細なレイアウト構成例である。なお、本実施形態は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

図５に示すように、回路装置１００は、発振信号の発振周波数を調整するための調整キャパシター７０を含む。そして、調整キャパシター７０は、平面視で発振回路の配置領域ＯＳＣに設けられる少なくとも２層の金属層で形成されるキャパシターである。具体的には、調整キャパシター７０は、電源間キャパシター４０を形成する金属層と同じ層の金属層で形成される。即ち、図４を用いて説明した第ｉ−１、第ｉ、第ｉ＋１の金属層のうち、少なくとも２層の金属層で形成される。

このように、発振回路には、電源間キャパシター４０と同じ金属層による調整キャパシター７０が設けられている。そのため、必要とする大きな容量の電源間キャパシターを発振回路の配置領域ＯＳＣに設けることは難しい。また、発振回路が生成する発振信号が電源間キャパシターにカップリング現象によって伝搬され電源ノイズを発生させる恐れがある。この点、本実施形態によれば、温度補償回路の配置領域ＴＣＭＰに電源間キャパシター４０を設けることで、容量値（面積）を確保できる。また、回路からのカップリングによる電源ノイズが発振回路に比べて小さいと期待できる。

また本実施形態では、回路装置１００は、発振子の一端に接続される第１の発振子接続パッド（ＰＡＤ５）と、発振子の他端に接続される第２の発振子接続パッド（ＰＡＤ６）と、発振回路の発振周波数の制御電圧が入力される制御電圧入力パッド（ＰＡＤ４）と、クロック信号が出力されるクロック信号出力パッド（ＰＡＤ３）と、第２の電源間キャパシター４２と、を含む。低電位側電源パッド（ＰＡＤ１）、第１の発振子接続パッド（ＰＡＤ５）、及び制御電圧入力パッド（ＰＡＤ４）は、回路装置１００の第１の辺ＨＮ１に沿った第１のパッド配置領域１０に配置される。クロック信号出力パッド（ＰＡＤ３）、第２の発振子接続パッド（ＰＡＤ６）、及び高電位側電源パッド（ＰＡＤ２）は、第１の辺ＨＮ１に対向する回路装置１００の第２の辺ＨＮ２に沿った第２のパッド配置領域２０に配置される。第２の電源間キャパシター４２は、第１のパッド配置領域１０及び第２のパッド配置領域２０の少なくとも一方に配置される。

具体的には、クロック信号出力パッド、制御電圧入力パッド、第１の発振子接続パッド、第２の発振子接続パッドは、順にパッド領域ＰＡＤ３、ＰＡＤ４、ＰＡＤ５、ＰＡＤ６に配置される。

パッド配置領域は、パッドが配置される領域である。これらのパッド配置領域においてパッド間が隣接している必要はなく、パッドとパッドの間にはすき間があってもよい。それらの複数のパッドを含む（囲む）領域がパッド配置領域である。第１のパッド配置領域１０は、第１の辺ＨＮ１に沿った方向を長辺とし、第３の辺ＨＮ３（又は第４の辺ＨＮ４）に沿った方向を短辺とする長方形の領域である。例えば、パッド領域ＰＡＤ１、ＰＡＤ５、ＰＡＤ４を含む長方形のうち最小の長方形の領域である。第１のパッド配置領域１０と第１の辺ＨＮ１との間にはパッドと回路素子が配置されない。第２のパッド配置領域２０は、第２の辺ＨＮ２に沿った方向を長辺とし、第３の辺ＨＮ３（又は第４の辺ＨＮ４）に沿った方向を短辺とする長方形の領域である。例えば、パッド領域ＰＡＤ３、ＰＡＤ６、ＰＡＤ２を含む長方形のうち最小の長方形の領域である。第２のパッド配置領域２０と第２の辺ＨＮ２との間にはパッドと回路素子が配置されない。

ここで、回路装置１００の第１〜第４の辺ＨＮ１〜ＨＮ４は、半導体チップ（シリコン基板）の辺である。第３の辺ＨＮ３及び第４の辺ＨＮ４は、第１の辺ＨＮ１及び第２の辺ＨＮ２に交差（例えば直交）する辺である。第４の辺ＨＮ４は、第３の辺ＨＮ３に対向する辺であり、例えば回路装置１００が長方形又は正方形である場合、第４の辺ＨＮ４は第３の辺ＨＮ３に平行（略平行を含む）な辺である。

第２の電源間キャパシター４２は、第１のパッド配置領域１０及び第２のパッド配置領域２０の少なくとも一方のパッド配置領域において、パッドが配置されていない領域（ＰＡＤ１〜ＰＡＤ６を含まない領域）に配置される。即ち、回路装置１００（半導体チップ）の平面視において、パッド配置領域と第２の電源間キャパシター４２（キャパシターを構成する金属層）とが重なると共に、パッド領域ＰＡＤ１〜ＰＡＤ６と第２の電源間キャパシターが重ならないように、第２の電源間キャパシター４２が配置されている。また、回路装置１００（半導体チップ）の断面視において、第２の電源間キャパシター４２（キャパシターを構成する金属層）の下層には、何らかの配線や素子が配置されてもよいし、配置されなくてもよい。なお、図５では第２のパッド配置領域２０に電源間キャパシターが設けられる場合を図示するが、これに限定されず、第１のパッド配置領域１０に電源間キャパシターが設けられてもよいし、第１、第２のパッド配置領域１０、２０の両方に電源間キャパシターが設けられてもよい。

このように、パッド配置領域に第２の電源間キャパシター４２を設けることで、パッド配置領域の空き領域（パッドが設けられていない領域）を有効活用して、電源間キャパシターの容量を増加させ、パスコンデンサーとしての機能を向上できる。これにより、温度補償精度を更に向上できる可能性がある。また、後述するように、回路配置領域３０を残してパッド配置領域を削除することで、レイアウト面積を削減したシュリンク版のレイアウトを作成可能である。このとき、第２の電源間キャパシター４２が削除されるが、温度補償回路の配置領域ＴＣＭＰに電源間キャパシター４０を設けているので、シュリンク版のレイアウトにおいても温度補償精度の低下が低減される。

また本実施形態では、発振回路、クロック信号出力回路及び温度補償回路は、平面視で第１のパッド配置領域１０と第２のパッド配置領域２０との間の回路配置領域３０に配置される。また、回路装置１００は、発振周波数の温度補償用のパラメーター情報を記憶する不揮発性メモリーや、回路装置１００の各部に電源や基準電圧を供給する基準電圧生成回路（バイアス回路）を含むことができる。

具体的には、回路配置領域３０は、回路装置１００のコアとなる回路が配置される領域である。コアとなる回路とは、回路装置１００の機能を実現するための回路である。例えば、回路装置１００が入出力する信号の処理を行う回路、回路装置が出力する信号を生成する回路等である。例えば、回路装置１００がＴＣＸＯ（temperature compensated crystal oscillator）等の発振器を制御する回路装置である場合、発振回路やクロック信号出力回路、温度補償回路、バイアス回路、メモリー等がコアとなる回路に相当する。例えば、半導体チップにおいて、第１のパッド配置領域１０と第２のパッド配置領域２０以外の領域全てが回路配置領域３０である。或いは、回路装置１００のコアとなる回路を含む長方形又は正方形のうち最小の長方形又は正方形が回路配置領域３０である。

発振回路、クロック信号出力回路、温度補償回路、不揮発性メモリー、基準電圧生成回路は、それぞれ回路配置領域３０における配置領域ＯＳＣ、ＣＫＯＵＴ、ＴＣＭＰ、ＭＥＭ、ＢＩＳに配置される。配置領域ＯＳＣは、回路配置領域３０の辺ＫＨ１、ＫＨ３に接する領域であり、略長方形（又は略正方形）の領域である。配置領域ＣＫＯＵＴは、配置領域ＯＳＣの第１の方向Ｄ１側に配置される領域であり、配置領域ＯＳＣに隣り合う領域である。第１の方向Ｄ１は、回路装置１００の第１の辺ＨＮ１から第２の辺ＨＮ２に向かう方向である。配置領域ＴＣＭＰは、回路配置領域３０の辺ＫＨ２、ＫＨ４に接する領域であり、略長方形（又は略正方形）の領域であり、配置領域ＯＳＣ、ＣＫＯＵＴの第２の方向Ｄ２側に配置される領域である。第２の方向Ｄ２は、第１の方向Ｄ１に交差（直交）する方向であり、回路装置１００の第３の辺ＨＮ３から第４の辺ＨＮ４に向かう方向である。配置領域ＭＥＭは、回路配置領域３０の辺ＫＨ１に接する領域であり、辺ＫＨ１に沿った辺を長辺とする長方形（略長方形）の領域であり、配置領域ＯＳＣと配置領域ＴＣＭＰに隣り合う領域である。配置領域ＢＩＳは、配置領域ＯＳＣと配置領域ＴＣＭＰの間に配置される領域であり、配置領域ＯＳＣ、配置領域ＣＫＯＵＴ、配置領域ＴＣＭＰ、配置領域ＭＥＭに囲まれる領域であり、略長方形（又は略正方形）の領域である。

なお、上記の各回路（各回路が配置される領域）は、その一部が第１のパッド配置領域１０又は第２のパッド配置領域２０に配置されてもよい。図５の例では、クロック信号出力回路（ＣＫＯＵＴ）の一部が第２のパッド配置領域２０に配置されている。このような回路配置領域３０の外側に配置された部分は、シュリンク版の回路装置を作成する際、回路配置領域３０内に収めるか、或いは削除すればよい。

このように、回路装置１００のコアとなる回路を、第１のパッド配置領域１０と第２のパッド配置領域２０との間の回路配置領域３０に配置することで、図５のような非シュリンク版のレイアウトと、後述するシュリンク版のレイアウトとを簡素な手順で変更できる。即ち、第１のパッド配置領域１０と第２のパッド配置領域２０を削除することで、コアとなる回路が配置された回路配置領域３０を取り出し、シュリンク版のレイアウトを作成できる。

より具体的には、回路装置１００は、低電位側電源パッド（ＰＡＤ１）に接続される第１の静電保護回路と、高電位側電源パッド（ＰＡＤ２）に接続される第２の静電保護回路と、を含む。そして、第１の静電保護回路と第２の静電保護回路は、回路配置領域３０に配置される。また、回路装置１００は、クロック信号出力パッド（ＰＡＤ３）に接続される第３の静電保護回路と、制御電圧入力パッド（ＰＡＤ４）に接続される第４の静電保護回路と、第１の発振子接続パッド（ＰＡＤ５）に接続される第５の静電保護回路と、第２の発振子接続パッド（ＰＡＤ６）に接続される第６の静電保護回路と、を含むことができる。第３、第４、第６の静電保護回路は、回路配置領域３０に配置される。第５の静電保護回路は、第１のパッド配置領域１０に配置される。

具体的には、第１〜第６の静電保護回路は、それぞれ第１〜第６の配置領域ＥＳＤ１〜ＥＳＤ６に配置される。第１〜第６の配置領域ＥＳＤ１〜ＥＳＤ６の各配置領域は、静電保護回路が配置される領域であると共に、パッドを配置可能なサイズが確保された領域である。例えば、デザインルールで決められたサイズのパッドを配置可能な最小の正方形（又は長方形）領域である。静電保護回路は、パッド（ＩＣの端子）に印加される過電圧又は過電流から、回路装置１００の内部の素子や回路を保護するための回路である。例えば静電保護回路は、パッドと電源の間に接続されたダイオードやトランジスター（例えばダイオード接続されたトランジスター）等で構成できる。

このようにすれば、車載用等のようにパッドのボンディングに高い信頼性が要求される場合には、図５のような非シュリンク版のレイアウトを採用できたり、場合によっては後述する配置領域ＥＳＤ１〜ＥＳＤ６に配置されたパッドを実装用またはテスト用などに使用することも可能である。一方、比較的信頼性が要求されない場合には、回路配置領域３０を切り出した（第１のパッド配置領域１０と第２のパッド配置領域２０を削除した）シュリンク版のレイアウトを採用できる。これにより、上述した２つの場合におけるレイアウト変更を簡素化できる。以下、図６を用いて、より具体的に説明する。

図６は、シュリンク版の回路装置１２０のレイアウト構成例である。図６では、パッド領域ＰＡＤ１’〜ＰＡＤ６’に、それぞれパッドが配置される。パッド領域ＰＡＤ１’〜ＰＡＤ４’、ＰＡＤ６’は、図５の配置領域ＥＳＤ１〜ＥＳＤ４、ＥＳＤ６に対応している。即ち、静電保護回路はパッドの下に設けられており、パッドと、そのパッドの下に設けられた静電保護回路とが接続されている。パッド領域ＰＡＤ５’は、図５の配置領域ＳＰに対応している。配置領域ＳＰは、パッドが配置可能なサイズの領域である。即ち、シュリンク版のレイアウトにおいて、発振子の一端に接続されるパッドと、そのパッドに接続される第５の静電保護回路が配置領域ＳＰに配置される。配置領域ＳＰは、不揮発性メモリーが配置される配置領域ＭＥＭの第１の方向Ｄ１側に配置される。より具体的には、不揮発性メモリーが配置される配置領域ＭＥＭ、電圧生成回路が配置される配置領域ＢＩＳ、温度補償回路が配置される配置領域ＴＣＭＰに囲まれる領域である。

また図６では、回路装置１２０の第１の辺ＨＮ１’と回路配置領域３０の辺ＫＨ１との間に第１のパッド配置領域１０が設けられていない。辺ＫＨ１は、図５において第１のパッド配置領域１０に隣り合う辺である。例えば、第１の辺ＨＮ１’は、図５において回路配置領域３０の辺ＫＨ１と第１のパッド配置領域１０との間の直線、或いは回路配置領域３０の辺ＫＨ１そのものに相当している。同様に、図６では、回路装置１２０の第２の辺ＨＮ２’と回路配置領域３０の辺ＫＨ２との間に第２のパッド配置領域２０が設けられていない。辺ＫＨ２は、図５において第２のパッド配置領域２０に隣り合う辺である。例えば、第２の辺ＨＮ２’は、図５において回路配置領域３０の辺ＫＨ２と第２のパッド配置領域２０との間の直線、或いは回路配置領域３０の辺ＫＨ２そのものに相当している。なお、回路配置領域３０の辺ＫＨ３、ＫＨ４は、それぞれ回路装置１００の第３の辺ＨＮ３、第４の辺ＨＮ４に隣り合う辺（又は第３の辺ＨＮ３、第４の辺ＨＮ４と一致する辺）である。

このように、シュリンク版の回路装置１２０では、半導体チップのサイズが回路配置領域３０に相当するサイズに縮小され、静電保護回路の配置領域にパッドが設けられる。パッドのボンディングに比較的信頼性が要求されない場合には、このようなシュリンク版を採用することによってコストを低減することが可能である。一方、パッドのボンディングに高い信頼性が要求される場合には、図５のような非シュリンク版を採用することによって、パッドとは別の領域に静電保護回路を設け、静電保護の信頼性を向上できる。即ち、ボンディングによる応力等の静電保護回路への影響を低減できる。また、シュリンク版におけるパッドとは異なるパッドサイズや異なるパッド構造を採用することが可能となる。これにより、ボンディングの接触の確実性を向上させること、或いはボンディングによる回路装置１００への影響（例えばクラック等）を低減することが可能となる。

また本実施形態では、図５に示すように、第１のパッド（ＰＡＤ１）と第１の静電保護回路（ＥＳＤ１）は、第１のパッド配置領域１０と回路配置領域３０との間の第１の境界を挟んで配置される。第４のパッド（ＰＡＤ４）と第４の静電保護回路（ＥＳＤ４）は、第１の境界を挟んで配置される。第３のパッド（ＰＡＤ３）と第３の静電保護回路（ＥＳＤ３）は、第２のパッド配置領域２０と回路配置領域３０との間の第２の境界を挟んで配置される。第２のパッド（ＰＡＤ２）と第２の静電保護回路（ＥＳＤ２）は、第２の境界を挟んで配置される。

このように、パッドと静電保護回路とが、パッド配置領域１０、２０と回路配置領域３０の間の境界を挟んで配置されることで、その境界（又は境界の付近）でパッド配置領域１０、２０と回路配置領域３０を分離できる。これにより、その境界（又は境界の付近）で第１のパッド配置領域１０と第２のパッド配置領域２０のレイアウトを削除することで、シュリンク版の回路装置１２０のレイアウトを作成できる。

また本実施形態では、第１〜第４のパッド（ＰＡＤ１〜ＰＡＤ４）は、回路装置１００のコーナー（回路装置１００の辺が交差するコーナー）の領域に配置されると共に、第１〜第４の静電保護回路（ＥＳＤ１〜ＥＳＤ４）は、回路配置領域３０のコーナー（回路配置領域３０の辺が交差するコーナー）の領域に配置される。

このようにすれば、パッドと、そのパッドに接続される静電保護回路とが近接（隣接又は隣在）して配置される。例えば第１の静電保護回路（ＥＳＤ１）が配置される回路配置領域３０のコーナーは、回路配置領域３０のコーナーのうち、第１のパッド（ＰＡＤ１）が配置される回路装置１００の第１のコーナーに最も近い。パッドと静電保護回路とを接続する配線が長い場合、その抵抗等により静電保護機能が低下する可能性があるが、本実施形態によれば、静電保護機能の低下を避けることができる。

また本実施形態では、低電位側電源パッド（ＰＡＤ１）の面積は、第１の静電保護回路の配置領域ＥＳＤ１の面積よりも大きい。高電位側電源パッド（ＰＡＤ２）の面積は、第２の静電保護回路の配置領域ＥＳＤ２の面積よりも大きい。クロック信号出力パッド（ＰＡＤ３）の面積は、第３の静電保護回路の配置領域ＥＳＤ３の面積よりも大きい。制御電圧入力パッド（ＰＡＤ４）の面積は、第４の静電保護回路の配置領域ＥＳＤ４の面積よりも大きい。第１の発振子接続パッド（ＰＡＤ５）の面積は、配置領域ＳＰの面積よりも大きい。第２の発振子接続パッド（ＰＡＤ６）の面積は、第６の静電保護回路の配置領域ＥＳＤ６の面積よりも大きい。

図７は、パッド領域、静電保護回路の配置領域が正方形である場合のサイズの一例である。ＰＡＤは、パッド領域ＰＡＤ１〜ＰＡＤ６の各々を表す。ＥＳＤは、静電保護回路の配置領域ＥＳＤ１〜４、ＥＳＤ６及び配置領域ＳＰの各々を表す。図７に示すように、非シュリンク版の回路装置１００においてパッドが配置されるパッド領域ＰＡＤの一辺の長さＬＰＤは、シュリンク版の回路装置１２０においてパッドが配置される配置領域ＥＳＤの一辺の長さＬＥＳに比べて長い。

このようにすれば、非シュリンク版の回路装置１００において、シュリンク版の回路装置１２０におけるパッドよりも面積が大きいパッドを用いることができる。これにより、非シュリンク版の回路装置１００においてボンディングの信頼性を向上できる。この点について、図８を用いて説明する。

図８は、回路装置（１００、１２０）をパッケージに実装する際の端子接続の一例である。図８には、半導体チップをベアチップのまま（パッケージに収めない状態でリード端子等を介さずに）実装する、いわゆるフリップチップ実装の例を示す。

図８に示すように、回路装置のパッド（パッシベーション膜から露出したパッドメタル）とパッケージ側端子（パッケージの内側に設けられた端子）との間に金バンプを挟む。そして、パッドとパッケージ側端子を押しつけるようにして金バンプをつぶし、その金バンプによってパッドとパッケージ側端子を接続させる。なお、金バンプは金（Ａｕ）製のバンプ（粒）である。

このような実装を行った場合、つぶれた金バンプが半導体チップを傷付ける可能性がある。例えば、パッシベーション膜にクラックを生じさせる可能性がある。また、パッドの面積が小さい場合には、実装の際に接続不良（即ち接触抵抗が大きい接続）になる可能性や、実装後に半導体チップやパッケージにかかる応力によって事後的に接続不良が発生する可能性がありうる。この点、本実施形態によれば、ボンディングの信頼性が必要な場合に、パッド面積が大きい非シュリンク版のレイアウトを採用できる。これにより、上記のような半導体チップを傷付ける可能性や、接続不良が生じる可能性を低減できる。一方、車載用等ほどにはボンディングの信頼性が要求されない場合には、シュリンク版のレイアウトを採用することによってコストを低減できる。

４．基準電圧生成回路
図９は、基準電圧生成回路１７０の詳細な構成例である。基準電圧生成回路１７０は、バンドギャップリファレンス回路１７２、レギュレーター１７４を含む。レギュレーター１７４は、アンプ回路ＡＭＤ、トランジスターＴＰＤ、抵抗回路ＲＶＤ（可変抵抗回路）を含む。なお、本実施形態は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、複数のレギュレーターを含んでもよい。

バンドギャップリファレンス回路１７２は、半導体のバンドギャップ電圧（バンドギャップエネルギー）に基づいて、温度に依存しない一定の基準電圧ＶＢＲを生成する回路である。バンドギャップ電圧は温度依存性を有するので、逆の温度依存性を有する電圧を用いて、温度に依存しない一定の電圧を生成する。バンドギャップリファレンス回路は、例えばバイポーラートランジスターやＭＯＳトランジスター、抵抗素子等で構成される。

レギュレーター１７４は、基準電圧ＶＢＲをレギュレート（昇圧）して基準電圧ＶＯＵＴを出力する。この基準電圧ＶＯＵＴは、例えば温度補償回路の基準電圧（例えば関数発生回路等の基準電圧。例えば図１４の１次成分発生回路２３０、３次成分発生回路２４０、高次成分発生回路２５０の基準電圧）として用いられる。図９には、レギュレーター１７４がリニアレギュレーターである場合の構成の一例を示す。

抵抗回路ＲＶＤはレギュレーター１７４の出力ノードと低電位側電源ＶＳＳのノードとの間に直列接続されたラダー抵抗（複数の抵抗素子）と、スイッチ回路と、を含む。スイッチ回路は、ラダー抵抗の複数のタップ（抵抗素子と抵抗素子の間のノード）のうち、いずれかのタップをアンプ回路ＡＭＤの第１の入力ノード（非反転入力端子）に接続する。スイッチ回路が、どのタップを選択するかに応じて、レギュレーター１７４のゲイン（基準電圧ＶＯＵＴの電圧値）が決まる。このゲインの設定値（スイッチ回路が、いずれのタップを選択するか）は、例えば不揮発性メモリーに予め記憶されてもよいし、或いはレジスター設定されてもよい。

トランジスターＴＰＤは、例えばＰ型ＭＯＳトランジスター（第１導電型トランジスター）であり、高電位側電源ＶＤＤのノードとレギュレーター１７４の出力ノードとの間に設けられる。トランジスターＴＰＤのゲートにはアンプ回路ＡＭＤの出力電圧が供給される。アンプ回路ＡＭＤの第２の入力ノード（反転入力端子）にはバンドギャップリファレンス回路１７２からの基準電圧ＶＢＲが入力され、正転増幅アンプであるレギュレーター１７４が、基準電圧ＶＢＲを基準電圧ＶＯＵＴにレギュレートする。

図１０は、抵抗回路ＲＶＤを構成する抵抗素子の模式的な断面図である。ここでの抵抗素子は、ラダー抵抗に含まれる複数の抵抗素子の各抵抗素子のことである。

上述のように、本実施形態では基準電圧生成回路１７０は、基準電圧調整用の抵抗回路ＲＶＤを有し、温度補償回路に基準電圧ＶＯＵＴを供給する。そして図１０に示すように、抵抗回路ＲＶＤを構成する抵抗素子は、ポリシリコン（多結晶シリコン）により形成される。このポリシリコンは、低電位側電源電圧（低電位側電源ＶＳＳの電圧）に設定されたウェル上に形成される。

具体的には、半導体チップの基板にＰ型ウェル（Pwell）が形成されており、そのＰ型ウェルに素子分離構造（STI:Shallow Trench Isolation）が形成されている。素子分離構造は、基板にトレンチを形成し、そのトレンチに絶縁膜（酸化シリコン膜）を埋め込んだ構造である。抵抗素子であるポリシリコンは、素子分離構造の上に形成されている。Ｐ型ウェルは、ポリシリコンが載る素子分離構造を覆うように形成されており、Ｐ型の拡散領域（P+）を介して低電位側電源ＶＳＳに接続されている。

なお、バンドギャップリファレンス回路１７２に含まれる抵抗素子についても、同様に図１０のような構成となっている。但し、バンドギャップリファレンス回路１７２或いはレギュレーター１７４に含まれる複数の抵抗素子の全てが図１０のような構成である場合に限定されず、例えば一部の抵抗素子が高電位側電源ＶＤＤの電圧に設定されたウェル上に形成されてもよい。

さて、基準電圧ＶＯＵＴは温度補償回路に供給されるので、その品質（例えばノイズや電圧精度等）が温度補償精度に影響を与える。この点、本実施形態によれば、基準電圧生成回路１７０を構成する抵抗素子（ポリシリコン）が、低電位側電源電圧に設定されたウェル上に形成されることで、基準電圧ＶＯＵＴのノイズを低減できる。これにより、電源環境の違いによる温度補償精度の低下を、更に低減することが可能になる。

５．回路装置の詳細な構成例
図１１は、本実施形態の回路装置１００の詳細な構成例のブロック図である。回路装置１００は、温度センサー１６０、温度補償回路１５０、制御回路１３０、記憶部１４０（不揮発性メモリー）、発振回路１１０、クロック信号出力回路１８０、基準電圧生成回路１７０（バイアス生成回路）を含む。なお回路装置の構成は図１１の構成には限定されず、その一部の構成要素を省略したり（例えば温度センサー１６０等）、他の構成要素を追加するなどの種々の変形実施が可能である。

発振回路１１０は、発振子ＸＴＡＬを用いて発振信号を生成する回路である。具体的には、発振回路１１０は、端子ＸＩと端子ＸＯを介して発振子ＸＴＡＬに接続される。この端子ＸＩは、図５のパッド領域ＰＡＤ５に配置される第１の発振子接続パッドに対応し、端子ＸＯは、図５のパッド領域ＰＡＤ６に配置される第２の発振子接続パッドに対応する。発振回路１１０は、発振子ＸＴＡＬを発振させることで、発振信号を生成する。例えばＴＣＸＯやＯＣＸＯでは、検出温度に応じた制御電圧ＶＣＯＭＰ（温度補償用電圧。発振周波数の温度特性を補償する電圧）が発振回路１１０に入力され、発振回路１１０は、その制御電圧ＶＣＯＭＰに対応する発振周波数で発振子ＸＴＡＬを発振させる。

発振子ＸＴＡＬは、例えば水晶振動子等の圧電振動子である。発振子ＸＴＡＬは恒温槽内に設けられるオーブン型振動子であってもよい。或いは発振子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。発振子ＸＴＡＬとしては、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。発振子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。発振子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

クロック信号出力回路１８０は、発振回路１１０の出力信号ＯＳＱに基づいてクロック信号を端子ＣＬＫＯに出力する。端子ＣＬＫＯは、図５のパッド領域ＰＡＤ３に配置されるクロック信号出力パッドに対応する。クロック信号出力回路１８０は、出力信号ＯＳＱ或いは出力信号ＯＳＱを分周した信号をバッファリング（外部負荷を駆動するための増幅）し、そのバッファリングした信号をクロック信号として出力する。

制御回路１３０は、回路装置１００の各部の制御を行う。また制御回路１３０は、回路装置１００の外部（例えばＣＰＵ等）とのインターフェース処理なども行う。制御回路１３０は、例えばゲートアレイ等のロジック回路により実現される。制御回路１３０は例えば図５の配置領域ＭＥＭ又は配置領域ＴＣＭＰに配置される。

記憶部１４０は、回路装置１００の動作に必要な各種の情報を記憶する。例えば温度補償回路１５０が温度補償処理を行うために必要な情報（温度補償用の多項式の係数）等を記憶する。この情報は、例えば回路装置１００の製造時や、回路装置１００と発振子ＸＴＡＬをパッケージした発振器の製造時等において、外部（例えばテスト装置）から書き込まれる。記憶部１４０は例えば不揮発性メモリー（例えばＦＡＭＯＳ（Floating gate Avalanche injection MOS）型、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型等）である。

温度補償回路１５０は、温度センサー１６０からの温度検出信号ＶＴ（温度検出電圧）に基づいて、発振回路１１０の発振周波数の温度補償を実現するための制御電圧ＶＣＯＭＰ（温度補償用電圧）を生成して、その制御電圧ＶＣＯＭＰを発振回路１１０に出力する。例えば発振子ＸＴＡＬが有する発振周波数の温度特性をテスト装置で測定し、その温度特性をキャンセルする（温度特性による発振周波数の変動を抑制する）３次又は５次の多項式（近似式）を求める。そして、その多項式の係数を記憶部１４０に書き込んでおく。温度補償回路１５０が温度補償を行う際には、制御回路１３０が多項式の係数を記憶部１４０から読み出して温度補償回路１５０に出力し、その係数に基づいて温度補償回路１５０が、発振周波数の温度特性をキャンセルする（温度特性による発振周波数の変動を抑制する）制御電圧ＶＣＯＭＰを発生させる。また温度補償回路１５０は、端子ＶＣＮＴを介して外部から入力される発振周波数の制御電圧に基づいて制御電圧ＶＣＯＭＰを出力する。例えば、温度検出信号ＶＴに基づいて生成した温度補償用の制御電圧と、端子ＶＣＮＴを介して外部から入力される制御電圧とを加算処理して、その加算処理された電圧を制御電圧ＶＣＯＭＰとして出力する。端子ＶＣＮＴは、図５のパッド領域ＰＡＤ４に配置される制御電圧入力パッドに対応する。

温度センサー１６０は、回路装置１００（半導体チップ）の温度を検出するセンサーである。例えば、温度センサー１６０は、ダイオード（ＰＮ接合）等で構成できる。この場合、ダイオードの順方向電圧の温度依存性を用いて温度検出を行う。即ち、ダイオードの順方向電圧に基づいて温度検出信号ＶＴを出力する。なお、温度センサー１６０はこれに限定されず、サーミスター等の種々の温度センサーを採用できる。温度センサー１６０は、例えば図５の配置領域ＢＩＳに配置される。

基準電圧生成回路１７０は、回路装置１００の各部に供給するための電源や基準電圧、バイアス電圧、バイアス電流等を生成する回路である。具体的には、基準電圧生成回路１７０には、高電位側電源ＶＤＤの端子を介して高電位側電源が入力され、低電位側電源ＶＳＳの端子を介して低電位側電源（グランド）が入力される。高電位側電源ＶＤＤの端子は、図５のパッド領域ＰＡＤ２に配置される高電位側電源パッドに対応し、低電位側電源ＶＳＳの端子は、図５のパッド領域ＰＡＤ１に配置される低電位側電源パッドに対応する。例えば、基準電圧生成回路１７０は、温度依存性が非常に小さい電圧（生成される各電圧の基準となる電圧）を生成するバンドギャップリファレンス回路、電源や基準電圧、バイアス電圧を生成するレギュレーター、バイアス電流を生成する電流生成回路等を含むことができる。例えば、基準電圧生成回路１７０は、温度補償回路１５０に基準電圧を供給したり、或いは発振回路１１０に電源電圧（例えば図１２のＶＲＡ）を供給する。

なお、図１１では回路装置がアナログ方式の（アナログ信号処理による）温度補償を行う場合を例に説明したが、これに限定されない。即ち、回路装置がデジタル方式（デジタル信号処理による）温度補償を行う場合にも本発明を適用できる。具体的には、デジタル方式の温度補償回路は、温度検出電圧を温度検出データにＡ／Ｄ変換するＡ／Ｄ変換回路と、その温度検出データに基づいて制御データ（温度補償データ）を生成するデジタル信号処理回路と、を含む。発振回路がＶＣＯである場合には、例えば回路装置が制御データを制御電圧にＤ／Ａ変換するＤ／Ａ変換回路を含み、その制御電圧がＶＣＯに入力され、温度補償が実現される。図１等で説明した電源間キャパシターは、例えば温度補償回路のＡ／Ｄ変換回路の配置領域に設けられる。なお、電源間キャパシターはデジタル信号処理回路の上に設けられてもよい。

６．発振回路
図１２は、発振回路１１０の詳細な構成例である。発振回路１１０は、発振部１２（発振回路本体）、バッファー１４（プリバッファー、増幅部）を含む。なお、本実施形態は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

発振部１２は、トランジスターＴＰＡ１、ＴＰＡ２（Ｐ型トランジスター、第１導電型トランジスター）と抵抗素子ＲＡ２で構成されるカレントミラー回路（電流源）を含む。このカレントミラー回路は、抵抗素子ＲＡ２に流れる電流ＩＲＡをミラーして、バイアス電流ＩＢＡを出力する。

また発振部１２は、バイポーラートランジスターＴＲＡ、抵抗素子ＲＡ１、キャパシターＣＡ１〜ＣＡ３、可変容量キャパシターＣＶＡ１、ＣＶＡ２、調整キャパシターＣＪを含む。バイポーラートランジスターＴＲＡのコレクター端子は端子ＸＯ（パッド）を介して発振子ＸＴＡＬの一端に接続され、ベース端子は端子ＸＩ（パッド）を介して発振子ＸＴＡＬの他端に接続される。バイポーラートランジスターＴＲＡには、発振子ＸＴＡＬの発振により生じたベース−エミッター間電流が流れる。ベース−エミッター間電流が増加すると、コレクター−エミッター間電流が増加し、バイアス電流ＩＢＡのうち抵抗素子ＲＡ１に分岐するバイアス電流が減少するので、コレクター電圧ＶＣＡが低下する。一方、ベース−エミッター間電流が減少すると、コレクター−エミッター間電流が減少し、バイアス電流ＩＢＡのうち抵抗素子ＲＡ１に分岐するバイアス電流が増加するので、コレクター電圧ＶＣＡが上昇する。コレクター電圧ＶＣＡは発振子ＸＴＡＬにフィードバックされるので、発振子ＸＴＡＬが発振する。

発振子ＸＴＡＬの発振周波数は温度特性をもっており、その温度特性は、温度補償回路１５０が発生した制御電圧ＶＣＯＭＰにより補償される。即ち、制御電圧ＶＣＯＭＰは可変容量キャパシターＣＶＡ１、ＣＶＡ２の一端に入力され、その制御電圧ＶＣＯＭＰにより可変容量キャパシターＣＶＡ１、ＣＶＡ２の容量値が制御される。可変容量キャパシターＣＶＡ１、ＣＶＡ２の他端はバイポーラートランジスターＴＲＡのベース端子、コレクター端子に接続されている。可変容量キャパシターＣＶＡ１、ＣＶＡ２の容量値が変化すると発振ループの共振周波数が変化するので、発振子ＸＴＡＬの温度特性による発振周波数の変動が補償される。

調整キャパシターＣＪは、図５で説明した調整キャパシター７０に対応する。調整キャパシターＣＪの一端は端子ＸＩのノードに接続され、他端は低電位側電源のノードに接続される。なお、調整キャパシターＣＪの一端は端子ＸＯのノードに接続されてもよい。調整キャパシターＣＪの容量値は可変に設定可能であり、その容量値は、基準となる発振周波数を調整するために調整される。例えば、環境温度が所定の温度（例えば２５度）に設定され、制御電圧ＶＣＯＭＰが所定の電圧に設定された場合における発振周波数が、所定の発振周波数（例えば仕様に規定される公称発振周波数）となるように、調整キャパシターＣＪの容量値を調整する。例えば、調整キャパシターＣＪは、複数のキャパシターと、各キャパシターを端子ＸＩのノードに接続するか否かを切り替えるスイッチ回路と、を含む。調整キャパシターＣＪの容量値は、例えば製造時に調整され、その設定値が不揮発性メモリーに記憶される。

なお、本実施形態の発振回路は図１２の構成に限定されず、種々の発振回路を採用することが可能である。また、図１２ではＣＶＡ１、ＣＶＡ２を可変容量キャパシターとする場合を例に説明したが、本実施形態はこれに限定されず、ＣＶＡ１、ＣＶＡ２の一方のみを、制御電圧ＶＣＯＭＰで制御される可変容量キャパシターとしてもよい。

バッファー１４は、キャパシターＣＡ４、抵抗素子ＲＡ３、インバーターＩＶＡ１、ＩＶＡ２を含む。インバーターＩＶＡ１にはキャパシターＣＡ４を介してコレクター電圧ＶＣＡ（発振信号）が入力される。抵抗素子ＲＡ３を介してインバーターＩＶＡ１の出力が入力に帰還されており、これによってインバーターＩＶＡ１の入力のバイアス点が制御されている。インバーターＩＶＡ２は、インバーターＩＶＡ１の出力をバッファリングし、そのバッファリングした信号を出力信号ＯＳＱとして出力する。

７．クロック信号出力回路
図１３は、クロック信号出力回路１８０の詳細な構成例である。なお、本実施形態は図１３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、以下ではクロック信号出力回路１８０がクリップドサイン波のクロック信号を出力する場合を例に説明するが、これに限定されない。例えば、クロック信号出力回路１８０は矩形波（例えばＣＭＯＳレベル）のクロック信号を出力する回路であってもよい。

図１３のクロック信号出力回路１８０は、トランジスターＴＢ１、ＴＢ２、バイアス電圧設定回路ＢＡＳ１、ＢＡＳ２、キャパシターＣＢ１、ＣＢ２を含む。

トランジスターＴＢ１は、電源ＶＲＡのノード（高電位側電源ノード）と出力ノードＮＡＱとの間に設けられる。トランジスターＴＢ２は、出力ノードＮＡＱと電源ＶＳのノード（低電位側電源ノード）との間に設けられる。例えばトランジスターＴＢ１はＮ型トランジスター（第１導電型トランジスター）であり、トランジスターＴＢ２はＰ型トランジスターである。

バイアス電圧設定回路ＢＡＳ１は、トランジスターＴＢ１のゲートノードＮＧ１に対してバイアス電圧を設定する回路である。このバイアス電圧設定回路ＢＡＳ１は、例えば電源ＶＲＡのノードと電源ＶＳのノードの間に直列に設けられる抵抗素子ＲＢ１、ＲＢ２を含む。これによりＶＲＡ−ＶＳ間を抵抗素子ＲＢ１、ＲＢ２で抵抗分割した電圧が、バイアス電圧としてゲートノードＮＧ１に印加されるようになる。

バイアス電圧設定回路ＢＡＳ２は、トランジスターＴＢ２のゲートノードＮＧ２に対してバイアス電圧を設定する回路である。このバイアス電圧設定回路ＢＡＳ２は、例えばゲートノードＮＧ２と電源ＶＳのノードの間に設けられる抵抗素子ＲＢ４を含む。

キャパシターＣＢ１は、発振回路１１０のバッファー１４からの出力信号ＯＳＱが入力される入力ノードＮＡＩとゲートノードＮＧ１との間に設けられる。キャパシターＣＢ２は、入力ノードＮＡＩとゲートノードＮＧ２との間に設けられる。これらのキャパシターＣＢ１、ＣＢ２はＤＣカット用（ＡＣカップリング用）のキャパシターである。

なお端子ＣＬＫＯと外部ノードＮＣの間にはキャパシターＣＣ１が設けられる。ノードＮＣに接続される抵抗素子ＲＣ、キャパシターＣＣ２は外部負荷を表すものである。

ノードＮＡＩの電圧が変化すると、ノードＮＧ１の電圧は、バイアス電圧設定回路ＢＡＳ１によるバイアス電圧を基準として変化する。またノードＮＧ２の電圧は、バイアス電圧設定回路ＢＡＳ２によるバイアス電圧を基準として変化する。即ち、トランジスターＴＢ１、ＴＢ２のゲート電圧がバイアス電圧を基準として変化することによって、トランジスターＴＢ１、ＴＢ２の駆動能力（オン抵抗）が制御されている。これにより出力ノードＮＡＱには、クリップドサイン波の信号が出力されるようになる。クリップドサイン波の信号は、サイン波の上下が所定電圧レベル（例えば電源電圧レベル）にクリップされた信号である。

８．温度補償回路
図１４は、温度補償回路１５０の詳細な構成例である。温度補償回路１５０は、基準温度調整回路１５、０次成分発生回路２２０、１次成分発生回路２３０、３次成分発生回路２４０、高次成分発生回路２５０、１次成分ゲイン調整回路２６０、３次成分ゲイン調整回路２７０、高次成分ゲイン調整回路２８０、加算回路２００を含む。なお、本実施形態は図１４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。

基準温度調整回路１５は、制御電圧ＶＣＯＭＰ（温度補償用電圧）の基準温度Ｔ０を調整する回路であり、例えば温度検出信号ＶＴ（温度検出電圧）の基準電圧を調整することで基準温度Ｔ０を調整する。制御電圧ＶＣＯＭＰの１次成分、３次成分、高次成分は、それぞれ基準温度Ｔ０を中心に対称であり、基準温度調整回路１５は、その対称の中心を調整する。

０次成分発生回路２２０は、発振子ＸＴＡＬ（水晶振動子）の発振周波数がもつ温度特性の０次成分を近似する０次成分電圧ＶＳ０（０次成分信号）を出力する。例えば抵抗分割回路など、ＤＣ電圧を出力する回路で構成される。

１次成分発生回路２３０は、水晶振動子の発振周波数がもつ温度特性の１次成分を近似する１次成分電流ＩＳ１（広義には１次成分信号）を出力する。即ち、Ｔを温度とすると、ＩＳ１は、（Ｔ−Ｔ０）に比例又は反比例する関数を近似する電流である。１次成分発生回路２３０は、例えば正転増幅アンプ等により構成できる。１次成分ゲイン調整回路２６０は、記憶部１４０に記憶されたゲイン値Ａ１に基づいて、１次成分電流ＩＳ１のゲイン調整を行い、１次成分電圧ＶＳ１＝Ａ１×ＩＳ１（広義には１次出力信号）を出力する。なお、１次成分発生回路２３０及び１次成分ゲイン調整回路２６０は、ゲイン調整可能な一体のアンプ回路（例えば正転増幅アンプ）として構成されてもよい。

３次成分発生回路２４０は、水晶振動子の発振周波数がもつ温度特性の３次成分を近似する３次成分電流ＩＳ３（広義には３次成分信号）を出力する。即ち、ＩＳ３は、（Ｔ−Ｔ０）^３に比例又は反比例する関数を近似する電流である。３次成分ゲイン調整回路２７０は、記憶部１４０に記憶されたゲイン値Ａ３に基づいて、３次成分電流ＩＳ３のゲイン調整を行い、３次成分電圧ＶＳ３＝Ａ３×ＩＳ３（広義には３次出力信号）を出力する。

高次成分発生回路２５０は、水晶振動子の発振周波数がもつ温度特性の、４次以上の成分である高次成分を近似する高次成分電流ＩＳｈ（広義には高次成分信号）を出力する。即ち、ＩＳｈは高次関数ｇ（Ｔ−Ｔ０）を近似する電流である。例えば、ｇ（Ｔ−Ｔ０）は、（Ｔ−Ｔ０）^４に比例又は反比例する関数、及び（Ｔ−Ｔ０）^５に比例又は反比例する関数を合成した合成関数である。高次成分ゲイン調整回路２８０は、記憶部１４０に記憶されたゲイン値Ａｈに基づいて、高次成分電流ＩＳｈのゲイン調整を行い、高次成分電圧ＶＳｈ＝Ａｈ×ＩＳｈ（広義には高次出力信号）を出力する。

加算回路２００は、０次成分電圧ＶＳ０、１次成分電圧ＶＳ１、３次成分電圧ＶＳ３、高次成分電圧ＶＳｈ、端子ＶＣＮＴを介して外部から入力される制御電圧を加算し、制御電圧ＶＣＯＭＰを出力する。ＶＳ０＝Ａ０とすると、制御電圧ＶＣＯＭＰはＶＣＯＭＰ＝Ａｈ×ｇ（Ｔ−Ｔ０）＋Ａ３（Ｔ−Ｔ０）^３＋Ａ１（Ｔ−Ｔ０）＋Ａ０を近似する電圧である。

なお、図１４の構成例では、１次成分信号として電流ＩＳ１が出力され、３次成分信号として電流ＩＳ３が出力され、高次成分信号として電流ＩＳｈが出力される場合を例に説明したが、本実施形態はこれに限定されない。即ち、１次成分信号、３次成分信号、高次成分信号として電圧が出力されるように構成してもよい。

９．発振器、電子機器、移動体
図１５は、本実施形態の回路装置５００を含む発振器４００の構成例である。発振器４００は、回路装置５００と、回路装置５００の発振回路に導通された発振子ＸＴＡＬ（振動子、振動片）と、を含む。回路装置５００は、上述した回路装置１００又は回路装置１２０に対応する。また発振器４００は、回路装置１００、発振子ＸＴＡＬが収容されるパッケージ４１０を含むことができる。なお発振器は図１５の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、回路装置５００、発振子ＸＴＡＬが収容される。そしてリッド部４１４により密閉することで、回路装置５００、発振子ＸＴＡＬがパッケージ４１０内に気密に封止される。

回路装置５００と発振子ＸＴＡＬは、パッケージ４１０内に実装される。そして発振子ＸＴＡＬの端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。

図１６は、本実施形態の回路装置５００を含む電子機器３００の構成例である。この電子機器３００は、回路装置５００、水晶振動子等の発振子ＸＴＡＬ、アンテナＡＮＴ、通信部５１０（通信装置）、処理部５２０（処理装置）を含む。また操作部５３０（操作装置）、表示部５４０（表示装置）、記憶部５５０（メモリー）を含むことができる。発振子ＸＴＡＬと回路装置５００により発振器４００が構成される。なお電子機器３００は図１１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１６の電子機器３００としては、例えばＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器３００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図１７は、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１７は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器、移動体等の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…第１のパッド配置領域、１２…発振部、１４…バッファー、
１５…基準温度調整回路、２０…第２のパッド配置領域、３０…回路配置領域、
４０…電源間キャパシター、４２…第２の電源間キャパシター、
５０…低電位側電源線、６０…高電位側電源線、７０…調整キャパシター、
１００…回路装置、１１０…発振回路、１２０…回路装置、１３０…制御回路、
１４０…記憶部、１５０…温度補償回路、１６０…温度センサー、
１７０…基準電圧生成回路、１７２…バンドギャップリファレンス回路、
１７４…レギュレーター、１８０…クロック信号出力回路、２００…加算回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
２２０…０次成分発生回路、２３０…１次成分発生回路、
２４０…３次成分発生回路、２５０…高次成分発生回路、
２６０…１次成分ゲイン調整回路、２７０…３次成分ゲイン調整回路、
２８０…高次成分ゲイン調整回路、３００…電子機器、４００…発振器、
４１０…パッケージ、４１２…ベース部、４１４…リッド部、
５００…回路装置、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部、
ＢＩＳ…配置領域、ＣＪ…調整キャパシター、ＣＫＯＵＴ…配置領域、
ＣＰＳ１…第１のキャパシター、ＣＰＳ２…第２のキャパシター、
ＥＳＤ，ＥＳＤ１〜６…配置領域、ＨＮ１〜ＨＮ４…辺、ＭＥＭ…配置領域、
ＯＳＣ…配置領域、ＰＡＤ，ＰＡＤ１〜ＰＡＤ６…パッド領域、
ＲＶＤ…抵抗回路、ＶＣＯＭＰ…制御電圧、ＶＤＤ…高電位側電源、
ＶＯＵＴ…基準電圧、ＸＴＡＬ…発振子

Claims (11)

1. 発振子を発振させる発振回路と、
   前記発振回路の発振信号に基づくクロック信号を出力するクロック信号出力回路と、
   前記発振信号の発振周波数の温度補償を行う温度補償回路と、
   低電位側電源が供給される低電位側電源パッドと、
   高電位側電源が供給される高電位側電源パッドと、
   平面視で前記温度補償回路の配置領域に設けられる第ｉの金属層と前記第ｉの金属層とは層が異なる少なくとも１つの金属層とで電極が形成される電源間キャパシターと、
   前記平面視で前記電源間キャパシターの前記電極とは異なる領域に設けられた電源線であって、前記低電位側電源パッドに導通した低電位側電源線と、
   前記平面視で前記電源間キャパシターの前記電極とは異なる領域に設けられた電源線であって、前記高電位側電源パッドに導通した高電位側電源線と、
   を含み、
   前記電極の前記第ｉの金属層は、前記高電位側電源線及び前記低電位側電源線の一方に接続され、
   前記電極の前記少なくとも１つの金属層は、前記高電位側電源線及び前記低電位側電源線の他方に接続されることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記第ｉの金属層及び前記少なくとも１つの金属層は、前記温度補償回路の配線よりも上層の金属層で構成されることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記電源間キャパシターは、
   前記第ｉの金属層と第ｉ−１の金属層とにより形成される第１のキャパシターと、
   前記第ｉの金属層と第ｉ＋１の金属層とにより形成される第２のキャパシターと、
   を有し、
   前記第ｉ−１の金属層及び前記第ｉ＋１の金属層には、前記高電位側電源及び前記低電位側電源の前記他方が供給されることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記発振周波数を調整するための調整キャパシターを含み、
   前記調整キャパシターは、
   平面視で前記発振回路の配置領域に設けられる少なくとも２層の金属層で形成されるキャパシターであることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記発振子の一端に接続される第１の発振子接続パッドと、
   前記発振子の他端に接続される第２の発振子接続パッドと、
   前記発振回路の発振周波数の制御電圧が入力される制御電圧入力パッドと、
   前記クロック信号が出力されるクロック信号出力パッドと、
   第２の電源間キャパシターと、
   を含み、
   前記低電位側電源パッド、前記第１の発振子接続パッド、及び前記制御電圧入力パッドは、回路装置の第１の辺に沿った第１のパッド配置領域に配置され、
   前記クロック信号出力パッド、前記第２の発振子接続パッド、及び前記高電位側電源パッドは、前記第１の辺に対向する前記回路装置の第２の辺に沿った第２のパッド配置領域に配置され、
   前記第２の電源間キャパシターは、
   前記第１のパッド配置領域及び前記第２のパッド配置領域の少なくとも一方に配置されることを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記発振回路、前記クロック信号出力回路及び前記温度補償回路は、
   平面視で前記第１のパッド配置領域と前記第２のパッド配置領域との間の回路配置領域に配置されることを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記低電位側電源パッドに接続される第１の静電保護回路と、
   前記高電位側電源パッドに接続される第２の静電保護回路と、
   を含み、
   前記低電位側電源パッドは、回路装置の第１の辺に沿った第１のパッド配置領域に配置され、
   前記高電位側電源パッドは、前記第１の辺に対向する前記回路装置の第２の辺に沿った第２のパッド配置領域に配置され、
   前記第１の静電保護回路と前記第２の静電保護回路は、前記第１のパッド配置領域と前記第２のパッド配置領域との間の回路配置領域に配置されることを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   基準電圧調整用の抵抗回路を有し、前記温度補償回路に基準電圧を供給する基準電圧生成回路を含み、
   前記抵抗回路を構成する抵抗素子は、ポリシリコンにより形成され、
   前記ポリシリコンは、低電位側電源電圧に設定されたウェル上に形成されることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置と、
   前記発振回路に導通された前記発振子と、
   を含むことを特徴とする発振器。
10. 請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
11. 請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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