JP2011165824A - 半導体装置 - Google Patents

Abstract

【課題】ノイズが高周波である場合においても、多層配線層を介してデジタル回路とアナログ回路の間でノイズが伝播することを抑制する。
【解決手段】回路分離領域４０は第１回路領域２０と第２回路領域３０の間に位置している。回路分離領域４０には複数の第１導体及び複数の第１ビアが設けられている。複数の第１導体は、電源ライン１１０より下層に設けられ、電源ライン１１０に対向しており、かつ繰り返し配置されている。複数の第１ビアは多層配線層の中に、複数の第１導体それぞれごとに設けられており、各第１導体を電源ライン１１０に接続している。
【選択図】図１

Description

本発明は、同一の基板内でノイズが伝播することを抑制できる半導体装置に関する。

近年は、アナログ回路とデジタル回路を同一のチップ内に混載した半導体装置の開発が進められている。このような半導体装置においては、デジタル回路から発生するノイズがアナログ回路に伝播し、アナログ回路の動作に影響を与える可能性がある。特許文献１では、電源配線とグラウンド配線の間にデカップリングコンデンサを設けることによりノイズの伝播を抑制することが開示されている。

また特許文献２には、同一層に配線を並んで配置させることにより、素子分離絶縁膜の上方にデカップリングコンデンサを設けることが開示されている。

２００５−１１６５８７号公報 ２００８−１０３５２７号公報

近年は、半導体装置の高速化が進んでいるため、回路から発生するノイズも高周波数化している。ノイズが高周波である場合、デカップリングコンデンサでは、多層配線層を伝播するノイズを遮断することはできない。

本発明の目的は、ノイズが高周波である場合においても、多層配線層を介して複数の回路の相互間でノイズが伝播することを抑制できる半導体装置を提供することにある。

本発明によれば、第１回路が設けられている第１回路領域、第２回路が設けられている第２回路領域、並びに前記第１回路領域及び前記第２回路領域の間に位置する回路分離領域を有する基板と、
前記基板上に形成された多層配線層と、
前記回路分離領域に位置する前記多層配線層のいずれかの配線層に設けられた電源ラインと、
前記電源ラインより下層に設けられ、繰り返し配置されている複数の第１導体と、
前記複数の第１導体より下層に位置し、前記複数の第１導体に対向して設けられている導電層と、
前記複数の第１導体それぞれを前記電源ライン又は前記導電層に接続する複数の第１ビアと、
を備える半導体装置が提供される。

本発明によれば、多層配線層を介して複数の回路の相互間で、高周波を含めた広い帯域のノイズが伝播することを抑制できる。

第１の実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 図１に示した半導体装置の等価回路図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 配線の平面形状の一例を示す図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第８の実施形態に係る半導体装置の構成を示す断面図である。 第９の実施形態に係る半導体装置の構成を示す断面図である。 図１３の変形例を示す図である。 第１０の実施形態に係る半導体装置の構成を示す断面図である。 第１１の実施形態に係る半導体装置の構成を示す平面図である。 図１６に示した半導体装置のＡ−Ａ´断面図である。 第１の実施形態の変形例を示す図である。 第６の実施形態の変形例を示す図である。 第６の実施形態の変形例を示す図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態に係る半導体装置の平面図である。図２は図１のＡ−Ａ´断面図であり、図３は図１のＢ−Ｂ´断面図である。図２に示すようにこの半導体装置は基板１０、多層配線層１００、電源ライン１１０、及び拡散層（導電層）１４３を備えている。図１に示すように基板１０には、第１回路領域２０、第２回路領域３０、及び回路分離領域４０が設けられている。第１回路領域２０には第１回路２２、例えばアナログ回路とデジタル回路の一方が設けられている。第２回路領域３０には第２回路３２、例えばアナログ回路とデジタル回路の他方が設けられている。回路分離領域４０は第１回路領域２０と第２回路領域３０の間に位置している。そして図２に示すように、回路分離領域４０には複数の第１導体１４０及び複数の第１ビア１４２が設けられている。すなわち本実施形態において、回路分離領域４０は、複数の第１導体１４０及び複数の第１ビア１４２が設けられている領域として定義される。

図１に示す例において、回路分離領域４０は、第１回路領域２０と第２回路領域３０の間の領域のうち、電源ライン１１０が設けられている領域に設けられている。回路分離領域４０は、電源ライン１１０の延伸方向で見た場合、電源ライン１１０の少なくとも一部と重なっていればよいが、電源ライン１１０の幅方向で見た場合は、電源ライン１１０の全てと重なっているのが好ましい。なお本実施形態では電源ライン１１０の幅は、回路分離領域４０においても他の部分と同じ幅であるが、後述する他の実施形態で示すように、回路分離領域４０において他の部分より広くなっていてもよい。

複数の第１導体１４０は、電源ライン１１０より下層に設けられ、電源ライン１１０に対向しており、かつ繰り返し配置されている。複数の第１ビア１４２は多層配線層１００の中に、複数の第１導体１４０それぞれごとに設けられており、各第１導体１４０を電源ライン１１０に接続している。具体的には第１ビア１４２の一端は第１導体１４０に接続しており、第１ビア１４２の他端は電源ライン１１０に接続している。また拡散層１４３は基板１０に形成されているため、複数の第１導体１４０より下層に位置することになる。そして拡散層１４３は、複数の第１導体１４０に対向している。

本実施形態において複数の第１導体１４０は、第１ビア１４２のみに接続している。また電源ライン１１０は、例えば第１層目の配線層に形成されており、第１回路領域２０、回路分離領域４０、及び第２回路領域３０それぞれ上をこの順に延伸している。そして第１ビア１４２は、第１回路領域２０又は第２回路領域３０に形成されているトランジスタに接続するビア（図示せず）と同一工程で形成される。

図１及び図２に示すように、基板１０には素子分離膜１２が設けられている。素子分離膜１２は、例えばＬＯＣＯＳ酸化法により形成されるが、ＳＴＩ法により形成されても良い。素子分離膜１２は、第１回路領域２０及び第２回路領域３０に形成されているトランジスタ等を他の素子から分離している。例えば図２に示すように、第１回路領域２０にはＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、ゲート絶縁膜１２１、ゲート電極１２０、並びにソース及びドレインとなる拡散層１２３を有している。ゲート電極１２０は例えばポリシリコン配線であり、ゲート絶縁膜１２１上に位置している。

本実施形態において素子分離膜１２は、回路分離領域４０には形成されていない。そして図２に示すように、回路分離領域４０に位置する基板１０上には、分離領域絶縁膜１４１が設けられている。分離領域絶縁膜１４１はゲート絶縁膜１２１と同一工程で形成されているため、ゲート絶縁膜１２１と同一の層構成を有している。また、第１導体１４０は分離領域絶縁膜１４１上に形成されている。第１導体１４０はゲート電極１２０と同一工程で形成されるため、ゲート電極１２０と同一の層構成を有している。

拡散層１４３は、回路分離領域４０に位置する基板１０の表層の全面、及びその周囲に形成されている。拡散層１４３は、図１及び図３に示すように、回路分離領域４０の外側において、ビア１３０を介してグラウンドライン１３２に接続している。このため、拡散層１４３にはグラウンド電位が与えられている。グラウンドライン１３２は電源ライン１１０と同一層に形成されていても良いし、異なる層に形成されていても良い。なお拡散層１４３は、素子分離膜１２によって他の領域から分離されている。

このような構成において、回路分離領域４０に位置する電源ライン１１０、複数の第１第１ビア１４２、第１導体１４０、及び拡散層１４３は、メタマテリアルとしての特性を示す構造体を形成している。この構造体において、メタマテリアルは複数の単位セル４２を繰り返し、例えば周期的に配置した構成である。単位セル４２は例えば２次元配列を有しているが、１次元配列であってもよい。単位セル４２はいわゆるマッシュルーム型のメタマテリアルの単位セルであり、電源ライン１１０がマッシュルームに接続する導体プレーンに相当している。そして第１ビア１４２がマッシュルームのインダクタンス部分に相当しており、第１導体１４０がマッシュルームのヘッド部分に相当している。そして拡散層１４３がマッシュルームと対向した第２導体プレーンに相当している。

そして、分離領域絶縁膜１４１の厚さ及び材料、並びに第１導体１４０の大きさ及び配列によってメタマテリアルの各容量の大きさが制御され、第１ビア１４２の長さ及び太さによってメタマテリアルのインダクタンス成分が制御される。これらを調節することにより、構造体をＥＢＧ（Electromagnetic Band Gap）として機能させるときのバンドギャップ帯域を調節することができる。本実施形態において単位セル４２は、バンドギャップ帯域が、半導体装置のロジック回路から放出されるノイズの周波数（例えば１ＧＨｚ以上）を含むように設計される。

ここで「繰り返し」単位セル４２を配置する場合、互いに隣り合う単位セル４２において、同一のビア（例えば第１ビア１４２）の間隔（中心間距離）が、ＥＢＧのノイズとして想定している電磁波の波長λの１／２以内となるようにするのが好ましい。また「繰り返し」には、いずれかの単位セル４２において構成の一部が欠落している場合も含まれる。また単位セル４２が２次元配列を有している場合には、「繰り返し」には単位セル４２が部分的に欠落している場合も含まれる。また「周期的」には、一部の単位セル４２において構成要素の一部がずれている場合や、一部の単位セル４２そのものの配置がずれている場合も含まれる。すなわち厳密な意味での周期性が崩れた場合においても、単位セル４２が繰り返し配置されている場合には、メタマテリアルとしての特性を得ることができるため、「周期性」にはある程度の欠陥が許容される。なおこれらの欠陥が生じる要因としては、単位セル４２間に配線やビアを通す場合、既存の配線レイアウトにメタマテリアル構造を追加する場合において既存のビアやパターンによって単位セル４２が配置できない場合、製造誤差、及び既存のビアやパターンを単位セル４２の一部として用いる場合などが考えられる。

次に、本実施形態における作用及び効果について、図４を用いて説明する。図４は、図１に示した半導体装置の等価回路図である。本実施形態において、電源ライン１１０は第１回路２２と第２回路３２に接続している。そして電源ライン１１０は、第１回路２２と第２回路３２の間にＥＢＧとなる複数の単位セル４２を有している。そしてこのＥＢＧは、ロジック回路（具体的には第１回路２２及び第２回路３２のいずれか）から放出されるノイズの周波数を含むように設計されている。このため、電源ラインを介して第１回路２２と第２回路３２の間でノイズが伝播することを抑制できる。

図５は、第２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、回路分離領域４０の平面レイアウトを除いて、第１の実施形態に係る半導体装置と同様の構成である。

本実施形態において、回路分離領域４０の幅は、第１回路領域２０及び第２回路領域３０に位置する電源ライン１１０の幅より広い。これに伴い、電源ライン１１０のうち回路分離領域４０に位置する部分は、他の部分より幅が広くなっている。そして回路分離領域４０の全面に、複数の単位セル４２（図２に図示）が配置されている。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また回路分離領域４０を第１の実施形態より大面積にして、単位セル４２を構成する第１導体１４０を大面積にすることができるため、メタマテリアルの容量成分を大きくすることができる。この場合、単位セル４２が有するバンドギャップ帯域を低周波化することができる。

図６は、第３の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、回路分離領域４０の平面レイアウトを除いて第２の実施形態と同様の構成を有している。

回路分離領域４０の幅は、第１回路領域２０及び第２回路領域３０に位置する電源ライン１１０の幅より広く、第１回路領域２０及び第２回路領域３０が互いに対向している全ての部分の間に位置している。すなわち第１回路領域２０及び第２回路領域３０は、互いに対向しているいずれの部分においても、回路分離領域４０を介して互いに対向している。具体的には、電源ライン１１０のうち回路分離領域４０に位置する部分は、他の部分より幅が広くなっており、回路分離領域４０の全面に設けられている。そして回路分離領域４０の全面に、複数の単位セル４２（図２に図示）が配置されている。

本実施形態によっても、第２の実施形態と同様に、電源ライン１１０を介してノイズが伝播することを抑制できる。また回路分離領域４０は、第１回路領域２０及び第２回路領域３０が互いに対向している全ての部分の間に位置している。このため、多層配線層１００のうち単位セル４２が設けられている層すなわち電源ライン１１０より下の層を介して、第１回路領域２０と第２回路領域３０の間でノイズが伝播することを抑制できる。この効果は、第１回路領域２０及び第２回路領域３０のいずれか一方を回路分離領域４０で囲んだときに、特に顕著になる。

図７は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、電源ライン１１０が延伸する方向、及び回路分離領域４０の平面レイアウトを除いて、第１の実施形態に係る半導体装置と同様の構成である。

本実施形態において、電源ライン１１０は第１回路領域２０と第２回路領域３０の間を、第１回路領域２０と第２回路領域３０を仕切るように延伸している。そして回路分離領域４０は、第１回路領域２０及び第２回路領域３０が互いに対向している全ての部分の間に位置している。

本実施形態において回路分離領域４０は、第１回路領域２０及び第２回路領域３０が互いに対向している全ての部分の間に位置している。このため、多層配線層１００のうち単位セル４２が設けられている層すなわち電源ライン１１０より下の層を介して、第１回路領域２０と第２回路領域３０の間でノイズが伝播することを抑制できる。

なお、本実施例においては、電源ライン１１０は、第１回路領域２０や第２回路領域３０への電源供給ラインでなく、他の回路領域への電源供給ラインであってもよく、また回路領域への電源供給が無いダミーの電源供給ラインであってもよい。この場合であっても、多層配線層１００に単位セル４２が形成される。すなわち電源ライン１１０より下の層を介して、第１回路領域２０と第２回路領域３０の間で放射ノイズが伝播することを抑制できる。この場合のノイズ伝播抑制は、シールド効果が主な要因となっている。

図８は、第５の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１〜第４の実施形態に係る半導体装置のいずれかと同様の構成である。

まず、電源ライン１１０は２層目以上の配線層に形成されている。すなわち複数の第１導体１４０と電源ライン１１０の間には、少なくとも１層の配線層が位置している。そして 複数の第１導体１４０それぞれは、配線１４５、第２ビア１４９、及び第３ビア１４６を介して電源ライン１１０に接続している。詳細には、配線１４５は、複数の第１導体１４０と電源ライン１１０の間に位置しているいずれかの配線層に形成されている。第２ビア１４９は、第１導体１４０と配線１４５の一端とを接続している。第３ビア１４６は、電源ライン１１０と配線１４５の他端とを接続している。

本実施形態において、単位セル４２はいわゆるマッシュルーム型のメタマテリアルの単位セルである。具体的には、電源ライン１１０がマッシュルームに接続する導体プレーンに相当している。そして第２ビア１４９、配線１４５、及び第３ビア１４６がマッシュルームのインダクタンス部分に相当しており、第１導体１４０がマッシュルームのヘッド部分に相当している。そして拡散層１４３がマッシュルームと対向した第２導体プレーンに相当している。

図９の各図は、配線１４５の平面形状の一例を示す図である。図９（ａ）に示す例では、配線１４５はスパイラル状に延伸している。図９（ｂ）に示す例では、配線１４５はミアンダ状、すなわちジグザグに延伸している。いずれの場合においても配線１４５は、第２ビア１４９と第３ビア１４６とを直線で接続する場合より長くなっている。

本実施形態によっても、第１〜第４の実施形態と同様の効果を得ることができる。また単位セル４２において、マッシュルームのインダクタンス部分は、第２ビア１４９、配線１４５、及び第３ビア１４６によって構成されているため、第１〜第４の実施形態と比較してその値は大きくなる。従って、ＥＢＧのバンドギャップ帯域を低周波化することができる。特に配線１４５を図９に示したパターンにした場合、単位セル４２を大面積にしなくても配線１４５の配線長を確保することができるため、ＥＢＧのバンドギャップ帯域をさらに低周波化することができる。

なお図８では、配線１４５及び第３ビア１４６を各一層ずつ設けたが、これらをこの順に複数繰り返し重ねてもよい。この場合、単位セル４２において、マッシュルームのインダクタンス部分は、第２ビア１４９、複数の配線１４５、及び複数の第３ビア１４６によって構成されることになる。

図１０は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて第１〜第４の実施形態に係る半導体装置のいずれかと同様の構成である。

まず電源ライン１１０は、２層目以上の配線層に形成されている。そして１層目の配線層には、第２導体１４７が形成されている。第２導体１４７は、第４ビア１４８を介して基板１０の拡散層１４３に接続している。

第２導体１４７は、例えばシート状の導体パターンであり、複数の第１導体１４０に対向するように延在している。第２導体１４７には第１ビア１４２を貫通させるための開口が形成されている。すなわちこの開口を設けることにより、第２導体１４７は第１ビア１４２との間での絶縁が確保される。なお第２導体１４７は、第１ビア１４２の間を埋めるように島状に設けられてもよい。

本実施形態において、単位セル４２はいわゆるマッシュルーム型のメタマテリアルの単位セルを２つ重ねた構成である。具体的には、第１のマッシュルームは、電源ライン１１０、第１ビア１４２、第１導体１４０、及び拡散層１４３により構成されている。そして、電源ライン１１０がマッシュルームに接続する導体プレーンに相当している。そして第１ビア１４２がマッシュルームのインダクタンス部分に相当しており、第１導体１４０がマッシュルームのヘッド部分に相当している。また第２のマッシュルームは、電源ライン１１０、第２導体１４７、第４ビア１４８、及び拡散層１４３によって構成されている。そして拡散層１４３がマッシュルームに接続する導体プレーンに相当している。そして第４ビア１４８がマッシュルームのインダクタンス部分に相当しており、第２導体１４７がマッシュルームのヘッド部分に相当している。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１導体１４０は、拡散層１４３との間で容量を形成すると共に、第２導体１４７との間でも容量を形成している。このため、単位セル４２の容量は、第１の実施形態と比較して大きくなる。従って、ＥＢＧのバンドギャップ帯域を低周波化することができる。さらに、単位セル４２はマッシュルーム型のメタマテリアルの単位セルを２つ重ねた構成である。そして第１導体１４０と第２導体１４７は、周辺が互いに対向している。従って、単位セルを実質的に高密度にすることができる。

なお本実施形態において、図１９に示すように、第１ビア１４２及び第１導体１４０を設けなくてもよい。この場合においても、上記した第２のマッシュルームによりメタマテリアルが構成されるため、第１の実施形態と同様の効果を得ることができる。また図２０に示すように、第１導体１４０と第２導体１４７は同一層に設けられてもよい。この場合、単位セル４２を構成するために必要な配線層の数が少なくなるため、工程数を減らすことができる。

図１１は、第７の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下の点を除いて第６の実施形態に係る半導体装置と同様の構成である。

まず、電源ライン１１０は４層目またはそれより上の配線層に形成されている。そして電源ライン１１０より下の配線層において、第２導体１４７が形成されている配線層と第１導体１４０が設けられている配線層とが交互に配置されている。なお第２導体１４７が形成されている配線層と第１導体１４０が設けられている配線層の間には、他の配線層が位置していてもよい。そして第１ビア１４２は各層の第１導体１４０に接続しており、第４ビア１４８は各層の第２導体１４７に接続している。

本実施形態によっても、第６の実施形態に係る半導体装置と同様の効果を得ることができる。また単位セル４２の容量は、第６の実施形態と比較して大きくなる。従って、ＥＢＧのバンドギャップ帯域をさらに低周波化することができる。

なお、第６の実施形態及び第７の実施形態において、第２導体１４７を設けるための導体層は、配線層とは別に設けられてもよい。この場合、第２導体１４７は、第１導体１４０が設けられている層と、この層より一つ上の配線層の間に追加される。そして第１導体１４０が設けられている層と第２導体１４７の間に位置する絶縁膜は、第２導体１４７とこれより一つ上の配線層の間に位置する絶縁膜より誘電率が高い材料により形成されるのが好ましい。

図１２は、第８の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、単位セル４２の構成を除いて第１〜第４の実施形態に係る半導体装置のいずれかと同様の構成である。

本実施形態において、回路分離領域４０に位置する拡散層１４３上には、複数の凸状の絶縁層１５０が繰り返し、例えば周期的に設けられている。そして絶縁層１５０の上面及び側面には、第３導体１５２、誘電層１５４、及び第１導体１５６がこの順に積層されている。第３導体１５２は拡散層１４３に接続しているが、第１導体１５６は拡散層１４３から離れているため、拡散層１４３とは絶縁している。そして第１導体１５６は、第１ビア１４２を介して電源ライン１１０に接続している。誘電層１５４は、多層配線層を構成する絶縁層より誘電率が高い材料により形成されている。誘電層１５４が第１導体１５６と第３導体１５２の間に挟まれることにより、単位セル４２の容量が形成される。

本実施形態において、単位セル４２はマッシュルーム型であり、第３導体１５２、誘電層１５４、第１導体１５６、第１ビア１４２、及び電源ライン１１０によって構成されている。具体的には、電源ライン１１０がマッシュルームに接続する導体プレーンに相当している。そして第１ビア１４２がマッシュルームのインダクタンス部分に相当しており、第１導体１５６がマッシュルームのヘッド部分に相当している。そして第３導体１５２がマッシュルームと対向した第２導体プレーンに相当している。

本実施形態によっても、第１〜第４の実施形態と同様の効果を得ることができる。またＥＢＧの容量は第３導体１５２、誘電層１５４、及び第１導体１５６により形成されているが、これらは３次元的に形成されている。このため、単位セル４２の容量は、第１の実施形態と比較して大きくなる。従って、ＥＢＧのバンドギャップ帯域を低周波化することができる。また、ＥＢＧの容量を凸状に形成しているため、占有面積を広げずに容量を増やすことができる。

図１３は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、単位セル４２の構成を除いて第１〜第４の実施形態に係る半導体装置のいずれかと同様の構成である。

本実施形態において、回路分離領域４０に位置する多層配線層の中には、複数の容量素子１６０が繰り返し、例えば周期的に配置されている。容量素子１６０は、シリンダ型の容量素子であり、層間絶縁膜に形成された凹部に埋め込まれている。この凹部の底面及び側壁には、下部電極層１６２、誘電膜１６４、及び上部電極層１６６がこの順に積層されている。下部電極層１６２は、ビア１７１を介して拡散層１４３に接続しており、上部電極層１６６は第１ビア１４２を介して電源ライン１１０に接続している。誘電膜１６４は、多層配線層を構成する絶縁層より誘電率が高い材料により形成されている。

本実施形態において単位セル４２はマッシュルーム型であり、下部電極層１６２、上部電極層１６６、第１ビア１４２、及び電源ライン１１０によって構成されている。具体的には、電源ライン１１０がマッシュルームに接続する導体プレーンに相当している。そして第１ビア１４２がマッシュルームのインダクタンス部分に相当しており、上部電極層１６６がマッシュルームのヘッド部分に相当している。そして下部電極層１６２がマッシュルームと対向した第２導体プレーンに相当している。

本実施形態によっても、第１〜第４の実施形態と同様の効果を得ることができる。またＥＢＧの容量はシリンダ型の容量素子１６０によって構成されている。このため、単位セル４２の容量は、第１の実施形態と比較して大きくなる。従って、ＥＢＧのバンドギャップ帯域を低周波化することができる。また、ＥＢＧの容量を凹状に形成しているため、占有面積を広げずに容量を増やすことができる。

図１４は、図１３の変形例を示す図である。本図に示す半導体装置は、容量素子１６０が複数のシリンダをつなげて一つの容量素子とした構成を有している。このようにしても、上記した効果を得ることができる。また、ビア１７１をビア１４２からずらした位置に設けることにより、単位セル４２のインダクタンスを大きくすることができる。

図１５は、第１０の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、単位セル４２の構成を除いて第１〜第４の実施形態に係る半導体装置のいずれかと同様の構成である。

本実施形態において、拡散層１４３には凹部が形成されている。この凹部の側面及び底面には、絶縁膜１８４が形成されている。絶縁膜１８４は、例えば熱酸化膜である。そして絶縁膜１８４上には、第１導体１８２が埋め込まれている。すなわち拡散層１４３、絶縁膜１８４、及び第１導体１８２によって容量が形成されている。第１導体１８２には第１ビア１４２が接続している。

本実施形態において単位セル４２はマッシュルーム型であり、拡散層１４３、絶縁膜１８４、第１導体１８２、第１ビア１４２、及び電源ライン１１０によって構成されている。具体的には、電源ライン１１０がマッシュルームに接続する導体プレーンに相当している。そして第１ビア１４２がマッシュルームのインダクタンス部分に相当しており、第１導体１８２がマッシュルームのヘッド部分に相当している。そして拡散層１４３がマッシュルームと対向した第２導体プレーンに相当している。

本実施形態によっても、第１〜第４の実施形態と同様の効果を得ることができる。また単位セル４２の容量は、拡散層１４３、絶縁膜１８４、及び第１導体１８２によって形成されている。絶縁膜１８４は、拡散層１４３に形成された凹部の側面に形成されている。このため、単位セル４２の容量は、第１の実施形態と比較して大きくなる。従って、ＥＢＧのバンドギャップ帯域を低周波化することができる。また電源ライン１１０の下方に配線層を設ける必要がないため、半導体装置を薄型化することができる。

図１６は、第１１の実施形態に係る半導体装置の構成を示す平面図である。図１７は、図１６に示した半導体装置のＡ−Ａ´断面図である。この半導体装置は、以下の点を除いて、第１〜第４の実施形態に係る半導体装置のいずれかと同様の構成である。

まず、回路分離領域４０に位置する基板１０にも素子分離膜１２が形成されている。そして回路分離領域４０に位置する素子分離膜１２上には、シート状の第２導体１７２が形成されている。第２導体１７２は、複数の第１導体１４０に対向しており、ビア１３０を介してグラウンドライン１３２に接続している。第２導体１７２は、例えばゲート電極１２０と同一の層構成を有しており、ゲート電極１２０と同一工程で形成される。なおゲート電極１２０が多層構造を有している場合、第２導体１７２は、ゲート電極１２０を構成する一部の導体層により構成されてもよい。例えばゲート電極１２０が上面にバリアメタル層を有している場合、第２導体１７２はバリアメタル層により形成されても良い。

本実施形態において複数の第１導体１４０は多層配線層のいずれかの配線層、例えば第１層目の配線層に形成されている。そして第２導体１７２上には、誘電層１７４が形成されている。複数の第１導体１４０は、誘電層１７４上に位置している。誘電層１７４は多層配線層を構成する絶縁層とは別工程で形成されており、かつ、多層配線層を構成する絶縁層より誘電率が高い材料により形成されている。

本実施形態において、単位セル４２はマッシュルーム型であり、第２導体１７２、誘電層１７４、第１導体１４０、第１ビア１４２、及び電源ライン１１０によって構成されている。具体的には、電源ライン１１０がマッシュルームに接続する導体プレーンに相当している。そして第１ビア１４２がマッシュルームのインダクタンス部分に相当しており、第１導体１４０がマッシュルームのヘッド部分に相当している。そして第２導体１７２がマッシュルームと対向した第２導体プレーンに相当している。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また誘電層１７４は多層配線層を構成する絶縁層とは別工程で形成されるため、誘電層１７４を高誘電率材料で形成することにより、単位セル４２の容量を大きくすることができる。従って、ＥＢＧのバンドギャップ帯域を低周波化することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

例えば図１８に示すように、第１の実施形態において第１導体１４０の幅を広げ、第１回路領域２０及び第２回路領域３０が、互いに対向しているいずれの部分においても、第１導体１４０を介して互いに対向するようにしてもよい。このようにすると、第一導体１４０の上方の大部分には電源ライン１１０が位置していないことになる。このため、この位置していない部分に他の配線を設けることができるため、配線の設計自由度が向上する。

また上記した各実施形態において、第１導体の表層に凹凸を設けてもよい。また第１〜第１０の実施形態、及び図１９に示す例において、拡散層１４３が設けられていなくてもよい。この場合、基板１０が拡散層１４３の代わりになる。

１０ 基板
１２ 素子分離膜
２０ 第１回路領域
２２ 第１回路
３０ 第２回路領域
３２ 第２回路
４０ 回路分離領域
４２ 単位セル
１００ 多層配線層
１１０ 電源ライン
１２０ ゲート電極
１２１ ゲート絶縁膜
１２３ 拡散層
１３０ ビア
１３２ グラウンドライン
１４０ 第１導体
１４１ 分離領域絶縁膜
１４２ 第１ビア
１４３ 拡散層
１４５ 配線
１４６ 第３ビア
１４７ 第２導体
１４８ 第４ビア
１４９ 第２ビア
１５０ 絶縁層
１５２ 第３導体
１５４ 誘電層
１５６ 第１導体
１６０ 容量素子
１６２ 下部電極層
１６４ 誘電膜
１６６ 上部電極層
１７１ ビア
１７２ 第２導体
１７４ 誘電層
１８２ 第１導体
１８４ 絶縁膜

Claims (13)

1. 第１回路が設けられている第１回路領域、第２回路が設けられている第２回路領域、並びに前記第１回路領域及び前記第２回路領域の間に位置する回路分離領域を有する基板と、
   前記基板上に形成された多層配線層と、
   前記回路分離領域に位置する前記多層配線層のいずれかの配線層に設けられた電源ラインと、
   前記電源ラインより下層に設けられ、繰り返し配置されている複数の第１導体と、
   前記複数の第１導体より下層に位置し、前記複数の第１導体に対向して設けられている導電層と、
   前記複数の第１導体それぞれを前記電源ライン又は前記導電層に接続する複数の第１ビアと、
   を備える半導体装置。
2. 請求項１に記載の半導体装置において、
   前記電源ラインは、前記第１回路と前記第２回路それぞれに接続している半導体装置。
3. 請求項１又は２に記載の半導体装置において、前記導電層はグラウンド電位が与えられている半導体装置。
4. 請求項１〜３のいずれか一つに記載の半導体装置において、
   前記複数の第１導体は、それぞれ前記第１ビアのみに接続している半導体装置。
5. 請求項１〜４のいずれか一つに記載の半導体装置において、
   前記導電層は前記基板、又は前記基板に形成された拡散層であり、
   前記導電層を他の領域から分離する素子分離膜をさらに備える半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１回路領域には、ゲート絶縁膜及びゲート電極を有するトランジスタが形成されており、
   前記回路分離領域に位置する前記基板の表面には、前記ゲート絶縁膜と同一の層構成を有する分離領域絶縁膜が形成されており、
   前記複数の第１導体は、前記分離領域絶縁膜上に形成されており、かつ前記ゲート電極と同一の層構成を有している半導体装置。
7. 請求項１〜４のいずれか一つに記載の半導体装置において、
   前記基板に設けられた素子分離膜をさらに備え、
   前記回路分離領域にも前記素子分離膜は形成されており、
   前記導電層は、前記回路分離領域に位置する前記素子分離膜の表面に形成されているシート状の導体である半導体装置。
8. 請求項１〜７のいずれか一つに記載の半導体装置において、
   平面レイアウトにおいて、前記第１回路領域及び前記第２回路領域が互いに対向しているいずれの部分においても、前記第１回路領域及び前記第２回路領域は前記回路分離領域を介して互いに対向している半導体装置。
9. 請求項１〜８のいずれか一つに記載の半導体装置において、
   前記複数の第１導体と前記電源ラインの間には、少なくとも１層の配線層が位置しており、
   前記複数の第１導体それぞれは、前記第１導体と前記電源ラインとの間に位置する配線層に形成された配線、前記第１導体と前記配線の一端とを接続する第２ビア、及び前記電源ラインと前記配線の他端とを接続する第３ビアを介して前記電源ラインに接続している半導体装置。
10. 請求項１〜９のいずれか一つに記載の半導体装置において、
    前記電源ラインと前記第１導体の間に位置する配線層に形成されている少なくとも一つの第２導体と、
    前記第２導体を前記基板に接続する第４ビアと、
    を備え、
    前記少なくとも一つの第２導体は、前記複数の第１導体と対向している半導体装置。
11. 請求項１〜１０のいずれか一つに記載の半導体装置において、
    前記電源ラインは、前記第１回路領域、前記回路分離領域、及び前記第２回路領域それぞれ上をこの順に延伸している半導体装置。
12. 請求項１〜１１のいずれか一つに記載の半導体装置において、
    前記電源ライン、前記複数の第１導体、及び前記複数の第１ビアは、ＥＢＧ（Electromagnetic Band Gap）構造の少なくとも一部を構成している半導体装置。
13. 請求項１〜１２のいずれか一つに記載の半導体装置において、
    前記第１回路及び前記第２回路の一方はアナログ回路であり、他方はデジタル回路である半導体装置。
    

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