JP6870119B2 - 半導体装置および電力変換装置 - Google Patents

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Description

本発明は、半導体装置および電力変換装置に関し、特に、表面保護膜を有する半導体装置ならびにそれを用いた電力変換装置に関するものである。
パワーデバイス等に用いられる縦型の半導体装置において、耐圧性能を確保するために、ｎ型の半導体層の外周部のいわゆる終端領域に、ｐ型のガードリング領域（終端ウェル領域）を設ける技術が知られている（例えば、下記の特許文献１）。ガードリング領域を持つ半導体装置では、半導体装置の主電極に逆電圧が印加されたときに生じる電界が、ｎ型の半導体層とｐ型のガードリング領域との間のｐｎ接合が形成する空乏層によって緩和される。
特許文献１のショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）では、表面電極が、ワイヤーボンディングが行われる領域を除き、表面保護膜としてのポリイミドによって覆われている。また、ショットキーバリアダイオードは、ゲルなどの封止材を用いて封止されることもある。このような表面保護膜および封止材は、ＳＢＤに限らず、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）など他の半導体装置にも適用され得る。
特開２０１３−２１１５０３号公報
ポリイミドなどの表面保護膜およびゲルなどの封止材は、高湿度下において水分を含みやすい。この水分は表面電極へ悪影響を及ぼす可能性がある。具体的には、表面電極が水分中に溶け出したり、表面電極が水分と反応して絶縁物が析出したりする場合がある。このような場合、表面電極と表面保護膜との界面で表面保護膜の剥離が起こりやすい。表面保護膜が剥離して生じた表面電極の外周における表面保護膜の下部の空洞は、リークパスとして作用して、半導体装置の絶縁信頼性を損なわせる可能性がある。
本発明は上記のような問題を解決するためになされたものであり、絶縁信頼性の高い半導体装置を提供することを目的とする。
本発明に係る半導体装置は、炭化珪素から成る半導体基板と、前記半導体基板上に形成された炭化珪素から成る第１導電型のドリフト層と、活性領域の前記ドリフト層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のソース領域と、前記ウェル領域における前記ソース領域と前記ドリフト層との間の領域であるチャネル領域を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記活性領域の外側の終端領域において、前記ドリフト層の表層部に、前記活性領域を平面視で取り囲むように形成された第２導電型の終端ウェル領域と、前記ドリフト層上に、前記終端ウェル領域の一部を覆うように形成されたフィールド絶縁膜と、前記フィールド絶縁膜よりも内側の前記ドリフト層上に形成され、前記終端ウェル領域と電気的に接続した、Ａｌ、Ｃｕ、Ｍｏ、Ｎｉのいずれか１つまたは複数を含む金属、あるいは、Ａｌ合金を材料とする部分を有する表面電極と、前記フィールド絶縁膜および前記表面電極上に形成され、前記表面電極の外側の端部を覆う上面膜と、前記半導体基板の裏面に形成された裏面電極と、を備え、前記表面電極は、前記層間絶縁膜上に形成され、前記層間絶縁膜に形成されたコンタクトホールを通して前記ソース領域と電気的に接続したソース電極と、前記層間絶縁膜上に、前記ソース電極を平面視で取り囲むように形成され、前記層間絶縁膜に形成されたコンタクトホールを通して前記ゲート電極と電気的に接続したゲート配線と、を含み、前記終端領域は、平面視で、直線部および曲線状のコーナー部を有しており、前記表面電極の外側の端部は、前記終端ウェル領域の外側の端部よりも内側に位置し、前記終端ウェル領域の外側の端部から前記表面電極の外側の端部までの距離に関し、前記終端領域のコーナー部における当該距離は、前記終端領域の直線部における当該距離よりも長い。
本発明に係る半導体装置によれば、終端領域のコーナー部において表面電極に絶縁物が析出することが抑制され、上面膜の剥離を防止することができる。それにより、半導体装置の絶縁信頼性の向上に寄与できる。
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１に係る半導体装置の構成を示す部分断面図である。 本発明の実施の形態１に係る半導体装置の構成を示す平面図である。 本発明の実施の形態１に係る半導体装置の構成を示す部分断面図である。 本発明の実施の形態１に係る半導体装置の構成を示す平面図である。 表面電極の形状の例を示す図である。 表面電極の形状の例を示す図である。 本発明の実施の形態１に係る半導体装置の構成を示す部分断面図である。 本発明の実施の形態１に係る半導体装置の変形例の構成を示す部分断面図である。 本発明の実施の形態１に係る半導体装置の動作を説明するための図である。 本発明の実施の形態２に係る半導体装置の構成を示す部分断面図である。 本発明の実施の形態２に係る半導体装置の構成を示す平面図である。 本発明の実施の形態２に係る半導体装置のユニットセルの構成を示す部分断面図である。 本発明の実施の形態２に係る半導体装置の変形例の構成を示す平面図である。 本発明の実施の形態３に係る電力変換装置が適用された電力変換システムの構成を示すブロック図である。
以下、本発明の実施の形態について説明する。本明細書において、半導体装置の「活性領域」とは、半導体装置がオン状態のときに主電流が流れる領域であり、半導体装置の「終端領域」とは、活性領域の周囲の領域であるものと定義される。また、半導体装置の「外側」とは、半導体装置の中央部から外周部へ向かう方向を意味し、半導体装置の「内側」とは「外側」とは反対の方向を意味する。また、不純物の導電型について、「第１導電型」をｎ型、「第２導電型」をｐ型と仮定して説明するが、それとは逆に、「第１導電型」をｐ型、「第２導電型」をｎ型としてもよい。
ここで、「ＭＯＳ」という用語は、古くは金属−酸化物−半導体の積層構造を表すものとして用いられ、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかし、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）では、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。例えば、ＭＯＳトランジスタにおいて、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜には高誘電率の材料が用いられるが、その材料は必ずしも酸化物には限定されない。
従って、「ＭＯＳ」という用語は、必ずしも金属−酸化物−半導体の積層構造のみに限定して用いられるものではなく、それは本明細書でも同様である。すなわち、技術常識に鑑みると、「ＭＯＳ」は、Metal-Oxide-Semiconductorの略語としてのみならず、広く導電体−絶縁体−半導体の積層構造をも含むものとして定義される。
また、以下の説明において、「〜上」および「〜を覆う」と記載されていても、構成要素間に介在物が存在することは妨げられない。例えば、「Ａ上に設けられたＢ」または「Ａを覆うＢ」などと記載されていても、ＡとＢとの間に他の構成要素が設けられる場合もあり得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置または方向を意味する用語が用いられることがあるが、これらの用語は、説明の便宜上用いられており、実使用時の方向とは関係しない。
以下に示す図面は模式的なものである。そのため、図面に示されている要素のサイズ、位置およびそれらの相互関係は、正確なものとは限らず、適宜変更され得る。また、異なる図面に示されている要素のサイズおよび位置の相互関係も、正確なものとは限らず、適宜変更され得る。
各図面においては、他の図面に示したものと同様の名称および機能を持つ構成要素には、それと同じ参照符号を付している。そのため、先に他の図面を用いて説明したものと同様の要素については、冗長な説明を避けるために、説明を省略することもある。
＜実施の形態１＞
［装置構成］
図１は、本発明の実施の形態１に係る半導体装置であるショットキーバリアダイオード（ＳＢＤ）１００の部分断面図である。図２は、ＳＢＤ１００の平面図であり、図２のＡ−Ａ線に沿った矢視断面図が図１に相当する。図１の左側部分は、ＳＢＤ１００のオン状態において主電流が流れる活性領域であり、図１の右側部分は、ＳＢＤ１００の活性領域の外側の領域である終端領域である。以下、活性領域に相当する領域を「内側領域ＲＩ」と称し、終端領域に相当する領域を「外側領域ＲＯ」と称す。
図１のように、ＳＢＤ１００は、単結晶基板３１とその上に形成されたエピタキシャル層３２とで構成されるエピタキシャル基板３０を用いて形成されている。単結晶基板３１は、ｎ型（第１導電型）の炭化珪素（ＳｉＣ）から成る半導体基板であり、エピタキシャル層３２は、単結晶基板３１上にエピタキシャル成長させたＳｉＣから成る半導体層である。すなわち、ＳＢＤ１００は、ＳｉＣ−ＳＢＤである。本実施の形態では、４Ｈのポリタイプを有するエピタキシャル基板３０を用いた。ここで、図１におけるエピタキシャル基板３０の上側を「表側」、下側の「裏側」と定義し、以下、エピタキシャル基板３０の裏側の主面を「裏面Ｓ１」、表側の主面を「表面Ｓ２」と称す。
終端領域におけるエピタキシャル層３２の表側の表層部には、ｐ型（第２導電型）の終端ウェル領域２が選択的に形成されている。エピタキシャル層３２の終端ウェル領域２を除いたｎ型の領域は、ドリフトによって電流が流れるドリフト層１である。ドリフト層１の不純物濃度は、単結晶基板３１の不純物濃度よりも低い。そのため、単結晶基板３１は、ドリフト層１に比べて低い抵抗率を有している。ここでは、ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下とした。
図２に点線で示すように、終端ウェル領域２は、平面視で活性領域を取り囲むフレーム状（リング状）の領域であり、いわゆるガードリングとして機能する。また、図１に示すように、終端ウェル領域２の内側（内周側）の端部を境にして、それよりも内側を活性領域である内側領域ＲＩ、外側を終端領域である外側領域ＲＯと定義されている。外側領域ＲＯは、平面視で内側領域ＲＩを取り囲むフレーム状の領域であり、半導体チップの各辺に沿った直線状の領域である直線部と、異なる方向に延びる２つの直線部の間を繋ぐ曲線状の領域であるコーナー部とを有している。
終端ウェル領域２は、不純物濃度の異なる複数の領域を含んでいてもよい。また、終端ウェル領域２の個数は１つに限られず、例えば、互いに離間して入れ子状に配設された複数の終端ウェル領域２が外側領域ＲＯに設けられてもよい。
エピタキシャル基板３０の表面Ｓ２上には、フィールド絶縁膜３、表面電極５および表面保護膜６が設けられている。また、エピタキシャル基板３０の裏面Ｓ１上には、裏面電極８が設けられている。なお、図２の平面図では、フィールド絶縁膜３および表面保護膜６の図示を省略している。ただし、表面保護膜６の端部の位置、すなわち表面保護膜６の輪郭線は、破線で示されている。
フィールド絶縁膜３は、終端ウェル領域２の一部を覆い、終端ウェル領域２の外側の端部（「外周端」ともいう）を超えて終端ウェル領域２の外側にまで延在している。フィールド絶縁膜３は、例えばＳｉＯ２、ＳｉＮ等の絶縁材料によって形成され、好ましくは１０ｎｍ以上の厚みを有する。例えば、フィールド絶縁膜３として、厚み１μｍのＳｉＯ２膜を用いることができる。
表面電極５は、内側領域ＲＩにおけるエピタキシャル基板３０の表面Ｓ２の少なくとも一部に設けられる。本実施の形態では、表面電極５は、エピタキシャル基板３０の表面Ｓ２上に形成されたショットキー電極５ａと、ショットキー電極５ａ上に形成された電極パッド５ｂとから構成されており、ショットキー電極５ａおよび電極パッド５ｂの端部は、フィールド絶縁膜３に乗り上げている。
ショットキー電極５ａは、内側領域ＲＩのドリフト層１と外側領域ＲＯの終端ウェル領域２とに接している。これにより、表面電極５は、終端ウェル領域２と電気的に接続される。ショットキー電極５ａの材料は、ｎ型のＳｉＣ半導体であるドリフト層１とのショットキー接合を形成する金属であればよく、例えば、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ａｕ（金）またはＷ（タングステン）等を用いることができる。ショットキー電極５ａの厚みは、３０ｎｍ以上３００ｎｍ以下が好ましい。例えば、ショットキー電極５ａとして、厚み１００ｎｍのＴｉ膜を用いることができる。
電極パッド５ｂの材料としては、例えば、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｍｏ、Ｎｉのいずれか１つまたは複数を含む金属、あるいは、Ａｌ−Ｓｉ（珪素）のようなＡｌ合金等を用いることができる。電極パッド５ｂの厚みは、３００ｎｍ以上１０μｍ以下が好ましい。例えば、電極パッド５ｂとして、厚み３μｍのＡｌ膜を用いることができる。
表面保護膜６は、フィールド絶縁膜３および表面電極５の上に、表面電極５の端部を覆うように設けられた上面膜である。より具体的には、表面保護膜６は、電極パッド５ｂの上面端部および端面（側面）、ならびに、ショットキー電極５ａの端面を覆っている。よって、電極パッド５ｂの上面の外周部は表面保護膜６に覆われている。ただし、電極パッド５ｂの中央部は、外部端子として機能できるように、表面保護膜６で覆われていない。すなわち、表面保護膜６は、図１のように、内側領域ＲＩに、電極パッド５ｂの上面を露出する開口部を有している。また、表面保護膜６は、外側領域ＲＯにおいてエピタキシャル基板３０の表面Ｓ２の少なくとも一部を覆っている。
表面保護膜６の材料としては、外部からの応力を緩和する樹脂製の絶縁物であるポリイミドや、ゲル中に生じる外部電荷等を電極をとおして排出することのできる高抵抗の炭化珪素素（ＳｉＮ）、あるいはこれらを積層した多層膜などを用いることができる。
裏面電極８の材料としては、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ，Ａｕのいずれか１つまたは複数を含む金属等を用いることができる。
ここで、本実施の形態のＳＢＤ１００においては、終端ウェル領域２の外側の端部（外周端）の位置を基準にして、外側領域ＲＯのコーナー部における表面電極５の外側の端部が、外側領域ＲＯの直線部における表面電極５の外側の端部よりも内側に位置している。つまり、終端ウェル領域２の外周端から表面電極５の外周端までの距離をＬとすると、図１のように表面電極５の外周端が終端ウェル領域２の外周端よりも内側に位置する場合、図２のように、外側領域ＲＯのコーナー部における当該距離Ｌ２は、終端領域(RO)の直線部における当該距離Ｌ１よりも長い。すなわち、Ｌ２＞Ｌ１の関係が成り立つ。
また、本実施の形態のＳＢＤ１００では、図３のように表面電極５の外周端が終端ウェル領域２の外周端よりも外側に位置する場合も考えられる。この場合、終端ウェル領域２の外周端から表面電極５の外周端までの距離をＬとすると、図４のように、外側領域ＲＯのコーナー部における当該距離Ｌ２は、外側領域ＲＯの直線部における当該距離Ｌ１よりも短い。すなわち、Ｌ１＞Ｌ２の関係が成り立つ。
図２および図４では、外側領域ＲＯ（終端領域）のコーナー部における表面電極５の外周端の形状は曲線状であったが、その形状は曲線状でなくてもよい。例えば、図５のように、外側領域ＲＯのコーナー部において、表面電極５の外周端が、直線状の部分を含んでいてもよい。また、図６のように、外側領域ＲＯのコーナー部において、表面電極５の外周端が、曲がる向きの異なる複数の屈曲部を含んでいてもよい。
また、上述したように、外側領域ＲＯに設けられる終端ウェル領域２の個数は１つに限られず、例えば図７のように、互いに離間して入れ子状に配設された複数の終端ウェル領域２が設けられてもよい。表面電極５は、複数の終端ウェル領域２のうちの少なくとも１つと電気的に接続される。その場合、複数の終端ウェル領域２のうち、表面電極５と電気的に接続する終端ウェル領域２の外周端の位置を基準にして、外側領域ＲＯのコーナー部における表面電極５の外周端が、外側領域ＲＯの直線部における表面電極５の外周端よりも内側に位置するようにする。
本実施の形態では、エピタキシャル基板３０の材料をＳｉＣとした。ＳｉＣ半導体は、Ｓｉ半導体より広いワイドバンドギャップを有し、ＳｉＣ半導体装置は、Ｓｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。ただし、エピタキシャル基板３０の材料はＳｉＣに限定されず、Ｓｉでもよいし、例えば窒化ガリウム（ＧａＮ）など他のワイドバンドギャップ半導体でもよい。
また、本実施の形態に係る半導体装置は、ＳＢＤ以外のダイオード、例えば、ｐｎ接合ダイオードや、ジャンクションバリアショットキー（Junction Barrier Schottky：ＪＢＳ）ダイオードであってもよい。
［変形例］
図８は、実施の形態１の変形例に係るＳＢＤ１０１の構成を示す断面図であり、図１に対応する図である。図８のＳＢＤ１０１の外側領域ＲＯには、図７と同様に、互いに離間して入れ子状に配設された複数の終端ウェル領域２が設けられている。さらに、複数の終端ウェル領域２のそれぞれと接続するように、複数の表面電極５が入れ子状に設けられている。
この場合、終端ウェル領域２と電気的に接続する複数の表面電極５のそれぞれにおいて、当該終端ウェル領域２の外周端の位置を基準にして、外側領域ＲＯのコーナー部における表面電極５の外周端が、外側領域ＲＯの直線部における表面電極５の外周端よりも内側に位置するようにする。
［動作］
実施の形態１のＳＢＤ１００の動作について説明する。表面電極５の電位を基準として、裏面電極８に負の電圧が印加されると、ＳＢＤ１００は、表面電極５から裏面電極８に向けて電流が流れる状態、すなわち導通状態（オン状態）となる。反対に、表面電極５の電位を基準として、裏面電極８に正の電圧が印加されると、ＳＢＤ１００は阻止状態（オフ状態）となる。
ＳＢＤ１００がオフ状態にある場合、ドリフト層１の内側領域ＲＩ（活性領域）の表面、および、ドリフト層１と終端ウェル領域２との間のｐｎ接合の界面付近に、大きな電界がかかる。この電界が臨界電界に達してアバランシェ降伏が起こるときの裏面電極８への電圧が、ＳＢＤ１００の最大電圧（アバランシェ電圧）と定義される。通常、アバランシェ降伏が起こらない電圧範囲でＳＢＤ１００が使用されるように定格電圧が定められる。
ＳＢＤ１００のオフ状態においては、活性領域のドリフト層１の表面、および、ドリフト層１と終端ウェル領域２との間のｐｎ接合界面から、単結晶基板３１へ向かう方向（下方向）と、ドリフト層１の外周へ向かう方向（右方向）とへ、空乏層が広がる。また、ドリフト層１と終端ウェル領域２との間のｐｎ接合界面から、終端ウェル領域２内へも空乏層が広がり、その広がり具合は終端ウェル領域２の濃度に大きく依存する。すなわち、終端ウェル領域２の濃度を高くすると、終端ウェル領域２内での空乏層の広がりが抑制され、空乏層の先端位置は終端ウェル領域２とドリフト層１との境界に近い位置となる。この空乏層の先端位置は、表面電極５と終端ウェル領域２とが接続している領域と、終端ウェル領域２の外周端との距離が同じであれば、終端領域の直線部でもコーナー部でも同じ位置となる。
図９に、ＳＢＤ１００のオフ状態において、単結晶基板３１へ向かう方向（下方向）およびドリフト層１の外周へ向かう方向（右方向）とへ広がった空乏層の先端位置と、終端ウェル領域２内へ広がった空乏層の先端位置とを、それぞれ破線で示す。すなわち、ＳＢＤ１００のオフ状態では、図９に示す２つの破線の間の領域が空乏化される。なお、空乏層の先端位置は、ＴＣＡＤ（Technology CAD）シミュレーションなどにより調べることが可能である。外側領域ＲＯにおいて、エピタキシャル層３２内の空乏化した領域では、エピタキシャル層３２の外周側から中央に向かって電位差が生じる。また、終端ウェル領域２の内部の空乏化していない領域は、表面電極５とほぼ同じ電位と見なすことができる。
ここで、高湿度下でＳＢＤ１００がオフ状態になった場合を考える。半導体チップを覆うように設けられる封止樹脂は水分を含有し得る。例えば、表面保護膜６がポリイミドなど高い吸水性を有する樹脂材料からなる場合、高湿度下では表面保護膜６が多くの水分を含有し、その水分がエピタキシャル層３２および電極パッド５ｂの表面に達するおそれがある。また、表面保護膜６が高抵抗のＳｉＮなどの材料からなる場合、プロセス中に生じる応力などによって表面電極５の端部周辺の表面保護膜６にクラックが入りやすく、クラックを通して表面電極５が水分にさらされるおそれがある。このような状態では、オフ状態のＳＢＤ１００に印加される電圧により、ドリフト層１の端縁部が陽極として作用し、電極パッド５ｂが陰極として作用する。陰極となる電極パッド５ｂの近傍では、水分によって、次の化学式（１）で表される酸素の還元反応、および、化学式（２）で表される水素の生成反応が生じる。
Ｏ２ ＋ ２Ｈ２Ｏ ＋ ４ｅ− → ４ＯＨ− ・・・（１）
Ｈ２Ｏ ＋ ｅ− → ＯＨ− ＋ １／２Ｈ２ ・・・（２）
これに伴い、電極パッド５ｂの近傍で水酸化物イオンの濃度が増加する。水酸化物イオンは、電極パッド５ｂと化学的に反応する。例えば電極パッド５ｂがアルミニウムで構成される場合は、上記化学反応によってアルミニウムが水酸化アルミニウムとなることがある。
アルミニウムと水酸化物イオンの反応は周囲の電界強度により加速される。半導体内部では空乏化している領域に電位勾配が発生するため、実施の形態１のＳＢＤ１００においては空乏層がエピタキシャル基板３０の表面に露出している領域（図９に示す領域ＥＲ）には表面Ｓ２上に沿った電位勾配が発生する。この電位勾配はエピタキシャル層３２の表面Ｓ２上のフィールド絶縁膜３および表面保護膜６に引き継がれるため、電極パッド５ｂの端部の周辺に電界が発生する。それによって電極パッド５ｂの端部における電界強度が一定以上となると、水酸化アルミニウムの生成反応が起こり、その反応は電界強度の増加とともに加速される。なお、電極パッド５ｂの端部における電界強度は、表面電極５、フィールド絶縁膜３および表面保護膜６の形状、誘電率、抵抗率などを正確に設定することで、ＴＣＡＤ（Technology CAD）シミュレーションなどにより調べることが可能である。
電極パッド５ｂの端部の電界強度は、終端ウェル領域２の外周端の位置を基準にして、表面電極５の外周端の位置がより外周になるほど大きくなる。このため、終端ウェル領域２の外周端の位置を基準にして、表面電極５の外周端の位置がより外周になるほど、水酸化アルミニウムの生成は加速されることになる。
また、終端領域のコーナー部（曲線的な部分）においては二次元的な電位勾配の発生により一般的に電界強度が高くなることから、電極パッド５ｂの表面で水酸化アルミニウムの析出が顕著に発生する。この水酸化アルミニウムの析出により表面保護膜６が押し上げられると、電極パッド５ｂと表面保護膜６との界面で表面保護膜６の剥離が生じることがある。
特に、エピタキシャル基板３０がＳｉＣで構成される場合、ＳｉＣの高い絶縁破壊電界を活用することにより、終端ウェル領域２の幅および終端ウェル領域２からドリフト層１の端縁部までの幅を小さく設計することができる。このような設計下では、オフ状態において陽極となるドリフト層１の端縁部と陰極となる電極パッド５ｂとの距離が近くなる。このため、終端領域の電界強度がより大きくなり、電極パッド５ｂの端部の水酸化アルミニウムの生成が促進される。この結果、電極パッド５ｂからの表面保護膜６の剥離がより顕著になりやすい。
表面保護膜６の剥離は、フィールド絶縁膜３上まで伸展する場合もある。言い換えれば、フィールド絶縁膜３と表面保護膜６との界面でも表面保護膜６の剥離が生じる場合がある。もしもこの剥離によってフィールド絶縁膜３上に空洞が形成されると、その空洞に水分が入り込むことによって過剰なリーク電流が流れたり、あるいは空洞で気中放電が起きたりすることによって、ＳＢＤ１００が素子破壊に至るおそれがある。
これに対し、実施の形態１のＳＢＤ１００では、終端ウェル領域２の外周端の位置を基準にして、終端領域のコーナー部における表面電極５の外周端が、終端領域の直線部における表面電極５の外周端よりも内側に位置している。このため、終端領域のコーナー部における電極パッド５ｂの端部の電界強度は、終端領域の直線部における電極パッド５ｂの端部の電界強度よりも小さくなる。これにより、終端領域のコーナー部における電極パッド５ｂの端部での水酸化アルミニウムの生成が抑制される。その結果、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を防止できるという効果が得られる。
また、図７のように、互いに離間した複数の終端ウェル領域２を入れ子状に設ける場合には、電極パッド５ｂの端部の電界強度をより小さくでき、水酸化アルミニウムの生成が抑制される効果がさらに高められる。
終端領域のコーナー部での水酸化アルミニウムの生成が抑制される効果は、実施の形態１の変形例（図８）のＳＢＤ１０１が有する複数の表面電極５でも得られる。つまり、図８の複数の表面電極５のそれぞれにおいて、当該終端ウェル領域２の外周端の位置を基準にして、終端領域のコーナー部における表面電極５の外周端が、終端領域の直線部における表面電極５の外周端よりも内側に位置するようにすることで、コーナー部において、複数の電極パッド５ｂそれぞれの端部の電界強度を小さくすることができる。よって、コーナー部の電極パッド５ｂの端部における水酸化アルミニウムの生成を抑制することができ、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を防止することができる。
［製造方法］
実施の形態１に係るＳＢＤ１００の製造方法について説明する。
まず、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備する。本実施の形態では、単結晶基板３１は４Ｈのポリタイプを有し、４度または８度のオフ角を有するＳｉＣ基板とした。
続いて、単結晶基板３１上でＳｉＣのエピタキシャル成長を行うことで、単結晶基板３１上に、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のエピタキシャル層３２を形成する。これにより、単結晶基板３１およびエピタキシャル層３２から成るエピタキシャル基板３０が得られる。
次に、フォトリソグラフィー工程によって、エピタキシャル層３２上に、終端ウェル領域２の形成領域が開口されたパターンを有するレジストマスクを形成する。そして、当該レジストマスクを注入マスクにして、ＡｌまたはＢ（ホウ素）などのｐ型不純物（アクセプタ）をエピタキシャル層３２にイオン注入することにより、エピタキシャル層３２の表層部にｐ型の終端ウェル領域２を形成する。終端ウェル領域２のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下が好ましく、例えば１．０×１０１３／ｃｍ２とすることができる。
イオン注入の注入エネルギーは、例えば、ｐ型不純物がＡｌの場合、１００ｋｅＶ以上７００ｋｅＶ以下とする。この場合、上記ドーズ量［ｃｍ−２］から換算された終端ウェル領域２の不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下となる。
図７または図８のように複数の終端ウェル領域２を形成する場合、注入マスクとしてのレジストマスクに入れ子状の複数の開口を形成し、１回のイオン注入で複数の終端ウェル領域２を同時に形成してもよい。あるいは、注入マスクの形成（レジストマスクのパターニング）およびイオン注入を複数回繰り返すことで、複数の終端ウェル領域２を形成してもよい。
終端ウェル領域２の形成後、熱処理装置を用い、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００℃以上１９００℃以下の温度、３０秒以上１時間以下のアニールを行う。このアニールにより、イオン注入によってエピタキシャル層３２に添加された不純物が活性化される。
次に、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、厚み１μｍのＳｉＯ２膜を形成する。そして、フォトリソグラフィー工程とエッチング工程によりＳｉＯ２膜をパターニングすることで、フィールド絶縁膜３を形成する。このとき、フィールド絶縁膜３は、終端ウェル領域２の一部を覆い、終端ウェル領域２の端部を超えて終端ウェル領域２の外周側にまで延びる形状にパターニングされる。
その後、エピタキシャル層３２およびフィールド絶縁膜３上に、例えばスパッタ法により、ショットキー電極５ａの材料層および電極パッド５ｂの材料層をこの順に積層する。ショットキー電極５ａの材料層としては、例えば、厚み１００ｎｍのＴｉ膜を用いることができ、電極パッド５ｂの材料層としては、例えば、厚み３μｍのＡｌ膜を用いることができる。
続いて、フォトリソグラフィー工程によって、電極パッド５ｂの材料層上に、表面電極５のパターンを有するレジストマスクを形成する。そして、当該レジストマスクをエッチングマスクとして、電極パッド５ｂの材料層およびショットキー電極５ａの材料層をパターニングすることで、ショットキー電極５ａおよび電極パッド５ｂから成る表面電極５を得る。このとき、表面電極５は、終端ウェル領域２の外周端の位置を基準にして、終端領域のコーナー部における表面電極５の外周端が、終端領域の直線部における表面電極５の外周端よりも内側に位置するようにパターニングされる。
図８のように複数の表面電極５を形成する場合には、ショットキー電極５ａの材料膜および電極パッド５ｂの材料膜は、それぞれ複数に分割されるようにパターニングされる。
電極パッド５ｂの材料層およびショットキー電極５ａの材料層のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。ウェットエッチングの場合、エッチング液としては、フッ酸（ＨＦ）またはリン酸系のエッチング液を用いることができる。
なお、ショットキー電極５ａのパターニングと電極パッド５ｂのパターニングとは、別々に行われてもよい。この場合、ショットキー電極５ａの端縁部の位置と、電極パッド５ｂの端縁部の位置とを互いにずらしてもよい。例えば、電極パッド５ｂの端縁部をショットキー電極５ａの端縁部よりも張り出させることで、電極パッド５ｂがショットキー電極５ａを完全に覆うようにしてもよい。あるいは、ショットキー電極５ａの端縁部を電極パッド５ｂの端縁部から張り出させることで、ショットキー電極５ａの一部が電極パッド５ｂに覆われないようにしてもよい。
次に、フィールド絶縁膜３および表面電極５を覆うように、エピタキシャル基板３０の表面Ｓ２上に、表面保護膜６の材料層である樹脂層を形成する。この樹脂層は、例えば、感光性ポリイミドを塗布することで形成できる。続いて、フォトリソグラフィー工程によって、樹脂層をパターニングすることで、表面保護膜６を形成する。このとき、外部接続端子となる表面電極５の中央部上の表面保護膜６が除去される。また、外側領域ＲＯにおいては、表面保護膜６が表面電極５の端縁部を覆うと共に、外側領域ＲＯの少なくとも一部を覆うように、表面保護膜６はパターニングされる。
最後に、エピタキシャル基板３０の裏面Ｓ１上に、例えばスパッタ法により、裏面電極８を形成することで、図１に示したＳＢＤ１００が得られる。
なお、裏面電極８の形成は、ショットキー電極５ａの材料層および電極パッド５ｂの材料層の形成工程の前または後に行われてもよい。裏面電極８の材料としては、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ，Ａｕのいずれか１つまたは複数を含む金属等を用いることができる。また、裏面電極８の厚みは、５０ｎｍ以上２μｍ以下が好ましい。例えば、裏面電極８として、厚み１μｍのＴｉ／Ａｕの二層膜を用いることができる。
［まとめ］
以上のように、実施の形態１に係るＳＢＤ１００およびその変形例に係るＳＢＤ１０１によれば、終端領域のコーナー部において電極パッド５ｂの端部で水酸化アルミニウムが生成することを抑制でき、それにより、表面保護膜６の剥離が防止される。よって、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を防止でき、ＳＢＤの絶縁信頼性を高めることができる。
＜実施の形態２＞
［装置構成］
図１０は、本発明の実施の形態２に係る半導体装置であるＭＯＳＦＥＴ２００の構成を示す部分断面図である。図１１は、ＭＯＳＦＥＴ２００の平面図であり、図１１のＢ−Ｂ線に沿った矢視断面図が図１０に相当する。また、図１２は、活性領域である内側領域ＲＩに形成されるＭＯＳＦＥＴの最小単位構造であるユニットセルＵＣの構成を示す断面図である。ＭＯＳＦＥＴ２００の内側領域ＲＩには、図１２に示すユニットセルＵＣが複数配列されている（図１０の左端部分には最外周のユニットセルＵＣが示されている）。なお、図１０〜図１２においては、図１および図２に示した実施の形態１に係るＳＢＤ１００の構成要素と同一の機能を有する要素には、それと同一の符号を付しているため、ここでは実施の形態１と重複する説明は省略する。
図１０のように、ＭＯＳＦＥＴ２００は、単結晶基板３１とその上に形成されたエピタキシャル層３２とで構成されるエピタキシャル基板３０を用いて形成されている。単結晶基板３１は、ｎ型（第１導電型）の炭化珪素（ＳｉＣ）から成る半導体基板であり、エピタキシャル層３２は、単結晶基板３１上にエピタキシャル成長させたＳｉＣから成る半導体層である。すなわち、ＭＯＳＦＥＴ２００は、ＳｉＣ−ＭＯＳＦＥＴである。本実施の形態では、４Ｈのポリタイプを有するエピタキシャル基板３０を用いた。
活性領域におけるエピタキシャル層３２の表側の表層部には、ｐ型（第２導電型）の素子ウェル領域９が選択的に形成されている。また、素子ウェル領域９の表層部には、ｎ型のソース領域１１と、素子ウェル領域９よりも不純物濃度が高いｐ型のコンタクト領域１９が、それぞれ選択的に形成されている。
終端領域におけるエピタキシャル層３２の表側の表層部には、活性領域を取り囲むように、ｐ型の終端ウェル領域２０が選択的に形成されている。終端ウェル領域２０は、内側領域ＲＩと外側領域ＲＯとの境界に接する境界領域２１と、境界領域２１を取り囲むように境界領域２１から外側へ延在し、境界領域２１より不純物濃度の低い延長領域２２とを備えている。さらに、境界領域２１は、不純物濃度が比較的低い低濃度部２１ａと、低濃度部２１ａの表層部に形成され不純物濃度が比較的高い高濃度部２１ｂとを備えている。ここで、高濃度部２１ｂはｐ型に限らず、ｎ型となってもよい。
以上の不純物領域（素子ウェル領域９、ソース領域１１、コンタクト領域１９および終端ウェル領域２０）を除いたエピタキシャル層３２のｎ型の領域は、ドリフトによって電流が流れるドリフト層１である。ドリフト層１の不純物濃度は、単結晶基板３１の不純物濃度よりも低い。そのため、単結晶基板３１は、ドリフト層１に比べて低い抵抗率を有している。ここでは、ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下とした。
図１１に点線で示すように、終端ウェル領域２０は、平面視で活性領域を取り囲むフレーム状（リング状）の領域であり、いわゆるガードリングとして機能する。また、図１０に示すように、終端ウェル領域２０の内側（内周側）の端部を境にして、それよりも内側を活性領域である内側領域ＲＩ、外側を終端領域である外側領域ＲＯと定義されている。外側領域ＲＯは、平面視で内側領域ＲＩを取り囲むフレーム状の領域であり、半導体チップの各辺に沿った直線状の領域である直線部と、隣り合う直線部の間の曲線状の領域であるコーナー部とを有している。
活性領域におけるエピタキシャル基板３０の表面Ｓ２上には、ソース領域１１、素子ウェル領域９およびドリフト層１に跨がるようにゲート絶縁膜１２が形成されており、その上にゲート電極１３が形成されている。ゲート絶縁膜１２およびゲート電極１３で覆われた素子ウェル領域９の表層部、すなわち、素子ウェル領域９におけるソース領域１１とドリフト層１との間の部分は、ＭＯＳＦＥＴ２００がオンしたときに反転チャネルが形成されるチャネル領域である。
活性領域において、ゲート電極１３は層間絶縁膜１４で覆われており、層間絶縁膜１４の上にソース電極５１が形成されている。よって、ゲート絶縁膜１２とゲート電極１３との間は、層間絶縁膜１４によって電気的に絶縁されている。
ソース電極５１は、層間絶縁膜１４に形成されたコンタクトホールを通してソース領域１１およびコンタクト領域１９に接続されている。ソース電極５１とコンタクト領域１９とはオーミックコンタクトを形成している。また、エピタキシャル基板３０の裏面Ｓ１上には、ドレイン電極として機能する裏面電極８が形成されている。
図１０のように、ゲート絶縁膜１２、ゲート電極１３、層間絶縁膜１４およびソース電極５１の一部は、内側領域ＲＩと外側領域ＲＯとの境界を越えて、外側領域ＲＯにまで延在している。外側領域ＲＯに引き出されたソース電極５１は、層間絶縁膜１４に形成されたコンタクトホールを通して、終端ウェル領域２０の高濃度部２１ｂとオーミックコンタクトまたはショットキーコンタクトを形成するように接続されている。また、外側領域ＲＯに引き出されたゲート電極１３は、ゲート絶縁膜１２を介して終端ウェル領域２０の高濃度部２１ｂ上に配設され、高濃度部２１ｂと同様に平面視でフレーム状に延在する。
さらに、終端領域におけるエピタキシャル基板３０の表面Ｓ２上には、フィールド絶縁膜３、ゲート配線電極５２および表面保護膜６が設けられている。なお、図１１の平面図では、フィールド絶縁膜３および表面保護膜６の図示を省略している。ただし、表面保護膜６の端部の位置、すなわち表面保護膜６の輪郭線は、破線で示されている。
フィールド絶縁膜３は、終端ウェル領域２０の境界領域２１の一部と延長領域２２の全体を覆い、終端ウェル領域２０の外周端を超えて終端ウェル領域２０の外側にまで延在している。また、フィールド絶縁膜３は内側領域ＲＩには設けられていない。言い換えれば、フィールド絶縁膜３は、内側領域ＲＩを含む開口を有している。
ゲート配線電極５２は、外側領域ＲＯに引き出されたゲート電極１３を覆う層間絶縁膜１４上に形成され、層間絶縁膜１４に形成されたコンタクトホールを通してゲート電極１３に接続している。ゲート配線電極５２は、ソース電極５１と裏面電極８との間の電気的経路を制御するためのゲート信号（制御信号）を受ける電極として機能する。ゲート配線電極５２は、ソース電極５１とは離間しており、電気的にもソース電極５１とは絶縁されている。
ゲート配線電極５２は、外側領域ＲＯに引き出されたゲート電極１３と同様に、平面視でフレーム状に延在している。本実施の形態では、ゲート配線電極５２は、図１１のように、ソース電極５１を囲むように設けられたゲート配線５２ｗと、矩形のソース電極５１の一辺に設けられた凹部に入り込むように設けられたゲートパッド５２ｐとで構成されており、ゲート配線５２ｗとゲートパッド５２ｐとは互いに接続されている。図１０に示されているゲート配線電極５２は、図１１のゲート配線５２ｗに対応する。ゲートパッド５２ｐは、ゲート信号を入力するための外部端子として機能する。なお、図１１においては、ゲートパッド５２ｐは終端領域の直線部に設けられているが、コーナー部に設けられてもよい。
本実施の形態において、表面電極５０は、ソース電極５１とゲート配線電極５２とを含んでいる。表面電極５０は、エピタキシャル基板３０の内側領域ＲＩの表面Ｓ２の少なくとも一部に接するように設けられている。表面電極５０は、内側領域ＲＩの全体に渡って形成されており、その一部は内側領域ＲＩと外側領域ＲＯとの境界を越えて、外側領域ＲＯに延在している。また、表面電極５０は、その全体が層間絶縁膜１４に乗り上げるように設けられている。
図１０においては、フィールド絶縁膜３の内周端が層間絶縁膜１４の端面に接しており、ゲート電極１３および表面電極５０がフィールド絶縁膜３の内周端よりも内側に形成されている。しかし、層間絶縁膜１４、ゲート電極１３および表面電極５０は、フィールド絶縁膜３に乗り上げるように形成されてもよい。この場合、ソース電極５１は、層間絶縁膜１４およびフィールド絶縁膜３の両方を貫通するコンタクトホールを通して、終端ウェル領域２０の高濃度部２１ｂと接続される。
表面保護膜６は、表面電極５０の端縁部のソース電極５１およびゲート配線電極５２を覆うと共に、エピタキシャル基板３０の外側領域ＲＯの少なくとも一部を覆っている。表面保護膜６は、図１１のように、ソース電極５１の中央部上およびゲートパッド５２ｐの中央部上に、それぞれ開口を有している。それにより、ソース電極５１およびゲートパッド５２ｐは、それぞれ外部端子として機能できる。
実施の形態２のＭＯＳＦＥＴ２００においては、終端ウェル領域２０の外周端の位置を基準にして、外側領域ＲＯのコーナー部における表面電極５０の外周端が、外側領域ＲＯの直線部における表面電極５０の外周端よりも内側に位置している。つまり、終端ウェル領域２０の外周端から表面電極５０の外周端までの距離、すなわち、終端ウェル領域２０の外周端からゲート配線５２ｗの外周端までの距離をＬとすると、図１０のようにゲート配線５２ｗの外周端が終端ウェル領域２０の外周端よりも内側に位置する場合、図１１のように、外側領域ＲＯのコーナー部における当該距離Ｌ２は、外側領域ＲＯの直線部における当該距離Ｌ１よりも長い。すなわち、Ｌ２＞Ｌ１の関係が成り立つ。
また、図示は省略するが、ゲート配線５２ｗの外周端が終端ウェル領域２０の外周端よりも内側に位置する場合には、終端ウェル領域２０の外周端から表面電極５０の外周端、すなわち終端ウェル領域２０の外周端からゲート配線５２ｗの外周端までの距離をＬとすると、外側領域ＲＯのコーナー部における当該距離Ｌ２は、外側領域ＲＯの直線部における当該距離Ｌ１よりも短い。すなわち、Ｌ１＞Ｌ２の関係が成り立つ。
実施の形態２においても、図７や図８に示した終端ウェル領域２のように、互いに離間して入れ子状に配設された複数の終端ウェル領域２０が設けられてもよい。表面電極５０は、複数の終端ウェル領域２０のうちの少なくとも１つと電気的に接続される。
本実施の形態では、エピタキシャル基板３０の材料をＳｉＣとしたが、エピタキシャル基板３０の材料はＳｉＣに限定されず、Ｓｉでもよいし、例えば窒化ガリウム（ＧａＮ）など他のワイドバンドギャップ半導体でもよい。
また、本実施の形態に係る半導体装置は、ＭＯＳＦＥＴ以外のトランジスタ、例えば、ＪＦＥＴ（Junction FET）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）でもよい。さらに、本実施の形態ではプレーナ型のトランジスタを例示したが、トランジスタはトレンチ型であってもよい。
［変形例］
図１３は、実施の形態２の変形例に係るＭＯＳＦＥＴ２０１の構成を示す平面図であり、図１１に対応する図である。図１３のＭＯＳＦＥＴ２０１は、矩形のソース電極５１の一辺から設けられた凹部が、ソース電極５１内に深く入り込むように延在し、さらに、ゲート配線電極５２がその凹部に入り込むように延在している。つまり、図１１のＭＯＳＦＥＴ２００では、ソース電極５１の一辺に設けられた凹部にゲートパッド５２ｐだけが入り込み、ゲート配線５２ｗはソース電極５１を囲むように設けられていたが、図１３のＭＯＳＦＥＴ２０１では、ソース電極５１の凹部に細長いゲート配線５２ｗが入り込み、その凹部の入口部分にゲートパッド５２ｐが設けられている。
ＭＯＳＦＥＴ２０１においても、終端ウェル領域２０の外周端の位置を基準にして、外側領域ＲＯのコーナー部における表面電極５０の外周端が、外側領域ＲＯの直線部における表面電極５０の外周端よりも内側に位置している。つまり、終端ウェル領域２０の外周端から表面電極５０の外周端までの距離、すなわち、終端ウェル領域２０の外周端からソース電極５１の外周端までの距離をＬとすると、ソース電極５１の外周端が終端ウェル領域２０の外周端よりも内側に位置する場合、図１３のように、外側領域ＲＯのコーナー部における当該距離Ｌ２は、外側領域ＲＯの直線部における当該距離Ｌ１よりも長い。すなわち、Ｌ２＞Ｌ１の関係が成り立つ。
また、図示は省略するが、ソース電極５１の外周端が終端ウェル領域２０の外周端よりも内側に位置する場合には、終端ウェル領域２０の外周端から表面電極５０の外周端、すなわち終端ウェル領域２０の外周端からソース電極５１の外周端までの距離をＬとすると、外側領域ＲＯのコーナー部における当該距離Ｌ２は、外側領域ＲＯの直線部における当該距離Ｌ１よりも短い。すなわち、Ｌ１＞Ｌ２の関係が成り立つ。
［動作］
図１０に示した実施の形態２のＭＯＳＦＥＴ２００の動作を、２つの状態に分けて説明する。
第１の状態は、ゲート電極１３に閾値以上の正の電圧が印加されている状態であり、以下、この状態を「オン状態」と呼ぶ。ＭＯＳＦＥＴ２００がオン状態のときは、チャネル領域に反転チャネルが形成される。反転チャネルは、キャリアである電子がソース領域１１とドリフト層１との間を流れるための経路となる。オン状態では、ソース電極５１の電位を基準として、裏面電極８に高い電圧が印加されると、単結晶基板３１およびドリフト層１を通る電流が流れる。このときソース電極５１と裏面電極８との間の電圧は「オン電圧」と呼ばれ、ソース電極５１と裏面電極８との間を流れる電流は「オン電流」と呼ばれる。オン電流は、チャネルが存在する活性領域のみを流れ、終端領域には流れない。
第２の状態は、ゲート電極１３に閾値未満の電圧が印加されている状態であり、以下、この状態を「オフ状態」と呼ぶ。ＭＯＳＦＥＴ２００がオフ状態のときは、チャネル領域に反転チャネルが形成されないため、オン電流は流れない。よって、ソース電極５１と裏面電極８との間に高電圧が印加されると、この高電圧は維持される。このとき、ゲート電極１３とソース電極５１との間の電圧は、ソース電極５１と裏面電極８との間の電圧に対して非常に小さいので、ゲート電極１３と裏面電極８との間にも高電圧が印加されることになる。
オフ状態では、終端領域においても、ゲート配線電極５２およびゲート電極１３の各々と、裏面電極８との間に、高電圧が印加される。ただし、活性領域において素子ウェル領域９とソース電極５１との電気的コンタクトが形成されているのと同様に、終端領域においては終端ウェル領域２０の境界領域２１とソース電極５１との電気的コンタクトが形成されているため、ゲート絶縁膜１２および層間絶縁膜１４に高電界が印加されることが防止される。
ＭＯＳＦＥＴ２００の終端領域は、実施の形態１で説明したＳＢＤ１００のオフ状態と同様に機能する。つまり、ドリフト層１と終端ウェル領域２０との間のｐｎ接合の界面付近には高電界が印加され、裏面電極８に臨界電界をこえるような電圧が印加されるとアバランシェ降伏が起こる。通常、アバランシェ降伏が起こらない範囲でＭＯＳＦＥＴ２００が使用されるように、定格電圧が定められる。
オフ状態においては、ドリフト層１と、素子ウェル領域９および終端ウェル領域２０とのｐｎ接合界面から、単結晶基板３１に向かう方向（下方向）と、ドリフト層１の外周方向（右方向）とへ、空乏層が広がる。
ここで、高湿度下でＭＯＳＦＥＴ２００をオフ状態とした場合を考える。半導体チップを覆うように設けられる封止樹脂は水分を含有し得る。例えば、表面保護膜６がポリイミドなど高い吸水性を有する樹脂材料からなる場合、高湿度下では表面保護膜６が多くの水分を含有し、その水分がフィールド絶縁膜３、層間絶縁膜１４、表面電極５０の表面に達するおそれがある。また、表面保護膜６が高抵抗のＳｉＮなどの材料からなる場合、プロセス中に生じる応力などによって表面電極５の端部周辺の表面保護膜６にクラックが入りやすく、クラックを通して表面電極５が水分にさらされるおそれがある。このような状態では、オフ状態のＭＯＳＦＥＴ２００に印加される電圧により、ドリフト層１の端縁部が陽極として作用し、表面電極５０が陰極として作用する。陰極となる表面電極５０の近傍では、実施の形態１で示した化学式（１）で表される酸素の還元反応、および、化学式（２）で表される水素の生成反応が生じる。
これに伴い、表面電極５０の近傍で水酸化物イオンの濃度が増加する（ゲート配線電極５２に負の電圧が印加されると、ゲート配線電極５２の周辺において水酸化物イオンの濃度はより増加する）。水酸化物イオンが表面電極５０と化学的に反応することにより、表面電極５０の外側（図１０の右端）の端縁部において、表面電極５０の上面および側面に絶縁物が析出する。
また、終端領域のコーナー部（曲線的な部分）においては二次元的な電位勾配の発生により一般的に電界強度が高くなることから、表面電極５０の表面で絶縁物の析出が顕著に発生する。この水酸化アルミニウムの析出により表面保護膜６が押し上げられると、表面電極５０と表面保護膜６との界面で表面保護膜６の剥離が生じることがある。
また、表面保護膜６の剥離は、層間絶縁膜１４およびフィールド絶縁膜３上まで伸展する場合もある。言い換えれば、層間絶縁膜１４およびフィールド絶縁膜３と表面保護膜６との界面でも表面保護膜６の剥離が生じる場合がある。もしもこの剥離によって層間絶縁膜１４およびフィールド絶縁膜３上に空洞が形成されると、その空洞に水分が入り込むことによって過剰なリーク電流が流れたり、あるいは空洞で気中放電が起きたりすることによって、ＭＯＳＦＥＴ２００が素子破壊に至るおそれがある。
また、表面保護膜６の剥離によってソース電極５１とゲート配線電極５２の間に空洞が形成された場合には、その空洞に水分が入り込むことによってソース−ゲート間に過剰なリーク電流が流れるおそれがある。
特に、エピタキシャル基板３０がＳｉＣで構成される場合、ＳｉＣの高い絶縁破壊電界を活用することにより、終端ウェル領域２の幅および終端ウェル領域２０からドリフト層１の端縁部までの幅を小さく設計することができる。このような設計下では、オフ状態において陽極となるドリフト層１の端縁部と陰極となる表面電極５０との距離が近くなる。このため、終端領域の電界強度がより大きくなり、表面電極５０の端部の水酸化アルミニウムの生成が促進される。この結果、表面電極５０からの表面保護膜６の剥離がより顕著になりやすい。
これに対し、実施の形態２のＭＯＳＦＥＴ２００では、終端ウェル領域２０の外周端の位置を基準にして、終端領域のコーナー部における表面電極５０の外周端が、終端領域の直線部における表面電極５０の外周端よりも内側に位置している。このため、終端領域のコーナー部における表面電極５０の端部の電界強度は、終端領域の直線部における表面電極５０の端部の電界強度よりも小さくなる。これにより、終端領域のコーナー部における表面電極５０の端部での水酸化アルミニウムの生成が抑制される。その結果、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を防止できるという効果が得られる。
終端領域のコーナー部での水酸化アルミニウムの生成が抑制される効果は、実施の形態２の変形例（図１３）のＭＯＳＦＥＴ２０１が有する表面電極５０でも得られる。つまり、終端ウェル領域２０の外周端の位置を基準にして、終端領域のコーナー部におけるソース電極５１の外周端が、終端領域の直線部におけるソース電極５１の外周端よりも内側に位置するようにすることで、終端領域のコーナー部におけるソース電極５１の端部の電界強度は、終端領域の直線部におけるソース電極５１の端部の電界強度よりも小さくすることができる。よって、コーナー部のソース電極５１の端部における水酸化アルミニウムの生成を抑制することができ、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を防止することができる。
［製造方法］
次に、実施の形態２のＭＯＳＦＥＴ２００の製造方法について説明する。
まず、ｎ型不純物を比較的高濃度（ｎ＋）に含む低抵抗の単結晶基板３１を準備する。本実施の形態では、単結晶基板３１は４Ｈのポリタイプを有し、４度または８度のオフ角を有するＳｉＣ基板とした。
続いて、単結晶基板３１上でＳｉＣのエピタキシャル成長を行うことで、単結晶基板３１上に、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のエピタキシャル層３２を形成する。これにより、単結晶基板３１およびエピタキシャル層３２から成るエピタキシャル基板３０が得られる。
次に、レジストマスクを形成するフォトリソグラフィー工程と、そのレジストマスクを注入マスクとして用いるイオン注入によりエピタキシャル層３２の表層部に不純物領域を形成するイオン注入工程とを繰り返すことで、エピタキシャル層３２に、終端ウェル領域２０、素子ウェル領域９、コンタクト領域１９およびソース領域１１を形成する。
イオン注入において、ｎ型不純物としてはＮ（窒素）等が用いられ、ｐ型不純物としてはＡｌまたはＢ等が用いられる。素子ウェル領域９と、終端ウェル領域２０の低濃度部２１ａとは、同一のイオン注入工程で一括して形成してもよい。また、コンタクト領域１９と、終端ウェル領域２０の高濃度部２１ｂとも、同一のイオン注入工程で一括して形成することができる。
素子ウェル領域９と、終端ウェル領域２０の低濃度部２１ａとの不純物濃度は、１．０×１０１８／ｃｍ３以上１．０×１０２０／ｃｍ３以下が好ましい。ソース領域１１の不純物濃度は、素子ウェル領域９の不純物濃度よりも高い範囲で、１．０×１０１９／ｃｍ３以上１．０×１０２１／ｃｍ３以下が好ましい。コンタクト領域１９および終端ウェル領域２０の延長領域２２のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下が好ましく、例えば１．０×１０１３／ｃｍ２とする。
イオン注入の注入エネルギーは、不純物がＡｌの場合、例えば１００ｋｅＶ以上７００ｋｅＶ以下とする。この場合、上記ドーズ量［ｃｍ−２］から換算された延長領域２２の不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下となる。また、不純物がＮの場合、イオン注入の注入エネルギーは、例えば２０ｋｅＶ以上３００ｋｅＶ以下とする。
その後、熱処理装置を用い、１５００℃以上のアニールが行われる。これにより、イオン注入によって添加された不純物が活性化される。
次に、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、厚み０．５μｍ以上２μｍ以下のＳｉＯ２膜を形成する。そして、フォトリソグラフィー工程とエッチング工程によりＳｉＯ２膜をパターニングすることで、フィールド絶縁膜３を形成する。このとき、フィールド絶縁膜３は、終端ウェル領域２０の一部を覆い、終端ウェル領域２０の端部を超えて終端ウェル領域２の外周側にまで延びる形状にパターニングされる。
続いて、フィールド絶縁膜３に覆われていないエピタキシャル層３２の表面を熱酸化することによって、ゲート絶縁膜１２としてのＳｉＯ２膜を形成する。そして、ゲート絶縁膜１２上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、フォトリソグラフィー工程とエッチング工程により、多結晶珪素膜をパターニングすることによって、ゲート電極１３を形成する。このとき、ゲート電極１３は、フィールド絶縁膜３上に乗り上げるように形成されてもよい。
その後、ＣＶＤ法により層間絶縁膜１４としてのＳｉＯ２膜を形成する。そして、フォトリソグラフィー工程とエッチング工程により、ゲート絶縁膜１２および層間絶縁膜１４を貫通し、コンタクト領域１９、ソース領域１１および終端領域の高濃度部２１ｂのそれぞれに達するコンタクトホールを形成する。この工程では、終端領域において、層間絶縁膜１４を貫通してゲート電極１３に達するコンタクトホールが形成され、また、フィールド絶縁膜３上およびエピタキシャル層３２の端縁部の層間絶縁膜１４が除去される。
次に、スパッタ法または蒸着法などにより、エピタキシャル基板３０の表面Ｓ２上に表面電極５０の材料層を形成する。また、それと同様の方法により、エピタキシャル基板３０の裏面Ｓ１上に裏面電極８の材料層を形成する。
表面電極５０の材料としては、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属、あるいは、Ａｌ−ＳｉのようなＡｌ合金等を用いることができる。裏面電極８の材料としては、例えば、Ｔｉ、Ｎｉ、Ａｌ、Ｃｕ、Ａｕのいずれか１つまたは複数を含む金属等が用いられる。なお、エピタキシャル基板３０において、表面電極５０または裏面電極８と接する部分には、予め熱処理によってシリサイド膜を形成しておいてもよい。なお、裏面電極８の形成は全ての工程の最後に行ってもよい。
次に、フォトリソグラフィー工程とエッチング工程により、表面電極５０をパターニングして、表面電極５０をソース電極５１とゲート配線電極５２とに分離する。このとき、表面電極５０は、終端ウェル領域２０の外周端の位置を基準にして、終端領域のコーナー部における表面電極５０の外周端が、終端領域の直線部における表面電極５０の外周端よりも内側に位置するようにパターニングされる。
最後に、表面電極５０の端縁部とエピタキシャル基板３０の外側領域ＲＯの少なくとも一部分とを覆うように表面保護膜６を形成することで、図１０に示したＭＯＳＦＥＴ２００が得られる。表面保護膜６は、例えば、感光性ポリイミドの塗布および露光によって、所望の形状に加工される。
［まとめ］
以上のように、実施の形態２に係るＭＯＳＦＥＴ２００およびその変形例に係るＭＯＳＦＥＴ２０１によれば、終端領域のコーナー部において表面電極５０の端部で水酸化アルミニウムが生成することを抑制でき、それにより、表面保護膜６の剥離が防止される。よって、表面保護膜６の剥離に起因したリーク電流の増加および気中放電を防止でき、ＭＯＳＦＥＴの絶縁信頼性を高めることができる。
＜実施の形態３＞
本実施の形態は、上述した実施の形態１および２に係る半導体装置を電力変換装置に適用したものである。以下、実施の形態３として、三相のインバータに実施の形態１および２に係る半導体装置を適用した場合について説明する。
図１４は、本実施の形態に係る電力変換装置２０００を適用した電力変換システムの構成を概略的に示すブロック図である。
図１４に示す電力変換システムは、電源１０００、電力変換装置２０００および負荷３０００を有している。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、また、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成してもよい。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成してもよい。
電力変換装置２０００は、電源１０００と負荷３０００との間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図１４に示すように、直流電力を交流電力に変換して出力する主変換回路２００１と、主変換回路２００１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２００２と、駆動回路２００２を制御する制御信号を駆動回路２００２に出力する制御回路２００３とを有している。
負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置２０００の詳細を説明する。主変換回路２００１は、スイッチング素子および還流ダイオードを有しており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２００１の具体的な回路構成には種々のものがあるが、本実施の形態に係る主変換回路２００１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続された６つの還流ダイオードで構成することができる。主変換回路２００１の各スイッチング素子と各還流ダイオードとの少なくともいずれかに、上述した実施の形態１および２のいずれかに係る半導体装置が適用されている。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２００１の３つの出力端子は、負荷３０００に接続される。
駆動回路２００２は、主変換回路２００１のスイッチング素子を駆動する駆動信号を生成し、それを主変換回路２００１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２００３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号（オフ信号）である。
制御回路２００３は、負荷３０００に所望の電力が供給されるよう主変換回路２００１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２００１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ：Pulse Width Modulation）制御によって主変換回路２００１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２００２に制御指令（制御信号）を出力する。駆動回路２００２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２００１の還流ダイオードとして実施の形態１に係る半導体装置を適用することができる。また、本実施の形態に係る電力変換装置では、主変換回路２００１のスイッチング素子として実施の形態２に係る半導体装置を適用することができる。このように実施の形態１および実施の形態２に係る半導体装置を電力変換装置２０００に適用した場合、通常はゲルまたは樹脂などに埋め込まれて使用するが、これらの材料も完全に水分を遮断できるわけではなく、実施の形態１および実施の形態２で示した構成により半導体装置の絶縁保護が維持される。これにより信頼性向上を実現することができる。
本実施の形態では、２レベルの三相インバータに実施の形態１および２に係る半導体装置を適用する例を説明したが、実施の形態１および２に係る半導体装置の適用はこれに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが、電力変換装置は３レベルのようなマルチレベルのものであってもよい。また単相負荷に電力を供給する場合には、単相のインバータに実施の形態１および２に係る半導体装置が適用されて良い。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに実施の形態１および２に係る半導体装置を適用することも可能である。
また、実施の形態１および２に係る半導体装置を適用した電力変換装置は、負荷が電動機の場合のためのものに限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムのための電源装置に用いることもでき、さらには太陽光発電システムおよび蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。例えば、任意の構成要素を変形、追加または省略すること、および、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、それを他の実施の形態の構成要素と組み合わせることも想定され得る。
また、矛盾が生じない限り、上記の各実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物を含んでもよく、また、１つの構成要素が、ある構造物の一部となっていてもよい。また、本発明の構成要素には、それと同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
１ ドリフト層、２ 終端ウェル領域、３ フィールド絶縁膜、５ 表面電極、５ａ ショットキー電極、５ｂ 電極パッド、６ 表面保護膜、８ 裏面電極、９ 素子ウェル領域、１１ ソース領域、１２ ゲート絶縁膜、１３ ゲート電極、１４ 層間絶縁膜、１９ コンタクト領域、２０ 終端ウェル領域、２１ 境界領域、２１ａ 低濃度部、２１ｂ 高濃度部、２２ 延長領域、３０ エピタキシャル基板、３１ 単結晶基板、３２ エピタキシャル層、５０ 表面電極、５１ ソース電極、５２ ゲート配線電極、５２ｐ ゲートパッド、５２ｗ ゲート配線、Ｓ１ エピタキシャル基板の裏面、Ｓ２ エピタキシャル基板の表面、１００，１０１ ＳＢＤ、２００，２０１ ＭＯＳＦＥＴ、ＵＣ ユニットセル、ＲＩ 内側領域、ＲＯ 外側領域、１０００ 電源、２０００ 電力変換装置、２００１ 主変換回路、２００２ 駆動回路、２００３ 制御回路、３０００ 負荷。

Claims (9)

  1. 炭化珪素から成る半導体基板(31)と、
    前記半導体基板(31)上に形成された炭化珪素から成る第１導電型のドリフト層(1)と、
    活性領域(RI)の前記ドリフト層(1)の表層部に形成された第２導電型のウェル領域(9)と、
    前記ウェル領域(9)の表層部に形成された第１導電型のソース領域(11)と、
    前記ウェル領域(9)における前記ソース領域(11)と前記ドリフト層(1)との間の領域であるチャネル領域を覆うゲート絶縁膜(12)と、
    前記ゲート絶縁膜(12)上に形成されたゲート電極(13)と、
    前記ゲート電極(13)を覆う層間絶縁膜(14)と、
    前記活性領域(RI)の外側の終端領域(RO)において、前記ドリフト層(1)の表層部に、前記活性領域(RI)を平面視で取り囲むように形成された第２導電型の終端ウェル領域(20)と、
    前記ドリフト層(1)上に、前記終端ウェル領域(20)の一部を覆うように形成されたフィールド絶縁膜(3)と、
    前記フィールド絶縁膜(3)よりも内側の前記ドリフト層(1)上に形成され、前記終端ウェル領域(20)と電気的に接続した、Ａｌ、Ｃｕ、Ｍｏ、Ｎｉのいずれか１つまたは複数を含む金属、あるいは、Ａｌ合金を材料とする部分を有する表面電極(50)と、
    前記フィールド絶縁膜(3)および前記表面電極(50)上に形成され、前記表面電極(50)の外側の端部を覆う上面膜(6)と、
    前記半導体基板(31)の裏面に形成された裏面電極(8)と、
    を備え、
    前記表面電極(50)は、
    前記層間絶縁膜(14)上に形成され、前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ソース領域(11)と電気的に接続したソース電極(51)と、
    前記層間絶縁膜(14)上に、前記ソース電極(51)を平面視で取り囲むように形成され、前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ゲート電極(13)と電気的に接続したゲート配線(52)と、を含み、
    前記終端領域(RO)は、平面視で、直線部および曲線状のコーナー部を有しており、
    前記表面電極(50)の外側の端部は、前記終端ウェル領域(20)の外側の端部よりも内側に位置し、
    前記終端ウェル領域(20)の外側の端部から前記表面電極(50)の外側の端部までの距離に関し、前記終端領域(RO)のコーナー部における当該距離は、前記終端領域(RO)の直線部における当該距離よりも長い、
    ことを特徴とした半導体装置。
  2. 前記終端ウェル領域(20)は、境界領域(21)と、前記境界領域(21)から外側へ延在し前記境界領域(21)より不純物濃度が低い延長領域(22)とを備えたことを特徴とした、
    請求項１に記載の半導体装置。
  3. 前記延長領域(22)の不純物濃度は、前記ウェル領域(9)の不純物濃度よりも低いことを特徴とした、
    請求項２に記載の半導体装置。
  4. 前記延長領域(22)のドーズ量は、０．５×１０ １３ ／ｃｍ ２ 以上５×１０ １３ ／ｃｍ ２ 以下であることを特徴とする
    請求項２または請求項３に記載の半導体装置。
  5. 前記延長領域(22)の不純物濃度は、１×１０ １７ ／ｃｍ ３ 以上５×１０ １９ ／ｃｍ ３ 以下であることを特徴とする
    請求項２または請求項３に記載の半導体装置。
  6. 半導体基板(31)と、
    前記半導体基板(31)上に形成された第１導電型のドリフト層(1)と、
    活性領域(RI)の外側の終端領域(RO)において、前記ドリフト層(1)の表層部に、前記活性領域(RI)を平面視で取り囲むように形成された第２導電型の終端ウェル領域(2;20)と、
    前記ドリフト層(1)上に、前記終端ウェル領域(2;20)の一部を覆うように形成されたフィールド絶縁膜(3)と、
    前記フィールド絶縁膜(3)よりも内側の前記ドリフト層(1)上に形成され、前記終端ウェル領域(2;20)と電気的に接続した表面電極(5;50)と、
    前記フィールド絶縁膜(3)および前記表面電極(5;50)上に形成され、前記表面電極(5;50)の外側の端部を覆う上面膜(6)と、
    前記半導体基板(31)の裏面に形成された裏面電極(8)と、
    を備え、
    前記終端領域(RO)は、平面視で、直線部およびコーナー部を有しており、
    前記終端ウェル領域(2;20)の外側の端部の位置を基準にして、前記終端領域(RO)のコーナー部における前記表面電極(5;50)の外側の端部は、前記終端領域(RO)の直線部における前記表面電極(5;50)の外側の端部よりも内側に位置しており、
    前記表面電極(5;50)の外側の端部は、前記終端ウェル領域(2;20)の外側の端部よりも外側に位置し、
    前記終端ウェル領域(2;20)の外側の端部から前記表面電極(5;50)の外側の端部までの距離に関し、前記終端領域(RO)のコーナー部における当該距離は、前記終端領域(RO)の直線部における当該距離よりも短い、
    ことを特徴とした半導体装置。
  7. 互いに離間して入れ子状に形成された複数の前記終端ウェル領域(2;20)を備える、
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 前記表面電極(5;50)は、複数の前記終端ウェル領域(2;20)のうちの少なくとも１つと電気的に接続している、
    請求項７に記載の半導体装置。
  9. 請求項１から請求項８のいずれか一項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路(2001)と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路(2002)と、
    前記駆動回路(2002)を制御する制御信号を前記駆動回路(2002)に出力する制御回路(2003)と、
    を備えた電力変換装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7509225B2 (ja) * 2020-10-22 2024-07-02 三菱電機株式会社 半導体装置
CN116368623A (zh) 2020-11-06 2023-06-30 三菱电机株式会社 半导体装置以及电力变换装置
CN112447826B (zh) * 2020-11-24 2023-03-24 北京工业大学 平面型igbt结构
US20220181479A1 (en) * 2020-12-08 2022-06-09 Globalfoundries Singapore Pte. Ltd. Wide bandgap semiconductor device with a self-aligned channel and integration schemes
CN112736126B (zh) * 2020-12-31 2022-05-10 厦门市三安集成电路有限公司 一种SiC MOSFET结构及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244405A (ja) 1993-02-15 1994-09-02 Fuji Electric Co Ltd 半導体素子
JP2006319040A (ja) 2005-05-11 2006-11-24 Toyota Industries Corp 半導体装置
JP4815905B2 (ja) * 2005-07-11 2011-11-16 株式会社デンソー 半導体装置およびその製造方法
JP2008085188A (ja) 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP4420062B2 (ja) 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
CN101924132B (zh) * 2009-06-09 2013-05-01 株式会社东芝 功率用半导体器件
JP2012178389A (ja) * 2011-02-25 2012-09-13 Renesas Electronics Corp 半導体装置
CN102664184B (zh) * 2012-03-27 2014-08-06 北京京东方光电科技有限公司 一种x射线检测装置的阵列基板的制造方法
JP5928101B2 (ja) 2012-03-30 2016-06-01 富士電機株式会社 ＳｉＣ半導体デバイスの製造方法
DE112017005529B4 (de) 2016-11-01 2024-03-14 Mitsubishi Electric Corporation Siliciumcarbid-halbleitereinheit und leistungswandlereinheit
JP6336165B2 (ja) 2017-03-14 2018-06-06 三菱電機株式会社 半導体装置
JP7105926B2 (ja) * 2019-01-29 2022-07-25 三菱電機株式会社 半導体装置および電力変換装置
US20210216079A1 (en) * 2019-03-12 2021-07-15 Lg Electronics Inc. Cart moving in parallel with installed object and method of moving same

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