JP6865579B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、水平方向の磁界を検知する縦型ホール素子を有する半導体装置に関する。

ホール素子は磁気センサとして非接触での位置検知や角度検知が可能であることから様々な用途に用いられている。中でも半導体基板表面に対して垂直な磁界成分を検出する横型ホール素子を用いた磁気センサが一般的に良く知られているが、基板の表面に対して平行な磁界成分を検出する縦型ホール素子を用いた磁気センサも各種提案されている。

縦型ホール素子の構造の一つとして、複数の電極を直線上に並べて配置したものが、例えば特許文献１に示されている。
特許文献１では、Ｎ型の高濃度不純物領域からなる５つの電極を直線上に配置し、各電極間及び両端の電極の外側にＰ型の電極分離拡散層を設け、端から２番目と４番目の電極をホール電圧出力電極とし、中央及び両端の電極を制御電流供給電極として中央の制御電流供給電極から両端の制御電流供給電極へ電流を流し、端から２番目と４番目のホール電圧出力電極間に発生する電圧差を出力電圧として得ることにより、基板に平行な磁界を検出している。

ホール素子においては、磁界が印加されていないときでも、いわゆるオフセット電圧が出力されることが知られている。一般的にオフセット電圧は、素子毎に異なり、磁気センサとして用いる場合、オフセット電圧は除去する必要がある。しかし、特許文献１では、オフセット電圧については認識されていない。

一方、特許文献１のような複数の電極を直線上に並べて配置した構成の縦型ホール素子において、スピニングカレント法を用いて、オフセット電圧を除去する方法（オフセットキャンセル）が、例えば、特許文献２に提案されている。

特許文献２では、直線上に並べられた複数の電極を、交互に制御電流供給電極とホール電圧出力電極として使用できるようにし、電流を流す方向を切り替え、且つ制御電流供給電極とホール電圧出力電極との役割を入れ替えることにより、オフセットキャンセルを可能としている。

特表昭６２−５０２９２７号公報 米国特許出願公開第２０１０／００１２３４５８号明細書

しかしながら、特許文献１のようなデバイス構造の縦型ホール素子において、特許文献２に示されたスピニングカレント法によるオフセットキャンセルを行った場合、以下のような問題が生じる。

すなわち、特許文献１では、複数の電極は、全て同じ大きさ及び同じ形状であるのに対し、各電極間及び両端の電極の外側に設けられる複数のＰ型の電極分離拡散層は、大きさ（幅）がそれぞれ異なっている。このように、電極分離拡散層が均一でない場合、スピニングカレントにより、制御電流供給電極として使用する電極を切り替えて電流の流れる場所を変えたときや、電流の方向を変えたとき、電流の流れる場所や方向によって、電流経路の形状が変化することとなる。つまり、電流の流れる場所や方向によって、電流経路の形状が異なり、対称性もなくなる。これにより、オフセット電圧を除去しきれなくなってしまう。

したがって、本発明は、オフセット電圧を効果的に除去することが可能な縦型ホール素子を有する半導体装置を提供することを目的とする。

本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に設けられた縦型ホール素子とを有する半導体装置であって、前記縦型ホール素子は、前記半導体基板上に設けられた第２導電型の半導体層と、前記半導体層よりも高濃度の第２導電型の不純物領域からなり、互いに略同一形状を有し、第１の間隔を置いて前記半導体層の表面に直線上に設けられた複数の電極と、前記半導体層の表面において、前記複数の電極の各電極間にそれぞれ設けられ、前記複数の電極をそれぞれ分離し、互いに略同一形状を有し、第２の間隔を置いて設けられた複数の電極分離層と、前記複数の電極のうち、両端に位置する電極の外側における前記直線上にそれぞれ設けられ、前記電極分離層と略同一構造を有する第１及び第２の付加層とを備え、前記第１の付加層は、前記両端に位置する電極の一方の電極に隣接する前記電極分離層から前記第２の間隔を置いて配置され、前記第２の付加層は、前記両端に位置する電極の他方の電極に隣接する前記電極分離層から前記第２の間隔を置いて配置され、前記電極分離層と前記付加層が全て略同一の構造であることを特徴とする。

本発明によれば、複数の電極のいずれも、その両側に、電極分離層と電極分離層、あるいは電極分離層と付加層が配置され、且つ電極分離層と付加層が全て略同一構造であることにより、各電極は、その両側を含めた構成がいずれも同様の構成となる。

かかる構成により、スピニングカレントによって、制御電流供給電極として使用する電極を切り替えたとき、すなわち電流を流す場所を変えたときや、同じ二つの制御電流供給電極間において電流を流す方向を変えたときでも、各電流経路の形状を略同一又は対称にすることができる。したがって、スピニングカレントにより、オフセット電圧を効果的に除去することが可能となる。

（ａ）は、本発明の第１の実施形態の第１の例の縦型ホール素子を有する半導体装置の平面図であり、（ｂ）は、（ａ）のＬ−Ｌ’線に沿った断面図である。 （ａ）は、本発明の第１の実施形態の第２の例の縦型ホール素子を有する半導体装置の平面図であり、（ｂ）は、（ａ）のＭ−Ｍ’線に沿った断面図である。 （ａ）は、本発明の第２の実施形態の縦型ホール素子を有する半導体装置の平面図であり、（ｂ）は、（ａ）のＮ−Ｎ’線に沿った断面図である。

以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
図１は、本発明の第１の実施形態の第１の例の縦型ホール素子を有する半導体装置を説明するための図であり、図１（ａ）は平面図、図１（ｂ）は、図１（ａ）のＬ−Ｌ’線に沿った断面図である。

図１に示すように、本実施形態の第１の例の半導体装置は、第１導電型であるＰ型の半導体基板１０と、半導体基板１０上に設けられた縦型ホール素子１００と、縦型ホール素子１００の周囲を取り囲むように設けられたＰ型の素子分離拡散層７０とを備えている。

縦型ホール素子１００は、半導体基板１０上に設けられた第２導電型であるＮ型の半導体層２０と、Ｎ型半導体層２０の表面に直線上に設けられた半導体層よりも高濃度のＮ型の不純物領域からなる電極３１〜３５と、Ｎ型半導体層２０の表面に設けられたＰ型の拡散層からなる電極分離層４１〜４４と、両端の電極３１及び３５の外側にそれぞれ設けられたＰ型の拡散層からなる付加層５１及び５２とを備えて構成されている。

電極３１〜３５は、互いに略同一形状を有しており、また、間隔Ｓ１を置いて設けられている。
電極分離層４１〜４４は、電極３１〜３５の各電極間にそれぞれ設けられ、電極３１〜３５をそれぞれ分離している。また、電極分離層４１〜４４は、互いに略同一形状を有しており、間隔Ｓ２を置いて設けられている。

付加層５１及び５２は、電極３１〜３５のうち、両端に位置する電極３１と３５の外側に、上記直線上にそれぞれ設けられており、電極分離層４１〜４４と略同一構造を有している。さらに、付加層５１は、電極３１に隣接する電極分離層４１から間隔Ｓ２を置いて配置され、付加層５２は、電極３５に隣接する電極分離層４４から間隔Ｓ２を置いて配置されている。

以上のように、本実施形態によれば、電極３１〜３５のそれぞれは、その両側に、電極分離層と電極分離層、あるいは電極分離層と付加層が配置された状態となる。そして、電極分離層と付加層が全て略同一の構造であることから、電極３１〜３５のそれぞれは、その両側に位置する電極分離層、及び電極分離層又は付加層を含めた構成がいずれも同様の構成Ｃ０（図１（ｂ）参照）となる。

これにより、スピニングカレントによって、電流を流す方向を変えたり、電流を流す場所を変えたときでも、電流経路の形状の同一性及び対称性を確保することができる。したがって、スピニングカレントにより、オフセット電圧を効果的に除去することが可能となる。

また、本例の縦型ホール素子１００においては、電極３１〜３５、電極分離層４１〜４４及び付加層５１、５２が並べられた上記直線の延在方向において、素子分離拡散層７０の付加層５１に隣接する内側面７１と付加層５１、及び素子分離拡散層７０の付加層５２に隣接する内側面７２と付加層５２は、いずれも間隔を置いておらず、それぞれが互いに接している。すなわち、いずれの間隔もゼロである。
かかる構成により、縦型ホール素子１００のサイズの増加を最小限に抑えつつ、スピニングカレントによるオフセットキャンセルを効果的に行うことが可能となる。

なお、本実施形態においては、Ｎ型半導体層２０の表面の電極３１〜３５が設けられている領域を除く領域を覆うように、絶縁膜として、例えばＳｉＯ₂膜６０が設けられている。これにより、Ｎ型半導体層２０の表面において、半導体基板１０と平行に流れる電流を抑制することができる。

Ｎ型半導体層２０は、磁気感度を高くするためには不純物の濃度分布が一定であることが好ましく、エピタキシャル成長にて形成することができる。また、Ｎ型半導体層２０の厚さは、同じく磁気感度を高くするためには厚いほど好ましく、例えば、６μｍ以上であることが望ましい。

素子分離拡散層７０は、Ｎ型半導体層２０の底よりも深く、Ｐ型の半導体基板１０に達するように形成されている。これにより、縦型ホール素子１００を半導体基板１０上の他の領域（図示せず）から電気的に分離している。Ｐ型素子分離拡散層７０によって縦型ホール素子１００と電気的に分離された半導体基板１０上の他の領域（図示せず）には、縦型ホール素子１００からの出力信号を処理する、あるいは縦型ホール素子１００へ信号を供給するための回路を構成するトランジスタ等の素子が設けられる。

電極分離層４１〜４４及び付加層５１、５２は、例えば、Ｎ型半導体層２０内にＰ型の不純物を選択的に拡散することにより同時に形成される。
電極３１〜３５は、例えば、電極分離層４１〜４４及び付加層５１、５２の形成後に、電極分離層４１〜４４及び付加層５１、５２上を覆い、電極３１〜３５を形成する領域を残すようにＳｉＯ₂膜６０を例えばＬＯＣＯＳ法により形成し、これをマスクとしてＮ型不純物を導入することにより形成される。このとき、電極３１〜３５の深さは、電極分離層４１〜４４及び付加層５１、５２の深さと同等か、より浅くなるように形成される。

ここで、本実施形態の縦型ホール素子１００において、スピニングカレントによりオフセット電圧を除去する方法について、以下に説明する。
図１を参照して、まず、電極３１、３３及び３５を制御電流供給電極として、電極３３から電極３１及び３５へ電流を流したときに、電極３２及び３４をホール電圧出力電極とし、電極３２と電極３４との間の電圧を出力電圧Ｖｏｕｔ１として得る。また、電流を流す方向を逆方向にする、すなわち、電極３１及び３５から電極３３へ電流を流した時の電極３２と電極３４との間の電圧を出力電圧Ｖｏｕｔ２として得る。

さらに、制御電流供給電極とホール電圧出力電極を入れ替えて、電極３２から電極３４へ電流を流したときに、電極３３と電極３１及び３５との間の電圧を出力電圧Ｖｏｕｔ３として得る。また、電流を流す方向を逆方向にする、すなわち、電極３４から電極３２へ電流を流したときに電極３３と電極３１及び３５との間の電圧を出力電圧Ｖｏｕｔ４として得る。

そして、これらの出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ４を加減算することにより、オフセット電圧を除去することができる。
このように、一直線上に配置された複数の電極を、交互に制御電流供給電極とホール電圧出力電極として使用できるようにし、適宜、電流を流す方向を切り替え、且つ制御電流供給電極とホール電圧出力電極との役割を入れ替えるスピニングカレントにより、オフセット電圧を除去することが可能となる。

このとき、本実施形態によれば、制御電流供給電極として使用する電極を切り替えて電流の流れる場所を変えたときや、電流の方向を変えたときでも、電流の流れる場所や方向によって、電流経路の形状が変化することを防止することができ、電流経路の形状を略同一又は対称にすることが可能となる。

すなわち、付加層５１及び５２の存在により、例えば、電極３３から電極３１及び３５へ電流を流したときと、電極３１及び３５から電極３３へ電流を流したときの二つの電流経路の形状対称性が確保されたり、電極３３から電極３５へ電流を流したときと、電極３２から電極３４へ電流を流したときの二つの電流経路の形状の同一性が確保が確保されることとなる。

以上のように、本実施形態によれば、スピニングカレントによりオフセット電圧を効果的に除去することが可能な縦型ホール素子を有する半導体装置を提供することが可能となる。

次に、第１の実施形態において、スピニングカレントによるオフセットキャンセルをさらに効果的に行うことを可能とする構成を、第１の実施形態の第２の例として、以下に説明する。

図２（ａ）は、本発明の第１の実施形態の第２の例の縦型ホール素子を有する半導体装置の平面図であり、図２（ｂ）は、図２（ａ）のＭ−Ｍ’線に沿った断面図である。なお、図１に示す縦型ホール素子１００を有する半導体装置と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

図２に示す縦型ホール素子１０１と図１に示す縦型ホール素子１００との相違点は、電極３１〜３５、電極分離層４１〜４４及び付加層５１、５２が並べられた上記直線の延在方向において、素子分離拡散層７０の内側面７１と付加層５１との間、及び素子分離拡散層７０の内側面７２と付加層５２との間にそれぞれ間隔Ｓ３を設けている点である。

本例では、間隔Ｓ３は、電極３１と素子分離拡散層７０の内側面７１との間隔及び電極３５と素子分離拡散層７０の内側面７２との間隔が、電極３１〜３５の配置間隔Ｓ１と略同一になるように設定されている。

したがって、電極３１〜３５のそれぞれは、その両側の電極分離層、及び電極分離層又は付加層と、さらにその両側に位置する電極の端部又は素子分離拡散層７０の内側面７１、７２に至るまでの半導体層２０を含めた構成がいずれも同様の構成Ｃ１（図２（ｂ）参照）となっている。

すなわち、図１に示す縦型ホール素子１００に対して、図２に示す縦型ホール素子１０１における構成Ｃ１は、例えば、中央の電極３３に着目すると、図１における電極３３とその両側に位置する電極分離層４２及び４３とを含む構成Ｃ０の両側に、電極分離層４２と電極３２との間及び電極分離層４３と電極３４との間にそれぞれ存在する半導体層２０をさらに含んだ構成となっている。

これにより、両端の電極３１及び３５においても、それぞれその両側の領域を含んだ構成が、内側に配置される電極３２〜３４部と同様の構成Ｃ１となる。
このように、第２の例の縦型ホール素子１０１によれば、付加層５１及び５２それぞれと素子分離拡散層７０との間に、各電極とそれに隣接する電極分離層との間の距離と同等の間隔で半導体層２０が設けられることとなる。

このような構成とする理由は、例えば、電極３１から電極３３へ電流を流した場合、電流成分の一部が電極分離層４３を超えた半導体層２０の領域にまで広がることがあるためである。すなわち、反対に、電極３３から電極３１へ電流を流した場合にも、電流成分の一部が電極分離層と同じ構造である付加層５１を超えた領域にまで広がることを可能とするために付加層５１と素子分離拡散層７０との間にも半導体層２０を配置するようにしている。このようにすることで、電流経路の形状の対称性及び同一性をより確実に確保している。同様の理由で、付加層５２と素子分離拡散層７０との間にも半導体層２０を配置している。

かかる構成によれば、上記第１の例の縦型ホール素子１００と比べて、多少サイズが増加することになるものの、スピニングカレントによって、電流を流す方向を変えたときや、電流を流す場所を変えたときやの電流経路の形状の対称性及び同一性をより向上させることが可能となる。

したがって、上記第１の例の縦型ホール素子１００におけるスピニングカレントによるオフセットキャンセルの精度が必要な精度に満たない場合には、本例の縦型ホール素子１０１の構成を用いることが望ましい。

なお、間隔Ｓ３は、本例においては、上述のとおり、電極３１と素子分離拡散層７０の内側面７１との間隔が間隔Ｓ１と略同一になるように設定されている例を示したが、必ずしもこのような間隔としなくてもよく、本例よりも狭くしても構わない。これは、例えば、上述した電極３１から電極３３へ電流を流した場合に、電極分離層４３を超えた半導体層２０の領域にまで広がる電流成分の一部は、ごくわずかと考えられ、付加層５１、５２と素子分離拡散層７０との間隔が狭くても、間隔がゼロである上記第１の例と比べれば、オフセットキャンセルの精度を上げることができるためである。

さらに、間隔Ｓ３は、本例よりも広くしても問題はない。ただし、広くするほど縦型ホール素子１０１のサイズが増加してしまうため、本例のような間隔Ｓ３とするのが最も好ましい。

次に、本発明の第２の実施形態について、以下に説明する。
図３（ａ）は、本発明の第２の実施形態の縦型ホール素子を有する半導体装置の平面図であり、図３（ｂ）は、図３（ａ）のＮ−Ｎ’線に沿った断面図である。なお、図１に示す縦型ホール素子１００を有する半導体装置と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。

本実施形態の縦型ホール素子２００を有する半導体装置は、縦型ホール素子２００において、上記第１の実施形態におけるＰ型の拡散層からなる電極分離層４１〜４４と付加層５１、５２に代えて、トレンチに埋め込まれた絶縁膜からなる電極分離層８１〜８４及び付加層９１、９２を設けたものである。

すなわち、電極３１〜３５は、間隔Ｓ１₂を置いて直線上に設けられ、電極分離層８１〜８４は、電極３１〜３５の各電極間にそれぞれ設けられ、電極３１〜３５をそれぞれ分離している。また、電極分離層８１〜８４は、互いに略同一形状を有しており、間隔Ｓ２₂を置いて設けられている。

付加層９１及び９２は、電極３１〜３５のうち、両端に位置する電極３１と３５の外側に、上記直線上にそれぞれ設けられており、電極分離層８１〜８４と略同一構造を有している。さらに、付加層９１は、電極３１に隣接する電極分離層８１から間隔Ｓ２₂を置いて配置され、付加層９２は、電極３５に隣接する電極分離層８４から間隔Ｓ２₂を置いて配置されている。

このように、本実施形態によれば、上記第１の実施形態と同様、電極３１〜３５のそれぞれは、その両側に、電極分離層と電極分離層、あるいは電極分離層と付加層が配置された状態となる。そして、電極分離層と付加層が全て略同一の構造であることから、電極３１〜３５のそれぞれは、その両側に位置する電極分離層、及び電極分離層又は付加層を含めた構成がいずれも同様の構成Ｃ２（図３（ｂ）参照）となる。

これにより、スピニングカレントによって、電流を流す方向や電流を流す場所を変えたときでも、電流経路の形状を略同一又は対称性にすることができる。したがって、スピニングカレントにより、オフセット電圧を効果的に除去することが可能となる。

また、本実施形態においては、上述のとおり、電極分離層８１〜８４及び付加層９１、９２がトレンチに埋め込まれた絶縁膜で構成されている。したがって、電極分離層８１〜８４及び付加層９１、９２の周囲に空乏層が形成されることがないため、電極３１〜３５と間隔を置かずに、それぞれと接して配置することができる。
このため、本実施形態の縦型ホール素子２００によれば、縦型ホール素子２００のサイズを非常に小さくすることが可能となる。

なお、本実施形態における電極分離層８１〜８４及び付加層９１、９２は、例えば、Ｎ型半導体層２０上に、電極分離層８１〜８４及び付加層９１、９２用のトレンチを形成する領域に開口を有するマスクを形成し、このマスクを用いて、半導体層２０に６つのトレンチを形成し、各トレンチ内に絶縁膜（例えば、ＳｉＯ₂膜）を埋め込むことにより形成される。

電極３１〜３５は、電極分離層８１〜８４及び付加層９１、９２を形成した後、全面にＮ型不純物を導入することにより形成される。このとき、電極３１〜３５の深さは、電極分離層８１〜８４及び付加層９１、９２の深さと同等か、より浅くなるように形成される。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、第１導電型をＰ型、第２導電型をＮ型として説明したが、導電型を入れ替えて、第１導電型をＮ型、第２導電型をＰ型としても構わない。

また、Ｎ型半導体層２０は、例えば６μｍ以上と厚めに形成することができ、所望の磁気感度を得ることができれば、不純物の濃度分布は必ずしも一定でなくてもよく、Ｎウェル等の拡散層で形成されても良い。

さらに、半導体基板１０とＮ型半導体層２０との間に、高濃度のＮ型埋込層を設けても構わない。この場合、当該Ｎ型埋込層は、Ｎ型半導体層２０をエピタキシャル成長により形成する前に、半導体基板１０上に形成しておく。
また、上記実施形態では、電極の数は５つとしたが、スピニングカレントによるオフセットキャンセルが可能な電極数であればよいため、４つ以上の電極があればよい。

１００、１０１、２００ 縦型ホール素子
１０ 半導体基板
２０ 半導体層
４０ 埋込層
３１、３２、３３、３４、３５ 電極
４１、４２、４３、４４、８１、８２、８３、８４ 電極分離層
５１、５２、９１、９２ 付加層
６０ ＳｉＯ₂膜
７０ 素子分離拡散層

Claims (8)

1. 第１導電型の半導体基板と、
   前記半導体基板上に設けられた縦型ホール素子とを有する半導体装置であって、
   前記縦型ホール素子は、
   前記半導体基板上に設けられた第２導電型の半導体層と、
   前記半導体層よりも高濃度の第２導電型の不純物領域からなり、互いに略同一形状を有し、第１の間隔を置いて前記半導体層の表面に直線上に設けられた複数の電極と、
   前記半導体層の表面において、前記複数の電極の各電極間にそれぞれ設けられ、前記複数の電極をそれぞれ分離し、互いに略同一形状を有し、第２の間隔を置いて設けられた複数の電極分離層と、
   前記複数の電極のうち、両端に位置する電極の外側における前記直線上にそれぞれ設けられ、前記電極分離層と略同一構造を有する第１及び第２の付加層とを備え、
   前記第１の付加層は、前記両端に位置する電極の一方の電極に隣接する前記電極分離層から前記第２の間隔を置いて配置され、前記第２の付加層は、前記両端に位置する電極の他方の電極に隣接する前記電極分離層から前記第２の間隔を置いて配置され、
   前記電極分離層と前記付加層が全て略同一の構造であることを特徴とする半導体装置。
2. 前記縦型ホール素子を囲み、前記縦型ホール素子を周囲から電気的に分離する第１導電型の素子分離拡散層をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 第１導電型の半導体基板と、
   前記半導体基板上に設けられた縦型ホール素子とを有する半導体装置であって、
   前記縦型ホール素子は、
   前記半導体基板上に設けられた第２導電型の半導体層と、
   前記半導体層よりも高濃度の第２導電型の不純物領域からなり、互いに略同一形状を有し、第１の間隔を置いて前記半導体層の表面に直線上に設けられた複数の電極と、
   前記半導体層の表面において、前記複数の電極の各電極間にそれぞれ設けられ、前記複数の電極をそれぞれ分離し、互いに略同一形状を有し、第２の間隔を置いて設けられた複数の電極分離層と、
   前記複数の電極のうち、両端に位置する電極の外側における前記直線上にそれぞれ設けられ、前記電極分離層と略同一構造を有する第１及び第２の付加層とを備え、
   前記第１の付加層は、前記両端に位置する電極の一方の電極に隣接する前記電極分離層から前記第２の間隔を置いて配置され、前記第２の付加層は、前記両端に位置する電極の他方の電極に隣接する前記電極分離層から前記第２の間隔を置いて配置され、
   前記縦型ホール素子を囲み、前記縦型ホール素子を周囲から電気的に分離する第１導電型の素子分離拡散層を備え、
   前記直線の延在方向において、前記素子分離拡散層の前記第１の付加層に隣接する第１の内側面と前記第１の付加層との間、及び前記素子分離拡散層の前記第２の付加層に隣接する第２の内側面と前記第２の付加層との間は、略同一の距離離間していることを特徴とする半導体装置。
4. 前記両端に位置する電極の一方の電極と前記素子分離拡散層の前記第１の内側面との間、及び前記両端に位置する電極の他方の電極と前記素子分離拡散層の前記第２の内側面との間は、それぞれ少なくとも前記第１の間隔を有していることを特徴とする請求項３に記載の半導体装置。
5. 前記電極分離層及び前記第１及び第２の付加層は、第１導電型の拡散層であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記半導体層および前記第１及び第２の付加層の表面は、前記電極が設けられている領域を除いて絶縁膜で覆われていることを特徴とする請求項５に記載の半導体装置。
7. 前記電極分離層及び前記第１及び第２の付加層は、トレンチに埋め込まれた絶縁層であることを特徴とする請求項１又は２に記載の半導体装置。
8. 前記複数の電極の数は４つ以上であることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。

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