JP2018107391A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1導電型の半導体基板上に設けられた第2導電型の半導体層と、互いに略同一形状を有し、第1の間隔を置いて半導体層の表面に直線上に設けられた高濃度の第2導電型の複数の電極と、複数の電極の各電極間にそれぞれ設けられ、複数の電極をそれぞれ分離し、互いに略同一形状を有し、第2の間隔を置いて設けられた複数の電極分離層と、両端に位置する電極の外側における上記直線上にそれぞれ設けられ、電極分離層と略同一構造を有する第1及び第2の付加層とを備え、第1の付加層は、両端に位置する電極の一方の電極に隣接する電極分離層から第2の間隔を置いて配置され、第2の付加層は、両端に位置する電極の他方の電極に隣接する電極分離層から第2の間隔を置いて配置されている。
【選択図】図1
Description
特許文献1では、N型の高濃度不純物領域からなる5つの電極を直線上に配置し、各電極間及び両端の電極の外側にP型の電極分離拡散層を設け、端から2番目と4番目の電極をホール電圧出力電極とし、中央及び両端の電極を制御電流供給電極として中央の制御電流供給電極から両端の制御電流供給電極へ電流を流し、端から2番目と4番目のホール電圧出力電極間に発生する電圧差を出力電圧として得ることにより、基板に平行な磁界を検出している。
図1は、本発明の第1の実施形態の第1の例の縦型ホール素子を有する半導体装置を説明するための図であり、図1(a)は平面図、図1(b)は、図1(a)のL−L’線に沿った断面図である。
電極分離層41〜44は、電極31〜35の各電極間にそれぞれ設けられ、電極31〜35をそれぞれ分離している。また、電極分離層41〜44は、互いに略同一形状を有しており、間隔S2を置いて設けられている。
かかる構成により、縦型ホール素子100のサイズの増加を最小限に抑えつつ、スピニングカレントによるオフセットキャンセルを効果的に行うことが可能となる。
電極31〜35は、例えば、電極分離層41〜44及び付加層51、52の形成後に、電極分離層41〜44及び付加層51、52上を覆い、電極31〜35を形成する領域を残すようにSiO2膜60を例えばLOCOS法により形成し、これをマスクとしてN型不純物を導入することにより形成される。このとき、電極31〜35の深さは、電極分離層41〜44及び付加層51、52の深さと同等か、より浅くなるように形成される。
図1を参照して、まず、電極31、33及び35を制御電流供給電極として、電極33から電極31及び35へ電流を流したときに、電極32及び34をホール電圧出力電極とし、電極32と電極34との間の電圧を出力電圧Vout1として得る。また、電流を流す方向を逆方向にする、すなわち、電極31及び35から電極33へ電流を流した時の電極32と電極34との間の電圧を出力電圧Vout2として得る。
このように、一直線上に配置された複数の電極を、交互に制御電流供給電極とホール電圧出力電極として使用できるようにし、適宜、電流を流す方向を切り替え、且つ制御電流供給電極とホール電圧出力電極との役割を入れ替えるスピニングカレントにより、オフセット電圧を除去することが可能となる。
このように、第2の例の縦型ホール素子101によれば、付加層51及び52それぞれと素子分離拡散層70との間に、各電極とそれに隣接する電極分離層との間の距離と同等の間隔で半導体層20が設けられることとなる。
図3(a)は、本発明の第2の実施形態の縦型ホール素子を有する半導体装置の平面図であり、図3(b)は、図3(a)のN−N’線に沿った断面図である。なお、図1に示す縦型ホール素子100を有する半導体装置と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
このため、本実施形態の縦型ホール素子200によれば、縦型ホール素子200のサイズを非常に小さくすることが可能となる。
例えば、上記実施形態においては、第1導電型をP型、第2導電型をN型として説明したが、導電型を入れ替えて、第1導電型をN型、第2導電型をP型としても構わない。
また、上記実施形態では、電極の数は5つとしたが、スピニングカレントによるオフセットキャンセルが可能な電極数であればよいため、4つ以上の電極があればよい。
10 半導体基板
20 半導体層
40 埋込層
31、32、33、34、35 電極
41、42、43、44、81、82、83、84 電極分離層
51、52、91、92 付加層
60 SiO2膜
70 素子分離拡散層
Claims (8)
- 第1導電型の半導体基板と、
前記半導体基板上に設けられた縦型ホール素子とを有する半導体装置であって、
前記縦型ホール素子は、
前記半導体基板上に設けられた第2導電型の半導体層と、
前記半導体層よりも高濃度の第2導電型の不純物領域からなり、互いに略同一形状を有し、第1の間隔を置いて前記半導体層の表面に直線上に設けられた複数の電極と、
前記半導体層の表面において、前記複数の電極の各電極間にそれぞれ設けられ、前記複数の電極をそれぞれ分離し、互いに略同一形状を有し、第2の間隔を置いて設けられた複数の電極分離層と、
前記複数の電極のうち、両端に位置する電極の外側における前記直線上にそれぞれ設けられ、前記電極分離層と略同一構造を有する第1及び第2の付加層とを備え、
前記第1の付加層は、前記両端に位置する電極の一方の電極に隣接する前記電極分離層から前記第2の間隔を置いて配置され、前記第2の付加層は、前記両端に位置する電極の他方の電極に隣接する前記電極分離層から前記第2の間隔を置いて配置されていることを特徴とする半導体装置。 - 前記縦型ホール素子を囲み、前記縦型ホール素子を周囲から電気的に分離する第1導電型の素子分離拡散層をさらに備えることを特徴とする請求項1に記載の半導体装置。
- 前記直線の延在方向において、前記素子分離拡散層の前記第1の付加層に隣接する第1の内側面と前記第1の付加層との間、及び前記素子分離拡散層の前記第2の付加層に隣接する第2の内側面と前記第2の付加層との間は、略同一の距離離間していることを特徴とする請求項2に記載の半導体装置。
- 前記両端に位置する電極の一方の電極と前記素子分離拡散層の前記第1の内側面との間、及び前記両端に位置する電極の他方の電極と前記素子分離拡散層の前記第2の内側面との間は、それぞれ少なくとも前記第1の間隔を有していることを特徴とする請求項3に記載の半導体装置。
- 前記電極分離層及び前記第1及び第2の付加層は、第1導電型の拡散層であることを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 前記半導体層および前記第1及び第2の付加層の表面は、前記電極が設けられている領域を除いて絶縁膜で覆われていることを特徴とする請求項5に記載の半導体装置。
- 前記電極分離層及び前記第1及び第2の付加層は、トレンチに埋め込まれた絶縁層であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記複数の電極の数は4つ以上であることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。
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Citations (3)
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---|---|---|---|---|
JP2012204836A (ja) * | 2011-03-24 | 2012-10-22 | Melexis Technologies Nv | 垂直ホールセンサおよび垂直ホールセンサを製造するための方法 |
US20140210023A1 (en) * | 2013-01-29 | 2014-07-31 | Yigong Wang | Vertical Hall Effect Element with Improved Sensitivity |
US20160111631A1 (en) * | 2014-10-21 | 2016-04-21 | Melexis Technologies Nv | Vertical hall sensors with reduced offset error |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CH668146A5 (de) | 1985-05-22 | 1988-11-30 | Landis & Gyr Ag | Einrichtung mit einem hallelement in integrierter halbleitertechnologie. |
CH668147A5 (de) * | 1985-05-22 | 1988-11-30 | Landis & Gyr Ag | Einrichtung mit einem hallelement in integrierter halbleitertechnologie. |
JP4798102B2 (ja) * | 2004-03-30 | 2011-10-19 | 株式会社デンソー | 縦型ホール素子 |
JP4674578B2 (ja) * | 2006-01-13 | 2011-04-20 | 株式会社デンソー | 磁気センサ及び磁気検出方法 |
DE102006017910A1 (de) * | 2006-04-18 | 2007-10-25 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Vertikales Hall-Sensorelement |
GB0724240D0 (en) | 2007-12-12 | 2008-01-30 | Melexis Nv | Twin vertical hall sensor |
CH699933A1 (de) * | 2008-11-28 | 2010-05-31 | Melexis Technologies Sa | Vertikaler Hallsensor. |
EP2746799B1 (en) * | 2012-12-20 | 2016-04-20 | Nxp B.V. | Semiconductor magnetic field sensors |
CN106164691B (zh) * | 2013-09-06 | 2020-04-07 | 罗伯特·博世有限公司 | 低偏移和高灵敏度垂直霍尔效应传感器 |
US9599682B2 (en) * | 2014-11-26 | 2017-03-21 | Sii Semiconductor Corporation | Vertical hall element |
-
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012204836A (ja) * | 2011-03-24 | 2012-10-22 | Melexis Technologies Nv | 垂直ホールセンサおよび垂直ホールセンサを製造するための方法 |
US8564083B2 (en) * | 2011-03-24 | 2013-10-22 | Melexis Technologies Nv | Vertical hall sensor and method for producing a vertical hall sensor |
US20140210023A1 (en) * | 2013-01-29 | 2014-07-31 | Yigong Wang | Vertical Hall Effect Element with Improved Sensitivity |
US20160111631A1 (en) * | 2014-10-21 | 2016-04-21 | Melexis Technologies Nv | Vertical hall sensors with reduced offset error |
EP3012649A1 (en) * | 2014-10-21 | 2016-04-27 | Melexis Technologies NV | Vertical hall sensors with reduced offset error |
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