JP6843570B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、二種類の異なる基板が貼り合わされた構造を有する半導体装置の製造方法に関する。
半導体パッケージ技術の１つとして、ＷＬＣＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｃｈｉｐ−Ｓｉｚｅ Ｐａｃｋａｇｅ）が知られている。ＷＬＣＳＰとは、ウェハ状態のままパッケージングまで行った後に、半導体装置毎に切り出して個片化する技術である。一般的なＷＬＣＳＰでは、表面に半導体素子が形成された半導体基板を、接着層を介して支持基板に貼り合わせる工程を含む。しかし、半導体基板と支持基板とでは熱膨張係数が異なることが多く、貼り合わせる際に半導体基板の反りが発生することがある。この反りが原因となり、個片化（ダイシング）等の後工程においてウェハステージへの吸着不良等が発生し、製造歩留りが低下してしまうという課題があった。
このような課題を解決するため、例えば特許文献１では、半導体装置毎に切り出して個片化するためのグリッドラインに沿って応力緩和溝を形成し、貼り合わせによる反りを抑制することで、歩留りを向上させている。
特開２０１０−２３８７２９号公報
しかしながら、特許文献１のようにグリッドラインに沿った応力緩和溝を支持基板までエッチングすると、応力緩和溝に絶縁膜を成膜するまでの間、接着層が露出した状態となる。通常は、応力緩和溝のエッチングから絶縁膜成膜までの間に洗浄工程が実施されるが、露出した接着層から薬液や水分が侵入して半導体基板内に拡散し、半導体装置の電気特性が劣化してしまう懸念がある。
本発明に係る半導体装置の製造方法は、チップ領域及びチップ領域の間のスクライブ領域を含み、第１面上に、同層に形成された第１の導電層及び第２の導電層と半導体素子とが配された半導体基板を、少なくとも接着層を介して支持基板と接合する接合ステップと、半導体基板の第１面とは反対の第２面の側から、半導体基板のスクライブ領域に、接着層を露出させずに、第２の導電層が露出された底面を備える溝を形成する溝形成ステップと、半導体基板の第１面とは反対の第２面の側から、半導体基板のチップ領域に、接着層を露出させずに、第１の導電層を露出させるまで孔を形成し、孔に第１の導電層と接触するように貫通電極を形成する貫通電極形成ステップと、チップがチップ領域を含むがスクライブ領域を含まないように、半導体基板をスクライブ領域内の溝に沿ってダイシングしてチップ化するダイシングステップとを有することを特徴とする。
また、本発明に係る半導体装置の別の製造方法は、第１面に半導体素子が配された半導体基板を、少なくとも接着層を介して支持基板と接合する接合ステップと、半導体基板の第１面とは反対の第２面の側から、半導体基板と支持基板との間の第１の導電層及び接着層が露出しないように溝を形成する溝形成ステップと、を有することを特徴とする。
また、本発明に係る半導体装置の更に別の製造方法は、第１面に半導体素子が配された半導体基板を、少なくとも接着層を介して支持基板と接合する接合ステップと、半導体基板の第１面とは反対の第２面の側から、接着層が露出しないように溝を形成する溝形成ステップと、溝をマスクした上で、半導体基板に配された孔に導電材料を埋め込んで貫通電極を形成するステップと、を有することを特徴とする。
本発明によれば、接着層からの吸湿を防ぎつつ、半導体基板の反りを抑えて歩留りを改善することが可能な半導体装置の製造方法を得ることができる。
第１実施形態に係る半導体装置の断面構造を示す模式図である。 第１実施形態に係る半導体装置の製造方法を示す模式図である。 第２実施形態に係る半導体装置の断面構造を示す模式図である。 第２実施形態に係る半導体装置の製造方法を示す模式図である。 第３実施形態に係る半導体装置の断面構造を示す模式図である。 第３実施形態に係る半導体装置の製造方法を示す模式図である。 第４実施形態に係る半導体装置の断面構造を示す模式図である。 第４実施形態に係る半導体装置の製造方法を示す模式図である。
以下、添付図面を参照しながら本発明の好適な実施形態について説明する。各図において、同一の部材又は同一の構成要素には同一の参照番号を付しており、以下の各実施形態において、重複する説明を省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の断面構造を示す模式図である。本実施形態の半導体装置は、図１に示すように、半導体基板１と支持基板２とが接着層３を介して貼り合わされた構造を有している。ここで、半導体基板１は例えばシリコン等で構成された半導体基板であり、支持基板２は例えば透光板であり得る。但し、半導体基板１及び支持基板２の材質はこれらに限定されるものではない。
半導体基板１には、ＭＯＳトランジスタ等の半導体素子１１が配される。半導体基板１には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の素子分離部１２が更に形成されてもよい。この素子分離部１２により、半導体素子１１は他の素子から電気的に分離される。
半導体基板１の接着層３の側の面（以下「第１面」という）には、接着層３等から半導体素子１１を絶縁するための層間絶縁層１０が形成されている。層間絶縁層１０は、複数の絶縁層を有して構成され、絶縁層間には配線層１８が配される。層間絶縁層１０の複数の絶縁層は、主に酸化シリコンを用いて形成され、付随的に炭化シリコンや窒化シリコン等が用いられ得る。コンタクトホール１３は、例えばタングステン等の金属で構成され、半導体素子１１と配線層１８とを電気的に接続する。金属が半導体基板１中に拡散しないように、チタン、タンタル、それらの窒化物等で構成された図示しないバリアメタルを更に層間絶縁層１０に設けてもよい。
半導体基板１の第１面と反対側の面（以下「第２面」という）には、半導体基板１の絶縁性を保持するための絶縁膜４が形成されている。絶縁膜４としては、酸化シリコンや窒化シリコン等の絶縁性の材料を用いることができる。絶縁膜４の表面には、金属配線１７等を更に設けてもよい。
本実施形態の半導体装置は、図１に示すように、応力緩和用の応力緩和溝６１を有することを特徴としている。これにより、半導体基板１と支持基板２との熱膨張係数の差を原因とする半導体装置の反りを緩和することができる。図１に示す応力緩和溝６１は、半導体チップ間のスクライブ領域６に形成されており、ダイシング溝としての機能を兼ね備えるが、応力緩和溝６１を応力緩和専用の溝としてもよい。また、応力緩和溝６１は、第２実施形態で後述するように、貫通電極（図示せず）のための孔として兼用することも可能である。
更に、本実施形態の半導体装置は、層間絶縁層１０にエッチングストッパ層１５を有することを特徴としている。エッチングストッパ層１５は、応力緩和溝６１がエッチングストッパ層１５を超えて接着層３までエッチングされることを防止する。これにより、図１に示すように、応力緩和溝６１から接着層３が露出しないように応力緩和溝６１が形成されるので、接着層３からの吸湿を防ぎつつ、半導体基板１の反りを抑えて歩留りを改善することができる。
エッチングストッパ層１５は、例えば銅やアルミニウム等の金属で構成され、典型的には、層間絶縁層１０の絶縁層間に形成された導電層である配線層１８が、エッチングストッパ層１５として兼用される。また、応力緩和溝６１を貫通電極の孔として用いる場合には、貫通電極を配線層１８に接続するための導電層である電極部１４を、エッチングストッパ層１５として兼用することも可能である。電極部１４とエッチングストッパ層１５は、同一材料で形成してもよいし、異なる材料で形成してもよい。また、電極部１４とエッチングストッパ層１５を、同一の配線層１８に形成してもよいし、異なる配線層１８に形成してもよい。
以下、図２（ａ）〜図２（ｆ）を用いて、図１に示す半導体装置の製造方法について説明する。以下に示す各工程では、必要に応じて公知の半導体製造プロセスが用いられ、各工程の間には熱処理や洗浄処理等がなされ得る。公知の技術については説明を省略することもある。
図２（ａ）は、第１実施形態に係る半導体装置の製造方法における、半導体基板１に半導体素子１１を形成する工程を示す模式図である。図２（ａ）に示す工程では、半導体基板１の第１面に、ＭＯＳトランジスタ等の半導体素子１１を形成する。半導体基板１には、素子分離部１２等を更に形成してもよい。
図２（ｂ）は、第１実施形態に係る半導体装置の製造方法における、半導体基板１に層間絶縁層１０を形成する工程を示す模式図である。図２（ｂ）に示す工程では、半導体基板１の、半導体素子１１が形成されている側の面である第１面に、配線層１８を有する層間絶縁層１０を形成する。この際、スクライブ領域６においては、層間絶縁層１０の複数の絶縁層間に、エッチングストッパ層１５を形成する。層間絶縁層１０には、半導体素子１１と配線層１８とを電気的に接続するためのコンタクトホール１３等の導電部材を更に形成してもよい。また、図示しない貫通電極と配線層１８とを接続するための電極部１４を、層間絶縁層１０の中に更に形成してもよい。
本実施例では、まず、準常圧ＣＶＤ法を用いて、半導体基板１の第１面にＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）膜を形成した。また、タングステン等の導電材料が埋め込まれたコンタクトプラグをコンタクトホール１３として形成した。次に、アルミニウム等の導電材料をスパッタリング法により成膜した後に、ドライエッチングによりパターニングして配線層１８を形成した。また同様の手法によって、スクライブ領域６にエッチングストッパ層１５を形成した。その後、配線層１８及びエッチングストッパ層１５の上に、酸化シリコンを用いてプラズマＣＶＤ法により層間絶縁層１０を形成した。
図２（ｃ）は、第１実施形態に係る半導体装置の製造方法における、半導体基板１と支持基板２とを、接着層３を介して貼りあわせる工程を示す模式図である。図２（ｃ）に示す工程では、半導体基板１の層間絶縁層１０の上に接着層３を形成した後、接着層３に支持基板２としての透光板を貼り合わせる。この後、必要に応じてバックグラインド処理を行って半導体基板１を薄化してもよい。本実施例では、支持基板２としての０．５ｍｍ厚の石英ガラスを、接着剤により半導体基板１に貼り合せた後、バックグラインド処理により半導体基板１を０．２ｍｍ厚まで薄化した。
図２（ｄ）は、第１実施形態に係る半導体装置の製造方法における、半導体基板１に応力緩和溝６１を形成する工程を示す模式図である。図２（ｄ）に示す工程では、半導体基板１の第２面に第１のマスク５１をパターン形成した後、半導体基板１の第２面側からエッチングを行い、スクライブ領域６に応力緩和溝６１を形成する。
本実施形態の半導体装置では、層間絶縁層１０にエッチングストッパ層１５を有しているので、応力緩和溝６１は、半導体基板１の第２面からエッチングストッパ層１５まで形成される。これにより、接着層３からの吸湿を防ぎつつ、半導体基板１の反りを抑えて歩留りを向上させることができる。応力緩和溝６１は、スクライブ溝として兼用することも可能である。
本実施例では、応力緩和溝６１が層間絶縁層１０に達するまでは、いわゆるボッシュプロセスを用いて、垂直方向に半導体基板１をエッチングした。応力緩和溝６１の深さが層間絶縁層１０に達した後は、層間絶縁層１０をドライエッチングして、応力緩和溝６１をエッチングストッパ層１５まで伸長させた。この際、層間絶縁層１０のドライエッチングは、ＣＦ４、Ｃ４Ｆ８、Ｏ２、Ａｒ等を含む混合ガス系を用いた容量結合型ＲＩＥ等の異方性エッチングを用いた。なお、本実施例では、第１のマスク５１としてレジストを用いることで、後から第１のマスク５１を容易に除去できるようにしたが、第１のマスク５１としては例えば無機物等を用いてもよい。
図２（ｅ）は、第１実施形態に係る半導体装置の製造方法における、半導体基板１に絶縁膜４を形成する工程を示す模式図である。図２（ｅ）に示す工程では、応力緩和溝６１の側面を含む半導体基板１の第２面の全面に絶縁膜４を形成する。絶縁膜４としては、酸化シリコンや窒化シリコン等の絶縁性の材料を用いることができる。
本実施例では、半導体基板１の第２面に、プラズマＣＶＤ法により酸化シリコンの絶縁膜４を１．５μｍの膜厚で形成した。その後、エッチングストッパ層１５上の絶縁膜４を、ＣＦ４、Ｃ４Ｆ８、Ｏ２、Ａｒ等を含む混合ガス系を用いた容量結合型ＲＩＥ等の異方性エッチングによりエッチバックして除去した。
図２（ｆ）は、第１実施形態に係る半導体装置の製造方法における、ダイシング工程を示す模式図である。図２（ｆ）に示す工程では、公知の半導体製造プロセスにより、ソルダーレジスト塗布、はんだボール設置を行い、スクライブ溝を兼ねる応力緩和溝６１に沿ってダイシング８等の工程がなされ、半導体装置の製造が完了する。
以上のように、本実施形態の半導体装置の製造方法は、第１面に半導体素子が配された半導体基板を、少なくとも接着層を介して支持基板と接合する接合ステップを有している。また、半導体基板の第１面とは反対の第２面の側から、半導体基板のスクライブ領域に、接着層が露出しないように溝を形成する溝形成ステップを有している。これにより、接着層からの吸湿を防ぎつつ、半導体基板の反りを抑えて歩留りを改善することができるとともに、応力緩和溝を兼ねるスクライブ溝を形成することができる。
また、本実施形態の半導体装置の別の製造方法は、第１面に半導体素子が配された半導体基板を、少なくとも接着層を介して支持基板と接合する接合ステップを有している。また、半導体基板の第１面とは反対の第２面の側から、半導体基板と支持基板との間の第１の導電層（電極部）及び接着層が露出しないように溝を形成する溝形成ステップを有している。これにより、貫通電極用の孔とは別に応力緩和溝が形成され、接着層からの吸湿を防ぎつつ、半導体基板の反りを抑えて歩留りを改善することが可能な半導体装置の製造方法を得ることができる。
なお、以上の説明では、溝形成ステップにおいて、応力緩和溝の底に半導体基板と支持基板の間の第２の導電層（エッチングストッパ層）が露出するように形成したが、応力緩和溝は、半導体基板と接着層の間の層間絶縁層に達するように形成されていればよい。また、図１では、半導体基板の第１面の全面に接着層を形成したが、接着層は半導体基板の第１面の少なくともスクライブ領域に形成されていればよい。
（第２実施形態）
次に、図３及び図４を参照しながら、第２実施形態に係る半導体装置について説明する。本実施形態では、応力緩和溝６１を形成する際に、同時に貫通電極用の孔を形成する方法について説明する。以下、第１実施形態と異なる点を中心に説明する。
図３は、第２実施形態に係る半導体装置の断面構造を示す模式図である。図３に示す本実施形態の半導体装置は、貫通電極７１を有している点を除いて、図１に示す半導体装置と同じである。以下、図４（ａ）〜図４（ｈ）を用いて、図３に示す半導体装置の製造方法について説明する。以下に示す各工程では、必要に応じて公知の半導体製造プロセスが用いられ、各工程の間には熱処理や洗浄処理等がなされ得る。公知の技術については説明を省略することもある。
図４（ａ）〜図４（ｃ）に示す工程は、図２（ａ）〜図２（ｃ）に示す第１実施形態の工程と同じであるので説明は省略する。
図４（ｄ）は、第２実施形態に係る半導体装置の製造方法における、半導体基板１に応力緩和溝６１及び孔７０を形成する工程を示す模式図である。図４（ｄ）に示す工程では、半導体基板１の第２面に第１のマスク５１をパターン形成した後、半導体基板１の第２面側からエッチングを行い、応力緩和溝６１及び孔７０を形成する。
本実施形態の半導体装置では、層間絶縁層１０にエッチングストッパ層１５を有しているので、応力緩和溝６１は、半導体基板１の第２面からエッチングストッパ層１５まで形成される。同様に、本実施形態の半導体装置では、エッチングストッパ層１５として兼用される電極部１４を有しているので、孔７０は、半導体基板１の第２面から電極部１４まで形成される。これにより、接着層３からの吸湿を防ぎつつ、半導体基板１の反りを抑えて歩留りを向上させることができる。応力緩和溝６１は、スクライブ溝として兼用することも可能である。
本実施例では、応力緩和溝６１が層間絶縁層１０に達するまでは、いわゆるボッシュプロセスを用いて、垂直方向に半導体基板１をエッチングした。応力緩和溝６１の深さが層間絶縁層１０に達した後は、層間絶縁層１０をドライエッチングして、応力緩和溝６１をエッチングストッパ層１５まで伸長させた。この際、層間絶縁層１０のドライエッチングは、ＣＦ４、Ｃ４Ｆ８、Ｏ２、Ａｒ等を含む混合ガス系を用いた容量結合型ＲＩＥ等の異方性エッチングを用いた。また同様の手法によって、孔７０を電極部１４まで形成した。本実施例では、半導体装置の製造方法を簡素化するために、応力緩和溝６１及び孔７０を同一のマスクを用いて半導体基板１に形成した。また、本実施例では、第１のマスク５１としてレジストを用いることで、後から第１のマスク５１を容易に除去できるようにしたが、第１のマスク５１としては例えば無機物等を用いてもよい。
図４（ｅ）は、第２実施形態に係る半導体装置の製造方法における、半導体基板１に絶縁膜４を形成する工程を示す模式図である。図４（ｅ）に示す工程では、応力緩和溝６１及び孔７０の側面を含む半導体基板１の第２面の全面に絶縁膜４を形成する。絶縁膜４としては、酸化シリコンや窒化シリコン等の絶縁性の材料を用いることができる。
本実施例では、半導体基板１の第２面に、プラズマＣＶＤ法により酸化シリコンの絶縁膜４を１．５μｍの膜厚で形成した。その後、エッチングストッパ層１５及び電極部１４上の絶縁膜４を、ＣＦ４、Ｃ４Ｆ８、Ｏ２、Ａｒ等を含む混合ガス系を用いた容量結合型ＲＩＥ等の異方性エッチングによりエッチバックして除去した。
図４（ｆ）は、第２実施形態に係る半導体装置の製造方法における、半導体基板１に第２のマスク５２を形成する工程を示す模式図である。図４（ｆ）に示す工程では、絶縁膜４、エッチングストッパ層１５、及び電極部１４の上に、バリアメタル及びシードメタルとして利用するメタル層１６をスパッタリング法等により形成し、その上に第２のマスク５２を形成する。第２のマスク５２は、応力緩和溝６１についてはマスクされ、孔７０はマスクされないように形成する。これにより、後の図４（ｇ）に示す工程において、応力緩和溝６１に導電材料の埋め込みが行われないようにする。
本実施例では、スパッタリング法を用いて、バリアメタルとしてのメタル層１６をチタンにより形成し、シードメタル層としてのメタル層１６を銅により形成した。また、第２のマスク５２をレジストとすることで、後の図４（ｇ）に示す工程において第２のマスク５２を容易に除去できるようにした。
図４（ｇ）は、第２実施形態に係る半導体装置の製造方法における、半導体基板１に貫通電極７１を形成する工程を示す模式図である。図４（ｇ）に示す工程では、パターニングされたメタル層１６の上に導電材料の埋め込み（メッキ）を行い、孔７０内に貫通電極７１を形成するとともに、絶縁膜４上に金属配線１７を形成する。その後、第２のマスク５２を除去するとともに、金属の埋め込みが行われなかった領域に残存するメタル層１６を、ウェットエッチング法等で除去する。
図４（ｈ）は、第２実施形態に係る半導体装置の製造方法における、ダイシング工程を示す模式図である。図４（ｈ）に示す工程では、公知の半導体製造プロセスにより、ソルダーレジスト塗布、はんだボール設置を行い、スクライブ溝を兼ねる応力緩和溝６１に沿ってダイシング８等の工程がなされ、半導体装置の製造が完了する。
以上のように、本実施形態の半導体装置の製造方法は、第１面に半導体素子が配された半導体基板を、少なくとも接着層を介して支持基板と接合する接合ステップを有している。また、半導体基板の第１面とは反対の第２面の側から、接着層が露出しないように溝を形成する溝形成ステップを有している。また、溝をマスクした上で、半導体基板に配された孔に導電材料を埋め込んで貫通電極を形成するステップを有している。これにより、接着層からの吸湿を防ぎつつ、半導体基板の反りを抑えて歩留りを改善することができるとともに、応力緩和溝を形成しつつ貫通電極を形成することができる。
（第３実施形態）
次に、図５及び図６を参照しながら、第３実施形態に係る半導体装置について説明する。本実施形態では、応力緩和溝６１と孔７０の面積に応じたエッチングレートの違いを利用して、接着層３が露出しないように応力緩和溝６１及び孔７０を形成する方法について説明する。以下、第２実施形態と異なる点を中心に説明する。
図５は、第３実施形態に係る半導体装置の断面構造を示す模式図である。図５に示す本実施形態の半導体装置は、層間絶縁層１０にエッチングストッパ層１５を有していない点を除いて、図３に示す半導体装置と同じである。以下、図６（ａ）〜図６（ｉ）を用いて、図５に示す半導体装置の製造方法について説明する。以下に示す各工程では、必要に応じて公知の半導体製造プロセスが用いられ、各工程の間には熱処理や洗浄処理等がなされ得る。公知の技術については説明を省略することもある。
図６（ａ）〜図６（ｃ）に示す工程は、層間絶縁層１０にエッチングストッパ層１５を設けていない点を除いて、図４（ａ）〜図４（ｃ）に示す第２実施形態の工程と同じである。本実施形態では、層間絶縁層１０にエッチングストッパ層１５を形成する工程が省略されるので、半導体装置の製造方法を簡素化できる。
図６（ｄ）、図６（ｅ）は、第３実施形態に係る半導体装置の製造方法における、半導体基板１に応力緩和溝６１及び孔７０を形成する工程を示す模式図である。図６（ｄ）に示す工程では、半導体基板１の第２面に第１のマスク５１をパターン形成した後、半導体基板１の第２面側からエッチングを行い、応力緩和溝６１及び孔７０を形成する。この際、本実施形態の半導体装置では、層間絶縁層１０にエッチングストッパ層１５を有していないが、応力緩和溝６１と孔７０のエッチングレートの違いを利用して、接着層３が露出しないように応力緩和溝６１を形成する。
具体的には、第１のマスク５１のパターン面積が大きいほどエッチングレートが小さくなることを利用して、パターン面積が相対的に大きい応力緩和溝６１を、パターン面積が相対的に小さい孔７０よりも浅く形成する。これにより、接着層３が露出しないように応力緩和溝６１及び孔７０が形成されるので、接着層３からの吸湿を防ぎつつ、半導体基板１の反りを抑えて歩留りを改善することができる。
本実施例では、まず、図６（ｄ）に示すように、いわゆるボッシュプロセスを用いて、孔７０が層間絶縁層１０に達するまで、垂直方向に半導体基板１をエッチングした。同時に、応力緩和溝６１を、面積に応じたエッチングレートの違いを利用して層間絶縁層１０に達しないように孔７０よりも浅くエッチングした。
次に、図６（ｅ）に示すように、ＣＦ４、Ｃ４Ｆ８、Ｏ２、Ａｒ等を含む混合ガス系を用いた容量結合型ＲＩＥ等の異方性エッチングにより、層間絶縁層１０をドライエッチングして、孔７０を電極部１４まで伸長させた。一方、応力緩和溝６１は、Ｓｉの層が残存しているのでこれ以上エッチングされなかった。この結果、図６（ｅ）に示すように、接着層３が露出しないように応力緩和溝６１及び孔７０が形成された。
図６（ｆ）〜図６（ｈ）に示す工程は、エッチングストッパ層１５が設けられていない点と、応力緩和溝６１が層間絶縁層１０に達しないように形成されている点を除いて、図４（ｅ）〜図４（ｇ）に示す第２実施形態の工程と同じであるので説明は省略する。
図４（ｉ）は、第３実施形態に係る半導体装置の製造方法における、ダイシング工程を示す模式図である。スクライブ溝を兼ねる応力緩和溝６１にＳｉの層が残存していると、ダイシングブレードが摩耗して、割れ、欠け等のチッピングの要因となる。このため、応力緩和溝６１の絶縁膜４をエッチングした後、応力緩和溝６１に残存しているＳｉの層を除去する。その後、スクライブ溝を兼ねる応力緩和溝６１に沿ってダイシング８等の工程がなされ、半導体装置の製造が完了する。
以上のように、本実施形態の半導体装置の製造方法では、マスクのパターン面積に応じたエッチングレートの違いを利用して、相対的に面積が大きい溝（応力緩和溝）を、相対的に面積が小さい孔よりも浅く形成している。これにより、第２実施形態と同様の効果を得るとともに、半導体装置の製造方法を簡素化することができる。
（第４実施形態）
次に、図７及び図８を参照しながら、第４実施形態に係る半導体装置について説明する。本実施形態では、ダイシング工程を行う際にエッチングストッパ層１５を除去する方法について説明する。以下、第２実施形態と異なる点を中心に説明する。
図７は、第４実施形態に係る半導体装置の断面構造を示す模式図である。図７に示す本実施形態の半導体装置は、エッチングストッパ層１５が除去されている点を除いて、図３に示す第２実施形態の工程と同じである。以下、図８（ａ）〜図８（ｉ）を用いて、図７に示す半導体装置の製造方法について説明する。以下に示す各工程では、必要に応じて公知の半導体製造プロセスが用いられ、各工程の間には熱処理や洗浄処理等がなされ得る。公知の技術については説明を省略することもある。
図８（ａ）〜図８（ｄ）に示す工程は、図４（ａ）〜図４（ｄ）に示す第２実施形態の工程と同じであるので説明は省略する。なお、本実施形態では、後の図８（ｅ）に示す工程においてエッチングストッパ層１５を除去することから、エッチングストッパ層１５は、極力より深い領域（半導体基板１の第１面側）に形成しておくことが望ましい。
図８（ｅ）は、第３実施形態に係る半導体装置の製造方法における、エッチングストッパ層１５を除去する工程を示す模式図である。図８（ｅ）に示す工程では、ウェットエッチングにより、スクライブ領域６のエッチングストッパ層１５を除去する。この際、予めエッチングストッパ層１５と配線層１８とを異なる材料で形成しておくと、配線層１８及び電極部１４に影響を与えることなく、エッチングストッパ層１５のみを容易に除去することができる。
例えば、予めエッチングストッパ層１５を銅、配線層１８及び電極部１４をアルミニウムで形成しておき、銅で形成されたエッチングストッパ層１５のみをウェットエッチングで除去する。このように、エッチングストッパ層１５は、応力緩和溝６１を形成する際のエッチング手段（例えばドライエッチング）とは異なるエッチング手段（ウェットエッチング）で除去することができる。なお、エッチング手段を異ならせることには、エッチャントを変更することも包含する。
図８（ｆ）〜図８（ｈ）に示す工程は、エッチングストッパ層１５が除去されている点を除いて、図４（ｅ）〜図４（ｇ）に示す第２実施形態の工程と同じであるので説明は省略する。
図８（ｉ）は、第３実施形態に係る半導体装置の製造方法における、ダイシング工程を示す模式図である。スクライブ溝を兼ねる応力緩和溝６１にエッチングストッパ層１５が残存していると、ダイシングブレードが摩耗して、割れ、欠け等のチッピングの要因となる。このため、ボトム絶縁膜をエッチングした後、応力緩和溝６１のエッチングストッパ層１５を除去する。その後、スクライブ溝を兼ねる応力緩和溝６１に沿ってダイシング等の工程がなされ、半導体装置の製造が完了する。
以上のように、本実施形態の半導体装置の製造方法では、応力緩和溝を形成する溝形成ステップと応力緩和溝に沿ってダイシングを行うダイシングステップとの間に、溝の底面に露出する第２の導電層（エッチングストッパ層）を除去するステップを有している。これにより、第２実施形態と同様の効果を得るとともに、半導体装置の割れ、欠け等のチッピングを抑制することができる。
（その他の実施形態）
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、上述の各実施形態は、組み合わせて適用することも可能である。
１ ：半導体基板
２ ：支持基板
３ ：接着層
４ ：絶縁膜
６ ：スクライブ領域
１０ ：層間絶縁層（絶縁層）
１１ ：半導体素子
１２ ：素子分離部
１３ ：コンタクトホール
１４ ：電極部（第１の導電層）
１５ ：エッチングストッパ層（第２の導電層）
５１ ：第１のマスク
５２ ：第２のマスク
６１ ：応力緩和溝
７０ ：孔
７１ ：貫通電極

Claims (7)

  1. チップ領域及び該チップ領域の間のスクライブ領域を含み、第１面上に、同層に形成された第１の導電層及び第２の導電層と半導体素子とが配された半導体基板を、少なくとも接着層を介して支持基板と接合する接合ステップと、
    前記半導体基板の前記第１面とは反対の第２面の側から、前記半導体基板の前記スクライブ領域に、前記接着層を露出させずに、前記第２の導電層が露出された底面を備える溝を形成する溝形成ステップと、
    前記半導体基板の前記第１面とは反対の第２面の側から、前記半導体基板の前記チップ領域に、前記接着層を露出させずに、前記第１の導電層を露出させるまで孔を形成し、該孔に前記第１の導電層と接触するように貫通電極を形成する貫通電極形成ステップと、
    チップが前記チップ領域を含むが前記スクライブ領域を含まないように、前記半導体基板を前記スクライブ領域内の前記溝に沿ってダイシングしてチップ化するダイシングステップと
    を有することを特徴とする半導体装置の製造方法。
  2. 前記溝形成ステップにおいて、前記溝を、前記半導体基板と前記接着層の間の絶縁層に達するように形成する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記溝形成ステップと前記ダイシングステップとの間に、前記溝の底面に露出する層を、前記溝を形成する際のエッチング手段とは異なるエッチング手段で除去するステップを更に有する
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記貫通電極用の前記孔を前記溝とともに前記半導体基板に形成する
    ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記溝形成ステップの前又は後において、前記貫通電極用の前記孔を形成する
    ことを特徴とする請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記貫通電極形成ステップは、前記溝をマスクした上で、前記孔に導電材料を埋め込んで前記第１の導電層と前記貫通電極とを接続するステップを更に有する
    ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 前記溝形成ステップの後に、前記半導体基板の第２面を洗浄するステップを更に有する
    ことを特徴とする請求項１から６のいずれか１項に記載の半導体装置の製造方法。
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