JP6839362B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
ＧａＮをチャネル層に、Ｉｎ系窒化物半導体を電子供給層（障壁層）に用いたＧａＮ系の高電子移動度トランジスタ（ＧａＮ−ＨＥＭＴ）が注目されている。この構造によれば、ＡｌＧａＮを電子供給層に用いた構造と比較して、薄層化しても高濃度の２次元電子ガスを誘起でき、より優れた高出力性及び高周波性を得ることができる。
しかしながら、Ｉｎ系窒化物半導体には、オーミックコンタクト抵抗が高いという問題点がある。高いコンタクト抵抗は最大ソース−ドレイン間電流を低下させ、増幅器の出力特性に直接的に影響する。また、コンタクト抵抗が高いほどオーミック電極に電界集中が生じやすく、物理的、化学的変化が促進され、オーミック電極の信頼性が低下しやすい。
オーミックコンタクト抵抗の低減に関し、電子供給層及びチャネル層にドナーを含有する再成長層が形成された構造が公知である。再成長層上にオーミック電極を設けることでオーミックコンタクト抵抗を低減することができる。
しかしながら、ドナーを含有する再成長層を用いると、例えば２次元電子ガスが存在する領域よりも深いチャネルの深部及びバッファ層に残留するドナーと再成長層との広範な直接接触により、ピンチオフ特性の低下、すなわちドレインリーク電流の増大が生じてしまう。このように、従来の半導体装置では、オーミックコンタクト抵抗の低減及び優れたピンチオフ特性の確保を両立することができない。
特開２００５−２１７３６４号公報 特開２０１１−６０９５０号公報
本発明の目的は、オーミックコンタクト抵抗の低減及び優れたピンチオフ特性の確保を両立することができる半導体装置及びその製造方法を提供することにある。
半導体装置の一態様には、バッファ層と、前記バッファ層上のチャネル層と、前記チャネル層上のキャリア供給層と、前記チャネル層及び前記キャリア供給層に形成され、前記バッファ層に達する第１のリセス及び第２のリセスと、前記第１のリセス内の第１の窒化物半導体層と、前記第２のリセス内の第２の窒化物半導体層と、前記第１の窒化物半導体層上のソース電極と、前記第２の窒化物半導体層上のドレイン電極と、前記第１のリセスと前記第２のリセスとの間で前記キャリア供給層上のゲート電極と、が含まれる。前記第１の窒化物半導体層及び前記第２の窒化物半導体層には、ドナーを含む第１の領域と、前記第１の領域下の第２の領域と、が含まれる。前記第１の領域と前記第２の領域との界面は、前記チャネル層表面側の２次元電子ガスよりも深い位置にあり、前記第２の領域の伝導帯の底のエネルギー（ポテンシャル）は、前記第１の領域の伝導帯底のエネルギー（ポテンシャル）より高い。
半導体装置の製造方法の一態様では、バッファ層上にチャネル層を形成し、前記チャネル層上にキャリア供給層を形成し、前記チャネル層及び前記キャリア供給層に、前記バッファ層に達する第１のリセス及び第２のリセスを形成する。更に、前記第１のリセス内に第１の窒化物半導体層を形成し、前記第２のリセス内に第２の窒化物半導体層を形成し、前記第１の窒化物半導体層上にソース電極を形成し、前記第２の窒化物半導体層上にドレイン電極を形成し、前記第１のリセスと前記第２のリセスとの間で前記キャリア供給層上にゲート電極を形成する。前記第１の窒化物半導体層及び前記第２の窒化物半導体層を形成する際には、第２の領域を形成し、前記第２の領域上にドナーを含む第１の領域を形成する。前記第１の領域と前記第２の領域との界面は、前記チャネル層表面側の２次元電子ガスよりも深い位置にあり、前記第２の領域の伝導帯の底のエネルギー（ポテンシャル）は、前記第１の領域の伝導帯底のエネルギー（ポテンシャル）より高い。
上記の半導体装置等によれば、第１の窒化物半導体層及び第２の窒化物半導体層に適切な第１の領域及び第２の領域が含まれるため、オーミックコンタクト抵抗の低減及び優れたピンチオフ特性の確保を両立することができる。
第１の実施形態に係る半導体装置の構造を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 第２の実施形態に係る半導体装置の構造を示す断面図である。 図３の一部を拡大した図である。 第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 図５Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図５Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。 図５Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。 再成長層の形成方法を工程順に示す断面図である。 第３の実施形態に係る半導体装置の構造を示す断面図である。 図７の一部を拡大した図である。 第３の実施形態及び参考例のオン抵抗特性及びピンチオフ特性を示す図である。 第４の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。 第５の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。 第６の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。 第７の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。 第７の実施形態、第３の実施形態及び参考例のオン抵抗特性及びピンチオフ特性を示す図である。 第２の実施形態の変形例を示す断面図である。 第２の実施形態の他の変形例を示す断面図である。 第８の実施形態に係るディスクリートパッケージを示す図である。 第９の実施形態に係るＰＦＣ回路を示す結線図である。 第１０の実施形態に係る電源装置を示す結線図である。 第１１の実施形態に係る増幅器を示す結線図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態はＨＥＭＴを備えた半導体装置の一例に関する。図１は、第１の実施形態に係る半導体装置の構造を示す断面図である。
第１の実施形態に係る半導体装置１００には、図１に示すように、バッファ層１０２、バッファ層１０２上のチャネル層１０４、及びチャネル層１０４上のキャリア供給層１０６が含まれる。キャリア供給層１０６及びチャネル層１０４に、バッファ層１０２に達するリセス１１１ｓ及び１１１ｄが形成され、リセス１１１ｓ内に再成長層１１２ｓが形成され、リセス１１１ｄ内に再成長層１１２ｄが形成されている。リセス１１１ｓ及び１１１ｄの間で、チャネル層１０４の表面側に２次元電子ガス１３３が存在する。再成長層１１２ｓ及び１１２ｄには、ドナーを含むドナー含有領域１３１、及びドナー含有領域１３１下のトラップ遮蔽領域１３２が含まれる。トラップ遮蔽領域１３２の伝導帯の底のエネルギー（ポテンシャル）は、ドナー含有領域１３１の伝導帯底のエネルギー（ポテンシャル）より高い。ドナー含有領域１３１とトラップ遮蔽領域１３２との界面は、２次元電子ガス１３３より深い位置にある。再成長層１１２ｓ上にソース電極１１５ｓが形成され、再成長層１１２ｄ上にドレイン電極１１５ｄが形成され、ソース電極１１５ｓとドレイン電極１１５ｄとの間でキャリア供給層１０６上にゲート電極１１５ｇが形成されている。リセス１１１ｓは第１のリセスの一例、リセス１１１ｄは第２のリセスの一例、再成長層１１２ｓは第１の窒化物半導体層の一例、再成長層１１２ｄは第２の窒化物半導体層の一例である。ドナー含有領域１３１は第１の領域の一例、トラップ遮蔽領域１３２は第２の領域の一例である。なお、基板が含まれていてもよく、チャネル層１０４とキャリア供給層１０６との間に中間層１０５が含まれてもよい。
半導体装置１００では、ドナー含有領域１３１とトラップ遮蔽領域１３２との界面が２次元電子ガス１３３より深い位置にあるため、２次元電子ガス１３３とソース電極１１５ｓ及びドレイン電極１１５ｄとの間のオーミックコンタクト抵抗が小さい。また、再成長層１１２ｓ及び１１２ｄの底面の近傍にトラップが存在しても、トラップによる電気的特性の静的、過渡的影響は十分に抑制される。これは、ドナー含有領域１３１とトラップ遮蔽領域１３２との界面が２次元電子ガス１３３より深い位置にあり、再成長層１１２ｓ及び１１２ｄの底面がより深い位置にあるからである。
再成長層１１２ｓ及び１１２ｄの全体にわたってドナーが含まれている場合、ドナー準位の影響でピンチオフ特性が低下しやすい。これに対し、第１の実施形態では、ドナー含有領域１３１の下方にトラップ遮蔽領域１３２が存在し、トラップ遮蔽領域１３２の伝導帯の底のエネルギー（ポテンシャル）がドナー含有領域１３１の伝導帯底のエネルギー（ポテンシャル）より高い。例えば再成長層１１２ｓ及び１１２ｄの全体にわたってドナー含有領域１３１が形成されている場合、２次元電子ガス１３３が存在する領域よりも深く残留ドナーが存在するチャネル層１０４の深部及びバッファ層１０２と、ドナー含有領域１３１とが広範に直接接触し、ドレインリーク電流増大の原因となる。一方、第１の実施形態に含まれるトラップ遮蔽領域１３２は、一方のドナー含有領域１３１からチャネル層１０４の深部及びバッファ層１０２を経て他方のドナー含有領域１３１に至る電流経路を遮断し、ピンチオフ特性の低下を抑制することができる。
バッファ層１０２及びチャネル層１０４を単一の層から構成してもよい。
次に、第１の実施形態に係る半導体装置１００の製造方法について説明する。図２は、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図２（ａ）に示すように、チャネル層１０４上にキャリア供給層１０６を形成する。次いで、図２（ｂ）に示すように、チャネル層１０４及びキャリア供給層１０６にリセス１１１ｓ及び１１１ｄを形成する。その後、図２（ｃ）に示すように、リセス１１１ｓ内に再成長層１１２ｓを形成し、リセス１１１ｄ内に再成長層１１２ｄを形成する。続いて、図２（ｄ）に示すように、再成長層１１２ｓ上にソース電極１１５ｓを形成し、再成長層１１２ｄ上にドレイン電極１１５ｄを形成し、キャリア供給層１０６上にゲート電極１１５ｇを形成する。再成長層１１２ｓ及び１１２ｄの形成では、トラップ遮蔽領域１３２を成長させたのち、トラップ遮蔽領域１３２上にドナー含有領域１３１を成長させる。トラップ遮蔽領域１３２の成長の際に、炭素汚染等の要因によりトラップ遮蔽領域１３２の底面とバッファ層１０２の表面との間にトラップが発生することがある。このトラップの影響を緩和する目的で、伝導帯底のエネルギーが高いトラップ遮蔽領域１３２が配置されている。
このようにして第１の実施形態に係る半導体装置１００を製造することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態はＨＥＭＴを備えた半導体装置の一例に関する。図３は、第２の実施形態に係る半導体装置の構造を示す断面図であり、図４は、図３の一部を拡大した図である。
第２の実施形態に係る半導体装置２００では、図３に示すように、基板２０１上にバッファ層２０２、チャネル層２０４、中間層２０５及びキャリア供給層２０６が形成されている。基板２０１は、例えば半絶縁性のＳｉＣ基板である。バッファ層２０２及びチャネル層２０４は、例えば不純物の意図的なドーピングが行われていないｉ型のＧａＮ層（ｉ−ＧａＮ層）である。バッファ層２０２及びチャネル層２０４の厚さは、例えば合計で２．５μｍ〜３．５μｍ程度である。バッファ層２０２は、基板２０１の表面に存在する格子欠陥のチャネル層２０４への伝播を防止している。中間層２０５は、例えば厚さが１ｎｍ〜２ｎｍのＡｌＮ層である。キャリア供給層２０６は、例えば厚さが５ｎｍ〜１５ｎｍのＩｎＡｌＧａＮ層である。
活性領域を画定する素子分離領域２０８がバッファ層２０２、チャネル層２０４、中間層２０５及びキャリア供給層２０６に形成されている。活性領域内で、キャップ層２０７、キャリア供給層２０６、中間層２０５及びチャネル層２０４に、バッファ層２０２に達するリセス２１１ｓ及び２１１ｄが形成され、リセス２１１ｓ内に再成長層２１２ｓが形成され、リセス２１１ｄ内に再成長層２１２ｄが形成されている。図４（ａ）は再成長層２１２ｓの近傍を示し、図４（ｂ）は再成長層２１２ｄの近傍を示す。図４（ａ）及び（ｂ）に示すように、リセス２１１ｓ及び２１１ｄの間で、チャネル層２０４の表面側に２次元電子ガス２３３が存在する。再成長層２１２ｓ及び２１２ｄには、ドナーを含むドナー含有領域２３１、及びドナー含有領域２３１下のトラップ遮蔽領域２３２が含まれる。トラップ遮蔽領域２３２の伝導帯の底のエネルギー（ポテンシャル）は、ドナー含有領域２３１の伝導帯底のエネルギー（ポテンシャル）より高い。ドナー含有領域２３１とトラップ遮蔽領域２３２との界面は、２次元電子ガス２３３より深い位置にある。リセス２１１ｓ及び２１１ｄの深さは、例えば４０ｎｍ〜６０ｎｍである。ドナー含有領域２３１は、例えば厚さが１０ｎｍ〜２０ｎｍのｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、トラップ遮蔽領域２３２は、例えば厚さが３０ｎｍ〜４０ｎｍの不純物の意図的なドーピングが行われていないｉ型のＧａＮ層（ｉ−ＧａＮ層）である。ドナー含有領域２３１は、例えば１×１０19ｃｍ-3以上の濃度でＳｉを含有している。リセス２１１ｓは第１のリセスの一例、リセス２１１ｄは第２のリセスの一例、再成長層２１２ｓは第１の窒化物半導体層の一例、再成長層２１２ｄは第２の窒化物半導体層の一例である。ドナー含有領域２３１は第１の領域の一例、トラップ遮蔽領域２３２は第２の領域の一例である。
再成長層２１２ｓ上にソース電極２１５ｓが形成され、再成長層２１２ｄ上にドレイン電極２１５ｄが形成されている。キャリア供給層２０６、ソース電極２１５ｓ及びドレイン電極２１５ｄを覆うパッシベーション膜２１６が形成されている。パッシベーション膜２１６には、ソース電極２１５ｓ及びドレイン電極２１５ｄの間に開口部２１６ｇが形成されている。開口部２１６ｇを通じてキャリア供給層２０６と接するゲート電極２１５ｇが設けられている。ソース電極２１５ｓ及びドレイン電極２１５ｄは、例えば、厚さが１０ｎｍ〜３０ｎｍのＴｉ層、及びその上の厚さが１８０ｎｍ〜２２０ｎｍのＡｌ層を含む。ゲート電極２１５ｇは、例えば、厚さが５ｎｍ〜１５ｎｍのＮｉ層、及びその上の厚さが２８０ｎｍ〜３２０ｎｍのＡｕ層を含む。パッシベーション膜２１６は、例えば厚さが４０ｎｍ〜６０ｎｍの窒化ケイ素膜である。窒化ケイ素膜の屈折率（＠６３３ｎｍ）は、例えばストイキオメトリ２．０近傍である。
半導体装置２００では、ドナー含有領域２３１とトラップ遮蔽領域２３２との界面が２次元電子ガス２３３より深い位置にあるため、２次元電子ガス２３３とソース電極２１５ｓ及びドレイン電極２１５ｄとの間のオーミックコンタクト抵抗が小さい。また、再成長層２１２ｓ及び２１２ｄの底面の近傍にトラップが存在しても、トラップによる電気的特性の静的、過渡的影響は十分に抑制される。これは、ドナー含有領域２３１とトラップ遮蔽領域２３２との界面が２次元電子ガス２３３より深い位置にあり、再成長層２１２ｓ及び２１２ｄの底面がより深い位置にあるからである。
再成長層２１２ｓ及び２１２ｄの全体にわたってドナーが含まれている場合、ドナー準位の影響でピンチオフ特性が低下しやすい。これに対し、第２の実施形態では、ドナー含有領域２３１の下方にトラップ遮蔽領域２３２が存在し、トラップ遮蔽領域２３２の伝導帯の底のエネルギー（ポテンシャル）がドナー含有領域２３１の伝導帯底のエネルギー（ポテンシャル）より高い。例えば再成長層２１２ｓ及び２１２ｄの全体にわたってドナー含有領域２３１が形成されている場合、２次元電子ガス２３３が存在する領域よりも深く残留ドナーが存在するチャネル層２０４の深部及びバッファ層２０２と、ドナー含有領域２３１とが広範に直接接触し、ドレインリーク電流増大の原因となる。一方、第２の実施形態に含まれるトラップ遮蔽領域２３２は、一方のドナー含有領域２３１からチャネル層２０４の深部及びバッファ層２０２を経て他方のドナー含有領域２３１に至る電流経路を遮断し、ピンチオフ特性の低下を抑制することができる。
次に、第２の実施形態に係る半導体装置２００の製造方法について説明する。図５Ａ乃至図５Ｄは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
先ず、図５Ａ（ａ）に示すように、基板２０１上にバッファ層２０２、チャネル層２０４、中間層２０５及びキャリア供給層２０６を形成する。バッファ層２０２、チャネル層２０４、中間層２０５及びキャリア供給層２０６は、例えば有機金属気相成長（metal organic vapor phase epitaxy：ＭＯＶＰＥ）法等の結晶成長法により形成することができる。
次いで、図５Ａ（ｂ）に示すように、キャリア供給層２０６、中間層２０５、チャネル層２０４及びバッファ層２０２並びに基板２０１の表層部に活性領域を画定する素子分離領域２０８を形成する。素子分離領域２０８は、例えばＡｒの注入により形成することができる。
その後、図５Ａ（ｃ）に示すように、キャリア供給層２０６及び素子分離領域２０８上に窒化ケイ素膜２５１を形成する。窒化ケイ素膜２５１は、例えばＳｉＨ4及びＮＨ3を原料に用いたプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法により形成することができる。窒化ケイ素膜２５１の厚さは、例えば４０ｎｍ〜６０ｎｍである。
続いて、図５Ａ（ｄ）に示すように、リセス２１１ｓを形成する予定の領域に開口部２５２ｓが、リセス２１１ｄを形成する予定の領域に開口部２５２ｄが形成されたレジストパターン２５２を窒化ケイ素膜２５１上に形成する。
次いで、図５Ｂ（ｅ）に示すように、レジストパターン２５２をマスクとして用いて、窒化ケイ素膜２５１をドライエッチングする。このドライエッチングでは、例えばＳＦ6ガスを用いる。更に、レジストパターン２５２をマスクとして用いて、キャリア供給層２０６、中間層２０５、チャネル層２０４及びバッファ層２０２をドライエッチングする。この結果、リセス２１１ｓ及び２１１ｄが形成される。このドライエッチングでは、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いる。
その後、図５Ｂ（ｆ）に示すように、レジストパターン２５２を除去する。レジストパターン２５２は、例えば、加温した有機溶剤を用いて除去することができる。
続いて、図５Ｂ（ｇ）に示すように、リセス２１１ｓ内に再成長層２１２ｓを形成し、リセス２１１ｄ内に再成長層２１２ｄを形成する。ここで、再成長層２１２ｓ及び２１２ｄの形成方法について説明する。図６は、再成長層２１２ｓ及び２１２ｄの形成方法を工程順に示す断面図である。先ず、図６（ａ）に示すように、リセス２１１ｓ及び２１１ｄの底にトラップ遮蔽領域２３２を形成し、その後、図６（ｂ）に示すように、トラップ遮蔽領域２３２上にドナー含有領域２３１を形成する。トラップ遮蔽領域２３２及びドナー含有領域２３１は、例えば分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。トラップ遮蔽領域２３２の成長の際に、炭素汚染等の要因によりトラップ遮蔽領域２３２の底面とバッファ層２０２の表面との間にトラップが発生することとがある。ドナー含有領域２３１には、例えば１×１０19ｃｍ-3以上の濃度でＳｉをドーピングする。図６（ａ）及び（ｂ）に示すように、窒化ケイ素膜２５１上には、トラップ遮蔽領域２３２と同時に多結晶のＧａＮ層２３２ｐが形成され、ドナー含有領域２３１と同時に多結晶のＧａＮ層２３１ｐが形成される。ドナー含有領域２３１の形成後には、図６（ｃ）に示すように、多結晶のＧａＮ層２３１ｐ及び２３２ｐを除去する。多結晶のＧａＮ層２３１ｐ及び２３２ｐは、例えばフッ化水素酸水溶液を用いて除去することができる。更に、窒化ケイ素膜２５１を除去する。このようにして、再成長層２１２ｓ及び２１２ｄを形成することができる。
再成長層２１２ｓ及び２１２ｄの形成後、図５Ｂ（ｈ）に示すように、レジストパターン２５３及びレジストパターン２５４をキャリア供給層２０６及び素子分離領域２０８上に形成する。レジストパターン２５３は、ソース電極を形成する予定の領域に開口部２５３ｓを有し、ドレイン電極を形成する予定の領域に開口部２５３ｄを有する。レジストパターン２５４は、ソース電極を形成する予定の領域に開口部２５４ｓを有し、ドレイン電極を形成する予定の領域に開口部２５４ｄを有する。レジストパターン２５３及びレジストパターン２５４の形成では、先ず、２層のレジスト層を形成し、上方のレジスト層に開口部２５４ｓ及び開口部２５４ｄを形成してレジストパターン２５４を得る。次いで、レジストパターン２５４をマスクとして下方のレジスト層に開口部２５３ｓ及び開口部２５３ｄを形成することにより、セットバック構造を備えたレジストパターン２５３を得る。レジストパターン２５３の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用い、レジストパターン２５４の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いる。これらのレジストはスピンコート法により塗布することができ、各層の塗布後には、Ｎ2ガス雰囲気中で１８０℃で５分間のプリベークを行う。開口部２５４ｓ及び２５４ｄを形成する際の露光では電子線描画を行い、現像液としては、例えばメチルエチルケトン（ＭＥＫ）及びメソイソブチルケトン（ＭＩＢＫ）の混合現像液を用いる。開口部２５３ｓ及び２５３ｄの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。このようにして、庇構造のレジストパターンが得られる。
次いで、図５Ｃ（ｉ）に示すように、再成長層２１２ｓ上にソース電極２１５ｓを形成し、再成長層２１２ｄ上にドレイン電極２１５ｄを形成する。ソース電極２１５ｓ及びドレイン電極２１５ｄの形成に当たっては、例えば、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。レジストパターン２５３及び２５４を、その上のＴｉ層及びＡｌ層と共に除去する。つまり、ソース電極２１５ｓ及びドレイン電極２１５ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。レジストパターン２５３及び２５４は、例えば加温した有機溶剤を用いて除去することができる。その後、５５０℃程度での熱処理を行うことにより、ソース電極２１５ｓと再成長層２１２ｓとの間のオーミックコンタクトを確立し、ドレイン電極２１５ｄと再成長層２１２ｄとの間のオーミックコンタクトを確立する。
続いて、図５Ｃ（ｊ）に示すように、キャリア供給層２０６、ソース電極２１５ｓ、ドレイン電極２１５ｄ、再成長層２１２ｓ、再成長層２１２ｄ及び素子分離領域２０８を覆うパッシベーション膜２１６を形成する。パッシベーション膜２１６は、例えばＳｉＨ4及びＮＨ3を原料に用いたプラズマＣＶＤ法により形成することができる。
次いで、図５Ｃ（ｋ）に示すように、開口部２１６ｇを形成する予定の領域に開口部２５５ｇを有するレジストパターン２５５をパッシベーション膜２１６上に形成する。レジストパターン２５５の材料としては、例えばポリメチルメタクリレート（ＰＭＭＡ）（例えば、米国マイクロケム社製）を用いる。開口部２５５ｇを形成する際の露光では電子線描画を行い、現像液としては、例えばＭＩＢＫ及びイソプロピルアルコール（ＩＰＡ）の混合現像液（例えば、日本ゼオン社製）を用いる。ソース電極２１５ｓとドレイン電極２１５ｄとを結ぶ方向における開口部２５５ｇの寸法は０．０８μｍ〜０．１２μｍとする。
その後、図５Ｃ（ｌ）に示すように、レジストパターン２５５をマスクとしたドライエッチングを行うことにより、パッシベーション膜２１６に開口部２１６ｇを形成する。このドライエッチングでは、例えばＳＦ6ガスを用いる。
続いて、図５Ｄ（ｍ）に示すように、レジストパターン２５５を除去し、レジストパターン２５６、レジストパターン２５７及びレジストパターン２５８をパッシベーション膜２１６上に形成する。レジストパターン２５６は、ゲート電極２１５ｇを形成する予定の領域に開口部２５６ｇを有する。レジストパターン２５７は、ゲート電極２１５ｇを形成する予定の領域に開口部２５７ｇを有する。レジストパターン２５８は、ゲート電極２１５ｇを形成する予定の領域に開口部２５８ｇを有する。レジストパターン２５６、レジストパターン２５７及びレジストパターン２５８の形成では、先ず、３層のレジスト層を形成し、最上方のレジスト層に開口部２５８ｇを形成してレジストパターン２５８を得る。次いで、レジストパターン２５８をマスクとして中間のレジスト層に開口部２５７ｇを形成することにより、セットバック構造を備えたレジストパターン２５７を得る。リフトオフ用レジストパターンが形成される。その後、最下方のレジスト層に開口部２５６ｇを形成してレジストパターン２５６を得る。レジストパターン２５６の材料としては、例えばＰＭＭＡ（例えば、米国マイクロケム社製）を用いる。レジストパターン２５７の材料としては、例えばＰＭＧＩ（例えば、米国マイクロケム社製）を用いる。レジストパターン２５８の材料としては、例えば日本ゼオン社製のＺＥＰ５２０を用いる。例えば、レジストパターン２５６の厚さは２８０ｎｍ〜３２０ｎｍとし、レジストパターン２５７の厚さは４５０ｎｍ〜５５０ｎｍとし、レジストパターン２５８の厚さは２８０ｎｍ〜３２０ｎｍとする。これらの電子線レジストはスピンコート法により塗布することができ、各層の塗布後には、Ｎ2ガス雰囲気中で１８０℃で５分間のプリベークを行う。開口部２５８ａを形成する際の露光では電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＥＰ−ＳＤを用いる。ソース電極２１５ｓとドレイン電極２１５ｄとを結ぶ方向における開口部２５８ａの寸法は、例えば０．７μｍ〜０．９μｍとする。開口部２５７ａの形成では、現像液として、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。ソース電極２１５ｓとドレイン電極２１５ｄとを結ぶ方向において、ソース電極２１５ｓ側及びドレイン電極２１５ｄ側の両方に、開口部２５７ｇは開口部２５８ｇから０．５μｍ程度セットバックさせる。このようにして、庇構造のレジストパターンが得られる。開口部２５６ａを形成する際の露光では電子線描画を行い、現像液としては、例えば日本ゼオン社製のＺＭＤ−Ｂを用いる。ソース電極２１５ｓとドレイン電極２１５ｄとを結ぶ方向における開口部２５６ｇの寸法は、例えば０．０８μｍ〜０．１２μｍとする。
次いで、図５Ｄ（ｎ）に示すように、開口部２５６ｇ及び２５７ｇ内に、キャリア供給層２０６と接するゲート電極２１５ｇを形成する。ゲート電極２１５ｇの形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。
その後、図５Ｄ（ｏ）に示すように、レジストパターン２５６、２５７及び２５８を、その上のＮｉ層及びＡｕ層と共に除去する。つまり、ゲート電極２１５ｇの形成では、例えば蒸着及びリフトオフの技術を用いる。レジストパターン２５６、２５７及び２５８は、例えば加温した有機溶剤を用いて除去することができる。
このようにして、第２の実施形態に係る半導体装置２００を製造することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、化合物半導体積層構造の点で第２の実施形態と相違する。図７は、第３の実施形態に係る半導体装置の構造を示す断面図であり、図８は、図７の一部を拡大した図である。
第３の実施形態に係る半導体装置３００では、図７及び図８に示すように、バッファ層２０２とチャネル層２０４との間にバックバリア層３０３が形成されている。バックバリア層３０３は、例えば厚さが１ｎｍ〜５ｎｍのＩｎＧａＮ層である。バックバリア層３０３は、ドナー含有領域２３１の下面より深い位置に形成され、トラップ遮蔽領域２３２と接している。図８（ａ）は再成長層２１２ｓの近傍を示し、図８（ｂ）は再成長層２１２ｄの近傍を示す。他の構成は第２の実施形態と同様である。
第３の実施形態によっても第２の実施形態と同様の効果を得ることができる。また、バックバリア層３０３は逆ピエゾ電荷によるバリア効果を有しているため、より優れたピンチオフ特性を得ることができる。なお、伝導帯のポテンシャルに関し、バックバリア層３０３は量子井戸を形成し、電子蓄積を生じやすい。従って、バックバリア層３０３がドナー含有領域２３１に接していると、バックバリア層３０３とドナー含有領域２３１との間を電子が移動可能であるため、ピンチオフ特性が低下しやすく、リーク電流が増加しやすい。半導体装置３００では、バックバリア層３０３がドナー含有領域２３１の下面より深い位置に形成され、トラップ遮蔽領域２３２と接しているため、バックバリア層３０３とドナー含有領域２３１との間の電子の移動経路がトラップ遮蔽領域２３２により遮断される。従って、上記のピンチオフ特性の低下及びリーク電流の増加が抑制され、更なる高出力化及び高効率化を実現できる。
図９に、第３の実施形態及び参考例のオン抵抗特性及びピンチオフ特性を示す。ドレイン−ソース間電圧Ｖdsは３０Ｖである。参考例では、再成長層の全体がドナー含有領域で構成されている。図９に示すように、第３の実施形態では、参考例と比較して、オン抵抗が低く、ピンチオフ特性が優れている。従って、第３の実施形態は、高出力化及び高効率化に好適である。
第３の実施形態に係る半導体装置３００の製造方法では、例えば、バッファ層２０２の形成とチャネル層２０４の形成との間にバックバリア層３０３を形成する。バックバリア層３０３もＭＯＶＰＥ法等の結晶成長法により形成することができる。他の処理は第２の実施形態に係る半導体装置２００の製造方法と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、再成長層の構造の点で第２の実施形態と相違する。図１０は、第４の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。
第４の実施形態に係る半導体装置には、図１０に示すように、再成長層２１２ｓに代えて再成長層４１２ｓが含まれ、再成長層２１２ｄに代えて再成長層４１２ｄが含まれる。図１０（ａ）は再成長層４１２ｓの近傍を示し、図１０（ｂ）は再成長層４１２ｄの近傍を示す。再成長層４１２ｓ及び４１２ｄには、ドナー含有領域２３１及びトラップ遮蔽領域２３２の他に、トラップ遮蔽領域２３２下のドナー含有領域４３３が含まれる。ドナー含有領域２３１は、例えば厚さが２ｎｍ〜８ｎｍのｎ−ＧａＮ層であり、トラップ遮蔽領域２３２は、例えば厚さが２７ｎｍ〜３３ｎｍのｉ−ＧａＮ層であり、ドナー含有領域４３３は、例えば厚さが１０ｎｍ〜２０ｎｍのｎ−ＧａＮ層である。ドナー含有領域２３１及びドナー含有領域４３３は、例えば１×１０19ｃｍ-3以上の濃度でＳｉを含有している。トラップ遮蔽領域２３２の伝導帯の底のエネルギー（ポテンシャル）は、ドナー含有領域４３３の伝導帯底のエネルギー（ポテンシャル）より高い。再成長層４１２ｓは第１の窒化物半導体層の一例、再成長層４１２ｄは第２の窒化物半導体層の一例、ドナー含有領域４３３は第３の領域の一例である。他の構成は第２の実施形態と同様である。
第４の実施形態によっても第２の実施形態と同様の効果を得ることができる。また、トラップ遮蔽領域２３２下のドナー含有領域４３３がトラップを補償するため、トラップに起因する静的、過渡的応答をより一層緩和することができる。
第４の実施形態に係る半導体装置の製造方法では、例えば、リセス２１１ｓ及び２１１ｄの形成とトラップ遮蔽領域２３２の形成との間にドナー含有領域４３３を形成する。ドナー含有領域４３３もＭＢＥ法等の結晶成長法により形成することができる。他の処理は第２の実施形態に係る半導体装置２００の製造方法と同様である。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、再成長層の構造の点で第３の実施形態と相違する。図１１は、第５の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。
第５の実施形態に係る半導体装置には、図１１に示すように、再成長層２１２ｓに代えて再成長層４１２ｓが含まれ、再成長層２１２ｄに代えて再成長層４１２ｄが含まれる。図１１（ａ）は再成長層４１２ｓの近傍を示し、図１１（ｂ）は再成長層４１２ｄの近傍を示す。再成長層４１２ｓ及び４１２ｄには、ドナー含有領域２３１及びトラップ遮蔽領域２３２の他に、トラップ遮蔽領域２３２下のドナー含有領域４３３が含まれる。トラップ遮蔽領域２３２とドナー含有領域４３３との界面は、バックバリア層３０３の下面より深い位置にある。他の構成は第３の実施形態と同様である。
第５の実施形態によっても第３の実施形態と同様の効果を得ることができる。また、トラップ遮蔽領域２３２下のドナー含有領域４３３がトラップを補償するため、トラップに起因する静的、過渡的応答をより一層緩和することができる。
第５の実施形態に係る半導体装置の製造方法では、例えば、リセス２１１ｓ及び２１１ｄの形成とトラップ遮蔽領域２３２の形成との間にドナー含有領域４３３を形成する。ドナー含有領域４３３もＭＢＥ法等の結晶成長法により形成することができる。他の処理は第３の実施形態に係る半導体装置３００の製造方法と同様である。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、再成長層の構造の点で第２の実施形態と相違する。図１２は、第６の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。
第６の実施形態に係る半導体装置には、図１２に示すように、再成長層２１２ｓに代えて再成長層６１２ｓが含まれ、再成長層２１２ｄに代えて再成長層６１２ｄが含まれる。図１２（ａ）は再成長層６１２ｓの近傍を示し、図１２（ｂ）は再成長層６１２ｄの近傍を示す。再成長層６１２ｓ及び６１２ｄには、ドナー含有領域２３１、及びドナー含有領域２３１下のトラップ遮蔽領域６３２が含まれる。ドナー含有領域２３１とトラップ遮蔽領域６３２との界面は、２次元電子ガス２３３より深い位置にある。ドナー含有領域２３１は、例えば厚さが１０ｎｍ〜２０ｎｍのｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、トラップ遮蔽領域６３２は、例えば厚さが３０ｎｍ〜４０ｎｍのＡｌＧａＮ層である。ドナー含有領域２３１は、例えば１×１０19ｃｍ-3以上の濃度でＳｉを含有している。トラップ遮蔽領域６３２の伝導帯の底のエネルギー（ポテンシャル）は、ドナー含有領域２３１の伝導帯底のエネルギー（ポテンシャル）より高い。また、トラップ遮蔽領域６３２のバンドギャップはバッファ層２０２のバンドギャップよりも大きい。再成長層６１２ｓは第１の窒化物半導体層の一例、再成長層６１２ｄは第２の窒化物半導体層の一例である。トラップ遮蔽領域６３２は第２の領域の一例である。他の構成は第２の実施形態と同様である。
半導体装置では、ドナー含有領域２３１とトラップ遮蔽領域６３２との界面が２次元電子ガス２３３より深い位置にあるため、２次元電子ガス２３３とソース電極２１５ｓ及びドレイン電極２１５ｄとの間のオーミックコンタクト抵抗が小さい。また、再成長層６１２ｓ及び６１２ｄの底面の近傍にトラップが存在しても、トラップによる電気的特性の静的、過渡的影響は十分に抑制される。これは、トラップ遮蔽領域６３２のバンドギャップがバッファ層２０２のバンドギャップよりも大きく、再成長層６１２ｓ及び６１２ｄの底面の近傍に２次元電子ガスが存在し、この２次元電子ガスがトラップを補償するからである。ドナー含有領域２３１とトラップ遮蔽領域６３２との界面が２次元電子ガス２３３より深い位置にあり、再成長層６１２ｓ及び６１２ｄの底面がより深い位置にあることもトラップによる電気的特性の静的、過渡的影響の抑制に寄与する。
再成長層６１２ｓ及び６１２ｄの全体にわたってドナーが含まれている場合、ドナー準位（導電性）の影響でピンチオフ特性が低下しやすい。これに対し、第６の実施形態では、ドナー含有領域２３１の下方にトラップ遮蔽領域６３２が存在し、トラップ遮蔽領域６３２の伝導帯の底のエネルギー（ポテンシャル）がドナー含有領域２３１の伝導帯底のエネルギー（ポテンシャル）より高い。例えば再成長層６１２ｓ及び６１２ｄの全体にわたってドナー含有領域２３１が形成されている場合、２次元電子ガス２３３が存在する領域よりも深く残留ドナーが存在するチャネル層２０４の深部及びバッファ層２０２と、ドナー含有領域２３１とが広範に直接接触し、ドレインリーク電流増大の原因となる。一方、第６の実施形態に含まれるトラップ遮蔽領域６３２は、一方のドナー含有領域２３１からチャネル層２０４の深部及びバッファ層２０２を経て他方のドナー含有領域２３１に至る電流経路を遮断し、ピンチオフ特性の低下を抑制することができる。
第６の実施形態に係る半導体装置の製造方法では、例えば、トラップ遮蔽領域２３２に代えてトラップ遮蔽領域６３２を形成する。トラップ遮蔽領域６３２もＭＢＥ法等の結晶成長法により形成することができる。他の処理は第２の実施形態に係る半導体装置２００の製造方法と同様である。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、化合物半導体積層構造の点で第６の実施形態と相違する。図１３は、第７の実施形態に係る半導体装置の再成長層の近傍を示す断面図である。
第７の実施形態に係る半導体装置では、図１３に示すように、バッファ層２０２とチャネル層２０４との間にバックバリア層３０３が形成されている。バックバリア層３０３は、例えば厚さが１ｎｍ〜５ｎｍのＩｎＧａＮ層である。バックバリア層３０３は、ドナー含有領域２３１の下面より深い位置に形成され、トラップ遮蔽領域６３２と接している。図１３（ａ）は再成長層６１２ｓの近傍を示し、図１３（ｂ）は再成長層６１２ｄの近傍を示す。他の構成は第６の実施形態と同様である。
第７の実施形態によっても第６の実施形態と同様の効果を得ることができる。また、第３の実施形態と同様に、バックバリア層３０３は逆ピエゾ電荷によるバリア効果を有しているため、より優れたピンチオフ特性を得ることができる。更に、バックバリア層３０３がドナー含有領域２３１の下面より深い位置に形成され、トラップ遮蔽領域６３２と接しているため、バックバリア層３０３とドナー含有領域２３１との間の電子の移動経路がトラップ遮蔽領域６３２により遮断される。従って、ピンチオフ特性の低下及びリーク電流の増加が抑制され、更なる高出力化及び高効率化を実現できる。
図１４に、第７の実施形態、第３の実施形態及び参考例のオン抵抗特性及びピンチオフ特性を示す。ドレイン−ソース間電圧Ｖdsは３０Ｖである。参考例では、再成長層の全体がドナー含有領域で構成されている。図１４に示すように、第７の実施形態では、参考例だけでなく第３の実施形態と比較しても、オン抵抗が低く、ピンチオフ特性が優れている。従って、第７の実施形態は、高出力化及び高効率化により好適である。
第７の実施形態に係る半導体装置の製造方法では、例えば、バッファ層２０２の形成とチャネル層２０４の形成との間にバックバリア層３０３を形成する。バックバリア層３０３もＭＯＶＰＥ法等の結晶成長法により形成することができる。他の処理は第６の実施形態に係る半導体装置の製造方法と同様である。
キャリア供給層がＡｌＧａＮ層等のＩｎを含まない窒化物半導体層である場合、図１５に示すように、中間層２０５が含まれていなくてもよい。図１５には第２の実施形態の変形例を示してあるが、第３〜第７の実施形態においても、同様に中間層２０５が含まれていなくてもよい。
図１６に示すように、キャリア供給層２０６上のキャップ層２０７が含まれてもよい。キャップ層２０７は、例えば厚さが２ｎｍ〜１０ｎｍのｎ型のＧａＮ層（ｎ−ＧａＮ層）である。図１６には第２の実施形態の変形例を示してあるが、第３〜第７の実施形態においても、同様にキャップ層２０７が含まれてもよい。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＨＥＭＴのディスクリートパッケージに関する。図１７は、第８の実施形態に係るディスクリートパッケージを示す図である。
第８の実施形態では、図１７に示すように、第２〜第７の実施形態のいずれかのＨＥＭＴのＨＥＭＴチップ１２１０の裏面がはんだ等のダイアタッチ剤１２３４を用いてランド（ダイパッド）１２３３に固定されている。また、ドレイン電極２１５ｄに接続されたドレインパッド１２２６ｄに、Ａｌワイヤ等のワイヤ１２３５ｄが接続され、ワイヤ１２３５ｄの他端が、ランド１２３３と一体化しているドレインリード１２３２ｄに接続されている。ソース電極２１５ｓに接続されたソースパッド１２２６ｓにＡｌワイヤ等のワイヤ１２３５ｓが接続され、ワイヤ１２３５ｓの他端がランド１２３３から独立したソースリード１２３２ｓに接続されている。ゲート電極２１５ｇに接続されたゲートパッド１２２６ｇにＡｌワイヤ等のワイヤ１２３５ｇが接続され、ワイヤ１２３５ｇの他端がランド１２３３から独立したゲートリード１２３２ｇに接続されている。そして、ゲートリード１２３２ｇの一部、ドレインリード１２３２ｄの一部及びソースリード１２３２ｓの一部が突出するようにして、ランド１２３３及びＨＥＭＴチップ１２１０等がモールド樹脂１２３１によりパッケージングされている。
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ１２１０をはんだ等のダイアタッチ剤１２３４を用いてリードフレームのランド１２３３に固定する。次いで、ワイヤ１２３５ｇ、１２３５ｄ及び１２３５ｓを用いたボンディングにより、ゲートパッド１２２６ｇをリードフレームのゲートリード１２３２ｇに接続し、ドレインパッド１２２６ｄをリードフレームのドレインリード１２３２ｄに接続し、ソースパッド１２２６ｓをリードフレームのソースリード１２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂１２３１を用いた封止を行う。続いて、リードフレームを切り離す。
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１８は、第９の実施形態に係るＰＦＣ回路を示す結線図である。
ＰＦＣ回路１２５０には、スイッチ素子（トランジスタ）１２５１、ダイオード１２５２、チョークコイル１２５３、コンデンサ１２５４及び１２５５、ダイオードブリッジ１２５６、並びに交流電源（ＡＣ）１２５７が設けられている。そして、スイッチ素子１２５１のドレイン電極と、ダイオード１２５２のアノード端子及びチョークコイル１２５３の一端子とが接続されている。スイッチ素子１２５１のソース電極と、コンデンサ１２５４の一端子及びコンデンサ１２５５の一端子とが接続されている。コンデンサ１２５４の他端子とチョークコイル１２５３の他端子とが接続されている。コンデンサ１２５５の他端子とダイオード１２５２のカソード端子とが接続されている。また、スイッチ素子１２５１のゲート電極にはゲートドライバが接続されている。コンデンサ１２５４の両端子間には、ダイオードブリッジ１２５６を介してＡＣ１２５７が接続される。コンデンサ１２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子１２５１に、第２〜第７の実施形態のいずれかのＨＥＭＴが用いられている。
ＰＦＣ回路１２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子１２５１をダイオード１２５２及びチョークコイル１２５３等に接続する。
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、ＨＥＭＴを備えた電源装置に関する。図１９は、第１０の実施形態に係る電源装置を示す結線図である。
電源装置には、高圧の一次側回路１２６１及び低圧の二次側回路１２６２、並びに一次側回路１２６１と二次側回路１２６２との間に配設されるトランス１２６３が設けられている。
一次側回路１２６１には、第９の実施形態に係るＰＦＣ回路１２５０、及びＰＦＣ回路１２５０のコンデンサ１２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路１２６０が設けられている。フルブリッジインバータ回路１２６０には、複数（ここでは４つ）のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄが設けられている。
二次側回路１２６２には、複数（ここでは３つ）のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃが設けられている。
本実施形態では、一次側回路１２６１を構成するＰＦＣ回路１２５０のスイッチ素子１２５１、並びにフルブリッジインバータ回路１２６０のスイッチ素子１２６４ａ、１２６４ｂ、１２６４ｃ及び１２６４ｄに、第２〜第７の実施形態のいずれかのＨＥＭＴが用いられている。一方、二次側回路１２６２のスイッチ素子１２６５ａ、１２６５ｂ及び１２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、ＨＥＭＴを備えた増幅器に関する。図２０は、第１１の実施形態に係る増幅器を示す結線図である。
増幅器には、ディジタル・プレディストーション回路１２７１、ミキサー１２７２ａ及び１２７２ｂ、並びにパワーアンプ１２７３が設けられている。
ディジタル・プレディストーション回路１２７１は、入力信号の非線形歪みを補償する。ミキサー１２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ１２７３は、第２〜第７の実施形態のいずれかのＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー１２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路１２７１に送出できる。この増幅器は、高周波増幅器、高出力増幅器として使用することができる。
なお、バッファ層からキャップ層までの化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等の窒化物半導体を用いることができる。また、これらの混晶を用いることもできる。チャネル層がＩｎ又はＡｌを微量に含んでもよい。チャネル層がＩｎを含む場合、バックバリア層はＩｎをチャネル層よりも高濃度で含む。
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。ゲート電極に、Ｎｉ及びＡｕの他にＰｄ及び／又はＰｔが含まれていてもよい。また、ゲート電極、ソース電極及びドレイン電極の数は上述の実施形態のものに限定されない。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
バッファ層と、
前記バッファ層上のチャネル層と、
前記チャネル層上のキャリア供給層と、
前記チャネル層及び前記キャリア供給層に形成され、前記バッファ層に達する第１のリセス及び第２のリセスと、
前記第１のリセス内の第１の窒化物半導体層と、
前記第２のリセス内の第２の窒化物半導体層と、
前記第１の窒化物半導体層上のソース電極と、
前記第２の窒化物半導体層上のドレイン電極と、
前記第１のリセスと前記第２のリセスとの間で前記キャリア供給層上のゲート電極と、
を有し、
前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、
ドナーを含む第１の領域と、
前記第１の領域下の第２の領域と、
を有し、
前記第１の領域と前記第２の領域との界面は、前記チャネル層表面側の２次元電子ガスよりも深い位置にあり、
前記第２の領域の伝導帯の底のエネルギー（ポテンシャル）は、前記第１の領域の伝導帯底のエネルギー（ポテンシャル）より高いことを特徴とする半導体装置。
（付記２）
前記バッファ層と前記チャネル層との間のバックバリア層を有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記バックバリア層は、Ｉｎを前記チャネル層よりも高濃度で含むことを特徴とする付記２に記載の半導体装置。
（付記４）
前記バックバリア層は、前記第２の領域と接していることを特徴とする付記２又は３に記載の半導体装置。
（付記５）
前記第２の領域は、ｉ型であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１の領域は、ｎ型ＧａＮを含み、
前記第２の領域は、ｉ型ＧａＮを含むことを特徴とする付記５に記載の半導体装置。
（付記７）
前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、ドナーを含む第３の領域を前記第２の領域下に有することを特徴とする付記５又は６に記載の半導体装置。
（付記８）
前記第３の領域は、ｎ型ＧａＮを含むことを特徴とする付記７に記載の半導体装置。
（付記９）
前記第２の領域は、前記バッファ層のバンドギャップよりも大きなバンドギャップを有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記１０）
前記第１の領域は、ｎ型ＧａＮを含み、
前記第２の領域は、ＡｌＧａＮを含むことを特徴とする付記９に記載の半導体装置。
（付記１１）
前記キャリア供給層は、Ｉｎ及びＡｌを含むことを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置。
（付記１２）
前記第１の領域は、前記ドナーとしてＳｉを１×１０19ｃｍ-3以上の濃度で含むことを特徴とする付記１乃至１１のいずれか１項に記載の半導体装置。
（付記１３）
バッファ層上にチャネル層を形成する工程と、
前記チャネル層上にキャリア供給層を形成する工程と、
前記チャネル層及び前記キャリア供給層に、前記バッファ層に達する第１のリセス及び第２のリセスを形成する工程と、
前記第１のリセス内に第１の窒化物半導体層を形成し、前記第２のリセス内に第２の窒化物半導体層を形成する工程と、
前記第１の窒化物半導体層上にソース電極を形成し、前記第２の窒化物半導体層上にドレイン電極を形成する工程と、
前記第１のリセスと前記第２のリセスとの間で前記キャリア供給層上にゲート電極を形成する工程と、
を有し、
前記第１の窒化物半導体層及び前記第２の窒化物半導体層を形成する工程は、
第２の領域を形成する工程と、
前記第２の領域上にドナーを含む第１の領域を形成する工程と、
を有し、
前記第１の領域と前記第２の領域との界面は、前記チャネル層表面側の２次元電子ガスよりも深い位置にあり、
前記第２の領域の伝導帯の底のエネルギー（ポテンシャル）は、前記第１の領域の伝導帯底のエネルギー（ポテンシャル）より高いことを特徴とする半導体装置の製造方法。
１００、２００、３００：半導体装置
１０２、２０２：バッファ層
１０４、２０４：チャネル層
１０６、２０６：キャリア供給層
１１１ｓ、１１１ｄ、２１１ｓ、２１１ｄ：リセス
１１２ｓ、１１２ｄ、２１２ｓ、２１２ｄ、４１２ｓ、４１２ｄ、６１２ｓ、６１２ｄ：再成長層
１１５ｓ、２１５ｓ：ソース電極
１１５ｄ、２１５ｄ：ドレイン電極
１１５ｇ、２１５ｇ：ゲート電極
１３１、２３１、４３３：ドナー含有領域
１３２、２３２、６３２：トラップ遮蔽領域
１３３、２３３：２次元電子ガス
３０３：バックバリア層

Claims (9)

  1. バッファ層と、
    前記バッファ層上のチャネル層と、
    前記チャネル層上のキャリア供給層と、
    前記チャネル層及び前記キャリア供給層に形成され、前記バッファ層に達する第１のリセス及び第２のリセスと、
    前記第１のリセス内の第１の窒化物半導体層と、
    前記第２のリセス内の第２の窒化物半導体層と、
    前記第１の窒化物半導体層上のソース電極と、
    前記第２の窒化物半導体層上のドレイン電極と、
    前記第１のリセスと前記第２のリセスとの間で前記キャリア供給層上のゲート電極と、
    を有し、
    前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、
    ドナーを含む第１の領域と、
    前記第１の領域下の第２の領域と、
    を有し、
    前記第１の領域と前記第２の領域との界面は、前記チャネル層表面側の２次元電子ガスよりも深い位置にあり、
    前記第２の領域の伝導帯の底のエネルギーは、前記第１の領域の伝導帯底のエネルギーより高いことを特徴とする半導体装置。
  2. 前記バッファ層と前記チャネル層との間のバックバリア層を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記バックバリア層は、Ｉｎを前記チャネル層よりも高濃度で含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の領域は、ｉ型であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１の窒化物半導体層及び前記第２の窒化物半導体層は、ドナーを含む第３の領域を前記第２の領域下に有することを特徴とする請求項４に記載の半導体装置。
  6. 前記第２の領域は、前記バッファ層のバンドギャップよりも大きなバンドギャップを有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  7. 前記キャリア供給層は、Ｉｎ及びＡｌを含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第１の領域は、前記ドナーとしてＳｉを１×１０19ｃｍ-3以上の濃度で含むことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. バッファ層上にチャネル層を形成する工程と、
    前記チャネル層上にキャリア供給層を形成する工程と、
    前記チャネル層及び前記キャリア供給層に、前記バッファ層に達する第１のリセス及び第２のリセスを形成する工程と、
    前記第１のリセス内に第１の窒化物半導体層を形成し、前記第２のリセス内に第２の窒化物半導体層を形成する工程と、
    前記第１の窒化物半導体層上にソース電極を形成し、前記第２の窒化物半導体層上にドレイン電極を形成する工程と、
    前記第１のリセスと前記第２のリセスとの間で前記キャリア供給層上にゲート電極を形成する工程と、
    を有し、
    前記第１の窒化物半導体層及び前記第２の窒化物半導体層を形成する工程は、
    第２の領域を形成する工程と、
    前記第２の領域上にドナーを含む第１の領域を形成する工程と、
    を有し、
    前記第１の領域と前記第２の領域との界面は、前記チャネル層表面側の２次元電子ガスよりも深い位置にあり、
    前記第２の領域の伝導帯の底のエネルギーは、前記第１の領域の伝導帯底のエネルギーより高いことを特徴とする半導体装置の製造方法。
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